JP2853591B2 - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
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- JP2853591B2 JP2853591B2 JP7000066A JP6695A JP2853591B2 JP 2853591 B2 JP2853591 B2 JP 2853591B2 JP 7000066 A JP7000066 A JP 7000066A JP 6695 A JP6695 A JP 6695A JP 2853591 B2 JP2853591 B2 JP 2853591B2
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- Japan
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- differential
- voltage
- current
- node
- conversion circuit
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Description
【０００１】
【産業上の利用分野】本発明は、スタティックＲＡＭに
関し、特に複数の読み出しポートを有するスタティック
ＲＡＭに関する。
関し、特に複数の読み出しポートを有するスタティック
ＲＡＭに関する。
【０００２】
【従来の技術】図６は、複数の読み出しポートを有する
Ｍｕｌｔｉ−ｐｏｒｔスタティックＲＡＭの従来の構成
例を示す回路図である。図６に示すＭｕｌｔｉ−ｐｏｒ
ｔスタティックＲＡＭは、メモリセル６０６と、読み出
しビット線６０４を選択する列セレクト回路６０５と、
センスアンプ６０７により構成されている。６０１はリ
ファレンス電圧である。
Ｍｕｌｔｉ−ｐｏｒｔスタティックＲＡＭの従来の構成
例を示す回路図である。図６に示すＭｕｌｔｉ−ｐｏｒ
ｔスタティックＲＡＭは、メモリセル６０６と、読み出
しビット線６０４を選択する列セレクト回路６０５と、
センスアンプ６０７により構成されている。６０１はリ
ファレンス電圧である。
【０００３】従来のＭｕｌｔｉ−ｐｏｒｔスタティック
ＲＡＭでは、省面積化のため、図６に示すように、デー
タは、シングルポートにより読み出されるが、このシン
グルポートの信号を従来の差動増幅器を用いて増幅する
ためには、リファレンス電圧を生成する必要があった。
ＲＡＭでは、省面積化のため、図６に示すように、デー
タは、シングルポートにより読み出されるが、このシン
グルポートの信号を従来の差動増幅器を用いて増幅する
ためには、リファレンス電圧を生成する必要があった。
【０００４】
【発明が解決しようとする課題】上述のように、従来の
Ｍｕｌｔｉ−ｐｏｒｔスタティックＲＡＭでは、シング
ルポートの信号を従来の差動増幅器を用いて増幅するた
めに、リファレンス電圧が必要であったが、このリファ
レンス電圧の、温度、デバイスばらつき等による影響を
補償することは難しく、マージンをとって設計する必要
があった。また、マージンを必要とするために、動作速
度を下げなければならないという欠点があった。
Ｍｕｌｔｉ−ｐｏｒｔスタティックＲＡＭでは、シング
ルポートの信号を従来の差動増幅器を用いて増幅するた
めに、リファレンス電圧が必要であったが、このリファ
レンス電圧の、温度、デバイスばらつき等による影響を
補償することは難しく、マージンをとって設計する必要
があった。また、マージンを必要とするために、動作速
度を下げなければならないという欠点があった。
【０００５】本発明の目的は、リファレンス電圧を生成
する必要がなく、またリファレンス電圧の温度等による
変動を考慮したマージンをとる必要がないスタティック
ＲＡＭを提供することにある。
する必要がなく、またリファレンス電圧の温度等による
変動を考慮したマージンをとる必要がないスタティック
ＲＡＭを提供することにある。
【０００６】
【課題を解決するための手段】本発明は、ＣＭＯＳラッ
チ回路の一方の入出力ノードを入力とするＣＭＯＳイン
バータとこのＣＭＯＳインバータの出力と読み出しデー
タ線を接続するトランジスタを有するメモリセルを備え
る複数の読み出しポートを有するスタティックＲＡＭに
おいて、差動対のノードが中間電圧に設定され、前記差
動対の一方のノードが前記読み出しデータ線に接続さ
れ、読み出しデータ線がｈｉｇｈレベルのときとｌｏｗ
レベルのときの電流の向きを検出して差動電圧を出力す
る差動型電流／電圧変換回路と、この差動型電流／電圧
変換回路の差動出力を増幅する電圧利得のセンスアンプ
とを備えることを特徴としている。
チ回路の一方の入出力ノードを入力とするＣＭＯＳイン
バータとこのＣＭＯＳインバータの出力と読み出しデー
タ線を接続するトランジスタを有するメモリセルを備え
る複数の読み出しポートを有するスタティックＲＡＭに
おいて、差動対のノードが中間電圧に設定され、前記差
動対の一方のノードが前記読み出しデータ線に接続さ
れ、読み出しデータ線がｈｉｇｈレベルのときとｌｏｗ
レベルのときの電流の向きを検出して差動電圧を出力す
る差動型電流／電圧変換回路と、この差動型電流／電圧
変換回路の差動出力を増幅する電圧利得のセンスアンプ
とを備えることを特徴としている。
【０００７】
【実施例】次に、本発明の第１の実施例について図１〜
第３を参照して説明する。
第３を参照して説明する。
【０００８】図１は、本発明の第１の実施例のスタティ
ックＲＡＭを示す回路図であり、図２は、第１の実施例
のスタティックＲＡＭで用いられるメモリセルの回路図
であり、図３は、第１の実施例のスタティックＲＡＭで
用いられる電流方向／電圧変換回路の回路図である。
ックＲＡＭを示す回路図であり、図２は、第１の実施例
のスタティックＲＡＭで用いられるメモリセルの回路図
であり、図３は、第１の実施例のスタティックＲＡＭで
用いられる電流方向／電圧変換回路の回路図である。
【０００９】本実施例のスタティックＲＡＭは、複数の
列の読み出しビット線１０１の内１本を選択する列セレ
クト回路１００と、差動対のノードが中間電圧に設定さ
れ、差動対の一方のノードが列セレクト回路１００に接
続された電流方向／電圧変換回路１０２と、電圧利得の
センスアンプ１０４と、バイアス制御回路１０５と、メ
モリセル１０６と、複数の列の書き込みビット線対１０
７の内１対を選択する列セレクト回路１０８と、書き込
みバッファ１０９とにより構成されている。
列の読み出しビット線１０１の内１本を選択する列セレ
クト回路１００と、差動対のノードが中間電圧に設定さ
れ、差動対の一方のノードが列セレクト回路１００に接
続された電流方向／電圧変換回路１０２と、電圧利得の
センスアンプ１０４と、バイアス制御回路１０５と、メ
モリセル１０６と、複数の列の書き込みビット線対１０
７の内１対を選択する列セレクト回路１０８と、書き込
みバッファ１０９とにより構成されている。
【００１０】メモリセル１０６は、ＣＭＯＳラッチ回路
２０７と、ＣＭＯＳラッチ回路２０７の入出力ノードと
書き込みビット線対２０８を接続する書き込み用アクセ
ストランジスタ２０６と、ＣＭＯＳラッチ回路２０７の
一方の入出力ノードを入力とするＣＭＯＳインバータ２
０２と、このＣＭＯＳインバータ２０２の出力と読み出
しビット線２０４を接続する読み出し用アクセストラン
ジスタ２０３とを有している。
２０７と、ＣＭＯＳラッチ回路２０７の入出力ノードと
書き込みビット線対２０８を接続する書き込み用アクセ
ストランジスタ２０６と、ＣＭＯＳラッチ回路２０７の
一方の入出力ノードを入力とするＣＭＯＳインバータ２
０２と、このＣＭＯＳインバータ２０２の出力と読み出
しビット線２０４を接続する読み出し用アクセストラン
ジスタ２０３とを有している。
【００１１】メモリセル１０６が、図２に示すように、
読み出しワード線２０１によりセレクトされると、ＣＭ
ＯＳインバータ２０２は、アクセストランジスタ２０３
を介して読み出しビット線２０４（１０１）を駆動す
る。列セレクト回路１００により複数の列の読み出しビ
ット線１０１の内１本がセレクトされ、電流方向／電圧
変換回路１０２の入力に接続される。この入力ノード１
０３は、中間電圧に固定されているので、メモリセル１
０６のデータが１のときは、電流が電流方向／電圧変換
回路１０２に流れ込む。メモリセル１０６のデータが０
のときは、逆にが電流方向／電圧変換回路１０２からメ
モリセル１０６に向かって電流が流れ出す。電流方向／
電圧変換回路１０２は、この電流の向きを電圧に変換
し、さらに電圧利得のセンスアンプ１０４で増幅して、
メモリセル１０６のデータの読み出しを行う。
読み出しワード線２０１によりセレクトされると、ＣＭ
ＯＳインバータ２０２は、アクセストランジスタ２０３
を介して読み出しビット線２０４（１０１）を駆動す
る。列セレクト回路１００により複数の列の読み出しビ
ット線１０１の内１本がセレクトされ、電流方向／電圧
変換回路１０２の入力に接続される。この入力ノード１
０３は、中間電圧に固定されているので、メモリセル１
０６のデータが１のときは、電流が電流方向／電圧変換
回路１０２に流れ込む。メモリセル１０６のデータが０
のときは、逆にが電流方向／電圧変換回路１０２からメ
モリセル１０６に向かって電流が流れ出す。電流方向／
電圧変換回路１０２は、この電流の向きを電圧に変換
し、さらに電圧利得のセンスアンプ１０４で増幅して、
メモリセル１０６のデータの読み出しを行う。
【００１２】次に、図３を参照して電流方向／電圧変換
回路の動作について説明する。図３に示す電流方向／電
圧変換回路は、全てｎＭＯＳＦＥＴにより構成され、貫
通電流Ｉ１とＩ２が等しいときには、差動出力端子対３
０１，３０２は等しくなるが、入力端子３０３からの電
流によりＩ１とＩ２が異なってくると、差動出力端子対
３０１，３０２が変化する。まず、入力端子３０３から
電流が流入する場合には、Ｉ１が減少して、出力端子３
０１が電源電圧の方に変化し、出力端子３０２がグラン
ドの方に変化する。逆に入力端子３０３へ電流が流れ出
す場合には、Ｉ１が増加して、出力端子３０１がグラン
ドの方に変化し、出力端子３０２が電源電圧の方に変化
する。これらの差動出力が、次段の電圧利得のセンスア
ンプ１０４により増幅され、読み出しが完了する。
回路の動作について説明する。図３に示す電流方向／電
圧変換回路は、全てｎＭＯＳＦＥＴにより構成され、貫
通電流Ｉ１とＩ２が等しいときには、差動出力端子対３
０１，３０２は等しくなるが、入力端子３０３からの電
流によりＩ１とＩ２が異なってくると、差動出力端子対
３０１，３０２が変化する。まず、入力端子３０３から
電流が流入する場合には、Ｉ１が減少して、出力端子３
０１が電源電圧の方に変化し、出力端子３０２がグラン
ドの方に変化する。逆に入力端子３０３へ電流が流れ出
す場合には、Ｉ１が増加して、出力端子３０１がグラン
ドの方に変化し、出力端子３０２が電源電圧の方に変化
する。これらの差動出力が、次段の電圧利得のセンスア
ンプ１０４により増幅され、読み出しが完了する。
【００１３】次に、本発明の第２の実施例について図４
を参照した説明する。図４は、本発明の第２の実施例の
電流方向／電圧変換回路を示す回路図である。図４に示
す電流方向／電圧変換回路では、入力端子４０１は電源
電圧近くに固定されている。入力端子４０１の電位を中
間電圧の固定するために、電源に降圧電源が使用されて
いる。第１の実施例の電流方向／電圧変換回路に代え
て、降圧電源を使用した図４の電流方向／電圧変換回路
を用いても、第１の実施例で示したのと同じ動作が可能
である。
を参照した説明する。図４は、本発明の第２の実施例の
電流方向／電圧変換回路を示す回路図である。図４に示
す電流方向／電圧変換回路では、入力端子４０１は電源
電圧近くに固定されている。入力端子４０１の電位を中
間電圧の固定するために、電源に降圧電源が使用されて
いる。第１の実施例の電流方向／電圧変換回路に代え
て、降圧電源を使用した図４の電流方向／電圧変換回路
を用いても、第１の実施例で示したのと同じ動作が可能
である。
【００１４】次に、本発明の第３の実施例について図５
を参照して説明する。図５は、本発明の第３の実施例の
データ伝送回路を示す回路図である。図５に示すデータ
伝送回路では、長配線５０１をＣＭＯＳインバータ５０
２により駆動している。長配線５０１は、電流方向／電
圧変換回路５０３により中間電圧に固定されているた
め、ＣＭＯＳインバータ５０２がｈｉｇｈレベルを出力
するときには、電流が右方向に流れ、ｌｏｗレベルを出
力するときには、電流が左方向に流れる。電流方向／電
圧変換回路５０３は、第１の実施例に示したのと同様の
動作により、電流が右方向か左方向かを検出し、これを
電圧利得のセンスアンプ５０４により増幅し、データの
伝送が完了する。
を参照して説明する。図５は、本発明の第３の実施例の
データ伝送回路を示す回路図である。図５に示すデータ
伝送回路では、長配線５０１をＣＭＯＳインバータ５０
２により駆動している。長配線５０１は、電流方向／電
圧変換回路５０３により中間電圧に固定されているた
め、ＣＭＯＳインバータ５０２がｈｉｇｈレベルを出力
するときには、電流が右方向に流れ、ｌｏｗレベルを出
力するときには、電流が左方向に流れる。電流方向／電
圧変換回路５０３は、第１の実施例に示したのと同様の
動作により、電流が右方向か左方向かを検出し、これを
電圧利得のセンスアンプ５０４により増幅し、データの
伝送が完了する。
【００１５】
【発明の効果】以上説明したように、本発明は、電流方
向を電圧に変換するので、従来のようなリファレンス電
圧を生成する必要がなく、リファレンス電圧の温度等に
よる変動を考慮したマージンをとらなくてもよいという
効果を有する。
向を電圧に変換するので、従来のようなリファレンス電
圧を生成する必要がなく、リファレンス電圧の温度等に
よる変動を考慮したマージンをとらなくてもよいという
効果を有する。
【００１６】また、中間電圧は抵抗比によって決まり、
１を読み出すときと０を読み出すときの抵抗比が等しく
なるようにトランジスタのディメンジョンを決めること
により、中間電圧を一定に保つことができる。これによ
り、読み出しビット線の振幅が小さくなり、ビット線の
容量が大きいときでも、読み出し速度の悪化を小さくす
ることができる。
１を読み出すときと０を読み出すときの抵抗比が等しく
なるようにトランジスタのディメンジョンを決めること
により、中間電圧を一定に保つことができる。これによ
り、読み出しビット線の振幅が小さくなり、ビット線の
容量が大きいときでも、読み出し速度の悪化を小さくす
ることができる。
【図１】本発明の第１の実施例のスタティックＲＡＭを
示す回路図である。
示す回路図である。
【図２】第１の実施例のスタティックＲＡＭで用いられ
るメモリセルの回路図である。
るメモリセルの回路図である。
【図３】第１の実施例のスタティックＲＡＭで用いられ
る電流方向／電圧変換回路の回路図である。
る電流方向／電圧変換回路の回路図である。
【図４】本発明の第２の実施例の電流方向／電圧変換回
路を示す回路図である。
路を示す回路図である。
【図５】本発明の第３の実施例のデータ伝送回路を示す
回路図である。
回路図である。
【図６】従来のＭｕｌｔｉ−ｐｏｒｔスタティックＲＡ
Ｍを示す回路図である。
Ｍを示す回路図である。
１００，１０８，６０５ 列セレクト回路 １０１，２０４，６０４ 読み出しビット線 １０２，５０３ 電流方向／電圧変換回路 １０３ 入力ノード １０４，５０４，６０７ センスアンプ １０５，５０５ バイアス制御回路 １０６，６０６ メモリセル １０７，２０８，６０３ 書き込みビット線対 １０９ 書き込みバッファ ２０１，６０１ 読み出しワード線 ２０２，５０２ ＣＭＯＳインバータ ２０３ 読み出し用アクセストランジスタ ２０５，６０２ 書き込みワード線 ２０６ 書き込み用アクセストランジスタ ２０７ ＣＭＯＳラッチ回路 ３０１，３０２ 差動出力端子 ３０３，４０１ 入力端子 ３０４，４０４ バイアス制御信号 ４０２ 降圧電圧 ４０３ 差動出力端子対 ５０１ 長配線 ６０８ 電流源制御信号 ６０９ 出力端子 ６１０ リファレンス電圧
Claims (3)
- 【請求項１】ＣＭＯＳラッチ回路の一方の入出力ノード
を入力とするＣＭＯＳインバータとこのＣＭＯＳインバ
ータの出力とシングルエンドの読み出しデータ線を接続
するトランジスタを有するメモリセルを備え、複数の読
み出しポートを有するスタティックＲＡＭにおいて、差
動対のノードが中間電圧に設定され、前記差動対の一方
のノードが前記読み出しデータ線に接続され、他方のノ
ードは信号線には接続せず、読み出しデータ線がｈｉｇ
ｈレベルのときとｌｏｗレベルのときの電流の向きを検
出して差動電圧を出力する差動型電流／電圧変換回路
と、この差動型電流／電圧変換回路の差動出力を増幅す
る電圧利得のセンスアンプとを備えることを特徴とする
スタティックＲＡＭ。 - 【請求項２】前記メモリセルと差動型電流／電圧変換回
路の間に、前記差動対の一方のノードと複数の前記読み
出しデータ線とを接続するセレクタを備えることを特徴
とする請求項１記載のスタティックＲＡＭ。 - 【請求項３】ＣＭＯＳバッファと、差動対のノードが中
間電圧に設定され、前記差動対の一方のノードが前記Ｃ
ＭＯＳバッファの出力に接続され、他方のノードは信号
線には接続せず、ＣＭＯＳバッファがｈｉｇｈレベルを
出力して電流が流入するときと、ｌｏｗレベルを出力し
て電流が前記ＣＭＯＳバッファ側に流出するときの電流
の向きを検出して差動電圧を出力する差動型電流／電圧
変換回路とを備えることを特徴とするデータ伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000066A JP2853591B2 (ja) | 1995-01-04 | 1995-01-04 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000066A JP2853591B2 (ja) | 1995-01-04 | 1995-01-04 | スタティックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08185696A JPH08185696A (ja) | 1996-07-16 |
| JP2853591B2 true JP2853591B2 (ja) | 1999-02-03 |
Family
ID=11463821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7000066A Expired - Lifetime JP2853591B2 (ja) | 1995-01-04 | 1995-01-04 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853591B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050060A (ja) * | 1996-07-25 | 1998-02-20 | Texas Instr Inc <Ti> | 非差動電流モード技術を用いたデータパスのための装置および方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950006336B1 (ko) * | 1992-08-08 | 1995-06-14 | 삼성전자주식회사 | 반도체 메모리장치의 전류센싱회로 |
| JPH06215580A (ja) * | 1993-01-18 | 1994-08-05 | Mitsubishi Electric Corp | メモリセル回路 |
-
1995
- 1995-01-04 JP JP7000066A patent/JP2853591B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08185696A (ja) | 1996-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980609 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981020 |