KR950006336B1 - 반도체 메모리장치의 전류센싱회로 - Google Patents

반도체 메모리장치의 전류센싱회로 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리장치의 전류센싱회로
제1도는 종래 기술에 의한 전압센싱회로의 회로도.
제2도는 종래 기술에 의한 전류센싱회로의 회로도.
제3도는 본 발명에 의한 전류센싱회로의 회로도.
제4도는 본 발명에 의한 전류센싱회로의 사용상태를 보여주는 블럭도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스태틱 램(Static Random Access Momory)의 전류센싱회로에 관한 것이다.
제1도의 종래 스태틱 램의 전압센싱회로도이다. 상기 도면에서 메모리의 독출동작시 쎌(10)에 저장된 데이타에 의해 한쌍의 섹션 데이타라인(SDL,)에 소정의 전압차가 발생하게 되며, 이는 대략 50-200㎷사이가 된다. 상기 전압차는 제일 첫단의 전압 센스앰프회로(12)가 검출된다. 이때 상기 한 쌍의 섹션 데이타라인(SDL,) 및 한 쌍의 메인 데이타라인(MDL,) 사이의 전압이 상당한 양으로 벌어지게 된다. 그에 따라 다음 센싱동작을 위하여 상기 SDL과및 MDL과의 전압을 어드레스 변동검출기(Adress Transition Detector : ATD)를 이용한 펄스회로를 사용하여 전압을 등화시켜 주어야한다. 상기와 같은 전압의 등화는 펄스발생기(14)로 부터 SDL과사이에 채널이 연결된 P모오스 트랜지스터(15) 및 MDL과사이에 채널이 연결된 N모오스 트랜지스터(16)의 게이트에 등화펄스 ØP를 인가해 줌에 의해 달성된다. 상기 도면에 도시된 바와 같은 종래의 전압센싱회로는 센싱동작시마다 상기 데이타라인쌍을 등화시켜 주어야 하기 때문에 센싱동작시마다 어드레스 변동검출기를 이용한 펄스 ØP를 보내야 하는 문제가 있었다. 그에 따라 속도면에서 펄스마진(pulse margin)으로 인한 많은 지연(delay)이 발생한다.
상기한 바와 같은 단점을 제거하고 검출속도를 빠르게 만들기 위한 센싱회로가 Evert Seevinck에 의해 제안되어 IEEE JOURNAL OF SOLID-STATE CIRCUITS (VOL. 26, NO.4, APRIL 1991)지에 개시되어 있다.
제2도는 전류센싱회로로서, Evert Seevinck에 의해 제안된 센스엠프회로이다.
상기 도면에서 전원전압(VDD)단과 비트라인쌍 (BL,) 사이에 각각 채널이 연결되고 게이트가 접지된 제1 및 제2P모오스 트랜지스터 (21,22)와, 스태틱램 쎌(20)과, 상기 비트라인쌍(BL,)과 데이타라인쌍(DL,) 사이에 연결되고 같은 크기를 갖는 제3 내지 제6의 4개의 P모오스 트랜지스터(23,24,25,26)로 구성된 전류센스앰프(27)와, 상기 각각의 데이타라인쌍(DL,)과 접지사이에 채널이 연결되고 게이트가 다이오드 접속된 제1 및 제2N모오스 클램프 틀내지스터(29,30)와, 상기 데이타라인쌍(DL,) 사이의 전압차를 감지하기 위한 전압센스앰프(28)를 도시하고 있다. 상기 제1 및 제2P모오스 트랜지스터(21,22)는 비트라인 부하수단으로서, 다른 실시예에서는 전원전압단에 게이트가 접속된 N모오스 트랜지스터로 할 수도 있다. 상기 전류센스앰프(27)는 제5 및 제6P모오스 트랜지스터(25,26)의 게이트와 연결된 Ysel 노드를 접지시킴에 의해 선택된다. 그에 따라 비트라인 부하수단(21,22)을 통해 전류가 흐르게 된다. 상기 쎌(20)의 억세스동작시 억세스전류는 Icell라고 한다. 이때 상기 전류 센스앰프(27)의 제1 및 제3P모오스 트랜지스터(23,25) 각각의 게이트-소오스간 전압은 V1으로써 같다. 왜냐하면 두 트랜지스터의 크기와 채널전류가 같고 포화상태에 있기 때문이다. 같은 이유로 하여 제2 및 제4P모오스 트랜지스터 (24,26) 각각의 게이트-소오스간 전압도 V2로써 같다. 상기 Ysel 노드가 접지이므로 BL상의 제1노드(31)의 전압에상의 제2노드(32)의 전압은 각각 V1+V2이다. 즉, 쎌의 데이타가 "하이"상태이든 "로우"상태이든 관계없이 비트라인 쌍의 전위는 같은 레벨이 된다. 상기한 바와 같이 비트라인쌍의 전위가 각각 같기 때문에 비트라인 부하수단(21,22)을 통해 흐르는 비트라인 부하전류(I)도 같게 된다.
쎌의 억세스전류(Icell)에 의해 쎌과 센스앰프 사이의 BL과 BL에는 각각 전류 I-Icell와 I가 흐르게 된다. 여기서 비트라인 캐패시터에 의한 순간전류 방출을 무시한다면 쎌(20)에 "하이"노드가 있는 전류센스앰프(27)의 오른쪽라인으로 더 많은 전류가 흐르게 된다. 여기서 상기 전류센스앰프(27)의 왼쪽라인과 오른쪽라인에 흐르는 전류는 각각 I-Icell와 I로 나타낼 수 있으며, 그 차이는 쎌 전류 Icell와 같다. 상기 전류 센스앰프 회로(27)의 제3 및 제4P모오스 트랜지스터(25,26)의 드레인 전류는 각각 데이타라인쌍(DL,)으로 전송된다. 여기서 상기 데이타라인쌍(DL,)의 전류차는 쎌전류(Icell)와 같다.
위의 동작설명은 부하수단으로 사용된 P모오스 트랜지스터(21,22)를 이상적인 전류원으로 가정했을 때이다. 그러나 실제 동작에서는 쎌 전류를 P모오스 트랜지스터(21,22)에서 보충을 해주므로 센스앰프의 양단에 흐르는 전류의 차이는 쎌 전류(Icell)보다는 작아진다. 데이타 라인쌍으로 전송된 전류는 제1 및 제2N모오스 클램프 트랜지스터(29,30)에 의해 전압으로 변화되어, 전압 센스엠프(28)의 입력으로 인가된다.
상기한 설명에서 알 수 있는 바와 같이 플립플롭(flip-flop) 구성을 갖는 전류센스앰프에 의해 비트라인쌍의 전압이 같은 레벨로 유지되기 때문에 쎌의 독출동작동안 비츠라인쌍을 등화시킬 필요가 없다.
그러나 상기 도면에 도시된 바와같은 센싱회로는 N모오스 클램프 트랜지스터를 이용하여 전류를 전압으로 변화시키므로 부어진 전류의 변화를 I라하면 전압의 변화는 R(R : 비례상수)이다. 따라서 50㎷정도의 큰 전압차이를 전압센스 앰프단으로 전달하지 못하기 때문에 실제 칩디자인 및 제품생산에 적합치 못한 문제점이 있었다.
따라서, 본 발명의 목적은 전류에서 전압으로의 변환이 빠른 전류-전압변환기를 제공함에 있다.
본 발명의 다른 목적은 전류에서 전압으로의 변환이 빠른 전류-전압 변환기를 구비하는 전류센싱회로를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 메모리쎌에 연결된 전류 센스앰프를 가지는 반도체 메모리장치의 전류센싱회로에 있어서, 전류-전압 변환기를 구비하는 전류센싱회로임을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 전류센싱회로이다.
상기 도면에서 임의의 비트라인사이에 연결된 메모리쎌(40)과, 상기 메모리 쎌을 선택하기 위한 칼럼선택 트랜지스터(41a,41b)와, 선택된 비트라인의 전류를 메인 데이타라인(MDL,)으로 전송시키기 위한 전류센스앰프(46)와, 상기 메인 데이타라인(MDL,) 사이의 전류를 전압으로 증폭시키기 위한 전류-전압 변환기(56)를 도시하고 있다.
상기 전류-전압변환기(56)는 전원전압단과 소정의 출력노드사이에 형성되고 소정의 블럭 선택신호에 의해 제어되는 부하수단과 ; 상기 한쌍의 데이타라인과 상기 출력노드 사이에 형성되어 상기 한쌍의 데이타라인에 실리는 전류차이를 전압증폭하는 드라이버수단과 ; 상기 한쌍의 데이타 라인에 연결된 풀다운수단으로 구성된다.
상기 전류-전압 변환기(56)는 모두 N모오스 트랜지스터만으로 구성되어 있어 공정의 변화에 대해 안정하다.
제4도는 본 발명에 의한 전류센싱회로의 사용상태를 보여주는 블럭도이다. 제3도와 제4도를 참조하여 본 발명에 따른 전류센싱회로에 대한 동작이 상세히 설명된다.
제3도에 있어서 쎌(40)의 억세스 동작시 상기 쎌(40)에 저장된 데이타에 의해 비트라인쌍에 소정의 전류차가 발생하게 된다. 상기 전류차는 전류 센스앰프(46)를 통해 메인 데이타라인(MDL,)으로 전달된다. 상기 전류센스앰프(46)의 동작은 제2도에서 설명한 바와같다. 상기 메인 데이타라인(MDL,) 사이의 전류차이는 N모오스 클램프 트랜지스터(54,55)에 의하여 전압차로 바뀌고 윗단의 교차접속된 N모오스 트랜지스터(52,53)에 의해 메인 데이타라인(MDL,) 사이의 전압차이는 없어지고 SAC,로 증폭전달된다. 결국 상기 전류-전압변환기(56) 회로에 의해 전압으로 증폭된다. 상기 전류-전압변환기의 경우 메인 데이타라인쌍을 같은 전압으로 만들려는 성질을 또한, 가지고 있어 메인 데아타라인사이의 등화회로도 필요없게 된다. 상기 메인 데이타라인(MDL,) 사이의 전류차이가 소정레벨 이상일 경우에는 N모오스 클램프 트랜지스터(49)에 의해 래치동작이 억제된다. 상기와 같은 작용에 의해 상기 전류-전압 변환기(56)의 출력전압 SAC와은 100℃, VCC=4.2V정도인 경우, 100㎷ 정도로 벌어지게 된다. 이렇게 전압차이를 갖는 상기 전류-전압 변환기(56)의 출력전압 SAC와는 제4도를 구성하는 전압센싱회로(80)에서 차동증폭된후 멀티플렉서 (90)를 경유하고 도시되지 아니한 데이타 출력버퍼 및 여러 출력회로들을 통하여 칩외부로 전송된다. 이로써 한 비트의 데이타를 독출하기 위한 한 번의 독출 동작이 완료된다. 전술한 바와 같이 상기 전류-전압 변환기(56)에서 출력되는 SAC와의 미세한 전압차이는 부하 트랜지스터(50,51)의 부하가 작을 경우 반대방향의 MDL과의 전류에 의하여 쉽게 복원될 수 있다. 이러한 복원 가능한 성질에 의해 잡음이 독출회로에 인가되었을때도 래치형의 센스앰프와는 다르게 다시 원상태로 빨리 회복시키는 능력을 가지게 된다. 상기 전류-전압 변환기(56)가 래치구조이기는 하나 풀업 트랜지스터(49)의 동작에 의해 풀(full) 래치될 수 없다. 또한 MDL 라인쌍도 전압차가 생기지 않으므로 MDL라인쌍의 부하(load)에 의한 속도지연(speed delay)도 생기지 않는다.
또한 상기 메인데이타라인(MDL,)의 전압은 상기 래치회로의 출력전압에 관계없이 일정한 값을 유지하게되어 전류의 센싱동작을 연속적으로 할 수 있다. 한편 상기 전류-전압 변환기의 출력전압(SAC,)을 등화시킬 수 있는 회로를 더 부가함에 의해 센싱속도를 높일수도 있다.
제4도에 나타난 바와 같이 칩내부에서 전류-전압 변환기(70)와 전압 센스앰프(80)를 펄스발생기(100)와 가장 근접한 거리에 둠으로써 충분한 속도를 얻을 수 있다.
상술한 바와 같이, 본 발명은 전류센싱회로에 있어서 한쌍의 데이타라인의 각각의 데이타라인과 출력노드 사이에 채널이 연결되고 그 게이트가 교차접속된 N모오스 트랜지스터로 전류-전압변환기를 구성함에 의해 전류에서 전압으로의 변환이 빠른 전류-전압변환기를 제공하는 효과가 있다.

Claims (6)

  1. 메모리 쎌에 연결된 전류센스앰프와 상기 전류센스앰프의 출력단에 연결되는 한쌍의 데이타 라인을 가지는 반도체 메모리 장치의 전류 센싱회로에 있어서, 전원전압단과 소정의 출력노드사이에 형성되고 소정의 블럭 선택신호에 의해 제어되는 부하수단과, 상기 한쌍의 데이타라인과 상기 출력노드 사이에 형성되어 상기 한쌍의 데이타 라인에 실리는 전류차이를 전압증폭하는 드라이버수단과, 상기 한쌍의 데이타 라인에 연결된 풀다운 수단으로 구성된 전류-전압 변환기를 구비함을 특징으로 하는 전류센싱회로.
  2. 제1항에 있어서, 상기 전류-전압변환기가 전원전압단에 채널이 접속되는 풀업트랜지스터를 더 구비하고 상기 풀업트랜지스터로부터 전원전압을 공급 받음을 특징으로 하는 전류 센싱회로.
  3. 제2항에 있어서, 상기 부하수단이 상기 풀업트랜지스터에 채널이 각각 병렬 접속되고 상기 블럭선택신호에 게이트가 공통 접속되는 제1 및 제2부하트랜지스터로 이루어짐을 특징으로 하는 전류 센싱회로.
  4. 제3항에 있어서, 상기 드라이버 수단이 상기 제1 및 제2부하트랜지스터와 한쌍의 데이타 라인 사이에 각각 연결되고 서로 래치구성되는 제1 및 제2드라이버 트랜지스터로 이루어짐을 특징으로 하는 전류 센싱회로.
  5. 제4항에 있어서, 상기 풀다운 수단이 전원전압에 게이트가 각각 접속되고 상기 한쌍의 데이타 라인과 접지전압단 사이에 채널이 각각 연결되는 제1 및 제2풀다운 트랜지스터로 이루어짐을 특징으로 하는 전류 센싱회로.
  6. 제5항에 있어서, 상기 풀업트랜지스터와, 제1 및 제2부하트랜지스터와, 제1 및 제2드라이버 트랜지스터와, 제1 및 제2풀다운 트랜지스터가 각각 엔(N)모오스 트랜지스터로 이루어짐을 특징으로 하는 전류 센싱회로.
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