JPH06176580A - 半導体メモリ装置の電流センシング回路 - Google Patents
半導体メモリ装置の電流センシング回路Info
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- JPH06176580A JPH06176580A JP5197391A JP19739193A JPH06176580A JP H06176580 A JPH06176580 A JP H06176580A JP 5197391 A JP5197391 A JP 5197391A JP 19739193 A JP19739193 A JP 19739193A JP H06176580 A JPH06176580 A JP H06176580A
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- 238000010586 diagram Methods 0.000 description 7
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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-
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Abstract
(57)【要約】
【目的】 電流から電圧への変換速度の優秀な電流−電
圧変換器を備える電流センシング回路の提供。 【構成】 メモリセル４０に接続される電流センスアン
プ４６と、この電流センスアンプ４６の出力端に連結さ
れるデータ線ＭＤＬ、バーＭＤＬとを有する半導体メモ
リ装置の電流センシング回路において、電源電圧ＶDD端
と出力ノードＳＡＣ、バーＳＡＣとの間に設けられ、ブ
ロック選択信号ＭＳｉによって制御される負荷手段５
０、５１と、データ線ＭＤＬ、バーＭＤＬと出力ノード
ＳＡＣ、バーＳＡＣとの間に設けられ、データ線ＭＤ
Ｌ、バーＭＤＬの電流差を電圧増幅する駆動手段５２、
５３と、データ線ＭＤＬ、バーＭＤＬと接続されるプル
ダウン手段５４、５５とから構成されている。
圧変換器を備える電流センシング回路の提供。 【構成】 メモリセル４０に接続される電流センスアン
プ４６と、この電流センスアンプ４６の出力端に連結さ
れるデータ線ＭＤＬ、バーＭＤＬとを有する半導体メモ
リ装置の電流センシング回路において、電源電圧ＶDD端
と出力ノードＳＡＣ、バーＳＡＣとの間に設けられ、ブ
ロック選択信号ＭＳｉによって制御される負荷手段５
０、５１と、データ線ＭＤＬ、バーＭＤＬと出力ノード
ＳＡＣ、バーＳＡＣとの間に設けられ、データ線ＭＤ
Ｌ、バーＭＤＬの電流差を電圧増幅する駆動手段５２、
５３と、データ線ＭＤＬ、バーＭＤＬと接続されるプル
ダウン手段５４、５５とから構成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特にスタティックＲＡＭの電流センシング回
路に関するものである。
るもので、特にスタティックＲＡＭの電流センシング回
路に関するものである。
【０００２】
【従来の技術】図３は、従来の技術によるスタティック
ＲＡＭの電圧センシング回路図である。データの読出動
作時、セル１０に貯蔵されたデータによりセクションデ
ータ線ＳＤＬ、バーＳＤＬ間には読出情報に対応するお
よそ５０〜２００ｍＶ程度の電圧差が発生する。そし
て、このセクションデータ線ＳＤＬ、バーＳＤＬ間の電
圧差は電圧センスアンプ回路１２によって感知される。
ＲＡＭの電圧センシング回路図である。データの読出動
作時、セル１０に貯蔵されたデータによりセクションデ
ータ線ＳＤＬ、バーＳＤＬ間には読出情報に対応するお
よそ５０〜２００ｍＶ程度の電圧差が発生する。そし
て、このセクションデータ線ＳＤＬ、バーＳＤＬ間の電
圧差は電圧センスアンプ回路１２によって感知される。
【０００３】このとき、セクションデータ線ＳＤＬ、バ
ーＳＤＬ間及び主データ線ＭＤＬ、バーＭＤＬ間のそれ
ぞれの電圧差は非常に大きくなる。この電圧差の影響を
防ぐために、次のセンシング動作のためセクションデー
タ線ＳＤＬ、バーＳＤＬ及び主データ線ＭＤＬ、バーＭ
ＤＬの電圧をアドレス遷移検出器（ＡＴＤ) を用いた等
化パルス発生器１４によって等化するようになってい
る。このセクションデータ線ＳＤＬ、バーＳＤＬ及び主
データ線ＭＤＬ、バーＭＤＬの電圧の等化は、等化パル
ス発生器１４から発生された等化パルスφＰを、セクシ
ョンデータ線ＳＤＬとバーＳＤＬとの間にチャネルが接
続されるＭＯＳトランジスタ１５、及び主データ線ＭＤ
ＬとバーＭＤＬとの間にチャネルが連結されるＭＯＳト
ランジスタ１６の各ゲートに印加することによって遂行
される。
ーＳＤＬ間及び主データ線ＭＤＬ、バーＭＤＬ間のそれ
ぞれの電圧差は非常に大きくなる。この電圧差の影響を
防ぐために、次のセンシング動作のためセクションデー
タ線ＳＤＬ、バーＳＤＬ及び主データ線ＭＤＬ、バーＭ
ＤＬの電圧をアドレス遷移検出器（ＡＴＤ) を用いた等
化パルス発生器１４によって等化するようになってい
る。このセクションデータ線ＳＤＬ、バーＳＤＬ及び主
データ線ＭＤＬ、バーＭＤＬの電圧の等化は、等化パル
ス発生器１４から発生された等化パルスφＰを、セクシ
ョンデータ線ＳＤＬとバーＳＤＬとの間にチャネルが接
続されるＭＯＳトランジスタ１５、及び主データ線ＭＤ
ＬとバーＭＤＬとの間にチャネルが連結されるＭＯＳト
ランジスタ１６の各ゲートに印加することによって遂行
される。
【０００４】このような従来の電圧センシング回路は、
センシング動作時ごとに一対のデータ線を相互に等化さ
せなければならないので、各センシング動作時ごとにア
ドレス遷移検出器１４を用いて等化パルスφｐを供給せ
ねばならず、そのため、パルスマージン(pulse margin)
による時間遅れ(time delay)が発生して動作速度が低下
するという問題点があった。
センシング動作時ごとに一対のデータ線を相互に等化さ
せなければならないので、各センシング動作時ごとにア
ドレス遷移検出器１４を用いて等化パルスφｐを供給せ
ねばならず、そのため、パルスマージン(pulse margin)
による時間遅れ(time delay)が発生して動作速度が低下
するという問題点があった。
【０００５】このような問題点を取り除いてセンシング
速度を高速にするためのセンシング回路がEvert Seevin
ckにより“IEEE JOURNAL OF SOLID-STATE CIRCUTS(VOL.
26,NO.4, APRIL 1991)”に開示されている。これを図４
に示す。
速度を高速にするためのセンシング回路がEvert Seevin
ckにより“IEEE JOURNAL OF SOLID-STATE CIRCUTS(VOL.
26,NO.4, APRIL 1991)”に開示されている。これを図４
に示す。
【０００６】図４の電流センシング回路は、電源電圧Ｖ
DD端とビット線ＢＬ、バーＢＬとの間にそれぞれチャネ
ルが接続され、ゲートが接地電圧端に接続される第１及
び第２ＰＭＯＳトランジスタ２１、２２と、スタティッ
クＲＡＭセル２０と、ビット線ＢＬ、バーＢＬとデータ
線ＤＬ、バーＤＬとの間に接続され、同じ大きさを有す
る第３〜第６ＰＭＯＳトランジスタ２３〜２６で構成さ
れる電流センスアンプ２７と、一対のデータ線ＤＬ、バ
ーＤＬのそれぞれと接地電圧端との間にチャネルが接続
され、ゲートがダイオード接続された第１及び第２ＮＭ
ＯＳクランプトランジスタ２９、３０と、一対のデータ
線ＤＬ、バーＤＬ間の電圧差を感知するための電圧セン
スアンプ２８とからなっている。なお、第１及び第２Ｐ
ＭＯＳトランジスタ２１、２２はビット線の負荷手段で
あって、他の例としては、電源電圧ＶDD端にゲートが接
続されたＮＭＯＳトランジスタとすることもできる。
DD端とビット線ＢＬ、バーＢＬとの間にそれぞれチャネ
ルが接続され、ゲートが接地電圧端に接続される第１及
び第２ＰＭＯＳトランジスタ２１、２２と、スタティッ
クＲＡＭセル２０と、ビット線ＢＬ、バーＢＬとデータ
線ＤＬ、バーＤＬとの間に接続され、同じ大きさを有す
る第３〜第６ＰＭＯＳトランジスタ２３〜２６で構成さ
れる電流センスアンプ２７と、一対のデータ線ＤＬ、バ
ーＤＬのそれぞれと接地電圧端との間にチャネルが接続
され、ゲートがダイオード接続された第１及び第２ＮＭ
ＯＳクランプトランジスタ２９、３０と、一対のデータ
線ＤＬ、バーＤＬ間の電圧差を感知するための電圧セン
スアンプ２８とからなっている。なお、第１及び第２Ｐ
ＭＯＳトランジスタ２１、２２はビット線の負荷手段で
あって、他の例としては、電源電圧ＶDD端にゲートが接
続されたＮＭＯＳトランジスタとすることもできる。
【０００７】この電流センシング回路の動作を説明す
る。電流センスアンプ２７は、第５及び第６ＰＭＯＳト
ランジスタ２５、２６のゲートと連結されるノードＹｓ
ｅｌを接地電圧と連結させることにより選択される。こ
れにより、第１及び第２ＰＭＯＳトランジスタ２１、２
２を通じて電流が流れるようになる。
る。電流センスアンプ２７は、第５及び第６ＰＭＯＳト
ランジスタ２５、２６のゲートと連結されるノードＹｓ
ｅｌを接地電圧と連結させることにより選択される。こ
れにより、第１及び第２ＰＭＯＳトランジスタ２１、２
２を通じて電流が流れるようになる。
【０００８】セル２０のアクセス動作時のアクセス電流
Ｉcellがビット線ＢＬ側に流れると仮定すると、このと
きの第３及び第５ＰＭＯＳトランジスタ２３、２５のそ
れぞれのゲート・ソース間電圧は共に電圧Ｖ1 となる。
なぜなら、二つのＰＭＯＳトランジスタ２３、２５の大
きさとチャネル電流が等しく飽和状態、つまりドレイン
電圧が影響しない状態にあるからである。同一の理由
で、第４及び第６ＰＭＯＳトランジスタ２４、２６のそ
れぞれのゲート・ソース間電圧も共に電圧Ｖ2 となる。
Ｉcellがビット線ＢＬ側に流れると仮定すると、このと
きの第３及び第５ＰＭＯＳトランジスタ２３、２５のそ
れぞれのゲート・ソース間電圧は共に電圧Ｖ1 となる。
なぜなら、二つのＰＭＯＳトランジスタ２３、２５の大
きさとチャネル電流が等しく飽和状態、つまりドレイン
電圧が影響しない状態にあるからである。同一の理由
で、第４及び第６ＰＭＯＳトランジスタ２４、２６のそ
れぞれのゲート・ソース間電圧も共に電圧Ｖ2 となる。
【０００９】そして、ノードＹｓｅｌは接地電圧とされ
るので、ビット線ＢＬ上の第１ノード３１の電圧とビッ
ト線バーＢＬ上の第２ノード３２の電圧はそれぞれＶ1
＋Ｖ2 となる。即ち、セル２０のデータが論理“ハイ”
か論理“ロウ”かとは無関係にビット線ＢＬ、バーＢＬ
の電位は同一である。このように、ビット線ＢＬ及びバ
ーＢＬの電位が同一なのでビット線負荷手段である第１
及び第２ＰＭＯＳトランジスタ２１、２２を介して流れ
るビット線負荷電流Ｉも同一となる。
るので、ビット線ＢＬ上の第１ノード３１の電圧とビッ
ト線バーＢＬ上の第２ノード３２の電圧はそれぞれＶ1
＋Ｖ2 となる。即ち、セル２０のデータが論理“ハイ”
か論理“ロウ”かとは無関係にビット線ＢＬ、バーＢＬ
の電位は同一である。このように、ビット線ＢＬ及びバ
ーＢＬの電位が同一なのでビット線負荷手段である第１
及び第２ＰＭＯＳトランジスタ２１、２２を介して流れ
るビット線負荷電流Ｉも同一となる。
【００１０】セル２０のアクセス電流Ｉcellによりセル
２０と電流センスアンプ２７との間のビット線ＢＬ、バ
ーＢＬにはそれぞれ電流Ｉ−ＩcellとＩが流れる。ここ
で、ビット線ＢＬ、バーＢＬのキャパシタによる瞬間電
流放出を無視すれば、セル２０の論理“ハイ”ノードが
ある電流センスアンプ２７のビット線バーＢＬの方に、
より多い電流が流れることになる。そして、電流センス
アンプ２７のビット線ＢＬとビット線バーＢＬに流れる
電流はそれぞれＩ−ＩcellとＩであり、その差はアクセ
ス電流Ｉcellと同一である。第５及び第６ＰＭＯＳトラ
ンジスタ２５、２６のドレイン電流はそれぞれデータ線
ＤＬ、バーＤＬに伝送される。このとき、データ線Ｄ
Ｌ、バーＤＬの電流差はやはりアクセス電流Ｉcellと同
一である。
２０と電流センスアンプ２７との間のビット線ＢＬ、バ
ーＢＬにはそれぞれ電流Ｉ−ＩcellとＩが流れる。ここ
で、ビット線ＢＬ、バーＢＬのキャパシタによる瞬間電
流放出を無視すれば、セル２０の論理“ハイ”ノードが
ある電流センスアンプ２７のビット線バーＢＬの方に、
より多い電流が流れることになる。そして、電流センス
アンプ２７のビット線ＢＬとビット線バーＢＬに流れる
電流はそれぞれＩ−ＩcellとＩであり、その差はアクセ
ス電流Ｉcellと同一である。第５及び第６ＰＭＯＳトラ
ンジスタ２５、２６のドレイン電流はそれぞれデータ線
ＤＬ、バーＤＬに伝送される。このとき、データ線Ｄ
Ｌ、バーＤＬの電流差はやはりアクセス電流Ｉcellと同
一である。
【００１１】なお、上記の動作説明は、負荷手段として
使用されるＰＭＯＳトランジスタ２１、２２を理想的な
電流源と仮定し、また電流センスアンプ２７も理想的な
センシング回路と仮定したものである。しかし、実際の
動作においてビット線ＢＬ、バーＢＬの電流Ｉは、ＰＭ
ＯＳトランジスタ２１、２２を通じて補充されるので、
両トランジスタのＶｄ−Ｉｄ特性の影響を受け、電流セ
ンスアンプ２７の左右両線に流れる電流の差はアクセス
電流Ｉcellよりは、少なくなる。
使用されるＰＭＯＳトランジスタ２１、２２を理想的な
電流源と仮定し、また電流センスアンプ２７も理想的な
センシング回路と仮定したものである。しかし、実際の
動作においてビット線ＢＬ、バーＢＬの電流Ｉは、ＰＭ
ＯＳトランジスタ２１、２２を通じて補充されるので、
両トランジスタのＶｄ−Ｉｄ特性の影響を受け、電流セ
ンスアンプ２７の左右両線に流れる電流の差はアクセス
電流Ｉcellよりは、少なくなる。
【００１２】データ線ＤＬ、バーＤＬに伝送された電流
は、第１及び第２ＮＭＯＳクランプトランジスタ２９、
３０により電圧に変換され、電圧センスアンプ２８の入
力として印加される。上述のように、フリップフロップ
構成を有する電流センスアンプ２７によりビット線Ｂ
Ｌ、バーＢＬの電圧が同一のレベルに維持されるので、
セルの読出動作の間にビット線ＢＬ、バーＢＬを等化さ
せる必要はない。
は、第１及び第２ＮＭＯＳクランプトランジスタ２９、
３０により電圧に変換され、電圧センスアンプ２８の入
力として印加される。上述のように、フリップフロップ
構成を有する電流センスアンプ２７によりビット線Ｂ
Ｌ、バーＢＬの電圧が同一のレベルに維持されるので、
セルの読出動作の間にビット線ＢＬ、バーＢＬを等化さ
せる必要はない。
【００１３】この図４の電流センシング回路は、ＮＭＯ
Ｓクランプトランジスタ２９、３０を利用して電流を電
圧に変換させるのもので、与えられた電流の変化をＩと
すれば電圧の変化はＲ√Ｉ＋α（Ｒ：比例定数）であ
る。したがって、５０ｍＶ度の十分な電圧差を電圧セン
スアンプ２８に供給することができず、したがって、変
換後の電圧増幅に時間を要し、実際にチップのデザイン
及び製品生産に不都合となる問題がある。
Ｓクランプトランジスタ２９、３０を利用して電流を電
圧に変換させるのもので、与えられた電流の変化をＩと
すれば電圧の変化はＲ√Ｉ＋α（Ｒ：比例定数）であ
る。したがって、５０ｍＶ度の十分な電圧差を電圧セン
スアンプ２８に供給することができず、したがって、変
換後の電圧増幅に時間を要し、実際にチップのデザイン
及び製品生産に不都合となる問題がある。
【００１４】
【発明が解決しようとする課題】したがって本発明の目
的は、電流から電圧への変換感度を向上させることがで
きる電流−電圧変換器を備える電流センシング回路を提
供することにある。
的は、電流から電圧への変換感度を向上させることがで
きる電流−電圧変換器を備える電流センシング回路を提
供することにある。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために本発明は、メモリセルに接続される電流センス
アンプと、この電流センスアンプの出力端に連結される
一対のデータ線とを有する半導体メモリ装置の電流セン
シング回路において、電源電圧端と一対の出力ノードと
の間に設けられ、ブロック選択信号によって制御される
負荷手段と、前記一対のデータ線と前記一対の出力ノー
ドとの間に設けられ、この一対のデータ線の電流差を電
圧差として増幅する駆動手段と、前記一対のデータ線と
接続されるプルダウン手段とから構成される電流−電圧
変換器を備えることを特徴とする。
るために本発明は、メモリセルに接続される電流センス
アンプと、この電流センスアンプの出力端に連結される
一対のデータ線とを有する半導体メモリ装置の電流セン
シング回路において、電源電圧端と一対の出力ノードと
の間に設けられ、ブロック選択信号によって制御される
負荷手段と、前記一対のデータ線と前記一対の出力ノー
ドとの間に設けられ、この一対のデータ線の電流差を電
圧差として増幅する駆動手段と、前記一対のデータ線と
接続されるプルダウン手段とから構成される電流−電圧
変換器を備えることを特徴とする。
【００１６】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。図１は本発明による電流セン
シング回路の回路図である。同図に示された電流センシ
ング回路は、一対のビット線間に連結されるメモリセル
４０と、メモリセル４０を選択するためのカラム選択ト
ランジスタ４１ａ、４１ｂと、選択されたビット線の電
流を主データ線ＭＤＬ、バーＭＤＬに伝送させるための
電流センスアンプ４６と、主データ線ＭＤＬ、バーＭＤ
Ｌ間の電流差を電圧に変換させるための電流−電圧変換
器５６とを備えている。なお、トランジスタ４７、４８
は主データ線ＭＤＬ、バーＭＤＬの抵抗による電圧降下
を防止して速度の遅延を減少させるためのものである。
参照して詳細に説明する。図１は本発明による電流セン
シング回路の回路図である。同図に示された電流センシ
ング回路は、一対のビット線間に連結されるメモリセル
４０と、メモリセル４０を選択するためのカラム選択ト
ランジスタ４１ａ、４１ｂと、選択されたビット線の電
流を主データ線ＭＤＬ、バーＭＤＬに伝送させるための
電流センスアンプ４６と、主データ線ＭＤＬ、バーＭＤ
Ｌ間の電流差を電圧に変換させるための電流−電圧変換
器５６とを備えている。なお、トランジスタ４７、４８
は主データ線ＭＤＬ、バーＭＤＬの抵抗による電圧降下
を防止して速度の遅延を減少させるためのものである。
【００１７】電流−電圧変換器５６は、内部電源線と出
力ノードＳＡＣ、バーＳＡＣとの間に設けられ、ブロッ
ク選択信号ＭＳｉによって制御される負荷手段であるＮ
ＭＯＳトランジスタ５０、５１と、主データ線ＭＤＬ、
バーＭＤＬと出力ノードＳＡＣ、バーＳＡＣとの間に形
成され、主データ線ＭＤＬ、バーＭＤＬ間の電流差を電
圧差として増幅する駆動手段であるＮＭＯＳトランジス
タ５２、５３と、主データ線ＭＤＬ、バーＭＤＬに接続
されるプルダウン手段であるＮＭＯＳトランジスタ５
４、５５とを備えている。
力ノードＳＡＣ、バーＳＡＣとの間に設けられ、ブロッ
ク選択信号ＭＳｉによって制御される負荷手段であるＮ
ＭＯＳトランジスタ５０、５１と、主データ線ＭＤＬ、
バーＭＤＬと出力ノードＳＡＣ、バーＳＡＣとの間に形
成され、主データ線ＭＤＬ、バーＭＤＬ間の電流差を電
圧差として増幅する駆動手段であるＮＭＯＳトランジス
タ５２、５３と、主データ線ＭＤＬ、バーＭＤＬに接続
されるプルダウン手段であるＮＭＯＳトランジスタ５
４、５５とを備えている。
【００１８】なお、電流−電圧変換器５６は全てＮＭＯ
Ｓトランジスタだけで構成されるので、工程の変化に対
して安定である。
Ｓトランジスタだけで構成されるので、工程の変化に対
して安定である。
【００１９】図１に示す電流センシング回路の動作特性
を説明する。セル４０のアクセス動作時、セル４０のデ
ータにより一対のビット線に読出情報に対応する電流差
が発生する。この電流差は電流センスアンプ４６を通じ
て主データ線ＭＤＬ、バーＭＤＬに伝達される。電流セ
ンスアンプ４６の動作は図４における説明と同様なので
その説明を省略する。
を説明する。セル４０のアクセス動作時、セル４０のデ
ータにより一対のビット線に読出情報に対応する電流差
が発生する。この電流差は電流センスアンプ４６を通じ
て主データ線ＭＤＬ、バーＭＤＬに伝達される。電流セ
ンスアンプ４６の動作は図４における説明と同様なので
その説明を省略する。
【００２０】主データ線ＭＤＬ、バーＭＤＬ間の電流差
は、ブロック選択信号ＭＳｉが低レベルの時にＮＭＯＳ
トランジスタ５４、５５により電圧差に変わり、信号Ｍ
Ｓｉが高レベルの時に主データ線ＭＤＬ、バーＭＤＬの
出力ノードＳＡＣ、バーＳＡＣ側に交差接続されたＮＭ
ＯＳトランジスタ５２、５３により前記の電圧差はなく
なるようになっている。よって、電流−電圧変換器５６
により主データ線ＭＤＬ、バーＭＤＬの電流差は出力ノ
ードＳＡＣ、バーＳＡＣ間の電圧差に増幅され出力され
る。
は、ブロック選択信号ＭＳｉが低レベルの時にＮＭＯＳ
トランジスタ５４、５５により電圧差に変わり、信号Ｍ
Ｓｉが高レベルの時に主データ線ＭＤＬ、バーＭＤＬの
出力ノードＳＡＣ、バーＳＡＣ側に交差接続されたＮＭ
ＯＳトランジスタ５２、５３により前記の電圧差はなく
なるようになっている。よって、電流−電圧変換器５６
により主データ線ＭＤＬ、バーＭＤＬの電流差は出力ノ
ードＳＡＣ、バーＳＡＣ間の電圧差に増幅され出力され
る。
【００２１】電流−電圧変換器５６は主データ線ＭＤ
Ｌ、バーＭＤＬの電圧を等化させようとする性質も有し
ており、主データ線ＭＤＬ、バーＭＤＬ間の電圧を等化
させるための等化回路も不要となる。また、主データ線
ＭＤＬ、バーＭＤＬ間の電流差が所定レベル以上の場合
にはプルアップトランジスタ４９によりラッチ動作が抑
制される。
Ｌ、バーＭＤＬの電圧を等化させようとする性質も有し
ており、主データ線ＭＤＬ、バーＭＤＬ間の電圧を等化
させるための等化回路も不要となる。また、主データ線
ＭＤＬ、バーＭＤＬ間の電流差が所定レベル以上の場合
にはプルアップトランジスタ４９によりラッチ動作が抑
制される。
【００２２】このような動作により、電流−電圧変換器
５６の出力ノードＳＡＣとバーＳＡＣの出力電圧は、温
度が１００℃で、電源電圧が４．２Ｖの条件下で１００
ｍＶ程度の電圧差を発生した。この微細な電圧差は、Ｎ
ＭＯＳトランジスタ５０、５１の負荷が小さい場合、反
対方向に位置する主データ線ＭＤＬ、バーＭＤＬの電流
によって容易に元に戻ることができる。このような復元
可能な性質により、雑音が読出回路に印加された時も、
従来技術によるラッチ形センスアンプとは異り、元の状
態に素早く戻るようになる。
５６の出力ノードＳＡＣとバーＳＡＣの出力電圧は、温
度が１００℃で、電源電圧が４．２Ｖの条件下で１００
ｍＶ程度の電圧差を発生した。この微細な電圧差は、Ｎ
ＭＯＳトランジスタ５０、５１の負荷が小さい場合、反
対方向に位置する主データ線ＭＤＬ、バーＭＤＬの電流
によって容易に元に戻ることができる。このような復元
可能な性質により、雑音が読出回路に印加された時も、
従来技術によるラッチ形センスアンプとは異り、元の状
態に素早く戻るようになる。
【００２３】さらに、電流−電圧変換器５６がラッチ構
造を有するが、プルアップトランジスタ４９の動作によ
って完全にラッチを行うことはない。また、主データ線
ＭＤＬ、バーＭＤＬ間の電圧差が発生しないので、主デ
ータ線ＭＤＬ、バーＭＤＬの負荷(load)による速度低下
も防ぐことができる。
造を有するが、プルアップトランジスタ４９の動作によ
って完全にラッチを行うことはない。また、主データ線
ＭＤＬ、バーＭＤＬ間の電圧差が発生しないので、主デ
ータ線ＭＤＬ、バーＭＤＬの負荷(load)による速度低下
も防ぐことができる。
【００２４】また、主データ線ＭＤＬ、バーＭＤＬの電
圧は電流−電圧変換器５６の出力ノードＳＡＣ、バーＳ
ＡＣの出力電圧に関係なく一定の値を維持するので、電
流のセンシング動作を連続して行なうことができる。
圧は電流−電圧変換器５６の出力ノードＳＡＣ、バーＳ
ＡＣの出力電圧に関係なく一定の値を維持するので、電
流のセンシング動作を連続して行なうことができる。
【００２５】一方、電流−電圧変換器５６の出力ノード
ＳＡＣ、バーＳＡＣの出力電圧を等化させる回路を更に
加えることによってセンシング速度をより向上させるこ
とも可能である。
ＳＡＣ、バーＳＡＣの出力電圧を等化させる回路を更に
加えることによってセンシング速度をより向上させるこ
とも可能である。
【００２６】図２は本発明をＳＲＡＭに適用した場合の
ブロック図であって、本発明による電流−電圧変換器７
０を、例えば、上記の電流センスアンプ４６のような従
来同様の電流伝送器６０と電圧センスアンプ８０との間
に接続する。図２のように、チップ内部で電流−電圧変
換器７０と電圧センスアンプ８０をパルス発生器１００
と近接させて配置すれば、より十分な速度を得やすくな
る。
ブロック図であって、本発明による電流−電圧変換器７
０を、例えば、上記の電流センスアンプ４６のような従
来同様の電流伝送器６０と電圧センスアンプ８０との間
に接続する。図２のように、チップ内部で電流−電圧変
換器７０と電圧センスアンプ８０をパルス発生器１００
と近接させて配置すれば、より十分な速度を得やすくな
る。
【００２７】
【発明の効果】上述のように本発明は、電流センシング
回路において、一対のデータ線のそれぞれのデータ線と
出力ノードとの間にチャネルが連結され、そのゲートが
交差接続されたＮＭＯＳトランジスタを用いて電流−電
圧変換器を構成することにより、電流から電圧への変換
速度を向上させられ、より動作速度の速い電流−電圧変
換器を提供できるという効果がある。
回路において、一対のデータ線のそれぞれのデータ線と
出力ノードとの間にチャネルが連結され、そのゲートが
交差接続されたＮＭＯＳトランジスタを用いて電流−電
圧変換器を構成することにより、電流から電圧への変換
速度を向上させられ、より動作速度の速い電流−電圧変
換器を提供できるという効果がある。
【図１】本発明の実施例による電流センシング回路図。
【図２】本発明をＳＲＡＭに適用する場合の一例を示す
ブロック図。
ブロック図。
【図３】従来の電圧センシング回路図。
【図４】従来の電流センシング回路図。
４０ メモリセル ４１ａ、４１ｂ カラム選択トランジスタ ４６ 電流センスアンプ ４９ プルアップトランジスタ ５０、５１ ＮＭＯＳトランジスタ（負荷手段） ５２、５３ ＮＭＯＳトランジスタ（駆動手段） ５４、５５ プルダウントランジスタ ５６ 電流−電圧変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 亨圭 大韓民国ソウル特別市江南区大峙洞宇成２ 次アパート205棟1001号
Claims (7)
- 【請求項１】 メモリセルに接続される電流センスアン
プと、この電流センスアンプの出力端に連結される一対
のデータ線とを有する半導体メモリ装置の電流センシン
グ回路において、 電源電圧端と一対の出力ノードとの間に設けられ、ブロ
ック選択信号によって制御される負荷手段と、 前記一対のデータ線と前記一対の出力ノードとの間に設
けられ、この一対のデータ線の電流差を電圧差として増
幅する駆動手段と、 前記一対のデータ線と接続されるプルダウン手段とから
構成される電流−電圧変換器を備えることを特徴とする
電流センシング回路。 - 【請求項２】 負荷手段は、電源電圧にチャネルが接続
されるプルアップトランジスタを更に備え、該プルアッ
プトランジスタを通じて電源電圧が供給されるようにな
っている請求項１記載の電流センシング回路。 - 【請求項３】 負荷手段は、プルアップトランジスタと
一対の出力ノードとの間にそれぞれ接続され、ブロック
選択信号にゲートが接続される第１及び第２負荷トラン
ジスタからなる請求項２記載の電流センシング回路。 - 【請求項４】 駆動手段は、第１負荷トランジスタと一
方のデータ線との間及び第２負荷トランジスタと他方の
データ線との間に設けられ、相互にラッチ構成となって
いる第１及び第２駆動トランジスタからなる請求項３記
載の電流センシング回路。 - 【請求項５】 プルダウン手段は、電源電圧にゲートが
それぞれ接続され、一方のデータ線と接地電圧端との間
及び他方のデータ線と接地電圧端との間にチャネルがそ
れぞれ接続される第１及び第２プルダウントランジスタ
からなる請求項４記載の電流センシング回路。 - 【請求項６】 プルアップトランジスタと、第１及び第
２負荷トランジスタと、第１及び第２駆動トランジスタ
と、第１及び第２プルダウントランジスタがＮＭＯＳト
ランジスタとされている請求項５記載の電流センシング
回路。 - 【請求項７】 メモリセルと、このメモリセルに接続さ
れる一対のビット線と、データの電圧増幅動作を行なう
電圧センスアンプとを有する半導体メモリ装置におい
て、 前記一対のビット線上に形成され、このビット線の電流
をセンシングして出力する電流センスアンプと、 この電流センスアンプの出力端に接続される一対のデー
タ線と、 この一対のデータ線に接続され、一対のデータ線の電流
を電圧差として増幅し、前記電圧センスアンプに出力す
る電流−電圧変換器を更に備えることを特徴とする半導
体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920014244A KR950006336B1 (ko) | 1992-08-08 | 1992-08-08 | 반도체 메모리장치의 전류센싱회로 |
| KR1992P14244 | 1992-08-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176580A true JPH06176580A (ja) | 1994-06-24 |
Family
ID=19337674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5197391A Pending JPH06176580A (ja) | 1992-08-08 | 1993-08-09 | 半導体メモリ装置の電流センシング回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0582974A3 (ja) |
| JP (1) | JPH06176580A (ja) |
| KR (1) | KR950006336B1 (ja) |
| CN (1) | CN1085004A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08185696A (ja) * | 1995-01-04 | 1996-07-16 | Nec Corp | スタティックｒａｍ |
| JP2005218095A (ja) * | 2004-01-28 | 2005-08-11 | Samsung Electronics Co Ltd | デジタル回路 |
| JP2014067476A (ja) * | 2012-09-10 | 2014-04-17 | Toshiba Corp | 磁気抵抗メモリ装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030070477A (ko) * | 2002-02-25 | 2003-08-30 | 네오세미테크 주식회사 | 갈륨 아세나이드 단결정 수율 증대를 위한 결정 성장장치 |
| US6574129B1 (en) * | 2002-04-30 | 2003-06-03 | Hewlett-Packard Development Company, L.P. | Resistive cross point memory cell arrays having a cross-couple latch sense amplifier |
| CN102420003B (zh) * | 2011-11-21 | 2014-01-01 | 北京大学 | 电流镜型wta灵敏放大器 |
| CN102768852B (zh) * | 2012-08-01 | 2015-03-18 | 北京大学 | 灵敏放大器 |
| CN107481760B (zh) * | 2016-06-08 | 2020-06-02 | 中芯国际集成电路制造（天津）有限公司 | 负压输出电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606403B2 (ja) * | 1990-03-30 | 1997-05-07 | 日本電気株式会社 | 半導体メモリ |
-
1992
- 1992-08-08 KR KR1019920014244A patent/KR950006336B1/ko not_active IP Right Cessation
-
1993
- 1993-08-05 EP EP93112602A patent/EP0582974A3/en not_active Withdrawn
- 1993-08-06 CN CN93109684A patent/CN1085004A/zh active Pending
- 1993-08-09 JP JP5197391A patent/JPH06176580A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08185696A (ja) * | 1995-01-04 | 1996-07-16 | Nec Corp | スタティックｒａｍ |
| JP2005218095A (ja) * | 2004-01-28 | 2005-08-11 | Samsung Electronics Co Ltd | デジタル回路 |
| JP2014067476A (ja) * | 2012-09-10 | 2014-04-17 | Toshiba Corp | 磁気抵抗メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0582974A3 (en) | 1995-02-15 |
| KR940004640A (ko) | 1994-03-15 |
| CN1085004A (zh) | 1994-04-06 |
| KR950006336B1 (ko) | 1995-06-14 |
| EP0582974A2 (en) | 1994-02-16 |
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