KR950014258B1 - 프리세팅회로를 구비하는 전류 센스 앰프 회로 - Google Patents

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Abstract

내용 없음.

Description

프리세팅회로를 구비하는 전류 센스 앰프 회로
제1도는 종래 기술에 의한 센스앰프회로.
제2도는 종래 기술에 의한 전류센싱회로.
제3도는 본 발명에 의한 프리세팅회로가 구비된 전류센싱회로.
제4도는 제3도의 동작타이밍도.
제5도는 제3도의 실시를 보여주는 블럭 다이아그램.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스태틱 램(static RAM)의 전류센스앰프(current sense amplifier)를 소정의 액티브동작시 프리세팅(presetting)하는 회로를 가지는 전류센스앰프에 관한 것이다.
반도체 메모리 장치의 집적도가 더욱 초고집적화되고 또한 칩내에 공급되는 전원전압은 점점 낮아짐에 따라 데이타 액세스동작의 고속화가 더욱 요구되고 있는 추세이다. 이러한 고속의 액세스 즉, 메모리 쎌에서독출되는 데이타를 칩 외부로 전송하거나 또는, 칩 내부의 메모리 쎌에 소정의 데이타를 전송하기 위해서, 구동되어지는 각 트랜지스터등과 같은 회로들을 인에이블시키는 전압의 레벨 및 센스앰프의 센싱동작은 중요하게 취급되어져야 한다. 특히 센스앰프의 센싱동작은 극히 미미한 전압의 입력으로부터 이를 충분한 씨모오스 진압레벨로 중폭시키는 것으로 데이타 액세스 동작의 중요한 요소임은 이미 이 분야에 잘 알려져 있는 사실이다.
이와 관련하여 이 분야에 공지된 종래의 스태틱 램의 센스앰프회로를 제1도에 도시하였다. 상기 제1도에서 리드동작의 경우 메모리 쎌(10)이 선택되면, 상기 메모리 쎌(10)에 저장된 데이타에 의해 한쌍의 섹션 데이타 라인(SDL,)에 소정의 전압차가 발생하게 되는데, 이는 통상적으로 50-200mV 사이의 전압차로 된다. 상기 전압차는 제일 첫단의 전압 센스앰프회로(12)로 검출된다. 이때 상기 한 쌍의 섹신 데이터 라인(SDL,) 및 한 쌍의 메인 데이타 라인(MDL,) 사이의 전압이 상당한 양으로 벌어지게 된다. 이후 메인 데이타 라인(MDL,)에 실린 데이타는 도시되지 아니한 출력 관련 회로들을 경유하여 칩외부로 전송된다. 이렇게 하여 한 비트의 데이타를 출력하는 리드동작이 완료된다. 다음 사이클의 액세스동작을 수행하게 되는 경우, 다음 센싱 동작을 위하여 상기 SDL과및 MDL과의 전압을, 예를 들어 어드레스 천이 검출회로(ATD : address transition detector)를 이용한 펄스회로를 사용하는 것과 같은 방법에 의해 서로 등화시켜주어야 한다. 상기와 같은 전압의 등화는 펄스발생기(14)로부터 SDL과사이에 채널이 연결된 모오스 트랜지스터(15) 및 MDL과사이에 채널이 연결된 모오스 트랜지스터(16)의게이트에 둥화펄스(ΦP)를 인가해 줌에 의해 달성된다. 상기 제1도에 도시된 바와같은 종래의 센스앰프회로는 센싱동작시 마다 데이타라인쌍을 등화시켜주어야 하기 때문에 센싱동작시마다 어드레스 천이 검출회로(ATD)를 이용한 펄스를 발생 및 인가해주어야 하는 문제점이 발생되었다. 또한 이로부터 액세스 속도면에서 펄스 마진(pulse margin)으로 인한 많은 지연(delay)시간이 발생된다.
이와 같은 문제점을 해결하기 위하여 종래에 제시된 다른 센스앰프회로를 제2도에 도시하였다. 상기 제2도에 도시된 센스앰프회로는 Evert Seevinck 등에 의해 제안된 것으로 이는 논문 "IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.26, NO.4, APRIL 1991"에 "Current-Mode Techniques for High-Speed VLSI Circuits with Application to Current Sense Amplifier for CMOS SRAM's"라는 제목으로 상세하게 개시되어 있다. 상기 제2도는 비트라인쌍(BL,)에 각각 직렬로 연결되고 게이트가 접지된 제1 및 제2P모오스 트랜지스터(21,22)와, 메모리 쎌(20)과, 상기 비트라인쌍(BL,BL)과 데이터라인쌍(DL,) 사이에 연결되고 같은 크기를 가지는 제3 내지 제6의 4재의 p모오스 트랜지스터(23,24,25,26)로 구성된 전류센스앰프(27)와, 상기 각각의 데이타라인쌍(DL,)과 첩지 사이에 채널이 연결되고 게이트가 다이오드 접속된 클램프용 제1 및 제2N 모오스 트랜지스터(29,30)와, 상기 데이터라인쌍(DL,사이의 전압차를 감지하기 위한 전압센스앰프(28)를 도시하고 있다. 상기 제1 및 제2P모오스 트랜지스터(21,22)는 비트라인 부하수단이다. 상기 전류센스앰프(27)는 제5 및 제6모오스 트랜지스터(25,26)의 게이트와 연결된 Yse1 노드를 점지시킴에 의해 선택된다. 상기 제5 및 제6모오스 트랜지스터(25,26)가 선택되면, 상기 비트라인 부하수단을 통해 전류가 흐르게 된다. 상기 메모리 쎌(20) 액세스동작시 액세스전류를 Icell이라 가정하면 이때 상기 전류센스앰프(27)의 제3 및 제5P모오스 트랜지스터(23,25) 각각의 게이트-소오스(gate-source)간 전압은 서로 트랜지스터 크기가 같고 포화상태에 있을시에 V1으로 서로 같게 된다.
마찬가지로 제4 및 제6모오스 트랜지스터(24,26) 각각의 게이트-소오스간 전압도 V2로 같게 된다. 상기 Yse1 노드가 접지이므로 BL상의 제1노드(31)의 전압과상의 제2노드(32)의 전압은 각각 V1+V2로 된다. 즉, 쎌의 데이타가 "하이(H)"상태이거나 또는 "로우(L)"상태이거나에 관계없이 비트라인쌍의 전위는 같은 레벨이 된다. 상기한 바와 같이 비트라인쌍(BL,)의 전위가 같기 때문에 비트라인 부하수단(21,22)을 동해 흐르는 비트라인 부하전류(I)도 같이 된다.쎌의 액세스 전류(Icell)에 의해 쎌(20)과 전류센스앰프(27) 사이의 비트라인 BL과에는 각각 전류 Icell과 I가 흐르게 된다. 여기서 비트라인의 기생 캐패시턴스에 의한 순간 전류방출을 무시한다면 쎌(20)에 "하이"노드가 있는 전류쌘스앰프(27)의 우측라인으로 더 많은 전류가 흐르게 된다. 여기서 상기 전류센스앰프(27)의 좌측라인과 우측라인에 흐르는 전류는 각각 I-Icell과 I로 나타낼 수 있으며, 그 차이는 쎌 전류 Icell로 된다.상기 전류센스앰프(27)의 제5 및 제6P모오스 트랜지스터(25,26)의 드레인(drain) 전류는 각각 데이타라인쌍(DL, DL)으로 전송된다. 여기서도 상기 데이터라인광(DL,)의 전류 차이는 쎌 전류 Icell로 된다. 상기와 같은 동작특성은 p모오스 부하수단(21,22)을 이상적인 전류원으로 가정했을 때이다. 그리나 실제 동작에서는 쎌(20) 전류를 상기 P모오스 부하수단(21,22)에서 보충을 해주므로 전류센스앰프(27)의 양단에 흐르는 전류의 차이는 쎌 전류(Icell) 보다는 작아진다. 그리고 데이타라인쌍(DL,)으로 전송된 전류는 제1 및 제2모오스 트랜지스터(29,30)에 의해 전압으로 변환되어, 전압센스앰프(28)의 입력으로 인가된다.
상기한 설명에서 안 수 있는 바와 같이 플립플롭(FLIP-FLOP)의 구성을 갖는 전류센스앰프(27)에 의해 비트라인쌍(BL,)의 전압이 같은 레벨로 유지되어 쎌(20)의 독출동작 동안 비트라인쌍(BL,)을 등화시킬 필요가 없게 된다. 그리나 상기 제2도와 같은 전류센싱회로는 도시된 구성에서 알 수 있는 바와 같이 비트라인 BL과이 라이트 동작시 차이가 나는 것을 복원하는 방법이 없어 실제 칩에 적용하기가 어렵게 된다. 예를 들어서 라이트 동작시 전류센스앰프의 좌측 또는 우측라인에 상대적으로 콘 전류가 인가시에는 트랜지스터 23과 24의 레치현상이 발생되어 라이트 동작을 수행할 수 없게 된다. 특히 비트라인의 중요특성인 라이트 리커버리(write recovery)를 보장할 수 없게 되어 신뢰성을 보장할 수 없게 된다.
따라서, 본 발명의 목적은 신뢰성 높은 전류센스앰프를 제공함에 있다.
본 발명의 다른 목적은 라이트 리커버리 특성이 우수한 전류센스앰프를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 전류센스앰프롤 소정의 전압레벨로 프리세팅함을 특징으로 한다. 포함 전류센스앰프의 프리세팅을 위하여 본 발명은 전류센스앰프의 양단을 소정의 제1동작시 등화시킴을 특정으로 한다. 포함 전류센스앰프의 프리세팅을 위하여 본 발명은 전류센스앰프에 연결된 비트라인 또는 데이타 라인을 소정의 제2동작시 소정의 정전압레벨로 프리차아지함을 특징으로 한다.
이하 본 발명의 바람직한 실시에를 첨부된 도면을 참조하여 상세히 설명한다. 본 발명에 의한 프리세팅회로가 구비되는 전류센스앰프를 제3도에 도시하였다. 또한 본 발명에 의한 상기 제3도 회로의 라이트 리커버리시의 동작타이밍도를 제4도에 도시하였다.
본 발명에 의한 제3도의 회로의 구성에서 점선블럭 100과 200이 본 발명에 의한 전류센스앰프의 프리세팅회로임을 유의하기 바란다. 점선블럭 100은 전류센스앰프의 프리세팅을 위하여 상기 전류센스앰프에 연결된 비트라인 또는 데이타 라인(도면에서는 SDL,로 도시됨.)을 소정의 제2동작시 소정의 정전압레벨로 프리차아지한다. 그리고 점선블럭 200은 전류센스앰프의 프리세팅을 위하여 상기 전류센스앰프의 양단을 소정의 제1동작시 서로 동화시킨다. BSi신호는 쎌 어레이에 따른 블럭을 구분하는 신호로서 라이트시나 블럭이 선택되지 않았을 때 피모오스 트랜지스터(57,58)를 "턴-오프"시킨다. 이때 물로당 노드(floating-node) 포인도인 FL,은 레치형태로 구성되어 있어서, 한쪽이 "하이"전압이면 다른 쪽은 "로우"전압으로가리는 경향이 있기 때문에 다음 동작시 속도 지연둥을 발생할 수 있는 바, 라이트 리커버리 이퀄라이즈신호인 WRE에 제어되는 등화 트랜지스터(59)가 이를 방지하게 된다. 데이타 라인 또는 비트라인을 프리차아지하는 신호인 PDL과 WEDL은 각각 궁극적으로 라이트 리커버리를 위한 신호들로서 상기 제3도의 구성에서는 SDL을 고속으로 전원전압(VCC)레벨에 가까운 진위로 만들어준다. 상기 PDL신호는 칩의 라이트신호를 이용한 펄스회로를 전류센스앰프 근처에 만들어서 펄스형식으로 상기 SDL,을 용이하게 프리차아지할 수 있다. 또한 WEDL신호는 상기 PDL신호와 마찬가지로 용이하게 인가하여 SDL,이 라이트 동작을 하지 않을 때 항상 프리차아지시켜 준다. 상기에서 PDL신호를 펄스형태로 인가하는 것은 전류센스앰프가 프리차아지 트랜지스터(51,52,53,54)의 사이즈가 클 경우에 리드동작시 쎌의 전류의 차이를 충분히 인식하지 못하는 문제점을 해결하기 위함이다. 또한 FL 및양단을 등화 트랜지스터(59)를 통해 연결한 것은 라이트 동작시 SDL과에 의하여 상기 FL,가 레치되는 것을 방지하기 위함이다.
본 발명에 의한 상기 제3도의 회로구성은 제5도와 같은 아키택처로 용이하게 짐에 적용할 수 있게 된다. 상기 제5도에서는 프리세팅회로가 구비되는 하나의 전류센스앰프가 4재의 어레이 블럭을 공유하는 구성이고 BSi 및 PDL신호의 발생회로를 바로 열단에 설계되는 구성이다.
본 발명에 의한 상기 제3도의 구성은 본 발명의 사상을 바람직하게 설시하고자, 레이-아웃 및 공정의 신뢰성을 위해 모두 피모오스 트랜지스터로 구성하였지만, 이는 로직의 조절에 의해 다른 트랜지스터로 구성할 수도 있음을 유의하기 바란다.
상술한 바와 같이, 본 발명은 전류센스앰프를 소정의 전압레벨로 프리세팅하므로서, 신뢰성 높고 라이트리커버리 특성이 우수한 전류센스앰프를 제공할 수 있어서, 전류센싱회로가 특히 라이트 리커버리에 민감하게 반응하는 것을 재선할 뿐만 아니라 쎌 데이타의 액세스를 고속화시키는 효과가 있다.

Claims (3)

  1. 데이타라인쌍 사이에 접속된 레치형태의 전류센스앰프를 가지는 전류센싱회로에 있어서, 상기 데이타라인쌍 사이에 채널이 접속된 스위칭수단으로 이루어지고 소정의 제1동작시 전달되는 소정의 제1신호에 응답하여 상기 데이타라인광의 전압을 동화시키는 동화회로와; 상기 데이타라인쌍과 전원전압 사이에 각각채널이 직렬 접속되고 소정의 제2신호에 응답하는 제1및 제2트랜지스터와, 상기 데이타라인광과 전원전압사이에 채널이 접속되고 소정의 제3신호에 응답하는 제3 및 제4트랜지스터로 이루어져 소정의 제2동작시상기 데이타라인광을 소정의 정전압레벨로 프리차아지하는 프리차아지회로로 구성되는 프리세팅회로를 적어도 구비함을 특징으로 하는 전류센싱회로.
  2. 제1항에 있어서, 상기 제1동작이 라이트동작임을 특징으로 하는 전류센싱회로.
  3. 제1항에 있어서, 상기 제2동작이 데이타의 리드 동작과 프리차아지 동작을 적어도 포함함을 특징으로 하는 전류센싱회로.
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