JP2760634B2 - 集積メモリ - Google Patents
集積メモリInfo
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- JP2760634B2 JP2760634B2 JP2138618A JP13861890A JP2760634B2 JP 2760634 B2 JP2760634 B2 JP 2760634B2 JP 2138618 A JP2138618 A JP 2138618A JP 13861890 A JP13861890 A JP 13861890A JP 2760634 B2 JP2760634 B2 JP 2760634B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、行と列とに配列されたメモリ・セルの各列
が選択手段を介して１つのビット線と１つの非ビット線
とに接続されているメモリ・セルを有して成り、さらに
少なくとも１つの感知増幅器を有して成り、該感知増幅
器は、ある列の１つのビット線とそれに係る１つの非ビ
ット線とに結合する１番目及び２番目の入力点を持ち、
その各々は負荷を介して電源端子に結合している感知増
幅器であり、また、１番目及び２番目の入力点上の情報
を読み出している間に、１番目及び２番目の入力点で電
流測定を実行する感知増幅器であり、且つまた、並列に
接続された１番目及び２番目の電流分枝を持ち、その各
電流分枝がゲート、ソース及びドレインを持つ制御トラ
ンジスタを含み、該１番目及び２番目の電流分枝中の制
御トランジスタのソースは上記１番目及び２番目の入力
点にそれぞれ接続している感知増幅器である電界効果ト
ランジスタ集積メモリに関する。
が選択手段を介して１つのビット線と１つの非ビット線
とに接続されているメモリ・セルを有して成り、さらに
少なくとも１つの感知増幅器を有して成り、該感知増幅
器は、ある列の１つのビット線とそれに係る１つの非ビ
ット線とに結合する１番目及び２番目の入力点を持ち、
その各々は負荷を介して電源端子に結合している感知増
幅器であり、また、１番目及び２番目の入力点上の情報
を読み出している間に、１番目及び２番目の入力点で電
流測定を実行する感知増幅器であり、且つまた、並列に
接続された１番目及び２番目の電流分枝を持ち、その各
電流分枝がゲート、ソース及びドレインを持つ制御トラ
ンジスタを含み、該１番目及び２番目の電流分枝中の制
御トランジスタのソースは上記１番目及び２番目の入力
点にそれぞれ接続している感知増幅器である電界効果ト
ランジスタ集積メモリに関する。
この種のメモリは、Electronics誌1987年４月16日号
第34頁所載の文献「Design tricks speed up INMOS's S
RAMS」により既知である。この文献は、電圧差を検出す
る代わりに電流を検出することによってビット線上の情
報を感知し増幅する感知増幅器をもつメモリについて記
載している。その結果として、そのような感知増幅器の
処理速度は寄生ビット線キャパシタンスとはほぼ無関係
なものとなり、従ってメモリの設計は簡単になろう。
第34頁所載の文献「Design tricks speed up INMOS's S
RAMS」により既知である。この文献は、電圧差を検出す
る代わりに電流を検出することによってビット線上の情
報を感知し増幅する感知増幅器をもつメモリについて記
載している。その結果として、そのような感知増幅器の
処理速度は寄生ビット線キャパシタンスとはほぼ無関係
なものとなり、従ってメモリの設計は簡単になろう。
本発明の目的は、そのような集積メモリであってとり
わけ妨害信号に対する鋭敏さの小さいものを実現するこ
とにある。
わけ妨害信号に対する鋭敏さの小さいものを実現するこ
とにある。
この目的を達成するために、本発明の電界効果トラン
ジスタ集積メモリは、その感知増幅器が電流測定中に１
番目及び２番目の入力点の電圧を等化し、各電流分枝中
の制御トランジスタのゲートはもう一方の電流分枝中の
制御トランジスタのドレインに接続され、ゲート、ソー
ス及びドレインを持つ負荷トランジスタのチャネルが各
電流分枝中の関連制御トランジスタのドレインと電源端
子との間に接続され、該負荷トランジスタは関連電流分
枝の制御トランジスタと同一の導通型のものであり、該
負荷トランジスタの両ゲートは結合され、これが上記感
知増幅器を選択的に活性化するため選択信号を受信する
ことを特徴とする。本発明の集積メモリは、感知増幅器
が僅かに４つのトランジスタを用いて構築され、その４
つのトランジスタが該感知増幅器の入力点の電圧の完全
な等化を行うという利点を提供する。
ジスタ集積メモリは、その感知増幅器が電流測定中に１
番目及び２番目の入力点の電圧を等化し、各電流分枝中
の制御トランジスタのゲートはもう一方の電流分枝中の
制御トランジスタのドレインに接続され、ゲート、ソー
ス及びドレインを持つ負荷トランジスタのチャネルが各
電流分枝中の関連制御トランジスタのドレインと電源端
子との間に接続され、該負荷トランジスタは関連電流分
枝の制御トランジスタと同一の導通型のものであり、該
負荷トランジスタの両ゲートは結合され、これが上記感
知増幅器を選択的に活性化するため選択信号を受信する
ことを特徴とする。本発明の集積メモリは、感知増幅器
が僅かに４つのトランジスタを用いて構築され、その４
つのトランジスタが該感知増幅器の入力点の電圧の完全
な等化を行うという利点を提供する。
本発明の集積メモリの１つの実施例は、各電流分枝中
の負荷トランジスタ及び制御トランジスタがＰ型トラン
ジスタであることを特徴とする。メモリ内のビット線は
通常、メモリ・セルから読み出し中にメモリ・セルの完
全性を持続するために、ほとんど正の電源電位に予めチ
ャージされているので、制御トランジスタのゲート、ソ
ース間の絶対電圧差は該トランジスタのしきい値電圧よ
りも大きいに違いない。従ってＰ型の代わりにＮ型の制
御トランジスタが用いられる時は、ゲート電圧は通常は
正の電源電圧より高いに違いないので、上記ゲート電圧
を生成するためにさらにもう１つの回路を用いることが
必要になる。
の負荷トランジスタ及び制御トランジスタがＰ型トラン
ジスタであることを特徴とする。メモリ内のビット線は
通常、メモリ・セルから読み出し中にメモリ・セルの完
全性を持続するために、ほとんど正の電源電位に予めチ
ャージされているので、制御トランジスタのゲート、ソ
ース間の絶対電圧差は該トランジスタのしきい値電圧よ
りも大きいに違いない。従ってＰ型の代わりにＮ型の制
御トランジスタが用いられる時は、ゲート電圧は通常は
正の電源電圧より高いに違いないので、上記ゲート電圧
を生成するためにさらにもう１つの回路を用いることが
必要になる。
本発明の集積メモリのもう１つの実施例では、負荷ト
ランジスタの幅と長さの比（W/L）が制御トランジスタ
の幅と長さの比（W/L）にほぼ等しいことを特徴とす
る。そのようなメモリについて行ったシミュレーション
によれば、制御トランジスタのゲートの電圧は電源端子
の電圧の１つにかようにラッチされることはない。結果
として本発明の集積メモリの感知増幅器は自己回復型で
あって、従ってトランジスタの１つの設定が飽和領域を
離れることを防止する。さらに又、そのような感知増幅
器をチップの上に実現することは極めて簡単である。
ランジスタの幅と長さの比（W/L）が制御トランジスタ
の幅と長さの比（W/L）にほぼ等しいことを特徴とす
る。そのようなメモリについて行ったシミュレーション
によれば、制御トランジスタのゲートの電圧は電源端子
の電圧の１つにかようにラッチされることはない。結果
として本発明の集積メモリの感知増幅器は自己回復型で
あって、従ってトランジスタの１つの設定が飽和領域を
離れることを防止する。さらに又、そのような感知増幅
器をチップの上に実現することは極めて簡単である。
以下、図面により本発明の実施例を説明する。
第１図は本発明による感知増幅器の１実施例を示す。
この感知増幅器は４つのPMOSトランジスタT1,T2,T3及び
T4を有する。トランジスタT1のソースとT2のソースとは
それぞれ感知増幅器の第１の入力点Ｃと第２の入力点Ｄ
とに接続する。該接続点ＣとＤとは更にメモリ列のビッ
ト線BLとBLNとにも接続し、該ビット線BLとBLNとの各々
はそれぞれ負荷１と負荷1Nとを介して電源端子VDDに接
続する。分かりやすいために第１図にはＮ個のうちの２
個だけが示されているが、Ｎ個のメモリ・セルがビット
線BLとBLNとに接続している。既知の技術を用いて、換
言すればビット線と非ビット線とをメモリ・セルに接続
する行選択トランジスタを経由して、メモリ列中のある
１つのメモリ・セルを選び出すことができる。トランジ
スタT1のドレインとT2のドレインとはそれぞれトランジ
スタT3のソースとT4のソースとに接続し、その接続点を
それぞれＡとＢとする。トランジスタT3のドレインとT4
のドレインとそれぞれデータ線DLとDLNとに接続してい
る。トランジスタT3のゲートとT4のゲートとは共通の選
択信号YSELjを受信する。選択信号YSELjは、１≦ｊ≦ｍ
のときに、列ｊを選択する信号である。トランジスタT1
のゲートとT2のゲートとはそれぞれトランジスタT2のド
レインとT1のドレインとに接続する。ビット線BLとBLN
とはそれぞれ寄生ビット線キャパシタンスＣBLとＣBLN
とを持ち、第１図ではそれらをそれぞれの接続点Ｃ、Ｄ
と電源端子VSSとの間にビット線に並列に示してある。
この感知増幅器は４つのPMOSトランジスタT1,T2,T3及び
T4を有する。トランジスタT1のソースとT2のソースとは
それぞれ感知増幅器の第１の入力点Ｃと第２の入力点Ｄ
とに接続する。該接続点ＣとＤとは更にメモリ列のビッ
ト線BLとBLNとにも接続し、該ビット線BLとBLNとの各々
はそれぞれ負荷１と負荷1Nとを介して電源端子VDDに接
続する。分かりやすいために第１図にはＮ個のうちの２
個だけが示されているが、Ｎ個のメモリ・セルがビット
線BLとBLNとに接続している。既知の技術を用いて、換
言すればビット線と非ビット線とをメモリ・セルに接続
する行選択トランジスタを経由して、メモリ列中のある
１つのメモリ・セルを選び出すことができる。トランジ
スタT1のドレインとT2のドレインとはそれぞれトランジ
スタT3のソースとT4のソースとに接続し、その接続点を
それぞれＡとＢとする。トランジスタT3のドレインとT4
のドレインとそれぞれデータ線DLとDLNとに接続してい
る。トランジスタT3のゲートとT4のゲートとは共通の選
択信号YSELjを受信する。選択信号YSELjは、１≦ｊ≦ｍ
のときに、列ｊを選択する信号である。トランジスタT1
のゲートとT2のゲートとはそれぞれトランジスタT2のド
レインとT1のドレインとに接続する。ビット線BLとBLN
とはそれぞれ寄生ビット線キャパシタンスＣBLとＣBLN
とを持ち、第１図ではそれらをそれぞれの接続点Ｃ、Ｄ
と電源端子VSSとの間にビット線に並列に示してある。
第１図の回路の回路動作は次の通りである：先ず初め
にビット線BLとBLNとは負荷１と負荷1Nとを介してチャ
ージされて、接続点Ｃ及びＤの設定電圧が電源端子VSS
の電圧と電源端子VDDの電圧との間の値になるようにす
る（電源電圧が5Vに達する場合には通常約4V）。その結
果、接続点ＡとＢとには、接続点Ｃ及びＤの設定電圧よ
りはトランジスタT1とT2の１つのしきい値電圧だけ低い
電圧が現れる（設定電圧が約4V、しきい値電圧が約1Vと
すれば約3V）。選択信号YSELが引き続いて論理低であれ
ば、トランジスタT3とT4はオンとなる。トランジスタT
1,T2,T3,T4は、ビット線BLとBLN上の情報が感知増幅器
で読み出されるときに飽和領域においては該４つのトラ
ンジスタがすべて活動的であるように、均衡を取ってあ
る。トランジスタT1とT3及びT2とT4がそれぞれ、その大
きさをほぼ等しくしてあれば、等しい電流がそれぞれト
ランジスタT1とT3及びT2とT4を通って流れるのだから、
T1とT3のゲート、ソース間の電圧差と、T2とT4のゲー
ト、ソース間の電圧差とはそれぞれ同じである。トラン
ジスタT1とT3のゲート、ソース間の電圧差V1及びT2とT4
のゲート、ソース間の電圧差V2に対して、接続点ＡとＢ
とはそれぞれ電圧V1とV2とである（選択信号YSELjは論
理低である）。従ってトランジスタT1とT2のゲートはそ
れぞれ電圧V1及びV2である。従って接続点Ｃ及びＤは電
圧（V1＋V2）である。列ｊ内のあるメモリ・セルｉが選
択された後、メモリ・セルｉ中の情報に依存して接続点
Ｃと接続点Ｄのどちらかが放電電流Ｉにより僅かにディ
スチャージされる。第１図の例では接続点Ｃが僅かにデ
ィスチャージされるものとする。接続点Ｃの電圧が放電
電流Ｉにより僅かに低下する。ところが、本発明の感知
増幅器（等化効果）により接続点Ｃ及びＤの電圧は相等
しい状態に維持されるから、感知増幅器は接続点Ｄの電
圧をも接続点Ｃの電圧低下と同じだけ低下させる。接続
点Ｄの該電圧低下は放電電流Ｉによって実現する。トラ
ンジスタT3のドレイン電流とトランジスタT4のドレイン
電流との差はメモリ・セルｉの放電電流Ｉに等しい電流
値Ｉとなる。接続点ＣとＤ（これらはビット線BLとBLN
とに接続している）の電圧に本来備わっている等化効果
の故に、本発明の感知増幅器は、感知増幅器の感知遅延
がビット線キャパシタンスＣBL又はＣBLNとはほぼ無関
係であるという利点を有する、その理由はメモリ・セル
ｉ内の情報を読み出すのにビット線キャパシタンスのデ
ィスチャージを全く或いは殆ど必要としないからであ
る。
にビット線BLとBLNとは負荷１と負荷1Nとを介してチャ
ージされて、接続点Ｃ及びＤの設定電圧が電源端子VSS
の電圧と電源端子VDDの電圧との間の値になるようにす
る（電源電圧が5Vに達する場合には通常約4V）。その結
果、接続点ＡとＢとには、接続点Ｃ及びＤの設定電圧よ
りはトランジスタT1とT2の１つのしきい値電圧だけ低い
電圧が現れる（設定電圧が約4V、しきい値電圧が約1Vと
すれば約3V）。選択信号YSELが引き続いて論理低であれ
ば、トランジスタT3とT4はオンとなる。トランジスタT
1,T2,T3,T4は、ビット線BLとBLN上の情報が感知増幅器
で読み出されるときに飽和領域においては該４つのトラ
ンジスタがすべて活動的であるように、均衡を取ってあ
る。トランジスタT1とT3及びT2とT4がそれぞれ、その大
きさをほぼ等しくしてあれば、等しい電流がそれぞれト
ランジスタT1とT3及びT2とT4を通って流れるのだから、
T1とT3のゲート、ソース間の電圧差と、T2とT4のゲー
ト、ソース間の電圧差とはそれぞれ同じである。トラン
ジスタT1とT3のゲート、ソース間の電圧差V1及びT2とT4
のゲート、ソース間の電圧差V2に対して、接続点ＡとＢ
とはそれぞれ電圧V1とV2とである（選択信号YSELjは論
理低である）。従ってトランジスタT1とT2のゲートはそ
れぞれ電圧V1及びV2である。従って接続点Ｃ及びＤは電
圧（V1＋V2）である。列ｊ内のあるメモリ・セルｉが選
択された後、メモリ・セルｉ中の情報に依存して接続点
Ｃと接続点Ｄのどちらかが放電電流Ｉにより僅かにディ
スチャージされる。第１図の例では接続点Ｃが僅かにデ
ィスチャージされるものとする。接続点Ｃの電圧が放電
電流Ｉにより僅かに低下する。ところが、本発明の感知
増幅器（等化効果）により接続点Ｃ及びＤの電圧は相等
しい状態に維持されるから、感知増幅器は接続点Ｄの電
圧をも接続点Ｃの電圧低下と同じだけ低下させる。接続
点Ｄの該電圧低下は放電電流Ｉによって実現する。トラ
ンジスタT3のドレイン電流とトランジスタT4のドレイン
電流との差はメモリ・セルｉの放電電流Ｉに等しい電流
値Ｉとなる。接続点ＣとＤ（これらはビット線BLとBLN
とに接続している）の電圧に本来備わっている等化効果
の故に、本発明の感知増幅器は、感知増幅器の感知遅延
がビット線キャパシタンスＣBL又はＣBLNとはほぼ無関
係であるという利点を有する、その理由はメモリ・セル
ｉ内の情報を読み出すのにビット線キャパシタンスのデ
ィスチャージを全く或いは殆ど必要としないからであ
る。
本発明の感知増幅器で行ったシミュレーションの結果
によれば、トランジスタT1とT3及びT2とT4の幅と長さの
比（W/L）がそれぞれほぼ等しいならば、接続点ＡとＢ
との電圧は電源端子の電圧の１つにラッチされることは
ない。このことは本発明の感知増幅器が自己回復型であ
り、従ってトランジスタT3又はT4の設定は飽和領域を離
れないという利点をもたらす。
によれば、トランジスタT1とT3及びT2とT4の幅と長さの
比（W/L）がそれぞれほぼ等しいならば、接続点ＡとＢ
との電圧は電源端子の電圧の１つにラッチされることは
ない。このことは本発明の感知増幅器が自己回復型であ
り、従ってトランジスタT3又はT4の設定は飽和領域を離
れないという利点をもたらす。
感知増幅器から出力信号を得るのには２つのやり方が
ある：第１番目は接続点ＡとＢとの電圧の差を測定する
ことである。２番目は、トランジスタT1及びT3を経由し
てデータ線DLに至る第１電流分枝を流れる電流とトラン
ジスタT2及びT4を経由して非データ線DLNに至る第２電
流分枝を流れる電流との差に依るものである。
ある：第１番目は接続点ＡとＢとの電圧の差を測定する
ことである。２番目は、トランジスタT1及びT3を経由し
てデータ線DLに至る第１電流分枝を流れる電流とトラン
ジスタT2及びT4を経由して非データ線DLNに至る第２電
流分枝を流れる電流との差に依るものである。
第１番目の場合には、トランジスタT3及びT4を経由す
る差電流Ｉの出現により接続点ＡとＢとの間に電圧差が
生じるであろう。更にこれを増幅するには、接続点Ａと
Ｂとはもう１つ別の感知増幅器段階に接続することがで
き、その場合にはトランジスタT3及びT4のドレインを電
源端子VSSに接続することができる。
る差電流Ｉの出現により接続点ＡとＢとの間に電圧差が
生じるであろう。更にこれを増幅するには、接続点Ａと
Ｂとはもう１つ別の感知増幅器段階に接続することがで
き、その場合にはトランジスタT3及びT4のドレインを電
源端子VSSに接続することができる。
第２番目の場合には、トランジスタT3及びT4を流れる
電流はデータ線DL及びDLNを経由してもう１つの増幅器
段階に与えられ、そこで電流差を電圧差に変換すること
ができる。
電流はデータ線DL及びDLNを経由してもう１つの増幅器
段階に与えられ、そこで電流差を電圧差に変換すること
ができる。
第２図は本発明による集積メモリの１つの実施例を示
し、これは数個の感知増幅器4j、4j＋１等々を有し、そ
れらの出力信号は互いに異なる電流によってデータ線DL
及びDLNに与えられる。第１図の構成素子に対応する第
２図の構成素子には対応する引照記号を付してある。感
知増幅器4j、4j＋１等々の出力点は共通のデータ線DL及
びDLNに接続している。感知増幅器4j＋１等は感知増幅
器4jと同じ構成になっている。列ｊ内のメモリ・セルｉ
及びビット線キャパシタンスＣBL、ＣBLNは分かり易く
するため省略してあるが、実際にはこの回路中に存在す
る。第１図の負荷１及び1NはNMOSトランジスタ１及び２
で構成され、これらはダイオードとして接続されてい
る。しかしそれらはPMOSトランジスタで形成されてダイ
オードとして接続されてもよい。データ線DL及びDLNの
各々と電源端子VSSとの間にはそれぞれ、ダイオードと
して接続されているNMOSトランジスタT15,T16が挿入さ
れている。更にまた、もう１つの増幅器段階20がデータ
線DL及びDLNに接続されている。バッファ回路30が増幅
器段階20の出力点AAに接続され、該バッファ回路は出力
点BBに出力信号を生成する。
し、これは数個の感知増幅器4j、4j＋１等々を有し、そ
れらの出力信号は互いに異なる電流によってデータ線DL
及びDLNに与えられる。第１図の構成素子に対応する第
２図の構成素子には対応する引照記号を付してある。感
知増幅器4j、4j＋１等々の出力点は共通のデータ線DL及
びDLNに接続している。感知増幅器4j＋１等は感知増幅
器4jと同じ構成になっている。列ｊ内のメモリ・セルｉ
及びビット線キャパシタンスＣBL、ＣBLNは分かり易く
するため省略してあるが、実際にはこの回路中に存在す
る。第１図の負荷１及び1NはNMOSトランジスタ１及び２
で構成され、これらはダイオードとして接続されてい
る。しかしそれらはPMOSトランジスタで形成されてダイ
オードとして接続されてもよい。データ線DL及びDLNの
各々と電源端子VSSとの間にはそれぞれ、ダイオードと
して接続されているNMOSトランジスタT15,T16が挿入さ
れている。更にまた、もう１つの増幅器段階20がデータ
線DL及びDLNに接続されている。バッファ回路30が増幅
器段階20の出力点AAに接続され、該バッファ回路は出力
点BBに出力信号を生成する。
第２図に示す回路の回路動作は次の通りである。メモ
リ列ｊ内の所望の単一感知増幅器4jが選択信号YSELjを
用いて選択された後、情報は該列ｊ内の選択されたメモ
リ・セルｉから互いに異なる電流によってデータ線DL及
びDLNに転送される。データ線DL及びDLNを通る電流はト
ランジスタT15,T16を用いて電源端子VSSに与えられ、該
電流はT15,T16のダイオード効果により電圧に変換され
る。データ線DLを通る電流とDLNを通る電流とはその値
が異なる（すなわちその差が電流Ｉ）が故に、上記もう
１つの増幅器段階20の入力点には異なる電圧が与えられ
る。入力信号はさらに増幅器段階20で増幅され、出力点
AAを経由してバッファ回路30に与えられる。バッファ回
路30は、CMOS出力レベルを持つ出力信号を出力点BBに出
力する。
リ列ｊ内の所望の単一感知増幅器4jが選択信号YSELjを
用いて選択された後、情報は該列ｊ内の選択されたメモ
リ・セルｉから互いに異なる電流によってデータ線DL及
びDLNに転送される。データ線DL及びDLNを通る電流はト
ランジスタT15,T16を用いて電源端子VSSに与えられ、該
電流はT15,T16のダイオード効果により電圧に変換され
る。データ線DLを通る電流とDLNを通る電流とはその値
が異なる（すなわちその差が電流Ｉ）が故に、上記もう
１つの増幅器段階20の入力点には異なる電圧が与えられ
る。入力信号はさらに増幅器段階20で増幅され、出力点
AAを経由してバッファ回路30に与えられる。バッファ回
路30は、CMOS出力レベルを持つ出力信号を出力点BBに出
力する。
第１図は本発明による感知増幅器の一実施例を示し、 第２図は本発明による、数個の感知増幅器を有する集積
メモリの一実施例を示す。 １、1N、２……負荷（ダイオードとして接続されている
NMOSトランジスタ） 4j、4j＋１……感知増幅器 20……もう１つの増幅器段階 30……バッファ回路 Ａ、Ｂ……トランジスタT1、T2のドレインとトランジス
タT3、T4のソースとの接続点 AA……増幅器段階20の出力点 BB……バッファ回路の出力点 BL、BLN……メモリ列のビット線 Ｃ、Ｄ……感知増幅器の第１及び第２の入力点 DL、DLN……データ線 T1、T2、T3、T4……感知増幅器に含まれる４つのPMOSト
ランジスタ T15、T16……データ線DL、DLNと電源端子VSSとの間に、
ダイオードとして接続されているNMOSトランジスタ VDD、VSS……電源端子
メモリの一実施例を示す。 １、1N、２……負荷（ダイオードとして接続されている
NMOSトランジスタ） 4j、4j＋１……感知増幅器 20……もう１つの増幅器段階 30……バッファ回路 Ａ、Ｂ……トランジスタT1、T2のドレインとトランジス
タT3、T4のソースとの接続点 AA……増幅器段階20の出力点 BB……バッファ回路の出力点 BL、BLN……メモリ列のビット線 Ｃ、Ｄ……感知増幅器の第１及び第２の入力点 DL、DLN……データ線 T1、T2、T3、T4……感知増幅器に含まれる４つのPMOSト
ランジスタ T15、T16……データ線DL、DLNと電源端子VSSとの間に、
ダイオードとして接続されているNMOSトランジスタ VDD、VSS……電源端子
Claims (4)
- 【請求項１】電界効果トランジスタ集積メモリであっ
て、 該集積メモリは、行と列とに配列されたメモリ・セルの
各列が選択手段を介して１つのビット線と１つの非ビッ
ト線とに接続されているメモリ・セルを有して成り、さ
らに少なくとも１つの感知増幅器を有して成り、 該感知増幅器は、ある列の１つのビット線とそれに係る
１つの非ビット線とに結合する１番目及び２番目の入力
点を持ち、その各々は負荷を介して電源端子に結合して
いる感知増幅器であり、また、１番目及び２番目の入力
点上の情報を読み出している間に、１番目及び２番目の
入力点で電流測定を実行する感知増幅器であり、且つま
た、並列に接続された１番目及び２番目の電流分枝を持
ち、その各電流分枝がゲート、ソース及びドレインを持
つ制御トランジスタを含み、該１番目及び２番目の電流
分枝中の制御トランジスタのソースは上記１番目及び２
番目の入力点にそれぞれ接続している感知増幅器である
電界効果トランジスタ集積メモリにおいて、 該感知増幅器はまた、電流測定中に１番目及び２番目の
入力点の電圧を等化し、 各電流分枝中の制御トランジスタのゲートは、もう一方
の電流分枝中の制御トランジスタのドレインに接続さ
れ、 ゲート、ソース及びドレインを持つ負荷トランジスタの
チャネルが、各電流分枝中の関連制御トランジスタのド
レインと電源端子との間に接続され、 該負荷トランジスタは関連電流分枝の制御トランジスタ
と同一の導通型のものであり、 該負荷トランジスタの両ゲートは結合され、これが上記
感知増幅器を選択的に活性化するため選択信号を受信す
ることを特徴とする電界効果トランジスタ集積メモリ。 - 【請求項２】各電流分枝中の負荷トランジスタ及び制御
トランジスタはＰ型トランジスタであることを特徴とす
る請求項１に記載の電界効果トランジスタ集積メモリ。 - 【請求項３】その出力側において同一のデータ・バスに
接続されている数個の感知増幅器を有する集積メモリで
あって、該データ・バスと電源端子との間には、ダイオ
ードとして接続されている電界効果トランジスタが含ま
れていることを特徴とする請求項１又は２に記載の電界
効果トランジスタ集積メモリ。 - 【請求項４】各電流分枝においては、負荷トランジスタ
の幅と長さの比（W/L）は制御トランジスタの幅と長さ
の比（W/L）にほぼ等しいことを特徴とする請求項１な
いし３のうちのいずれか１項に記載の電界効果トランジ
スタ集積メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8901376 | 1989-05-31 | ||
| NL8901376A NL8901376A (nl) | 1989-05-31 | 1989-05-31 | Geintegreerde geheugenschakeling met een leesversterker. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319198A JPH0319198A (ja) | 1991-01-28 |
| JP2760634B2 true JP2760634B2 (ja) | 1998-06-04 |
Family
ID=19854753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138618A Expired - Lifetime JP2760634B2 (ja) | 1989-05-31 | 1990-05-30 | 集積メモリ |
Country Status (11)
| Country | Link |
|---|---|
| EP (1) | EP0400728B1 (ja) |
| JP (1) | JP2760634B2 (ja) |
| KR (1) | KR0155374B1 (ja) |
| CN (1) | CN1019614B (ja) |
| CA (1) | CA2017607C (ja) |
| DE (1) | DE69021273T2 (ja) |
| ES (1) | ES2077630T3 (ja) |
| FI (1) | FI902648A0 (ja) |
| HK (1) | HK61896A (ja) |
| IE (1) | IE71667B1 (ja) |
| NL (1) | NL8901376A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531226Y2 (ja) * | 1992-11-26 | 1997-04-02 | 喜和 石渡 | 紙幣の収納機構 |
| DE69526336D1 (de) * | 1995-04-28 | 2002-05-16 | St Microelectronics Srl | Leseschaltung für Speicherzellen mit niedriger Versorgungsspannung |
| JPH10133908A (ja) * | 1996-10-29 | 1998-05-22 | Mitsubishi Electric Corp | マイクロプロセッサ |
| US6754119B2 (en) * | 2001-07-26 | 2004-06-22 | Samsung Electronics Co., Ltd. | Sense amplifier for memory device |
| KR100408420B1 (ko) * | 2002-01-09 | 2003-12-03 | 삼성전자주식회사 | 감지증폭기의 센싱속도를 향상시킬 수 있는 반도체메모리장치의 감지증폭기 구동회로 |
| CN1326148C (zh) * | 2002-08-14 | 2007-07-11 | 力旺电子股份有限公司 | 利用栅极互耦驱动的负载晶体管读取数据的快速存储器 |
| JP4351178B2 (ja) * | 2005-02-25 | 2009-10-28 | 寛治 大塚 | 半導体記憶装置 |
| JP2007133987A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
| KR100897252B1 (ko) | 2006-06-30 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| CN101399018B (zh) * | 2007-09-26 | 2011-09-14 | 中华映管股份有限公司 | 信号控制电路及方法、液晶显示器及其时序控制器 |
| GB2510828B (en) * | 2013-02-13 | 2015-06-03 | Surecore Ltd | Single wordline low-power SRAM cells |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4039861A (en) * | 1976-02-09 | 1977-08-02 | International Business Machines Corporation | Cross-coupled charge transfer sense amplifier circuits |
-
1989
- 1989-05-31 NL NL8901376A patent/NL8901376A/nl not_active Application Discontinuation
-
1990
- 1990-05-25 ES ES90201314T patent/ES2077630T3/es not_active Expired - Lifetime
- 1990-05-25 EP EP90201314A patent/EP0400728B1/en not_active Expired - Lifetime
- 1990-05-25 DE DE69021273T patent/DE69021273T2/de not_active Expired - Lifetime
- 1990-05-28 CN CN90103239A patent/CN1019614B/zh not_active Expired
- 1990-05-28 CA CA002017607A patent/CA2017607C/en not_active Expired - Fee Related
- 1990-05-28 FI FI902648A patent/FI902648A0/fi not_active Application Discontinuation
- 1990-05-28 IE IE191090A patent/IE71667B1/en not_active IP Right Cessation
- 1990-05-30 JP JP2138618A patent/JP2760634B2/ja not_active Expired - Lifetime
- 1990-05-30 KR KR1019900007832A patent/KR0155374B1/ko not_active IP Right Cessation
-
1996
- 1996-04-11 HK HK61896A patent/HK61896A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319198A (ja) | 1991-01-28 |
| CA2017607C (en) | 2001-07-24 |
| NL8901376A (nl) | 1990-12-17 |
| IE71667B1 (en) | 1997-02-26 |
| HK61896A (en) | 1996-04-19 |
| CN1048282A (zh) | 1991-01-02 |
| CN1019614B (zh) | 1992-12-23 |
| FI902648A0 (fi) | 1990-05-28 |
| KR0155374B1 (ko) | 1998-12-01 |
| EP0400728B1 (en) | 1995-08-02 |
| DE69021273D1 (de) | 1995-09-07 |
| EP0400728A1 (en) | 1990-12-05 |
| CA2017607A1 (en) | 1990-11-30 |
| IE901910L (en) | 1990-11-30 |
| DE69021273T2 (de) | 1996-04-04 |
| ES2077630T3 (es) | 1995-12-01 |
| KR900019043A (ko) | 1990-12-22 |
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Legal Events
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| R371 | Transfer withdrawn |
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