NL8901376A - Geintegreerde geheugenschakeling met een leesversterker. - Google Patents

Description

De uitvinding heeft betrekking op een geïntegreerde veldeffekttransistor geheugenschakeling met in rijen en kolommen gerangschikte geheugencellen, waarbij elke kolom geheugencellen met selectiemiddelen op een bitlijn en een niet-bitlijn is aangesloten, en bevattende ten minste één leesversterker, met een eerste en een tweede ingang voor koppeling met een bitlijn en een bijbehorende niet-bitlijn van een kolom die elk via een last met een voedingspunt zijn gekoppeld, welke leesversterker tijdens het lezen van informatie op de eerste en tweede ingang een stroom-meting uitvoert op de eerste en de tweede ingang en welke leesversterker omvat: een parallelschakeling van een eerste en een tweede stroomtak, waarbij elke stroomtak een stuurtransistor met een gate, source en drain omvat, waarbij de source van de stuurtransistor in de eerste en de tweede stroomtak met respectievelijk de eerste en de tweede ingang is verbonden. Een dergelijke geheugenschakeling is bekend uit het artikel "Design tricks speed up INMOS's SRAMS" uit "Electronics" van 16 April 1987, pagina 34. Daarin wordt een geheugenschakeling beschreven waarin een leesversterker de informatie op bitlijnen bepaalt en versterkt door het detecteren van stroom in plaats van door het detecteren van spanningsverschillen. Hierdoor is de verwerkingssnelheid van een dergelijke leesversterker vrijwel onafhankelijk van de parasitaire bitlijn-capaciteit, waardoor een geheugenontwerp eenvoudiger kan zijn.

Het is ondermeer een doel van de uitvinding om in een implementatie van een dergelijke geïntegreerde geheugenschakeling te voorzien, waarin tevens de storingsongevoeligheid groter is.

Daartoe heeft een geïntegreerde veldeffekttransistor geheugenschakeling volgens de uitvinding het kenmerk, dat de leesversterker tijdens de stroom-meting tevens de spanningen op de eerste en de tweede ingang egaliseert, de gate van de stuurtransistor in elke stroomtak met de drain van de stuurtransistor in de andere stroomtak is verbonden en in elke stroomtak tussen de drain van de betreffende stuurtransistor en een voedingspunt het geleidingskanaal van een lasttransistor met een gate, source en drain is opgenomen, welke lasttransistor van eenzelfde geleidingstype is als de stuurtransistor in de betreffende stroomtak, waarbij de lasttransistoren op hun gekoppelde gates een selectiesignaal ontvangen voor het selectief activeren van de leesversterker. Een geïntegreerde geheugenschakeling volgens de uitvinding heeft daarbij het voordeel dat de leesversterker met behulp van slechts 4 transistoren opgebouwd is, waarbij de 4 transistoren voor een volledige egalisatie-werking zorgen van de spanningen op de ingangen van de leesversterker.

Een uitvoeringsvoorbeeld van een geïntegreerde geheugenschakeling volgens de uitvinding heeft het kenmerk, dat de lasttransistor en de stuurtransistor in elke stroomtak p-type transistoren zijn. Doordat bitlijnen in een geheugenschakeling veelal tot bijna de positieve voedingsspanning "precharged" worden voor het bewaren van de data integriteit van de geheugencel tijdens het uitlezen van de cel, dient het absolute spanningsverschil tussen gate en source van de stuurtransistor groter dan de drempelspanning van deze transistor te zijn. Bij het gebruik van n-type stuurtransistoren in tegenstelling tot p-type transistoren dient derhalve de gate spanning veelal groter te zijn dan de positieve voedingsspanning, hetgeen een extra circuit vereist voor het opwekken hiervan.

Een andere uitvoeringsvorm van een geïntegreerde geheugenschakeling volgens de uitvinding heeft het kenmerk, dat in elke stroomtak een breedte/lengteverhouding (W/L) van de lasttransistor nagenoeg gelijk is aan de breedte/lengteverhouding (W/L) van de stuurtransisitor.

Simulaties aan een dergelijke geheugenschakeling hebben aangetoond dat hierdoor de spanningen op de gates van de stuurtransistoren niet "latchen" naar één van de spanningen op de voedingspunten. Hierdoor is een leesversterker in een geïntegreerde geheugenschakeling volgens de uitvinding zelfherstellend en wordt hiermee voorkomen dat de instelling van één der transistoren uit het saturatie gebied geraakt. Bovendien is de implementatie van een dergelijke leesversterker op een chip erg eenvoudig.

De uitvinding zal nu aan de hand van in de tekening weergegeven uitvoeringsvoorbeelden worden toegelicht, in welke tekening: figuur 1 een uitvoeringsvorm van een leesversterker volgens de uitvinding toont, en figuur 2 een uitvoeringsvorm van een geïntegreerde geheugenschakeling voorzien van verscheidene leesversterkers volgens de uitvinding laat zien.

In figuur 1 is een uitvoeringsvorm van een leesversterker volgens de uitvinding weergegeven. De leesversterker omvat 4 PMOS-transistoren Tl, T2, T3 en T4. De sources van transistoren Tl en T2 zijn met respectievelijk de eerste en tweede ingang C respectievelijk D van de leesversterker verbonden. Knooppunten C en D zijn tevens met bitlijnen BL en BLN van een geheugenkolom verbonden, welke bitlijnen BL en BLN elk via een last 1 en IN met het voedingspunt VDD zijn verbonden. Een aantal N geheugencellen, waarvan in figuur 1 voor de overzichtelijkheid slechts twee zijn weergegeven, zijn met de bitlijnen BL en BLN gekoppeld.

Met behulp van op zich zelf bekende technieken kan één enkele geheugencel in een geheugenkolom geselecteerd worden, namelijk via rijselectie-transistoren die de bitlijn en niet-bitlijn met de geheugencel verbinden. De drain van respectievelijk transistor Tl en T2 is met de source van respectievelijk transistor T3 en T4 en met respectievelijk knooppunt A en B verbonden. De drains van transistoren T3 en T4 zijn met respectievelijk datalijnen DL en DLN verbonden. De gates van transistoren T3 èn T4 ontvangen een gemeenschappelijk selectie-signaal YSELj. Met selectie-signaal YSELj wordt ko-lom j geselecteerd, waarbij 1 < j < m. De gate van respectievelijk transistor Tl enT2 is met de drain van respectievelijk transistor T2 en Tl verbonden. Bitlijnen BL en BLN bezitten respectievelijk een parasitaire bitlijn-capaciteit CBL en CBLN, die in figuur 1 parallel tussen respectievelijke knooppunten C en D en voedingspunt VSS zijn weergegeven.

De werking van de in figuur 1 weergegeven schakeling is als volgt: Bitlijnen BL en BLN worden via de last 1 eerst opgeladen, waardoor de instel-spanning op knooppunten C en D een waarde aanneemt die tussen de spanningen op voedingspunten VSS en VDD ligt (meestal ongeveer 4 Volt bij een voedingsspanning van 5 Volt). Knooppunten A en B nemen hierdoor een spanning aan die een drempelspanning van transistoren Tl en T2 lager ligt dan de instel-spanning op knooppunten C en D (ongeveer 3 Volt bij een drempelspanning van ongeveer 1 Volt bij een instel-spanning van ongeveer 4 Volt). Bij een vervolgens logisch laag selectie-signaal YSEL geleiden transistoren T3 en T4. Transistoren Tl, T2, T3 en T4 zijn dusdanig gedimensioneerd dat bij het lezen van informatie door de leesversterker van de bitlijnen BL en BLN, deze transistoren alle in het saturatie gebied werkzaam zijn. Bij nagenoeg gelijke afmetingen van transistoren Tl en T3 respectievelijk T2 en T4 zijn hierdoor wegens gelijke stromen door transistoren Tl en T3 respectievelijk T2 en T4 de spanningsverschillen tussen de gate en source van transistoren Tl en T3 respectievelijk T2 en T4 gelijk. Bij een spanningsverschil VI respectievelijk V2 tussen de gate en source van transistor Tl en T3 respectievelijk T2 en T4, neemt knooppunt A respectievelijk B een spanning VI respectievelijk V2 aan (selectie-signaal YSELj is logisch laag). De gate van respectievelijk transistor Tl en T2 neemt hierdoor respectievelijk een spanning V2 en VI aan. Knooppunten C én D nemen hierdoor een spanning (VI + V2) aan. Nadat een enkele geheugencel i in kolom j is geselecteerd, zal knooppunt C óf knooppunt D, afhankelijk van de informatie in de geheugencel i, door middel van een ontlaadstroom I enigzins ontladen worden. Als voorbeeld is in figuur 1 aangenomen dat knooppunt C enigzins ontladen wordt. De spanning op knooppunt C daalt ten gevolge van ontlaadstroom I enigzins. Aangezien de spanningen op knooppunten C en D door de leesversterker volgens de uitvinding echter gelijk worden gehouden (egalisatie-werking), verlaagt de leesversterker de spanning op knooppunt D eveneens in gelijke mate als de spanningsafname op knooppunt C. De genoemde spanningsafname op knooppunt D wordt door middel van een ontlaadstroom I gerealiseerd. Het verschil in drain-stromen van transistoren T3 en T4 bedraagt stroom I, die gelijk is aan de ontlaadstroom I van geheugencel i. Een leesversterker volgens de uitvinding heeft, wegens het bezitten van een intrinsieke egalisatie-werking van de spanningen op de knooppunten C en D (die verbonden zijn met de bitlijnen BL en BLN), het voordeel dat de schakelvertraging (sensing delay) van de leesversterker nagenoeg onafhankelijk is van de bitlijn-capaciteit CBL of CBLN, aangezien geen of nagenoeg geen ontlading van de bitlijn-capaciteit voor het lezen van de informatie in geheugencel i benodigd is.

Simulaties aan een leesversterker volgens de uitvinding hebben aangetoond dat bij nagenoeg gelijke breedte/lengteverhoudingen (W/L) van transistoren Tl en T3 respectievelijk T2 en T4, de spanningen op knooppunten A en B niet vergrendelen naar één van de spanningen op de voedingspunten. Dit heeft als voordeel dat een leesversterker volgens de uitvinding zelfherstellend is, en wordt hiermee voorkomen dat de instelling van transistor T3 of T4 uit het saturatie gebied geraakt.

Een uitgangssignaal kan op tweeërlei wijze van de leesversterker betrokken worden. Op de eerste plaats door het meten van een spanningsverschil op knooppunten A en B, op de tweede plaats via een verschil in stromen door de eerste stroomtak via transistoren Tl en T3 naar de datalijn DL en de tweede stroomtak via transistoren T2 en T4 naar de niet-datalijn DLN.

In het eerste geval zal wegens het ontstaan van een verschilstroom I door transistoren T3 en T4 een verschilspanning tussen knooppunten A en B optreden. Voor een verdere versterking kunnen knooppunten A en B met een verdere leesversterkertrap verbonden worden, waarbij de drains van transistoren T3 en T4 dan met voedingspunt VSS verbonden kunnen worden.

In het tweede geval kunnen de stromen door transistoren T3 en T4 via datalijnen DL en DLN naar een tweede versterkertrap gevoerd worden, alwaar een verschil in stromen in een verschilspanning omgezet kan worden.

In figuur 2 is een uitvoeringsvorm van een geïntegreerde geheugenschakeling volgens de uitvinding weergegeven welke is voorzien van verscheidene leesversterkers 4j, 4j+l enzovoorts waarvan de uitgangssignalen via onderling verschillende stromen aan de datalijnen DL en DLN worden doorgegeven. Elementen in figuur 2 die overeenkomen met elementen uit figuur 1 hebben dezelfde verwijzingstekens. De uitgangen van leesversterkers 4j, 4j+l enzovoorts zijn op gemeenschappelijke datalijnen DL en DLN aangesloten. Leesversterkers 4j+l enzovoorts zijn op dezelfde wijze uitgevoerd als leesversterker 4j. Geheugencellen i in kolom j en bitlijn-capaciteiten CBL en CBLN zijn voor de overzichtelijkheid niet in figuur 2 weergegeven, maar zijn in de schakeling wel aanwezig. De lasten 1 en IN uit figuur 1 bestaan uit NMOS-transistoren 1 die als diode geschakeld zijn. Dit mogen zonder bezwaar eveneens PMOS-transistoren zijn die als diode zijn geschakeld. Tussen elk van de datalijnen DL respectievelijk DLN en voedingspunt VSS is een als diode geschakelde NMOS-transistor T15 respectievelijk T16 opgenomen. Verder is op de datalijnen DL en DLN een verdere versterkertrap 20 aangesloten. Op de uitgang AA van versterkertrap 20 is een buffercircuit 30 aangesloten, die op uitgang BB een uitgangssignaal levert.

De werking van de in figuur 2 weergegeven schakeling is als volgt: Na het selecteren van een enkele gewenste leesversterker 4j in een geheugenkolom j door middel van een selectie signaal YSELj, wordt de informatie uit een geselecteerde geheugencel i in die kolom j door middel van stromen aan de datalijnen DL en DLN doorgegeven, welke stromen onderling verschillend zijn. De stromen door datalijnen DL en DLN worden door middel van transistoren T15 en T16 naar voedingspunt VSS afgevoerd en door de diode-werking van T15 en T16 omgezet in spanningen. Doordat de stromen door datalijnen DL en DLN in waarde verschillen (te weten stroom I), worden spanningen die verschillend zijn op de ingangen van de verdere versterkertrap 20 aangeboden. In versterkertrap 20 worden diens ingangssignalen verder versterkt en via uitgang AA doorgegeven aan een buffercircuit 30. Buffercircuit 30 levert op uitgang BB een uitgangssignaal met CMOS uitgangsniveau1s.

Claims (4)

1. Geïntegreerde veldeffekttransistor geheugenschakeling met in rijen en kolommen gerangschikte geheugencellen, waarbij elke kolom geheugencellen met selectiemiddelen op een bitlijn en een niet-bitlijn is aangesloten, en bevattende ten minste één leesversterker, met een eerste en een tweede ingang voor koppeling met een bitlijn en een bijbehorende niet-bitlijn van een kolom die elk via een last met een voedingspunt zijn gekoppeld, welke leesversterker tijdens het lezen van informatie op de eerste en tweede ingang een stroom-meting uitvoert op de eerste en de tweede ingang en welke leesversterker omvat; een parallelschakeling van een eerste en een tweede stroomtak, waarbij elke stroomtak een stuurtransistor met een gate, source en drain omvat, waarbij de source van de stuurtransistor in de eerste en de tweede stroomtak met respectievelijk de eerste en de tweede ingang is verbonden, met het kenmerk, dat de leesversterker tijdens de stroommeting tevens de spanningen op de eerste en de tweede ingang egaliseert, de gate van de stuurtransistor in elke stroomtak met de drain van de stuurtransistor in de andere stroomtak is verbonden en in elke stroomtak tussen de drain van de betreffende stuurtransistor en een voedingspunt het geleidingskanaal van een lasttransistor met een gate, source en drain is opgenomen, welke lasttransistor van eenzelfde geleidingstype is als de stuurtransistor in de betreffende stroomtak, waarbij de lasttransistoren op hun gekoppelde gates een selectiesignaal ontvangen voor het selectief activeren van de leesversterker.

2. Geïntegreerde veldeffekttransistor geheugenschakeling volgens conclusie 1, met het kenmerk, dat de lasttransistor en de stuurtransistor in elke stroomtak p-type transistoren zijn.

3. Geïntegreerde veldeffekttransistor geheugenschakeling volgens conclusie 1 of 2 met verscheidene leesversterkers uitgangszijdig aan eenzelfde databus gekoppeld, met het kenmerk, dat tussen de databus en een voedingspunt een als diode geschakelde veldeffekttransistor is opgenomen.

4. Geïntegreerde veldeffekttransistor geheugenschakeling volgens conclusie 1, 2 of 3, met het kenmerk, dat in elke stroomtak een breedte/lengteverhouding (W/L) van de lasttransistor nagenoeg gelijk is aan de breedte/lengteverhouding (W/L) van de stuurtransisitor.