JPH0319198A - 集積メモリ - Google Patents
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- JPH0319198A JPH0319198A JP2138618A JP13861890A JPH0319198A JP H0319198 A JPH0319198 A JP H0319198A JP 2138618 A JP2138618 A JP 2138618A JP 13861890 A JP13861890 A JP 13861890A JP H0319198 A JPH0319198 A JP H0319198A
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- transistors
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- 230000015654 memory Effects 0.000 title claims description 41
- 230000003213 activating effect Effects 0.000 claims abstract description 3
- 230000005669 field effect Effects 0.000 claims description 10
- 238000005259 measurement Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、行と列とに配列されたメモリ・セルの各列が
選択手段を介して１つのビット線と１つの非ビット線と
に接続されているメモリ・セルを有して成り、さらに少
なくとも１つの感知増幅器を有して成り、該感知増幅器
は、ある列のｌつのビット線とそれに係る１つの非ビッ
ト線とに結合する１番目及び２番目の入力点を持ち、そ
の各々は負荷を介して電源端子に結合している感知増幅
器であり、また、１番目及び２番目の入力点上の情報を
読み出している間に、１番目及び２番目の入力点で電流
測定を実行する感知増幅器であり、且つまた、並列に接
続された１番目及び２番目の電流分枝を持ち、その各電
流分枝がゲート、ソース及びドレインを持つ制御トラン
ジスタを含み、該１番目及び２番目の電流分枝中の制御
トランジスタのソースは上記１番目及び２番目の入力点
にそれぞれ接続している感知増幅器である電界効果トラ
ンジスタ集積メモリに関する。
選択手段を介して１つのビット線と１つの非ビット線と
に接続されているメモリ・セルを有して成り、さらに少
なくとも１つの感知増幅器を有して成り、該感知増幅器
は、ある列のｌつのビット線とそれに係る１つの非ビッ
ト線とに結合する１番目及び２番目の入力点を持ち、そ
の各々は負荷を介して電源端子に結合している感知増幅
器であり、また、１番目及び２番目の入力点上の情報を
読み出している間に、１番目及び２番目の入力点で電流
測定を実行する感知増幅器であり、且つまた、並列に接
続された１番目及び２番目の電流分枝を持ち、その各電
流分枝がゲート、ソース及びドレインを持つ制御トラン
ジスタを含み、該１番目及び２番目の電流分枝中の制御
トランジスタのソースは上記１番目及び２番目の入力点
にそれぞれ接続している感知増幅器である電界効果トラ
ンジスタ集積メモリに関する。
この種のメモリは、Ｅｌｅｃｔｒｏｎｉｃｓ誌１９８７
年４月１６日号第３４頁所載の文献ｒＤｅｓｉｇｎ ｔ
ｒｉｃｋｓ ｓｐｅｅｄｕｐ ＩＮＭＯＳ’ｓ ＳＲＡ
ＭＳＪにより既知である。この文献は、電圧差を検出す
る代わりに電流を検出することによってビット線上の情
報を感知し増幅する感知増幅器をもつメモリについて記
載している。その結果として、そのような感知増幅器の
処理速度は寄生ビット線キャパシタンスとはほぼ無関係
なものとなり、従ってメモリの設計は簡単になろう。
年４月１６日号第３４頁所載の文献ｒＤｅｓｉｇｎ ｔ
ｒｉｃｋｓ ｓｐｅｅｄｕｐ ＩＮＭＯＳ’ｓ ＳＲＡ
ＭＳＪにより既知である。この文献は、電圧差を検出す
る代わりに電流を検出することによってビット線上の情
報を感知し増幅する感知増幅器をもつメモリについて記
載している。その結果として、そのような感知増幅器の
処理速度は寄生ビット線キャパシタンスとはほぼ無関係
なものとなり、従ってメモリの設計は簡単になろう。
本発明の目的は、そのような集積メモリであってとりわ
け妨害信号に対する鋭敏さの小さいものを実現すること
にある。
け妨害信号に対する鋭敏さの小さいものを実現すること
にある。
この目的を達成するために、本発明の電界効果トランジ
スタ集積メモリは、その感知増幅器が電流測定中に１番
目及び２番目の入力点の電圧を等化し、各電流分枝中の
制御トランジスタのゲートはもう一方の電流分枝中の制
御トランジスタのドレインに接続され、ゲート、ソース
及びドレインを持つ負荷トランジスタのチャネルが各電
流分枝中の関連制御トランジスタのドレインと電源端子
との間に接続され、該負荷トランジスタは関連電流分枝
の制御トランジスタと同一の導通型のものであり、該負
荷トランジスタの両ゲートは結合され、これが上記感知
増幅器を選択的に活性化するため選択信号を受信するこ
とを特徴とする。本発明の集積メモリは、感知増幅器が
僅かに４つのトランジスタを用いて構築され、その４つ
のトランジスタが該感知増幅器の入力点の電圧の完全な
等化を行うという利点を提供する。
スタ集積メモリは、その感知増幅器が電流測定中に１番
目及び２番目の入力点の電圧を等化し、各電流分枝中の
制御トランジスタのゲートはもう一方の電流分枝中の制
御トランジスタのドレインに接続され、ゲート、ソース
及びドレインを持つ負荷トランジスタのチャネルが各電
流分枝中の関連制御トランジスタのドレインと電源端子
との間に接続され、該負荷トランジスタは関連電流分枝
の制御トランジスタと同一の導通型のものであり、該負
荷トランジスタの両ゲートは結合され、これが上記感知
増幅器を選択的に活性化するため選択信号を受信するこ
とを特徴とする。本発明の集積メモリは、感知増幅器が
僅かに４つのトランジスタを用いて構築され、その４つ
のトランジスタが該感知増幅器の入力点の電圧の完全な
等化を行うという利点を提供する。
本発明の集積メモリの１つの実施例は、各電流分枝中の
負荷トランジスタ及び制御トランジスタがＰ型トランジ
スタであることを特徴とする。メモリ内のビット線は通
常、メモリ・セルから読み出し中にメモリ・セルの完全
性を持続するために、ほとんど正の電源電位に予めチャ
ージされているので、制御トランジスタのゲート、ソー
ス間の絶対電圧差は該トランジスタのしきい値電圧より
も大きいに違いない。従ってＰ型の代わりにＮ型の制御
トランジスタが用いられる時は、ゲート電圧は通常は正
の電源電圧より高いに違いないので、上記ゲート電圧を
生威するためにさらにもうｌっの回路を用いることが必
要になる。
負荷トランジスタ及び制御トランジスタがＰ型トランジ
スタであることを特徴とする。メモリ内のビット線は通
常、メモリ・セルから読み出し中にメモリ・セルの完全
性を持続するために、ほとんど正の電源電位に予めチャ
ージされているので、制御トランジスタのゲート、ソー
ス間の絶対電圧差は該トランジスタのしきい値電圧より
も大きいに違いない。従ってＰ型の代わりにＮ型の制御
トランジスタが用いられる時は、ゲート電圧は通常は正
の電源電圧より高いに違いないので、上記ゲート電圧を
生威するためにさらにもうｌっの回路を用いることが必
要になる。
本発明の集積メモリのもう１つの実施例では、負荷トラ
ンジスタの幅と長さの比（Ｗ／Ｌ）が制御トランジスタ
の幅と長さの比（Ｗ／Ｌ）にほぼ等しいことを特徴とす
る。そのようなメモリについて行ったシミュレーション
によれば、制御トランジスタのゲートの電圧は電源端子
の電圧の１つにかようにラッチされることはない。結果
として本発明の集積メモリの感知増幅器は自己回復型で
あって、従ってトランジスタの１つの設定が飽和領域を
離れることを防止する。さらに又、そのような感知増幅
器をチップの上に実現することは極めて簡単である。
ンジスタの幅と長さの比（Ｗ／Ｌ）が制御トランジスタ
の幅と長さの比（Ｗ／Ｌ）にほぼ等しいことを特徴とす
る。そのようなメモリについて行ったシミュレーション
によれば、制御トランジスタのゲートの電圧は電源端子
の電圧の１つにかようにラッチされることはない。結果
として本発明の集積メモリの感知増幅器は自己回復型で
あって、従ってトランジスタの１つの設定が飽和領域を
離れることを防止する。さらに又、そのような感知増幅
器をチップの上に実現することは極めて簡単である。
以下、図面により本発明の実施例を説明する。
第ｌ図は本発明による感知増幅器の１実施例を示す。こ
の感知増幅器は４つのＰＭＯＳ ｝ランジスタＴ１、
Ｔ２． Ｔ３及びＴ４を有する。トランジスタＴＩのソ
ースとＴ２のソースとはそれぞれ感知増幅器の第ｌの入
力点Ｃと第２の入力点Ｄとに接続する。該接続点ＣとＤ
とは更にメモリ列のビット線ＢＬとＢＬＮとにも接続し
、該ビット線ＢＬとＢＬＮとの各々はそれぞれ負荷ｌと
負荷ＩＮとを介して電源端子ＶＤＤに接続する。分かり
やすいために第１図にはＮ個のうちの２個だけが示され
ているが、Ｎ個のメモリ・セルがビット線ＢＬとＢＬＮ
とに接続している。既知の技術を用いて、換言すればビ
ット線と非ビット線とをメモリ・セルに接続する行選択
トランジスタを経由して、メモリ列中のある１つのメモ
リ・セルを選び出すことができる。トランジスタＴＩの
ドレインと１２のドレインとはそれぞれトランジスタＴ
３のソースと１４のソースとに接続し、その接続点をそ
れぞれＡとＢとする。トランジスタＴ３のドレインと１
４のドレインとはそれぞれデータ線ＤＬとＤＬＮとに接
続している。トランジスタＴ３のゲートとＴ４のゲート
とは共通の選択信号ＹＳＥＬｊを受信する。選択信号Ｙ
ＳＥＬｊは、■≦ｊ≦ｍ のときに、列ｊを選択する信
号である。トランジスタＴＩのゲートと１２のゲートと
はそれぞれトランジスタＴ２のドレインとＴＩのドレイ
ンとに接続する。ビット線ＢＬとＢＬＮとはそれぞれ寄
生ビット線キャパシタンスＣＢＬとＣ ＢＬＮとを持ち
、第１図ではそれらをそれぞれの接続点Ｃ，Ｄと電源端
子ｖＳＳとの間にビット線に並列に示してある。
の感知増幅器は４つのＰＭＯＳ ｝ランジスタＴ１、
Ｔ２． Ｔ３及びＴ４を有する。トランジスタＴＩのソ
ースとＴ２のソースとはそれぞれ感知増幅器の第ｌの入
力点Ｃと第２の入力点Ｄとに接続する。該接続点ＣとＤ
とは更にメモリ列のビット線ＢＬとＢＬＮとにも接続し
、該ビット線ＢＬとＢＬＮとの各々はそれぞれ負荷ｌと
負荷ＩＮとを介して電源端子ＶＤＤに接続する。分かり
やすいために第１図にはＮ個のうちの２個だけが示され
ているが、Ｎ個のメモリ・セルがビット線ＢＬとＢＬＮ
とに接続している。既知の技術を用いて、換言すればビ
ット線と非ビット線とをメモリ・セルに接続する行選択
トランジスタを経由して、メモリ列中のある１つのメモ
リ・セルを選び出すことができる。トランジスタＴＩの
ドレインと１２のドレインとはそれぞれトランジスタＴ
３のソースと１４のソースとに接続し、その接続点をそ
れぞれＡとＢとする。トランジスタＴ３のドレインと１
４のドレインとはそれぞれデータ線ＤＬとＤＬＮとに接
続している。トランジスタＴ３のゲートとＴ４のゲート
とは共通の選択信号ＹＳＥＬｊを受信する。選択信号Ｙ
ＳＥＬｊは、■≦ｊ≦ｍ のときに、列ｊを選択する信
号である。トランジスタＴＩのゲートと１２のゲートと
はそれぞれトランジスタＴ２のドレインとＴＩのドレイ
ンとに接続する。ビット線ＢＬとＢＬＮとはそれぞれ寄
生ビット線キャパシタンスＣＢＬとＣ ＢＬＮとを持ち
、第１図ではそれらをそれぞれの接続点Ｃ，Ｄと電源端
子ｖＳＳとの間にビット線に並列に示してある。
第１図の回路の回路動作は次の通りである：先ず初めに
ビット線ＢＬとＢＬＮとは負荷ｌと負荷ＩＮとを介して
チャージされて、接続点Ｃ及びＤの設定電圧が電源端子
ｖＳＳの電圧と電源端子ＶＤＤの電圧との間の値になる
ようにする（電源電圧が５■に達する場合には通常約４
Ｖ）。その結果、接続点ＡとＢとには、接続点Ｃ及びＤ
の設定電圧よりはトランジスタＴｌとＴ２の１つのしき
い値電圧だけ低い電圧が現れる（設定電圧が約４■、し
きい値電圧が約ｌｖとすれば約３Ｖ）。選択信号ＹＳＥ
Ｌが引き続いて論理低であれば、トランジスタＴ３とＴ
４はオンとなる。
ビット線ＢＬとＢＬＮとは負荷ｌと負荷ＩＮとを介して
チャージされて、接続点Ｃ及びＤの設定電圧が電源端子
ｖＳＳの電圧と電源端子ＶＤＤの電圧との間の値になる
ようにする（電源電圧が５■に達する場合には通常約４
Ｖ）。その結果、接続点ＡとＢとには、接続点Ｃ及びＤ
の設定電圧よりはトランジスタＴｌとＴ２の１つのしき
い値電圧だけ低い電圧が現れる（設定電圧が約４■、し
きい値電圧が約ｌｖとすれば約３Ｖ）。選択信号ＹＳＥ
Ｌが引き続いて論理低であれば、トランジスタＴ３とＴ
４はオンとなる。
トランジスタＴＩ， Ｔ２， Ｔ３， Ｔ４は、ビット
線肚とＢＬＮ上の情報が感知増幅器で読み出されるとき
に飽和領域においては該４つのトランジスタがすべて活
動的であるように、均衡を取ってある。トランジスタＴ
ＩとＴ３及びＴ２とＴ４がそれぞれ、その大きさをほぼ
等しくしてあれば、等しい電流がそれぞれトランジスタ
ＴＩとＴ３及びＴ２とＴ４を通って流れるのだから、Ｔ
ＩとＴ３のゲート、ソース間の電圧差と、Ｔ２と１４の
ゲート、ソース間の電圧差とはそれぞれ同じである。ト
ランジスタＴＩと１３のゲート、ソース間の電圧差Ｖｌ
及びＴ２とＴ４のゲート、ソース間の電圧差ｖ２に対し
て、接続点ＡとＢとはそれぞれ電圧Ｖｌとｖ２とである
（選択信号ＹＳＢＬＪは論理低である）。
線肚とＢＬＮ上の情報が感知増幅器で読み出されるとき
に飽和領域においては該４つのトランジスタがすべて活
動的であるように、均衡を取ってある。トランジスタＴ
ＩとＴ３及びＴ２とＴ４がそれぞれ、その大きさをほぼ
等しくしてあれば、等しい電流がそれぞれトランジスタ
ＴＩとＴ３及びＴ２とＴ４を通って流れるのだから、Ｔ
ＩとＴ３のゲート、ソース間の電圧差と、Ｔ２と１４の
ゲート、ソース間の電圧差とはそれぞれ同じである。ト
ランジスタＴＩと１３のゲート、ソース間の電圧差Ｖｌ
及びＴ２とＴ４のゲート、ソース間の電圧差ｖ２に対し
て、接続点ＡとＢとはそれぞれ電圧Ｖｌとｖ２とである
（選択信号ＹＳＢＬＪは論理低である）。
従ってトランジスタＴｌとＴ２のゲートはそれぞれ電圧
Ｖｌ及び■２である。従って接続点Ｃ及びＤは電圧ｍ＋
Ｖ２）である。列ｊ内のあるメモリ・セルｉが選択され
た後、メモリ・セルｉ中の情報に依存して接続点Ｃと接
続点Ｄのどちらかが放電電流Ｉにより僅かにディスチャ
ージされる。第１図の例では接続点Ｃが僅かにディスチ
ャージされるものとする。接続点Ｃの電圧が放電電流■
により僅かに低下する。ところが、本発明の感知増幅器
（等化効果）により接続点Ｃ及びＤの電圧は相等しい状
態に維持されるから、感知増幅器は接続点Ｄの電圧をも
接続点Ｃの電圧低下と同じだけ低下させる。接続点Ｄの
該電圧低下は放電電流■によって実現する。トランジス
タＴ３のドレイン電流とトランジスタＴ４のドレイン電
流との差はメモリ・セルｉの放電電流■に等しい電流値
Ｉとなる。接続点ＣとＤ（これらはビット線ＢＬとＢＬ
Ｎとに接続している）の電圧に本来備わっている等化効
果の故に、本発明の感知増幅器は、感知増幅器の感知遅
延がビット線キャパシタンスＣＢＬ又はＣ ＢＬＮとは
ほぼ無関係であるという利点を有する、その理由はメモ
リ・セルｉ内の情報を読み出すのにビット線キャパシタ
ンスのディスチャージを全く或いは殆ど必要としないか
らである。
Ｖｌ及び■２である。従って接続点Ｃ及びＤは電圧ｍ＋
Ｖ２）である。列ｊ内のあるメモリ・セルｉが選択され
た後、メモリ・セルｉ中の情報に依存して接続点Ｃと接
続点Ｄのどちらかが放電電流Ｉにより僅かにディスチャ
ージされる。第１図の例では接続点Ｃが僅かにディスチ
ャージされるものとする。接続点Ｃの電圧が放電電流■
により僅かに低下する。ところが、本発明の感知増幅器
（等化効果）により接続点Ｃ及びＤの電圧は相等しい状
態に維持されるから、感知増幅器は接続点Ｄの電圧をも
接続点Ｃの電圧低下と同じだけ低下させる。接続点Ｄの
該電圧低下は放電電流■によって実現する。トランジス
タＴ３のドレイン電流とトランジスタＴ４のドレイン電
流との差はメモリ・セルｉの放電電流■に等しい電流値
Ｉとなる。接続点ＣとＤ（これらはビット線ＢＬとＢＬ
Ｎとに接続している）の電圧に本来備わっている等化効
果の故に、本発明の感知増幅器は、感知増幅器の感知遅
延がビット線キャパシタンスＣＢＬ又はＣ ＢＬＮとは
ほぼ無関係であるという利点を有する、その理由はメモ
リ・セルｉ内の情報を読み出すのにビット線キャパシタ
ンスのディスチャージを全く或いは殆ど必要としないか
らである。
本発明の感知増幅器で行ったシミュレーションの結果に
よれば、トランジスタＴＩとＴ３及びＴ２とＴ４の幅と
長さの比（Ｗ／Ｌ）がそれぞれほぼ等しいならば、接続
点ＡとＢとの電圧は電源端子の電圧のｌつにラッチされ
ることはない。このことは本発明の感知増幅器が自己回
復型であり、従ってトランジスタＴ３又はＴ４の設定は
飽和領域を離れないという利点をもたらす。
よれば、トランジスタＴＩとＴ３及びＴ２とＴ４の幅と
長さの比（Ｗ／Ｌ）がそれぞれほぼ等しいならば、接続
点ＡとＢとの電圧は電源端子の電圧のｌつにラッチされ
ることはない。このことは本発明の感知増幅器が自己回
復型であり、従ってトランジスタＴ３又はＴ４の設定は
飽和領域を離れないという利点をもたらす。
感知増幅器から出力信号を得るのには２つのやり方があ
る：第１番目は接続点ＡとＢとの電圧の差を測定するこ
とである。２番目は、トランジスタＴｌ及びＴ３を経由
してデータ線ＤＬに至る第１電流分枝を流れる電流とト
ランジスタＴ２及びＴ４を経由して非データ線ＤＬＮに
至る第２電流分枝を流れる電流との差に依るものである
。
る：第１番目は接続点ＡとＢとの電圧の差を測定するこ
とである。２番目は、トランジスタＴｌ及びＴ３を経由
してデータ線ＤＬに至る第１電流分枝を流れる電流とト
ランジスタＴ２及びＴ４を経由して非データ線ＤＬＮに
至る第２電流分枝を流れる電流との差に依るものである
。
第１番目の場合には、トランジスタＴ３及びＴ４を経由
する差電流Ｉの出現により接続点ＡとＢとの間に電圧差
が生じるであろう。更にこれを増幅するには、接続点Ａ
とＢとはもう１つ別の感知増幅器段階に接続することが
でき、その場合にはトランジスタＴ３及びＴ４のドレイ
ンを電源端子■ＳＳに接続することができる。
する差電流Ｉの出現により接続点ＡとＢとの間に電圧差
が生じるであろう。更にこれを増幅するには、接続点Ａ
とＢとはもう１つ別の感知増幅器段階に接続することが
でき、その場合にはトランジスタＴ３及びＴ４のドレイ
ンを電源端子■ＳＳに接続することができる。
第２番目の場合には、トランジスタＴ３及びＴ４を流れ
る電流はデータ線ＤＬ及びＤＬＮを経由してもう１つの
増幅器段階に与えられ、そこで電流差を電圧差に変換す
ることができる。
る電流はデータ線ＤＬ及びＤＬＮを経由してもう１つの
増幅器段階に与えられ、そこで電流差を電圧差に変換す
ることができる。
第２図は本発明による集積メモリの１つの実施例を示し
、これは数個の感知増幅器４ｊ、４ｊ＋１等々を有し、
それらの出力信号は互いに異なる電流によってデータ線
ＤＬ及びＤＬＮに与えられる。第１図の構成素子に対応
する第２図の構成素子には対応する引照記号を付してあ
る。感知増幅器４ｊ， ４ｊ＋１等々の出力点は共通の
データ線ＤＬ及びＤＬＮに接続している。感知増幅器４
ｊ＋１等は感知増幅器４ｊと同じ構成になっている。列
ｊ内のメモリ◆セルｉ及びビット線キャパシタンスＣＢ
ＬＳＣＢＬＮは分かり易くするため省略してあるが、実
際にはこの回路中に存在する。第１図の負荷１及びＩＮ
はＮＭＯＳ トランジスタｌ及び２で構成され、これら
はダイオードとして接続されている。しかしそれらはＰ
ＭＯＳトランジスタで形成されてダイオードとして接続
されてもよい。データ線ＯＬ及びＤＬＮの各々と電源端
子■ＳＳとの間にはそれぞれ、ダイオードとして接続さ
れているＮＭＯＳトランジスタＴ１５， Ｔｌ６が挿入
されている。更にまた、もう１つの増幅器段階２０がデ
ータ線ＤＬ及びＤＬＮに接続されている。バッファ回路
３０が増幅器段階２０の出力点ＡＡに接続され、該バッ
ファ回路は出力点ＢＢに出力信号を生成する。
、これは数個の感知増幅器４ｊ、４ｊ＋１等々を有し、
それらの出力信号は互いに異なる電流によってデータ線
ＤＬ及びＤＬＮに与えられる。第１図の構成素子に対応
する第２図の構成素子には対応する引照記号を付してあ
る。感知増幅器４ｊ， ４ｊ＋１等々の出力点は共通の
データ線ＤＬ及びＤＬＮに接続している。感知増幅器４
ｊ＋１等は感知増幅器４ｊと同じ構成になっている。列
ｊ内のメモリ◆セルｉ及びビット線キャパシタンスＣＢ
ＬＳＣＢＬＮは分かり易くするため省略してあるが、実
際にはこの回路中に存在する。第１図の負荷１及びＩＮ
はＮＭＯＳ トランジスタｌ及び２で構成され、これら
はダイオードとして接続されている。しかしそれらはＰ
ＭＯＳトランジスタで形成されてダイオードとして接続
されてもよい。データ線ＯＬ及びＤＬＮの各々と電源端
子■ＳＳとの間にはそれぞれ、ダイオードとして接続さ
れているＮＭＯＳトランジスタＴ１５， Ｔｌ６が挿入
されている。更にまた、もう１つの増幅器段階２０がデ
ータ線ＤＬ及びＤＬＮに接続されている。バッファ回路
３０が増幅器段階２０の出力点ＡＡに接続され、該バッ
ファ回路は出力点ＢＢに出力信号を生成する。
第２図に示す回路の回路動作は次の通りである。
メモリ列ｊ内の所望の単一感知増幅器４ｊが選択信号Ｙ
ＳＥＬｊを用いて選択された後、情報は該列ｊ内の選択
されたメモリ・セルｉから互いに異なる電流によってデ
ータ線ＤＬ及びＤＬＮに転送される。データ線ＤＬ及び
ＤＬＮを通る電流はトランジスタＴ１５，Ｔｌ６を用い
て電源端子■ＳＳに与えられ、該電流はＴ１５． Ｔ１
６のダイオード効果により電圧に変換される。データ線
ＯＬを通る電流とＤＬＮを通る電流とはその値が異なる
（すなわちその差が電流Ｉ）が故に、上記もう１つの増
幅器段階２０の入力点には異なる電圧が与えられる。入
力信号はさらに増幅器段階２０で増幅され、出力点ＡＡ
を経由してバッファ回路３０に与えられる。バッファ回
路３０は、ＣＭＯＳ出力レベルを持つ出力信号を出力点
ＢＢに出力する。
ＳＥＬｊを用いて選択された後、情報は該列ｊ内の選択
されたメモリ・セルｉから互いに異なる電流によってデ
ータ線ＤＬ及びＤＬＮに転送される。データ線ＤＬ及び
ＤＬＮを通る電流はトランジスタＴ１５，Ｔｌ６を用い
て電源端子■ＳＳに与えられ、該電流はＴ１５． Ｔ１
６のダイオード効果により電圧に変換される。データ線
ＯＬを通る電流とＤＬＮを通る電流とはその値が異なる
（すなわちその差が電流Ｉ）が故に、上記もう１つの増
幅器段階２０の入力点には異なる電圧が与えられる。入
力信号はさらに増幅器段階２０で増幅され、出力点ＡＡ
を経由してバッファ回路３０に与えられる。バッファ回
路３０は、ＣＭＯＳ出力レベルを持つ出力信号を出力点
ＢＢに出力する。
第１図は本発明による感知増幅器の一実施例を示し、
第２図は本発明による、数個の感知増幅器を有する集積
メモリの一実施例を示す。 ＩＳＩＮ、２・・・負荷（ダイオードとして接続されて
いるＮＭＯＳ トランジスタ） ４ｊ、４ｊ＋１・・・感知増幅器 ２０・・・もう１つの増幅器段階 ３０・・・バッファ回路 Ａ，Ｂ・・・トランジスタＴＩ， Ｔ２のドレインとト
ランジスタＴ３、Ｔ４のソースとの接続点 ＡＡ・・・増幅器段階２０の出力点 ＢＢ・・・バッファ回路の出力点 ＢＬ， ＢＬＮ・・・メモリ列のビット線Ｃ，Ｄ・・・
感知増幅器の第１及び第２の入力点ＤＬＳＤＬＮ・・・
データ線 ＴＩ、Ｔ２、Ｔ３、Ｔ４・・・感知増幅器に含まれる４
つのＰＭＯＳトランジスタ Ｔ１５ 、Ｔｌ６・・・データ線ＤＬ， ＤＬＮと電源
端子■ＳＳとの間に、ダイオードとして接続されている
ＮＭＯＳ ｝ランジスタ ＶＤＤ ， ＶＳＳ・・・電源端子
メモリの一実施例を示す。 ＩＳＩＮ、２・・・負荷（ダイオードとして接続されて
いるＮＭＯＳ トランジスタ） ４ｊ、４ｊ＋１・・・感知増幅器 ２０・・・もう１つの増幅器段階 ３０・・・バッファ回路 Ａ，Ｂ・・・トランジスタＴＩ， Ｔ２のドレインとト
ランジスタＴ３、Ｔ４のソースとの接続点 ＡＡ・・・増幅器段階２０の出力点 ＢＢ・・・バッファ回路の出力点 ＢＬ， ＢＬＮ・・・メモリ列のビット線Ｃ，Ｄ・・・
感知増幅器の第１及び第２の入力点ＤＬＳＤＬＮ・・・
データ線 ＴＩ、Ｔ２、Ｔ３、Ｔ４・・・感知増幅器に含まれる４
つのＰＭＯＳトランジスタ Ｔ１５ 、Ｔｌ６・・・データ線ＤＬ， ＤＬＮと電源
端子■ＳＳとの間に、ダイオードとして接続されている
ＮＭＯＳ ｝ランジスタ ＶＤＤ ， ＶＳＳ・・・電源端子
Claims (1)
- 【特許請求の範囲】 １、電界効果トランジスタ集積メモリであって、該集積
メモリは、行と列とに配列されたメ モリ・セルの各列が選択手段を介して１つのビット線と
１つの非ビット線とに接続されているメモリ・セルを有
して成り、さらに少なくとも１つの感知増幅器を有して
成り、 該感知増幅器は、ある列の１つのビット線 とそれに係る１つの非ビット線とに結合する１番目及び
２番目の入力点を持ち、その各々は負荷を介して電源端
子に結合している感知増幅器であり、また、１番目及び
２番目の入力点上の情報を読み出している間に、１番目
及び２番目の入力点で電流測定を実行する感知増幅器で
あり、且つまた、並列に接続された１番目及び２番目の
電流分枝を持ち、その各電流分枝がゲート、ソース及び
ドレインを持つ制御トランジスタを含み、該１番目及び
２番目の電流分枝中の制御トランジスタのソースは上記
１番目及び２番目の入力点にそれぞれ接続している感知
増幅器である電界効果トランジスタ集積メモリにおいて
、 該感知増幅器はまた、電流測定中に１番目 及び２番目の入力点の電圧を等化し、 各電流分枝中の制御トランジスタのゲート は、もう一方の電流分枝中の制御トランジスタのドレイ
ンに接続され、 ゲート、ソース及びドレインを持つ負荷ト ランジスタのチャネルが、各電流分枝中の関連制御トラ
ンジスタのドレインと電源端子との間に接続され、 該負荷トランジスタは関連電流分枝の制御 トランジスタと同一の導通型のものであり、該負荷トラ
ンジスタの両ゲートは結合され、これが上記感知増幅器
を選択的に活性化するため選択信号を受信することを特
徴とする電界効果トランジスタ集積メモリ。 ２、各電流分枝中の負荷トランジスタ及び制御トランジ
スタはＰ型トランジスタであることを特徴とする請求項
１に記載の電界効果トランジスタ集積メモリ。 ３、その出力側において同一のデータ・バスに接続され
ている数個の感知増幅器を有する集積メモリであって、
該データ・バスと電源端子との間には、ダイオードとし
て接続されている電界効果トランジスタが含まれている
ことを特徴とする請求項１又は２に記載の電界効果トラ
ンジスタ集積メモリ。 ４、各電流分枝においては、負荷トランジスタの幅と長
さの比（Ｗ／Ｌ）は制御トランジスタの幅と長さの比（
Ｗ／Ｌ）にほぼ等しいことを特徴とする請求項１ないし
３のうちのいずれか１項に記載の電界効果トランジスタ
集積メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8901376A NL8901376A (nl) | 1989-05-31 | 1989-05-31 | Geintegreerde geheugenschakeling met een leesversterker. |
| NL8901376 | 1989-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319198A true JPH0319198A (ja) | 1991-01-28 |
| JP2760634B2 JP2760634B2 (ja) | 1998-06-04 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP2760634B2 (ja) |
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| DE (1) | DE69021273T2 (ja) |
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| HK (1) | HK61896A (ja) |
| IE (1) | IE71667B1 (ja) |
| NL (1) | NL8901376A (ja) |
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- 1989-05-31 NL NL8901376A patent/NL8901376A/nl not_active Application Discontinuation
-
1990
- 1990-05-25 ES ES90201314T patent/ES2077630T3/es not_active Expired - Lifetime
- 1990-05-25 EP EP90201314A patent/EP0400728B1/en not_active Expired - Lifetime
- 1990-05-25 DE DE69021273T patent/DE69021273T2/de not_active Expired - Lifetime
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- 1990-05-28 CA CA002017607A patent/CA2017607C/en not_active Expired - Fee Related
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- 1990-05-30 KR KR1019900007832A patent/KR0155374B1/ko not_active IP Right Cessation
-
1996
- 1996-04-11 HK HK61896A patent/HK61896A/xx not_active IP Right Cessation
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| JPH0680770U (ja) * | 1992-11-26 | 1994-11-15 | 喜和 石渡 | 紙幣の搬送、収納、払い出し装置 |
| JP2531226Y2 (ja) * | 1992-11-26 | 1997-04-02 | 喜和 石渡 | 紙幣の収納機構 |
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