KR0155374B1 - 집적 전계 효과 트랜지스터 메모리 - Google Patents

집적 전계 효과 트랜지스터 메모리 Download PDF

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Abstract

내용 없음.

Description

집적 전계 효과 트랜지스터 메모리
제1도는 본 발명에 따른 센스 증폭기의 실시예.
제2도는 본 발명에 다른 수개의 센스 증폭기를 포함하는 집적 메모리의 실시예.
* 도면의 주요부분에 대한 부호의 설명
20 : 증폭단 30 : 버퍼 회로
T1, T2, T3및 T4: PMOS 트랜지스터
T15및 T16: NMOS-트랜지스터
봄 발명은 행열로 배열된 메모리 셀을 포함하는 집적 전계회과 트랜지스터 메모리에 관한 것으로, 메모리셀의 각행은 선택수단에 의해 비트선 및 논-비트선(non-bit line)에 접속되고, 또한 비트선 및 열의 연합된 논-비트선에 연결하기 위해 첫번째 및 두번때 입력을 포함하는 센스 증폭기중 적어도 하나를 포함하는데, 각각의 비트선은 부하를 경유해 공급터미날에 접속되고, 그의 센스 증폭기는 첫번째 및 두번째 입력의 정보를 판독하는 동안 첫번째 및 두번째 입력의 전류 측정을 실행하며, 이 센스 증폭기는 병렬 접속된 첫번째 및 두번째 전류 브랜치(current branch)를 포함하고, 각 전류 브랜치는 게이트, 소스 및 드래인 단자를 갖는 제어 트랜지스터를 포함하며, 첫번째 및 두번째 전류 브랜치의 제어 트랜지스터의 소스단자는 첫번째 및 두번째 입력에 각기 접속된다.
이러한 종류의 메모리셀은 1987년 4월 16일자 일레트로닉스 페이지 34면의 논문 Design tricks Speed up INMOS's SRAM에 공지되어 있다. 인용논문은 센스 증폭기가 전압차의 검출대신 전류의 검출로 상기 비트선의 정보를 센스하여 증폭하는 메모리를 설명한다. 동시에, 이러한 증폭기의 처리 속도는 실제로 기생 비트선 캐패시턴스에 독립적이므로, 이러한 메모리 설계는 더 단순하다.
본 발명의 목적은 방해에 대한 민감성이 감소되는 이러한 집적 메모리의 보충을 제공하는데 있다.
이 목적을 성취하기 위해, 본 발명에 다른 집적 전게 효과 트랜지스터는 센스 증폭기가 전류 측정동안 첫번째 및 두번째 입력의 전압과 동일하다는 특징이 있고, 각 전류 브랜치의 제어 트팬지스터의 게이트 단자는 다른 전류 브랜치의 제어 트랜지스터의 드래인단자에 접속되며, 게이트, 소스 및 드래인 단자를 포함하는 부하 트랜지스터의 채널은 적절한 제어 트랜지스터의 드래인 단자 및 각 전류 브랜치의 공급 터미널간에 접속되는데, 상기 부하 트랜지스터는 관계되는 전류 브랜치의 제어 트랜지스터로서 동일한 도전형이고, 상기 부하 트랜지스터의 결합된 게이트 단자는 센스 증폭기의 선택적 활성을 위해 선택 신호를 입력 받는다. 본 발명에 다른 집적 메모리는 상기 센스 증폭기가 단지 4개의 트랜지스터를 사용함으로서 구성된다는 장점을 제공하고, 상기 4개의 트랜지스터는 상기 센스 증폭기의 입력에 완전한 전압의 등화(equ alization)를 제공한다.
본 발명에 다른 집적 메모리의 실시예는 부하 트랜지스터 및 각 전류 브랜치의 제어 트랜지스터가 P-형 트랜지스터라는 특징이 있다. 왜냐하면 메모리셀의 비트선은 내게 상기 셀의 판독동안 메모리셀의 데이타 보전을 유지하기 위해 정(positive)공급 전압으로 거의 미리 충전되고, 상기 제어트랜지스터의 게이트 및 소스 단자간의 절대적 진입차는 이 트랜지스터의 문턱 전압보다 커야만 한다. 그러므로 P-형 대신에 N형 트랜지스터가 사용될때, 상기 게이트 전압은 대개 정공급 전압보다 높아야만 하므로, 상기 게이트 전압을 생성하기 위해선 부가적인 회로의 사용이 필요하다.
본 발명에 따른 집적 메모리의 다른 실시에는 각 전류 브랜치의 부히 트랜지스터의 폭/길이 비(W/L)가 실제적으로 상기 제어 트랜지스터의 폭/길이 비와 동일하다는 특징이 있다. 이러한 메모리의 실행결과는 상기 제어 트랜지스터의 게이트 단자의 전압이 공급 터미널 전압중의 하나로 대치되지 않는다는 것으로 설명된다.
동시에, 본 발명에 따른 집적 회로의 센스 증폭기는 자기-재저장형 이므로 상기 트랜지스터중의 하나가 포화 영역을 이탈하는 것을 방지한다. 더욱이, 칩상의 이러한 센스 증폭기의 실현이 매우 간단해 진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다. 제1도는 본 발명에 따른 센스 증폭기의 실시예를 도시한다. 센스 증폭기는 4개의 PMOS 트랜지스터 T1, T2, T3및 T4로 구성된다. 상기 트랜지스터 T1, 및 T2,의 소스 단자는 상기 센스 증폭기의 제1입력 C 및 제2입력 D에 각기 접속된다. 또한 접속점 C 및 D는 메모리 열의 비트선 BL 및 BLN에 접속되는데, 이 비트선 BL 및 BLN은 부하 1 및 부하 1N를 각기 경유해 공급 터미널 VDD에 서로 접속된다. 본 발명을 명확히하기 위해 제1도에는 단지 두 개의 메모리 셀이 도시되지만, N개의 메모리 셀이 상기 비트선 BL 및 BLN에 접속된다. 공지된 기술에 의해, 메모리 열의 단일 메모리 셀이 선택될 수 있는데, 이것은 상기 비트선 및 논-비트선을 상기 메모리 셀에 접속하는 열 선택 트랜지스터에 의한다. 상기 트랜지스터 T1, 및 T2의 드래인 단자는 상기 트랜지스터 T3및 T4의 소스 단자에 각기 접속되는 동시에 접속점 A 및 B에 각기 접속된다. 상기 트랜지스터 T3및 T4의 드래인 단자는 데이타 선 DL 및 DLN에 각기 접속된다. 상기 트랜지스터 T3및 T4의 게이트 단자는 공통 선택신호 YSELj를 입력 받는다. 상기 선택신호 YSELj는 열 j를 선택하는데, 여기서 1jm이다. 트랜지스터 T1, 및 T2의 게이트 단자는 상기 트랜지스터 T2, 및 T1의 드래인 단자에 각기 접속된다. 상기 비트선 BL 및 BLN은 제1도의 각 접속점 C 및 D와 상기 공급 터미널 VSS 간에 병렬로 도시된 기생 비트선 캐패시턴스 CBL 및 CBLN을 각기 가진다.
제1도에 도시된 본 회로의 동작은 다음과 같다. 상기 비트선 BL 및 BLN은 상기 부하 1 및 1N을 통해 우선 충전되므로 상기 접속점 C 및 D의 세트전압은 공급 터미널 VSS 및 VDD간의 전압 크기로 가정한다(5V 공급 전압의 경우 보통 약 4V). 동시에, 상기 접속점 A 및 B는 상기 접속점 C 및 D의 세트 전압보다 낮은 상기 트랜지스터 T1, 및 T2중의 한 문턱 전압인 전압으로 이른다(약 4V의 세트 전압으로 약 1V의 문턱 전압에 대해 약 3V). 상기 선택 신호 YSEL이 연속적으로 논리적 저일 때, 상기 트랜지스터 T3, 및 T4는 턴온된다. 상기 트랜지스터 T1, T2, T3및 T4는 상기 비트선 BL 및 BLN이 센스 증폭기에 의해 판독될 때 모두 포화 영영에서 동작 되도록 할당된다. 각각의 상기 트랜지스터 T1, 및 T2그리고 T2및 T4의 동일한 결정에 대하여, 각각의 상기 트랜지스터 T1및 T3그리고 T2및 T4의 소스 및 게이트 단자간의 전압차는 각각의 상기 트랜지스터 T1및 T3그리고 T2및 T4를 통한 동일한 전류 때문에 동일하다. 상기 각각의 트랜지스터 T1및 T3그리고 T2및 T4의 게이트 및 소스 단자간의 전압차 V1 및 V2에 대하여, 접속점 A 및 B는 각기 전압 V1 및 V2로 된다(선택신호 YSELj는 논리적 저가 된다). 그러므로 상기 각각의 트랜지스터 T1 및 T2의 게이트 단자는 각기 V2 및 V1 전압이 된다. 따라서 접속점 C 및 D는 (V1+V2)전압이 된다. 상기 열 j로 단일 메모리 셀 i를 선택한후에, 상기 접속점 C 또는 D는 상기 메모리 셀 i의 정보에 따라, 방전전류 I로 약간 방전된다. 본 실시예에 의해 상기 접속점 C가 약간 방전된다는 것이 제1도에서 가정된다. 상기 접속점 C의 전압이 방전 전류 I 때문에 약간 감소한다. 왜냐하면 상기 접속점 C 및 D의 전압이 본 발명에 따라 상기 센스 증폭기에 의해 동일하게 유지 되지만, 상기 증폭기는 또한 상기 접속점 D의 전압을 상기 접속점 C의 전압 감소처럼 같은 범위로 감소시킨다. 상기 접속점 D의 전압 감소는 방전전류 I에 의해 실현된다.
상기 트랜지스터 T3및 T4의 드래인 전류간의 차이는 상기 메모리 섹 i의 방전 전류와 같게 되는 상기 전류 I가 된다. 상기 접속점 C 및 D의 전압에 대한 본질적 등화 효과 때문에 본 발명에 따른 센스 증폭기는 센TM 증폭기의 센싱 지연이 상기 비트선 캐패시턴스 CBL 또는 CBLN에 독립적이다는 장점을 제공한다. 왜냐하면 상기 비트선 캐패시턴스는 상기 메모리 셀 I의 정보 판독에 실제적으로 필요없기 때문이다.
본 발명에 따른 센스 증폭기를 실험한 결과는 실제로 동일한 채널 포/채널 길이 비(W/L)를 갖는 상기 각각의 트랜지터 T1및 T3그리고 T2및 T4에 대하여, 상기 접속점 A 및 B의 전압은 공급 터미널 전압의 하나로 래치(latch)되지 않는다는 것이 증명되었다. 이것은 본 발명에 따른 센스 증폭기가 스스로 복원 된다는 장점을 제공한다. 따라서 상기 트랜지스터 T3또는 T4의 세팅은 포화 영역을 벗어나지 않는다.
상기 센스 증폭기로부터 출력 신호를 얻는 방법은 두가지가 있는데, 첫째는 상기 접속점 A 및 B의 전압차를 측정함으로서 얻을수 있고, 둘째로는 상기 트랜지스터 T1 및 T3를 경유하고 상기 데이타선 DL을 향하는 첫번째 전류 브랜치를 통한 전류 및 상기 트랜지스터 T2 및 T4를 경유하고 상기 논-데이타선 DLN을 향하는 두번째 전류 브랜치를 통한 전류의 차이에 의해 얻을 수 있다.
첫 번째의 경우 전압차는 상기 트랜지스터 T3및 T4를 통한 전류차의 존재 때문에 접속점 A 및 B간에 발생된다. 차후의 증폭에 대하여 접속점 A 및 B는 차후의 센스 증폭단에 접속되는데, 이런경우 상기 트랜지스터 T3 및 T4의 드래인 단자는 상기 공급 터미널 VSS에 접속될 수 있다. 두 번째의 경우 상기 트랜지스터 T3및 T4를 통한 전류는 데이타선 DL 및 DLN을 통해, 두번째 증폭단에 공급될 수 있는데, 이러한 전류차는 전압차로 변환될 수 있다.
제2도는 수개의 센스 증폭기 4j, 4j+1등을 포함하는 본 발명에 따른 집적 메모리의 실시예를 도시하는데, 그들의 출력 신호들은 상호 전류차에 의해 데이타선 DL 및 DLN에 공급된다. 제1도의 구성에 대응하는 제2도의 구성은 대응관계로 표시된다. 상기 센스 증폭기 4j, 4j+1등의 출력은 공통 데이타선 DL 및 DLN에 접속된다. 상기 센스 증폭기 4j+1등은 상기 센스 증폭기 4j와 동일한 방법으로 구성된다. 열 j 및 비트선 캐패시턴스 CBL 및 CBLN의 메모리 셀i는 명확성을 위해 제2도에서는 생략되었으나, 본회로에 실제로 제공된다. 제1도의 부하 1 및 1N은 다이오드처럼 접속된 NMOS-트랜지스터 1로 구성된다. 그러나 그들은 다이오드 처럼 접속된 PMOS-트랜지스터로 대체하여 형성된다. 각각의 데이타선 DL 및 DLN과 공급 터미널 VSS간에는 다이오드처럼 접속된 NMOS-트랜지스터 T15, T16을 각각 포함한다. 더구나, 다음의 증폭단(20)은 상기 데이타선 DL 및 DLN에 접속된다. 버퍼 회로(30)는 상기 증폭단(20)의 출력 AA에 접속되며, 이러한 버퍼 회로는 출력BB에 출력 신호를 생성한다.
제2도에 도시된 본회르의 동작은 다음과 같다. 선택신호 YSELj에 의한 메모리 열 j로 요구된 센스 증폭기 하나를 선택하면, 정보는 적절한 열 j로 선택된 메모리 셀에서 서로다른 전류에 의해 데이타선 DL 및 DLN로 전달된다. 상기 데이타선 DL 및 DLN을 통한 전류는 상기 트랜지스터 T15 및 T16에 의해 공급터미날 VSS에 공급되어, 이 전류는 T15 및 T16의 다이오드 효과 때문에 전압으로 변환된다. 상기 데이타선 DL 및 DLN을 통한 전류치는 다르기 때문에, (즉, 전류 I) 차등전압은 다음 증폭단(20)의 입력에 공급된다. 상기 입력신호는 상기 증폭단(20)에서 증폭된다음 출력 AA를 경유해 버퍼 회로(30)에 공급된다. 상기 버퍼회로(30)는 출력 BB에 CMOS 출력 레벨을 가지는 출력 신호를 출력 한다.

Claims (5)

  1. 행(row)과 열(column)형태로 배열되고, 메모리 셀(memory cell)의 각 열은 선택 수단을 통해 비트선 및 논-비트선(non-bit line)으로 연결되고, 첫 번째 및 두 번째 입력단을 포함하여 비트선 및 관련된 논-비트선에 열을 결합시키는 적어도 하나의 센스 증폭기(sense amplifier)를 구비하며, 상기 각 비트선은 부하를 경유하여 공급 터미널에 접속되고, 상기 센스 증폭기는 첫 번째 및 두 번째 입력측상에서 정보를 판독하는 동안 첫 번째 및 두 번째 전류 측정을 행하며, 상기 센스 증폭기는 첫 번째 및 두 번째 전류 브랜치의 병렬 접속부를 구비하고, 각 전류 브랜치는 게이트, 소스 및 드레인 단자를 가지는 제어 트랜지스터를 포함하며, 상기 첫 번째 및 두 번째 전류 브랜치의 제어 트랜지스터의 소스 단자는 상기 첫 번째 및 두 번째 입력 단자에 각각 접속되는 구성으로 된 집적 전계 효과 트랜지스터 메모리에 있어서, 센스 증폭기는 전류 측정 동안에 첫 번째 및 두 번째 입력단의 전압을 동이하게 하고, 각 전류 브랜치내에서 제어 트랜지스터 게이트 단자는 다른 전류 브랜치의 제어 트랜지스터의 드레인 단자에 접속되며, 게이트, 소스 및 드레인 단자를 포함하는 부하 트랜지스터(load transister)의 채널은 관련된 제어 트랜지스터의 드레인과 각 전류 브랜치의 공급 단자 사이에 접속되며, 상기 부하 트랜지스터는 상기 관련된 전류 브랜치에서 제어 트랜지스터와 동일한 도전형이고, 상기 부하 트랜지스터의 결합된 게이트 단자는 선택 신호를 수신하여 상기 센스 증폭기를 선택적으로 구동시키는 것을 특징으로 하는 집적 전계 효과 트랜지스터 메모리.
  2. 제1항에 있어서, 각 전류 브랜치의 상기 부하 트랜지스터와 제어 트랜지스터는 P-형 트랜지스터인 것을 특징으로 하는 집적 전계 효과 트랜지스터 메모리.
  3. 제1항 또는 제2항에 있어서, 수개의 센스 증폭기는 출력단측에서 동일한 데이타 버스에 접속되며, 상기 데이타 버스와 공급 단자 사이에 다디오드로서 결합된 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 집적 전계 효과 트랜지스터 메모리.
  4. 제1항 또는 제2항에 있어서, 각 전류 브랜치에서 상기 부하 트랜지스터의 폭/길이 비(W/L)가 실제적으로 상기 제어 트랜지스터의 폭/길이 비(W/L)와 동일한 것을 특징으로 하는 집적 전계 효과 트랜지스터 메모리.
  5. 제3항에 있어서, 각 전류 브랜치에서 상기 부하 트랜지스터의 폭/길이 비(W/L)가 실제적으로 상기 제어 트랜지스터의 폭/길이 비(W/L)와 동일한 것을 특징으로 하는 집적 전계 효과 트랜지스터 메모리.
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