KR100408420B1 - 감지증폭기의 센싱속도를 향상시킬 수 있는 반도체메모리장치의 감지증폭기 구동회로 - Google Patents

감지증폭기의 센싱속도를 향상시킬 수 있는 반도체메모리장치의 감지증폭기 구동회로 Download PDF

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Abstract

제조공정, 동작전압, 및 온도등의 변화에 따른 감지증폭기의 센싱속도 저하를 방지하여 센싱속도를 향상시킬 수 있는 반도체 메모리장치의 감지증폭기 구동회로가 개시된다. 상기 감지증폭기 구동회로는 직렬연결되는 다수개의 지연 반전기들을 구비하고, 상기 지연 반전기들중 적어도 하나는 출력단에 직렬로 연결되고 게이트들이 입력단에 공통 연결되는 다수개의 엔모스 트랜지스터들을 구비하며 상기 엔모스 트랜지스터들의 총 베타율(전체 길이에 대한 폭의 비율)은 비트셀의 패쓰 트랜지스터의 베타율과 같은 것을 특징으로 한다. 상기 엔모스 트랜지스터들의 길이는 상기 비트셀의 패쓰 트랜지스터의 길이와 같고 상기 엔모스 트랜지스터들의 폭은 상기 비트셀의 패쓰 트랜지스터의 폭과 다르다.

Description

감지증폭기의 센싱속도를 향상시킬 수 있는 반도체 메모리장치의 감지증폭기 구동회로{Sense amplifier driving circuit of semiconductor memory device for improving sensing speed of sense amplifier}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 감지증폭기 구동회로에 관한 것이다.
반도체 메모리장치는 다수개의 비트셀들, 즉 메모리셀들을 구비하고 또한 독출동작시 비트셀들에 연결된 비트라인 쌍들의 데이터를 감지증폭하는 다수개의 감지증폭기들을 구비한다. 감지증폭기들은 감지증폭기 구동회로에 의해 구동되며 감지증폭기 구동회로는 외부에서 인가되는 외부클럭을 수신하여 감지증폭기들을 구동하기 위한 구동신호를 발생한다.
도 1은 SRAM의 일부를 나타내는 도면이고 도 2는 도 1에 도시된 SRAM에서 독출동작시 각 신호들의 파형도를 나타내는 도면이다. 도 1을 참조하면, SRAM 비트셀(11)은 피모스 트랜지스터들(P11,P12)과 엔모스 트랜지스터들(N11,N12)로 구성되는 래치(111)와 엔모스 패쓰(Pass) 트랜지스터들(N13,N14)를 포함한다.
도 2에 도시된 바와 같이 워드라인(WL)이 논리"하이"로 활성화되면 패쓰 트랜지스터들(N13,N14)이 턴온되어 비트셀의 래치(111)에 저장된 데이터가 비트라인 쌍(BL,BLB)을 통해 디벨럽(Develop)된다. 다음에 감지증폭기(13)가 감지증폭기 구동회로(15)에 의해 발생된 구동신호(SAEN)에 응답하여 비트라인 쌍(BL,BLB)의 데이터를 감지증폭하여 출력한다.
그런데 감지증폭기(13)에 의한 센싱동작이 안전하게 이루어지기 위해서는 비트셀의 래치(111)에 저장된 데이터가 비트라인 쌍(BL,BLB)을 통해 충분히 디벨럽된 후 감지증폭기 구동신호(SAEN)가 활성화되어야 한다. 예컨대 도 2에 도시된 바와 같이 워드라인(WL)이 활성화된 시점으로부터 비트셀의 래치(111)에 저장된 데이터가 비트라인 쌍(BL,BLB)을 통해 소정의 레벨까지 충분히 디벨럽된 시점까지의 시간을 Tbit라고 하고 워드라인(WL)이 활성화되는 시점, 즉 감지증폭기 구동회로(15)로 입력되는 내부클럭(ICK)이 활성화되는 시점으로부터 감지증폭기 구동신호(SAEN)가 활성화되는 시점까지의 시간을 Td라고 할 때, Td는 Tbit와 같거나 Tbit보다 약간 커야 한다. 내부클럭(ICK)은 외부에서 인가되는 외부클럭에 의해 발생되고 소정의 펄스구간을 갖는 신호이다.
다시말해 Td가 Tbit보다 작을 경우에는 감지증폭기(13)에 의한 센싱동작이 안전하게 이루어지지 않을 수 있으며 Td가 Tbit보다 지나치게 클 경우에는 센싱동작이 느려지게 된다. 따라서 Td는 Tbit보다 약간 큰 정도이어야 하며 이상적으로 Td가 Tbit와 같은 경우이다. 따라서 SRAM 반도체장치를 설계할 때는 Tbit를 정확히 예측한 다음 Tbit와 같거나 약간 큰 정도의 Td를 만들 수 있는 감지증폭기 구동회로(15)를 설계하여야 한다.
Tbit는 여러 가지 요소들에 의해 영향을 받는 데 가장 크게 영향을 주는 요소들은 비트라인 쌍(BL,BLB)의 기생 커패시턴스와 기생 레지스턴스에 의한 RC 지연 및 비트라인 쌍(BL,BLB)을 구동하는 패쓰 트랜지스터들(N13,N14)의 특성이다. 비트라인 쌍(BL,BLB)의 기생 커패시턴스와 기생 레지스턴스 및 패쓰 트랜지스터들(N13,N14)의 특성은 제조공정, 동작전압, 및 온도에 따라 변화가 심하며 이에 따라 Tbit도 제조공정, 동작전압, 및 온도에 따라 변화한다.
도 3은 도 1에 도시된 감지증폭기 구동회로의 회로도를 나타낸다.
도 3에 도시된 바와 같이 감지증폭기 구동회로(15)는 직렬연결되는 다수개의 지연 반전기들(Delay inverters)(31,33,35,37)을 구비한다. 여기에서는 4개의 지연 반전기들이 도시되어 있으나 필요에 따라 감지증폭기 구동회로(15)는 4개 이외의 짝수개의 지연 반전기들을 구비할 수 있다. 지연 반전기들(31,33,35,37)은 입력단으로 입력되는 신호를 소정시간 지연 반전시켜 출력단으로 출력시키는 역할을 한다.
첫 번째 지연 반전기(31)의 입력단으로는 외부에서 인가되는 외부클럭에 의해 발생되고 소정의 펄스구간을 갖는 내부클럭(ICK)이 입력되며 내부클럭(ICK)이 Td(지연 반전기들의 총 지연시간) 만큼 지연된 감지증폭기 구동신호(SAEN)가 마지막 지연 반전기(37)의 출력단으로부터 출력된다.
도 4는 도 3에 도시된 지연 반전기들의 종래의 회로를 나타내고 도 5는 도 3에 도시된 지연 반전기들의 또 다른 종래의 회로를 나타낸다.
도 4를 참조하면, 종래의 지연 반전기는 피모스 트랜지스터(P41), 엔모스 트랜지스터(N41), 커패시턴스(C41,C42)와 레지스턴스(R41,R42)로 구성되는 RC 지연요소, 및 지연시간을 가변시키기 위한 퓨즈(F41)를 포함한다. 도 5를 참조하면, 또 다른 종래의 지연 반전기는 피모스 트랜지스터(P51)와 베타율(Beta ratio, β)(길이에 대한 폭의 비율)이 매우작은 엔모스 트랜지스터(N51)를 포함하는 단순한 인버터 형태를 갖는다.
그런데 도 4 또는 도 5에 도시된 지연 반전기로 구성되는 종래의 감지증폭기 구동회로의 문제점은 제조공정, 동작전압, 및 온도등의 변화에 따른 Tbit의 변화를 Td가 따라가지 못한다는 것이다. 다시말해 제조공정, 동작전압, 및 온도등이 변하게 되면 Tbit의 변화는 심한 반면에 Td의 변화는 비교적 덜 심하게 되며 이로 인하여 Td가 Tbit보다 작아지거나 Td가 Tbit보다 지나치게 커질 수 있다. 이러한 경우에는 상술한 바와 같이 감지증폭기(13)에 의한 센싱동작이 안전하게 이루어지지 않거나 센싱속도가 느려지게 된다.
도 6은 도 4에 도시된 지연 반전기로 구성되는 종래의 감지증폭기 구동회로를 구비하는 SRAM에서 Td와 Tbit를 시뮬레이션 한 결과를 나타내는 그래프이고, 도 7은 도 6의 시뮬레이션에 사용된 제조공정, 동작전압, 및 온도의 변화에 따른 조건들을 나타내는 테이블이다. 도 7에서 HIGH는 동작전압이 1.35볼트인 경우를 나타내고 LOW는 동작전압이 1.05볼트인 경우를 나타낸다. 저온은 온도가 -55℃인 경우를 나타내고 고온은 온도가 125℃인 경우를 나타낸다. FAST는 시뮬레이션에 사용된 공정 파라미터가 0.13um CMOS 공정의 fast 파라미터인 경우를 나타내고 SLOW는 시뮬레이션에 사용된 공정 파라미터가 0.13um CMOS 공정의 slow 파라미터인 경우를 나타낸다.
도 6을 참조하면, 조건(11)이외의 조건들에서는 Td와 Tbit가 같지 않게 나타나며 특히 SRAM의 성능이 가장 나빠지는 최악의 조건(Worst condition)(조건 16)에서는 Td가 Tbit보다 지나치게 커지는 것을 볼 수 있다. 이러한 경우에는 상술한 바와 같이 감지증폭기(13)에 의한 센싱속도가 느려지게 되며 결국 SRAM의 성능이 떨어지게 된다.
다시말해 종래의 감지증폭기 구동회로를 구비하는 SRAM에서는 공정의 변화, 동작전압의 변화, 또는 온도의 변화에 따른 Tbit의 변화를 Td가 따라가지 못한다. 그 이유는 도 1에 도시된 비트라인 쌍(BL,BLB)의 RC 지연 요소와 도 4에 도시된 지연 반전기의 RC 지연 요소가 조건에 따라 서로 다른 특성을 갖고 또한 도 1에 도시된 패쓰 트랜지스터들(N13,N14)의 구동능력과 도 4에 도시된 지연 반전기의 구동능력이 조건에 따라 서로 다른 특성을 갖기 때문이다.
따라서 본 발명이 이루고자하는 기술적 과제는, 모든 조건들에서 Tbit의 변화를 Td가 따라갈수 있고(Tracking) 최악의 조건에서도 Td가 Tbit보다 지나치게 커지는 것을 방지하여 센싱속도가 떨어지는 것을 방지할 수 있는 SRAM의 감지증폭기 구동회로를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 SRAM의 일부를 나타내는 도면이다.
도 2는 도 1에 도시된 SRAM에서 독출동작시 각 신호들의 파형도를 나타내는 도면이다.
도 3은 도 1에 도시된 감지증폭기 구동회로의 회로도를 나타낸다.
도 4는 도 3에 도시된 지연 반전기들의 종래의 회로를 나타낸다.
도 5는 도 3에 도시된 지연 반전기들의 또 다른 종래의 회로를 나타낸다.
도 6은 도 4에 도시된 지연 반전기로 구성되는 감지증폭기 구동회로를 구비하는 SRAM에서 Td와 Tbit를 시뮬레이션 한 결과를 나타내는 그래프이다.
도 7은 도 6의 시뮬레이션에 사용된 제조공정, 동작전압, 및 온도의 변화에 따른 조건들을 나타내는 테이블이다.
도 8은 SRAM에 사용되는 본 발명에 따른 감지증폭기 구동회로의 회로도를 나타낸다.
도 9는 도 8에 도시된 지연 반전기들의 일실시예를 나타낸다.
도 10은 도 8에 도시된 지연 반전기들의 다른 일실시예를 나타낸다.
도 11은 도 8에 도시된 지연 반전기들의 또 다른 일실시예를 나타낸다.
도 12는 도 9에 도시된 지연 반전기로 구성되는 본 발명에 따른 감지증폭기 구동회로를 구비하는 SRAM에서 Td와 Tbit를 시뮬레이션 한 결과를 나타내는 그래프이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 SRAM의 감지증폭기 구동회로는 직렬연결되는 다수개의 지연 반전기들을 구비하고, 상기 지연 반전기들중 적어도 하나는 출력단에 직렬로 연결되고 게이트들이 입력단에 공통 연결되는 다수개의 엔모스 트랜지스터들을 구비하며 상기 엔모스 트랜지스터들의 총 베타율(전체 길이에 대한 폭의 비율)은 상기 SRAM 내의 비트셀의 패쓰 트랜지스터의 베타율과 같은 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 엔모스 트랜지스터들의 길이는 상기 비트셀의 패쓰 트랜지스터의 길이와 같고 상기 엔모스 트랜지스터들의 폭은 상기 비트셀의 패쓰 트랜지스터의 폭과 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 SRAM의 감지증폭기 구동회로는 직렬연결되는 다수개의 지연 반전기들을 구비하고, 상기 지연 반전기들중 적어도 하나는, 출력단에 직렬로 연결되고 게이트들이 입력단에 공통 연결되는 다수개의 엔모스 트랜지스터들; 및 상기 출력단에 병렬로 연결되고 게이트가 상기 입력단에 공통 연결되는 다수개의 피모스 트랜지스터들을 구비하며, 상기 엔모스 트랜지스터들의 총 베타율은 상기 비트셀의 패쓰 트랜지스터의 베타율과 같은 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 엔모스 트랜지스터들의 길이는 상기 비트셀의 패쓰 트랜지스터의 길이와 같고 상기 엔모스 트랜지스터들의 폭은 상기 비트셀의 패쓰 트랜지스터의 폭과 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 SRAM의 감지증폭기 구동회로는 직렬연결되는 다수개의 지연 반전기들을 구비하고, 상기 지연 반전기들중 적어도 하나는, 출력단에 직렬로 연결되고 게이트들이 입력단에 공통 연결되는 다수개의 엔모스 트랜지스터들; 및 상기 출력단에 직렬로 연결되고 게이트가 상기 입력단에 공통 연결되는 다수개의 피모스 트랜지스터들을 구비하고, 상기 엔모스 트랜지스터들의 총 베타율은 상기 비트셀의 패쓰 트랜지스터의 베타율과 같은 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 엔모스 트랜지스터들의 길이는 상기 비트셀의 패쓰 트랜지스터의 길이와 같고 상기 엔모스 트랜지스터들의 폭은 상기 비트셀의 패쓰 트랜지스터의 폭과 다르다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 8은 SRAM에 사용되는 본 발명에 따른 감지증폭기 구동회로의 회로도를 나타내고, 도 9는 도 8에 도시된 지연 반전기들의 일실시예를 나타낸다.
도 8을 참조하면, 본 발명에 따른 감지증폭기 구동회로는 직렬연결되는 다수개의 지연 반전기들(Delay inverters)(81,83,85,87)을 구비한다. 여기에서는 4개의 지연 반전기들이 도시되어 있으나 필요에 따라 본 발명에 따른 감지증폭기 구동회로는 4개 이외의 짝수개의 지연 반전기들을 구비할 수 있다. 지연반전기들(81,83,85,87)은 입력단으로 입력되는 신호를 소정시간 지연 반전시켜 출력단으로 출력시키는 역할을 한다.
첫단의 지연 반전기(81)의 입력단으로는 외부에서 인가되는 외부클럭에 의해 발생되고 소정의 펄스구간을 갖는 내부클럭(ICK)이 입력되며 내부클럭(ICK)이 Td(지연 반전기들의 총 지연시간) 만큼 지연된 감지증폭기 구동신호(SAEN)가 마지막 단의 지연 반전기(87)의 출력단으로부터 출력된다.
도 9를 참조하면, 일실시예에 따른 지연 반전기는 엔모스 트랜지스터들(N91 내지 N94), 피모스 트랜지스터(P91), 커패시턴스들(C91,C92), 및 퓨즈(F91)를 구비한다. 엔모스 트랜지스터들(N91 내지 N94)은 출력단(OUT)과 접지전압(VSS) 사이에 직렬로 연결되고 게이트들이 입력단(IN)에 공통 연결된다. 피모스 트랜지스터(P91)는 출력단(OUT)과 전원전압(VCC) 사이에 연결되고 게이트가 입력단(IN)에 연결된다.
커패시턴스(C91)는 소오스와 드레인이 공통 연결되는 피모스 트랜지스터로 구성되고 출력단(OUT)과 전원전압(VCC) 사이에 연결된다. 커패시턴스(C92)는 소오스와 드레인이 공통 연결되는 엔모스 트랜지스터로 구성되고 출력단(OUT)과 접지전압(VSS) 사이에 연결된다. 퓨즈(F91)는 오픈 또는 숏트시킴으로써 지연 반전기의 지연시간을 가변시키기 위한 것으로서 엔모스 트랜지스터(N94)와 병렬로 연결된다.
특히 엔모스 트랜지스터들(N91 내지 N93)의 총 베타율(전체 길이에 대한 폭의 비율)은, SRAM에 포함되는 비트셀의 패쓰 트랜지스터(도 1의 N13 또는 N14)의 특성을 따라가기(tracking) 위해 상기 비트셀의 패쓰 트랜지스터의 베타율과 같게설계된다. 다시말해 공정의 변화, 동작전압의 변화, 또는 온도의 변화에 따른 Tbit의 변화를 Td가 따라가기 위해 엔모스 트랜지스터들(N91 내지 N93)의 총 베타율은 상기 비트셀의 패쓰 트랜지스터의 베타율과 같게 설계된다. 특히 엔모스 트랜지스터들(N91 내지 N93)의 길이는 비트셀의 패쓰 트랜지스터(도 1의 N13 또는 N14)의 길이와 같게 설계되고 엔모스 트랜지스터들(N91 내지 N93)의 폭은 상기 비트셀의 패쓰 트랜지스터의 폭과 다르게 설계된다.
좀더 상세히 설명하면, Tbit는 비트셀의 패쓰 트랜지스터(도 1의 N13 또는 N14)의 특성에 의해 가장 큰 영향을 받는다. 그런데 상기 패쓰 트랜지스터는 비트셀 내부에 포함되기 때문에 매우 작은 폭(Width)을 가지며 이 패쓰 트랜지스터의 폭은 주변회로 블록들에서 사용될 수 있는 트랜지스터의 최소 폭(Minimum width)에 비해 훨씬 더 작다. 따라서 주변회로 블록에 위치하는 감지증폭기 구동회로에서 엔모스 트랜지스터들(N91 내지 N93)의 베타율을 상기 패쓰 트랜지스터의 베타율과 같게 만들기 위해서는, 엔모스 트랜지스터들(N91 내지 N93)의 길이는 상기 패쓰 트랜지스터의 길이와 같게 설계하고 엔모스 트랜지스터들(N91 내지 N93)의 폭은 상기 패쓰 트랜지스터의 폭과 다르게 설계하여야 한다.
β= W/L
β= 0.16um/0.13um = 1.23
β= 0.16um*3/0.13um*3 = 0.48um/0.39um = 1.23
β= (0.48um/0.13um)/3 = 1.23
상기 수학식 1은 모스 트랜지스터의 베타율(β)을 구하는 식이다. 예컨대 수학식 2를 참조하면 트랜지스터의 폭이 0.16um이고 길이가 0.13um일 때 베타율(β)은 1.23이 된다. 수학식 3을 참조하면 트랜지스터의 폭이 0.48um일 때 베타율(β)이 1.23이 되기 위해서는 트랜지스터의 길이는 0.39um가 되어야 한다. 수학식 4를 참조하면 직렬로 연결되는 트랜지스터가 3개이고 각 트랜지스터의 폭이 0.48um일 때 베타율(β)이 1.23이 되기 위해서는 각 트랜지스터의 길이는 0.13um가 되어야 한다.
따라서 비트셀의 패쓰 트랜지스터(도 1의 N13 또는 N14)의 폭이 0.16um이고 길이가 0.13um라면 베타율(β)은 수학식 2에 의해 1.23이 된다. 이 경우 공정의 변화, 동작전압의 변화, 또는 온도의 변화에 따른 Tbit의 변화를 Td가 따라가기 위해서는, 이상적으로는 상기 패쓰 트랜지스터의 크기(폭이 0.16um이고 길이가 0.13um)와 동일한 크기를 갖는 엔모스 트랜지스터가 감지증폭기 구동회로의 지연 반전기에 사용되어야 한다. 그러나 상술한 바와 같이 주변회로 블록에서 사용될 수 있는 트랜지스터의 최소 폭(Minimum width)은 0.16um보다 훨씬 더 커야 하므로 상기 패쓰 트랜지스터의 크기와 동일한 크기를 갖는 엔모스 트랜지스터가 감지증폭기 구동회로의 지연 반전기에 사용될 수 없다.
따라서 베타율은 상기 패쓰 트랜지스터의 것과 같고 폭과 길이는 상기 패쓰트랜지스터의 것보다 큰 엔모스 트랜지스터, 예컨대 수학식 3에서와 같이 폭이 0.48um이고 길이가 0.39um인 엔모스 트랜지스터가 감지증폭기 구동회로의 지연 반전기에 사용될 수 있다. 그러나 이러한 경우에는 베타율은 서로 동일하더라도 길이가 서로 다름으로 인하여, 공정의 변화, 동작전압의 변화, 또는 온도의 변화에 따라 감지증폭기 구동회로의 지연 반전기의 구동능력과 패쓰 트랜지스터의 구동능력이 달라지게 된다. 이로 인하여 공정의 변화, 동작전압의 변화, 또는 온도의 변화에 따른 Tbit의 변화를 Td가 정확히 따라가지 못할 수 있다.
따라서 길이가 상기 패쓰 트랜지스터의 길이와 동일한 다수개의 엔모스 트랜지스터들을 직렬로 연결하고 이 엔모스 트랜지스터들의 총 베타율(전체 길이에 대한 폭의 비율)이 상기 패쓰 트랜지스터의 베타율과 같도록 설계하는 것이 가장 바람직하다. 예컨대 도 9에 도시된 바와 같이 직렬연결되는 엔모스 트랜지스터들(N91,N92,N93)이 3개일 때는 수학식 3에서와 같이 3개의 엔모스 트랜지스터들(N91,N92,N93) 각각의 폭이 0.48um이고 각각의 길이가 0.13um가 되도록 하는 것이 가장 바람직하다.
도 12는 도 9에 도시된 지연 반전기로 구성되는 본 발명에 따른 감지증폭기 구동회로를 구비하는 SRAM에서 Td와 Tbit를 시뮬레이션 한 결과를 나타내는 그래프이다. 도 12의 시뮬레이션에서는 도 7에 도시된 조건들이 사용되었다.
도 12를 참조하면, 도 6에 도시된 종래기술에 대한 결과에 비하여 모든 조건들(1 내지 16)에서 Td가 Tbit보다 지나치게 커지지 않으며 Tbit의 변화를 Td가 잘 따라가고(Tracking) 있음을 볼 수 있다. 특히 최악의 조건(Worst condition)(조건16)에서도 Td가 Tbit보다 지나치게 커지지 않는 것을 볼 수 있다.
따라서 본 발명에 따른 감지증폭기 구동회로를 구비하는 SRAM에서는 종래의 감지증폭기 구동회로를 구비하는 SRAM에 비하여 센싱동작이 빨라지고 결국 SRAM의 성능이 향상된다.
도 10은 도 8에 도시된 지연 반전기들의 다른 일실시예를 나타낸다.
도 10을 참조하면, 다른 일실시예에 따른 지연 반전기는 엔모스 트랜지스터들(N101 내지 N104), 피모스 트랜지스터들(P101 내지 P103), 커패시턴스들(C101,C102), 및 퓨즈(F101)를 구비한다.
엔모스 트랜지스터들(N101 내지 N104), 커패시턴스들(C101,C102), 및 퓨즈(F101)는 각각 도 9의 일실시예에서의 엔모스 트랜지스터들(N91 내지 N94), 커패시턴스들(C91,C92), 및 퓨즈(F91)와 동일하다. 피모스 트랜지스터들(P101 내지 P103)은 출력단(OUT)과 전원전압(VCC) 사이에 병렬로 연결되고 게이트들이 입력단(IN)에 공통 연결된다.
도 11은 도 8에 도시된 지연 반전기들의 또 다른 일실시예를 나타낸다.
도 11을 참조하면, 또 다른 일실시예에 따른 지연 반전기는 엔모스 트랜지스터들(N111 내지 N114), 피모스 트랜지스터들(P111 내지 P113), 커패시턴스들(C111,C112), 및 퓨즈(F111)를 구비한다.
엔모스 트랜지스터들(N111 내지 N114), 커패시턴스들(C111,C112), 및 퓨즈(F111)는 각각 도 9의 일실시예에서의 엔모스 트랜지스터들(N91 내지 N94), 커패시턴스들(C91,C92), 및 퓨즈(F91)와 동일하다. 피모스 트랜지스터들(P111 내지P113)은 출력단(OUT)과 전원전압(VCC) 사이에 직렬로 연결되고 게이트들이 입력단(IN)에 공통 연결된다.
좀더 설명하면, 감지증폭기 구동회로는 다수개의 지연 반전기들이 직렬로 연결되어 구성되므로 앞단의 지연 반전기의 피모스 트랜지스터의 구동능력이 다음단의 지연 반전기의 엔모스 트랜지스터의 구동능력에 영향을 미치게 된다. 따라서 도 10에서와 같이 다수개의 피모스 트랜지스터들(P101 내지 P103)을 병렬로 연결하거나 도 11에서와 같이 다수개의 피모스 트랜지스터들(P111 내지 P113)을 직렬로 연결함으로써 Td가 Tbit에 더 근접해 질 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 감지증폭기 구동회로에서는 공정의 변화, 동작전압의 변화, 또는 온도의 변화 등의 모든 조건들에서 Td가 Tbit보다 지나치게 커지지 않으며 Tbit의 변화를 Td가 잘 따라가는 장점이 있다. 특히 최악의 조건(Worst condition)에서도 Td가 Tbit보다 지나치게 커지지 않는 장점이 있다.따라서 본 발명에 따른 감지증폭기 구동회로를 구비하는 SRAM에서는 센싱속도가 빨라지고 결국 SRAM의 성능이 향상된다.

Claims (21)

  1. 비트셀에 연결된 비트라인 쌍의 데이터를 감지증폭하는 감지증폭기를 구동하는 반도체 메모리장치의 감지증폭기 구동회로에 있어서,
    직렬연결되는 다수개의 지연 반전기들을 구비하고,
    상기 지연 반전기들중 적어도 하나는 출력단에 직렬로 연결되고 게이트들이 입력단에 공통 연결되는 다수개의 엔모스 트랜지스터들을 구비하며 상기 엔모스 트랜지스터들의 총 베타율(전체 길이에 대한 폭의 비율)은 상기 비트셀의 패쓰 트랜지스터의 베타율과 같은 것을 특징으로 하는 감지증폭기 구동회로.
  2. 제1항에 있어서, 상기 엔모스 트랜지스터들의 길이는 상기 비트셀의 패쓰 트랜지스터의 길이와 같은 것을 특징으로 하는 감지증폭기 구동회로.
  3. 제2항에 있어서, 상기 엔모스 트랜지스터들의 폭은 상기 비트셀의 패쓰 트랜지스터의 폭과 다른 것을 특징으로 하는 감지증폭기 구동회로.
  4. 제1항에 있어서, 상기 적어도 하나의 지연 반전기는,
    상기 엔모스 트랜지스터들의 하나와 접지전압 사이에 연결되고 게이트가 상기 입력단에 연결되는 다른 엔모스 트랜지스터; 및
    상기 다른 엔모스 트랜지스터와 병렬로 연결되는 퓨즈를 더 구비하는 것을 특징으로 하는 감지증폭기 구동회로.
  5. 제1항에 있어서, 상기 적어도 하나의 지연 반전기는,
    상기 출력단에 드레인이 연결되고 게이트가 상기 입력단에 연결되며 소오스가 전원전압에 연결되는 피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 감지증폭기 구동회로.
  6. 제1항에 있어서, 상기 지연 반전기들중 첫단의 지연 반전기의 입력단으로는 외부에서 인가되는 외부클럭에 의해 발생되고 소정의 펄스구간을 갖는 내부클럭이 입력되는 것을 특징으로 하는 감지증폭기 구동회로.
  7. 제1항에 있어서, 상기 지연 반전기들중 마지막 단의 지연 반전기의 출력단으로부터 상기 감지증폭기를 구동하는 감지증폭기 구동신호가 출력되는 것을 특징으로 하는 감지증폭기 구동회로.
  8. 비트셀에 연결된 비트라인 쌍의 데이터를 감지증폭하는 감지증폭기를 구동하는 반도체 메모리장치의 감지증폭기 구동회로에 있어서,
    직렬연결되는 다수개의 지연 반전기들을 구비하고,
    상기 지연 반전기들중 적어도 하나는,
    출력단에 직렬로 연결되고 게이트들이 입력단에 공통 연결되는 다수개의 엔모스 트랜지스터들; 및
    상기 출력단에 병렬로 연결되고 게이트가 상기 입력단에 공통 연결되는 다수개의 피모스 트랜지스터들을 구비하고,
    상기 엔모스 트랜지스터들의 총 베타율은 상기 비트셀의 패쓰 트랜지스터의 베타율과 같은 것을 특징으로 하는 감지증폭기 구동회로.
  9. 제8항에 있어서, 상기 엔모스 트랜지스터들의 길이는 상기 비트셀의 패쓰 트랜지스터의 길이와 같은 것을 특징으로 하는 감지증폭기 구동회로.
  10. 제9항에 있어서, 상기 엔모스 트랜지스터들의 폭은 상기 비트셀의 패쓰 트랜지스터의 폭과 다른 것을 특징으로 하는 감지증폭기 구동회로.
  11. 제8항에 있어서, 상기 적어도 하나의 지연 반전기는,
    상기 엔모스 트랜지스터들의 하나와 접지전압 사이에 연결되고 게이트가 상기 입력단에 연결되는 다른 엔모스 트랜지스터; 및
    상기 다른 엔모스 트랜지스터와 병렬로 연결되는 퓨즈를 더 구비하는 것을 특징으로 하는 감지증폭기 구동회로.
  12. 제8항에 있어서, 상기 피모스 트랜지스터들의 소오스들은 전원전압에 연결되는 것을 특징으로 하는 감지증폭기 구동회로.
  13. 제8항에 있어서, 상기 지연 반전기들중 첫단의 지연 반전기의 입력단으로는 외부에서 인가되는 외부클럭에 의해 발생되고 소정의 펄스구간을 갖는 내부클럭이 입력되는 것을 특징으로 하는 감지증폭기 구동회로.
  14. 제8항에 있어서, 상기 지연 반전기들중 마지막 단의 지연 반전기의 출력단으로부터 상기 감지증폭기를 구동하는 감지증폭기 구동신호가 출력되는 것을 특징으로 하는 감지증폭기 구동회로.
  15. 비트셀에 연결된 비트라인 쌍의 데이터를 감지증폭하는 감지증폭기를 구동하는 반도체 메모리장치의 감지증폭기 구동회로에 있어서,
    직렬연결되는 다수개의 지연 반전기들을 구비하고,
    상기 지연 반전기들중 적어도 하나는,
    출력단에 직렬로 연결되고 게이트들이 입력단에 공통 연결되는 다수개의 엔모스 트랜지스터들; 및
    상기 출력단에 직렬로 연결되고 게이트가 상기 입력단에 공통 연결되는 다수개의 피모스 트랜지스터들을 구비하고,
    상기 엔모스 트랜지스터들의 총 베타율은 상기 비트셀의 패쓰 트랜지스터의베타율과 같은 것을 특징으로 하는 감지증폭기 구동회로.
  16. 제15항에 있어서, 상기 엔모스 트랜지스터들의 길이는 상기 비트셀의 패쓰 트랜지스터의 길이와 같은 것을 특징으로 하는 감지증폭기 구동회로.
  17. 제16항에 있어서, 상기 엔모스 트랜지스터들의 폭은 상기 비트셀의 패쓰 트랜지스터의 폭과 다른 것을 특징으로 하는 감지증폭기 구동회로.
  18. 제15항에 있어서, 상기 적어도 하나의 지연 반전기는,
    상기 엔모스 트랜지스터들의 하나와 접지전압 사이에 연결되고 게이트가 상기 입력단에 연결되는 다른 엔모스 트랜지스터; 및
    상기 다른 엔모스 트랜지스터와 병렬로 연결되는 퓨즈를 더 구비하는 것을 특징으로 하는 감지증폭기 구동회로.
  19. 제15항에 있어서, 상기 피모스 트랜지스터들의 하나의 소오스는 전원전압에 연결되는 것을 특징으로 하는 감지증폭기 구동회로.
  20. 제15항에 있어서, 상기 지연 반전기들중 첫단의 지연 반전기의 입력단으로는 외부에서 인가되는 외부클럭에 의해 발생되고 소정의 펄스구간을 갖는 내부클럭이 입력되는 것을 특징으로 하는 감지증폭기 구동회로.
  21. 제15항에 있어서, 상기 지연 반전기들중 마지막 단의 지연 반전기의 출력단으로부터 상기 감지증폭기를 구동하는 감지증폭기 구동신호가 출력되는 것을 특징으로 하는 감지증폭기 구동회로.
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