KR100380908B1 - Ｓｒａｍ 회로 - Google Patents

Ｓｒａｍ 회로 Download PDF

Info

Publication number
KR100380908B1
KR100380908B1 KR10-2000-0033127A KR20000033127A KR100380908B1 KR 100380908 B1 KR100380908 B1 KR 100380908B1 KR 20000033127 A KR20000033127 A KR 20000033127A KR 100380908 B1 KR100380908 B1 KR 100380908B1
Authority
KR
South Korea
Prior art keywords
memory cell
digit line
memory cells
sram
current
Prior art date
Application number
KR10-2000-0033127A
Other languages
English (en)
Other versions
KR20010007403A (ko
Inventor
다까하시히로유끼
Original Assignee
엔이씨 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 코포레이션 filed Critical 엔이씨 일렉트로닉스 코포레이션
Publication of KR20010007403A publication Critical patent/KR20010007403A/ko
Application granted granted Critical
Publication of KR100380908B1 publication Critical patent/KR100380908B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Abstract

SRAM(static random access memory) 회로는 4-트랜지스터 메모리 셀들을 포함하고 고속의 안정된 판독 동작을 할 수 있다. 일 실시예에 따르면, SRAM 회로는 디지트 라인쌍(202-0과 202-1)에 접속된 "n"개의 메모리 셀들(200-1 내지 200-n)을 포함한다. 메모리 셀들이 선택될 때, 메모리 셀들(200-1 내지 200-n)에는 온 전류(Ion)가 흐를 수 있다. 비선택될 때에는, 메모리 셀들(200-1 내지 200-n)에는 메모리 셀에 저장된 데이타 값을 유지할 수 있는 누설 전류(Ioff)가 흐를 수 있다. 고속의 신뢰성 있는 판독 동작은 다음 관계식 Ion > K*(n-1)*Ioff을 만족시킴으로써 달성될 수 있고, 여기서 K는 1이상이다.

Description

ＳＲＡＭ 회로{STATIC RANDOM ACCESS MEMORY CIRCUIT}
본 발명은 일반적으로 SRAM(Static Random Access Memory) 회로에 관한 것으로, 특히 4개의 트랜지스터를 갖는 메모리 셀을 포함하는 SRAM 회로에 관한 것이다.
반도체 메모리 장치의 지속적인 목표는 전반적인 장치 크기의 증가없이 저장 용량을 증가시켜왔다. 장치 크기의 감소는 현존하는 설계의 세대적인 "축소"를 허용하는 공정 기술의 향상을 통해 달성될 수 있다. 그러나, 그러한 방법은 통상적으로 장치 크기의 점차적인 감소만을 제공한다.
장치 크기를 감소시키는 보다 바람직한 방법은 메모리 셀의 회로 디바이스(예를 들면, 트랜지스터, 저항, 캐패시터)의 갯수를 감소시키는 일부 방식에 도달된다. 회로 디바이스의 갯수를 감소시키는 것은 메모리 셀 집적도를 훨씬 더 높게 함으로써, 전반적인 디바이스 크기의 증가없이 저장 용량을 충분히 증가시킬 수 있게 한다.
셀 집적도를 증가시키는 것이 변동 목표가 되는 특정 타입의 메모리 장치는 SRAM이다. 종래의 SRAM 셀은 통상적으로 한쌍의 구동 트랜지스터, 한쌍의 액세스 트랜지스터 및 한쌍의 부하 디바이스를 포함할 수 있다.
종래의 SRAM 셀의 한가지 버젼은 6개의 트랜지스터(6-T) 셀이다. 6-T 셀에서 트랜지스터는 부하 디바이스로서 사용된다. 종래의 SRAM 셀의 다른 버젼은 저항을 부하 디바이스로서 포함한다. 저항을 부하 디바이스로서 포함하는 메모리 셀이 종종 "4-T"셀로서 참조되지만, 이하에서 보다 상세히 토론된 메모리 셀의 타입과의 혼돈을 피하기 위하여, 2 저항형 메모리 셀 또한 6-T 셀로서 참조될 것이다. 종래의 6-T 셀의 2가지 타입에서, 부하 트랜지스터/저항은 메모리 셀내의 노드를 상보 전위로 유지한다. 판독 동작시, 그러한 상보 전위는 디지트 라인 상에 배치되어 차동 전압을 발생시킬 수 있다. 그러한 차동 전압이 선정된 전위에 도달할 때, 차동 전압은 감지 증폭기에 의해 증폭될 수 있다.
종래의 6-T 타입 메모리 셀에서, 집적도 더 커질수록 디지트 라인에 접속되는 메모리 셀의 갯수가 증가하게 되어, 디지트 라인이 더 길어지게 된다. 그러나, 그러한 방법은 디지트 라인의 부하 캐패시턴스를 증가시킨다. 따라서, 센스 앰프가 충분한 차동 전압을 디벨롭시키기 위해 디지트 라인에 필요한 시간은 더 길어질 수 있다. 이는 반도체 메모리 장치에 대한 판독 동작 속도를 제한할 수 있다. 그러한 결점을 진술하는 한가지 방법은 일본 무심사 특허 출원 평8-287691호에 개시되어 있다. 일본 무심사 특허 출원 평8-287691호는 가로 방향으로 배치되지만, 수직 방향으로 분할되는 디지트 라인에 접속된 6-트랜지스터 메모리 셀을 갖는 SRAM 회로를 개시함으로써, 최종 디지트 라인 세그먼트의 부하 캐패시턴스를 감소시킨다.
더 큰 장치 집적도에 도달하기 위한 시도에 있어서, 진정한 4-트랜지스터 SRAM 메모리 셀이 제안되었다. 그러한 SRAM 메모리 셀은 부하 디바이스를 포함하지 않고 4-트랜지스터 메모리 셀로서 참조될 것이다. 4-트랜지스터 메모리 셀은 세번째 이상의 6-T 셀 방법에 단위 셀당 하나씩 회로 디바이스의 갯수를 감소시킴으로써 집적도를 증가시킨다. 4-트랜지스터형 메모리의 일례는 일본 무심사 특허 출원 평5-62474호에 나타나 있다.
이제 도 3을 참조하면, 4-트랜지스터 메모리 셀은 개략적인 도면에 나타나 있다. 4-트랜지스터 메모리 셀은 플립-플롭 구성으로 배열된 2개의 구동 트랜지스터 NMOS1과 NMOS2를 포함할 수 있다. 즉, 구동 트랜지스터 NMOS1의 드레인은 구동 트랜지스터 NMOS2의 게이트에 접속될 수 있고, 구동 트랜지스터 NMOS2의 드레인은 구동 트랜지스터 NMOS1의 게이트에 접속될 수 있다. 구동 트랜지스터 NMOS1과 NMOS2의 공통 전위, 예를 들면 접지(GND)에 접속될 수 있다. 4-트랜지스터 메모리 셀은 2개의 액세스 트랜지스터 PMOS1과 PMOS2를 더 포함할 수 있다. 액세스 트랜지스터 PMOS1은 디지트 라인 D에 접속된 소스와, 노드 N1에서 구동 트랜지스터 NMOS1의 드레인에 접속된 드레인을 가질 수 있다. 액세스 트랜지스터 PMOS2는 디지트 라인 /D에 접속된 소스와, 노드 N2에서 구동 트랜지스터 NMOS2의 드레인에 접속된 드레인을 가질 수 있다. 액세스 트랜지스터(PMOS1과 PMOS2)는 동일 워드 라인 WL에 공통 접속되는 게이트를 가질 수 있다.
전술된 4-트랜지스터 메모리 셀의 판독 동작에서, 워드 라인 WL은 메모리 셀을 선택하기 위해 저전위로 설정될 수 있다. 워드 라인 WL이 로우가 됨에 따라, 액세스 트랜지스터 PMOS1과 PMOS2는 각기 디지트 라인 D와 /D에 노드 N1과 N2를 접속시켜 턴온시킬 수 있다. 노드 N1과 N2에서 전위차는 디지트 라인 D와 /D상에 놓여지고 센스 앰프(도시되지 않음)에 의해 증폭될 수 있다. 이러한 방식으로, 데이타는 4-트랜지스터 메모리 셀로부터 판독될 수 있다.
도 3의 4-트랜지스터 메모리 셀의 기입 동작에서, 워드 라인 WL을 로우 전위로 설정하여 메모리 셀을 선택할 수 있다. 워드 라인 WL이 로우이면, 액세스 트랜지스터 PMOS1과 PMOS2는 각각 디지트 라인 D와 /D에 노드 N1과 N2를 접속시킬 수 있다. 이 상태에서, SRAM 셀의 노드(N1 또는 N2)는 디지트 라인 D 또는 /D에 의해 하이로 구동될 수 있다. 노드가 이미 로우 전위이었던 경우에, 노드가 대응하는 액세스 트랜지스터(PMOS1 또는 PMOS2)를 통하여 충전됨으로써, SRAM 메모리 셀이 "토글링(toggling)"되어 원하는 논리값이 저장된다.
도 3의 4-트랜지스터 메모리 셀에서, 디지트 라인(D 또는 /D)의 전원을 프리차지 트랜지스터(도시되지 않음)에 공급함으로써 데이타가 유지될 수 있다. 디지트 라인에 공급된 전원으로 인해, 서브임계 누설 전류는 액세스 트랜지스터(PMOS1 또는 PMOS2)의 소스-드레인 경로를 통과할 수 있고 대응하는 저장 노드(N1 또는 N2)를 하이 전위로 유지할 수 있게 된다. 일 특정예로서, 만일 기준이 도 3으로 다시 이루어진다면, 노드 N2에 대해 노드 N1이 하이 전위라고 가정된다면, 구동 트랜지스터 NMOS2는 접지 전위와 노드 N2 사이에서 상대적으로 낮은 저항 경로를 제공할 수 있다. 노드 N1은 액세스 트랜지스터 PMOS1을 관통하는 서브임계 누설 전류(Ioff)에 의해 하이 전위로 유지될 수 있다. 이는 각 메모리 셀 내에 부하 트랜지스터/저항에 의해 노드 전위가 유지되는 6-트랜지스터 메모리 셀 배열과 비교한것이다.
4-트랜지스터 메모리 셀들이 더 큰 집적도의 SRAM 디바이스의 가능성에 대해 제공되었지만, 그러한 디바이스에 대한 종래의 방법은 실제 결과를 생산할 수 있다고 믿어지지 않는다.
4-트랜지스터 메모리 셀 SRAM 디바이스에 대한 실험이 수행되었다. 특히, 그러한 디바이스에 대한 판독 및 기록 동작이 조사되었다. 4-트랜지스터 SRAM 디바이스에 대한 종래의 방법은 신뢰성 있고/또는 충분히 빠른 판독 동작을 구할 수 있는 디지트 라인들간의 충분한 전위차를 발생시키지 못한다는 것을 발견하였다.
또한, 전술된 일본 무심사 특허 출원 평8-287691호에 나타난 세그먼트된 디지트 라인들을 포함하는 4-트랜지스터 메모리 셀 SRAM 디바이스에 대한 실험을 수행하였다. 그러한 실험은 종래의 방법이 전술된 결함을 여전히 겪게 된다는 것이 밝혀졌다. 즉, 디지트 라인들간의 충분한 전위차는 발생되지 않아, 원하는 것보다 더 느린 신뢰성 있는 판독 및/또는 기록 동작을 방해한다.
종래의 방법보다 훨씬 신뢰성 있고 더 빠른 판독 동작을 제공할 수 있는 4-트랜지스터 SRAM 회로를 수행하는 일부 방법에 도달하는 것이 바람직하다.
본 발명의 실시예들은 다수의 메모리 셀들을 포함하는 SRAM 회로를 제공한다. 메모리 셀들은 한쌍의 구동 트랜지스터들과 한쌍의 액세스 트랜지스터를 포함할 수 있다. 수 "n"개의 메모리 셀들은 동일한 디지트 라인쌍에 접속될 수 있다. 메모리 셀들은 동일한 디지트 라인쌍에 접속되고 관계식 Ion > K*(n-1)*Ioff(수학식 1)을 만족하도록 설계되며, Ion은 선택된 메모리 셀에 흐르는 전류이고, K는 1 이상의 계수이고, n은 동일한 디지트 라인 쌍에 접속된 메모리 셀들의 갯수이며, Ioff는 비선택된 메모리 셀에 흐르는 누설 전류이다.
본 실시예의 일 특징에 따르면, SRAM 디바이스는 수직 방향으로 분할되어 수학식 1을 만족하는 디지트 라인 쌍을 포함할 수 있다.
본 실시예의 다른 특징에 따르면, 각 SRAM 셀은 교차 결합된 게이트와 드레인을 갖는 n채널 절연된 게이트 전계 효과(IGFET) 구동 트랜지스터를 포함할 수 있다.
본 실시예의 다른 특징에 따르면, 각 SRAM 셀은 상보 데이타 값을 저장할 수 있는 2개의 노드와 2개의 노드를 디지트 라인쌍에 접속하는 p채널 IGFET 액세스 트랜지스터를 포함할 수 있다.
본 실시예의 다른 특징에 따르면, 액세스 트랜지스터의 게이트는 워드 라인에 공통 접속될 수 있다.
본 실시예의 다른 특징에 따르면, 수학식 1의 계수 K는 1 내지 10의 일반적인 범위내에 있을 수 있다.
본 실시예의 다른 특징에 따르면, SRAM 회로 판독 동작시 선택된 메모리 셀은 디지트 라인상에 전류 Ion을 흐르게 할 수 있는 반면에 비선택된 메모리 셀에는 전류 Ioff가 흐르게 한다. 수학식 1의 관계식이 충족된다면, 충분한 차동 전압은 디지트 라인쌍에 발생되어 신뢰성 있는 고속 감지 가능한 데이타값을 인에이블할 수 있다. 이와는 대조적으로, 만일 수학식 1의 관계식이 만족되지 않는다면, 디지트 라인쌍에 발생된 전압차는 센싱하기에 충분치 않을 수 있으며 실제적으로 잘못된 차동 전압을 생성할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 SRAM 디바이스의 블럭도.
도 2는 본 발명의 일 실시예에 따른 관련 회로들과 디지트 라인쌍을 나타낸 회로도.
도 3은 4-트랜지스터 메모리 셀의 개략도.
도 4는 일 실시예에 따른 SRAM 디바이스와 종래의 4-트랜지스터 SRAM 디바이스의 판독 동작을 도시한 타이밍도.
도 5는 선택된 메모리 셀 "온(on)" 전류와 비선택된 메모리 셀 "오프(off)" 누설 전류의 특성을 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100 : SRAM 회로
102 : 메모리 셀 어레이
104-1 내지 104-n : 셀 블럭
110 : X 디코더
111 : Y 디코더
112 : 프리차지 회로
116 : 센스 앰프 회로
120 ; SA 기입 버퍼
122 : I/O 버퍼
본 발명은 다수의 도면을 참조하여 상세히 기술될 것이다.
도 1을 참조하면, 본 발명에 따른 SRAM 회로를 도시한 블럭도이다. 이 SRAM 회로는 일반적인 참조 문자(100)으로 표시되며 X 및 Y 방향으로 배열된 다수의 4-트랜지스터 메모리 셀들을 갖는 메모리 셀 어레이 MCA(102)를 포함하도록 나타나 있다. 메모리 셀 어레이(102)는 (104-1) 내지 (104-n)에 나타난, "n"개의 셀 블럭들(CB1 내지 CBn)로 더 배열될 수 있다. 각각의 셀 블럭(104-1 내지 104-n)은 다수의 워드 라인 WL에 접속되고, 이들 중 하나가 아이템(106)으로 나타나 있다. 셀 블럭들(104-1 내지 104-n)은 다수의 디지트 라인쌍(D와 /D)에 접속될 수 있으며, 이들 중 하나가 아이템(108)로서 나타나 있다.
SRAM 회로(100)는 X 디코더(XDEC)를 더 포함할 수 있다. X 디코더(110)는 X 어드레스(A0X 내지 AnX)를 수신할 수 있고 선택된 워드라인(예를 들면 106)상에 X 선택 신호를 생성한다. 일 특정 배치(예를 들면, p채널 액세스 트랜지스터를 갖는 4-트랜지스터 메모리 셀)에서, X-선택 신호는 선택된 워드 라인을 로우 전위로 구동할 수 있다.
디지트 라인 쌍(예를 들면 108)은 프리차지 회로(112), 컬럼 스위치 회로(114) 및 센스 앰프 회로(116)에 접속될 수 있다. 한 셀 블럭(104-0 내지 104-n)내의 디지트 라인들의 갯수는 컬럼 스위치 회로(114)와 대응하는 센스 앰프 회로(116)간의 디지트 라인의 갯수와는 상이할 수 있다는 것을 알 수 있다. 즉, 한가지 배열에 있어서, 컬럼 스위치 회로(114)는 센스 앰프 회로(116)로부터의 각 디지트 라인쌍을 셀 블럭(104-0 내지 104-n)내의 대응하는 디지트 라인쌍에 접속시킬 수 있다. 그러나, 다른 배열에 있어서, 컬럼 스위치 회로(114)는 센스 앰프 회로(116)로부터의 하나의 디지트 라인쌍을 셀 블럭(104-0 내지 104-n)내의 한 그룹의 디지트 라인쌍으로부터 선택된 디지트 라인쌍에 접속시킬 수 있다.
Y 디코더(111)는 Y 어드레스(A0Y 내지 AmY)를 수신하고 컬럼 스위치 회로(114)용 Y 선택 신호를 생성할 수 있다. Y 선택 신호는 컬럼 스위치 회로(114)가 셀 블럭(104-0 내지 104-n)으로부터의 디지트 라인쌍을 센스 앰프 회로(116)에 접속될 수 있게 한다. 센스 앰프 회로(116)는 디지트 라인쌍상의 전위차를 증폭할 수 있다.
센스 앰프 회로(116)는 데이타 버스(118)에 접속될 수 있다. 데이타 버스(118)는 센스 앰프(SA) 기입 버퍼(120)와 입출력(I/O) 버퍼(122)에 접속될 수 있다. SA 기입 버퍼(120)는 판독/기입 신호(R/W)를 수신할 수 있다. 일 특정 배열에 있어서, 판독 모드시 I/O 버퍼(122)에 의해 데이타가 출력될 수 있다. 기입 모드시 I/O 버퍼(122)에 의해 데이타가 입력되고 SA 기입 버퍼(120)에 의해 증폭될 수 있다.
도 1은 클럭 신호 CLK를 수신하고 SRAM 회로(100)내의 다양한 다른 회로의 타이밍을 제어할 수 있는 내부 클럭 신호를 생성할 수 있는 펄스 발생 회로(124)를 더 포함한다.
컬럼 스위치 회로(114)가 별도 및/또는 고유의 프리차지 회로를 포함할 수 있다는 것에 유의하여야 한다. 따라서, 컬럼 스위치 회로(114)는 디지트 라인쌍(예를 들면 108)을 선정된 전위로 유지할 수 있다. 더욱이, 프리차지 기능을 갖는 컬럼 스위치 회로(114)를 포함하는 실시예는 프리차지 회로, 예를 들면(112)를 포함할 수도 있고 포함하지 않을 수도 있다.
도 2를 참조하면, 일 실시예에 따른 디지트 라인쌍과 대응 회로를 도시한 회로도가 나타나 있다. 도 2는 디지트 라인쌍(D와 /D)(202-0)과 (202-1)에 접속된 다수의 메모리 셀(MC1 내지 MCn)(200-1) 내지 (200-n)을 나타낸다. 도 2는 또한 디지트 라인쌍(202-0)과 (202-1)에 접속된 프리차지 회로(204)와 컬럼 스위치 회로(206)를 나타낸다. 센스 앰프 회로(208)는 컬럼 스위치 회로(206)에 접속될 수 있다. 일 특정 배열에서, 도 2의 구조는 도 1의 (104-1) 내지 (104-n)으로서 나타난 바와 같이, 메모리 셀 블럭을 형성하도록 반복될 수 있다.
도 2의 메모리 셀들(200-1 내지 200-n)은 각기 한쌍의 구동 트랜지스터(NMOS1과 NMOS2)(210-0) 내지 (210-1)와 한쌍의 액세스 트랜지스터(PMOS1과 PMOS2)(212-0)과 (212-1)를 포함할 수 있다. 도 2의 특정 배열에서, 구동 트랜지스터(210-0 내지 210-1)는 n채널 트랜지스터일 수 있고 액세스 트랜지스터(212-0)과 (212-1)는 p채널 트랜지스터일 수 있다. 구동 트랜지스터(210-0)과 (210-1)는 교차 결합된 게이트 및 드레인을 갖는 래치형 배열로 접속될 수 있다. 구동 트랜지스터(210-0)과 (210-1)의 소스는 선정된 전위, 예를 들면 접지에 접속될 수 있다. 액세스 트랜지스터(212-0)는 구동트랜지스터(212-0)의 교차 결합된 드레인 접속에 형성된 노드 N1과 디지트 라인(202-0) 사이에 접속될 수 있다. 액세스 트랜지스터(212-1)는 구동 트랜지스터(212-1)의 교차 결합된 드레인 접속에 형성된 노드 N2와 디지트 라인(202-1) 사이에 접속될 수 있다. 액세스 트랜지스터(212-0과 212-1)의 게이트는 동일한 워드 라인 WL(214-1 내지 214-n)에 접속될 수 있다.
도 2의 배열에 있어서, 프리차지 회로(204)는 2개의 프리차지 트랜지스터(PMOS11과 PMOS12)(216-0)과 (216-1)를 포함할 수 있다. 일 배열에 있어서, 프리차지 트랜지스터(216-0과 216-1)는 p채널 트랜지스터일 수 있다. 프리차지 트랜지스터(216-0과 216-1)는 대응하는 디지트 라인(202-0과 202-1)과 고전위, 예컨대 전원 전위간에 직렬로 배열된 소스-드레인 경로를 가질 수 있다. 프리차지 트랜지스터(216-0과 216-1)의 게이트는 프리차지 신호 P에 공통 접속될 수 있다. 도 2에서, 프리차지 신호 P가 로우로 천이할 때, 프리차지 트랜지스터(216-0과 216-1)는 턴온될 수 있다.
도 2의 컬럼 스위치 회로(206)는 2개의 스위치 트랜지스터(PMOS21과 PMOS22)(218-0)과 (218-1)를 포함하도록 나타나 있다. 일 특정 배열에서, 스위치 트랜지스터들(218-0과 218-1)은 p채널 트랜지스터일 수 있다. 스위치 트랜지스터(218-0과 218-1)의 게이트는 Y 선택 신호 /Y에 공통으로 접속될 수 있다. 도 2의 배열에 있어서, /Y 신호가 로우인 경우, 디지트 라인쌍(202-0과 202-1)은 센스 앰프 회로(208)에 접속될 수 있다.
센스 앰프 회로(208)는 센스 앰프 인에이블 신호 SE에 따라 디지트라인쌍(202-0과 202-1)상의 전압차를 증폭할 수 있다. 이러한 방식으로, 선택된 메모리 셀(200-1 내지 200-n)에 의해 디지트 라인쌍(202-0과 202-1)상에 발생된 전위차는 SRAM 디바이스로부터 판독될 수 있다.
도 1의 SRAM 회로(100)와 도 2의 그 부분을 기술하였지만, 일 실시예에 따른 SRAM 회로의 동작이 기술될 것이다. 도 1을 참조하면, 메모리 셀(예를 들면, 판독 또는 기록 동작 동안)을 선택하기 위하여, X 어드레스(A0X 내지 AnX)가 X 디코더(110)에 인가되어 선택된 워드 라인(106)이 활성화되게 된다(예를 들면, 로우로 구동된다). 또한, Y 어드레스(A0Y 내지 AmY)는 Y 디코더(111)에 인가될 수 있고 Y 선택 신호 /Y는 활성화될 수 있다(예를 들면, 로우로 구동된다). 활성화된 Y 선택 신호 /Y는 컬럼 스위치 회로(114)가 선택된 디지트 라인쌍(예를 들면 108)을 센스 앰프 회로(116)에 접속시킬 수 있게 한다.
메모리 셀이 비선택될 때, 프리차지 신호 P는 활성화될 수 있다(예를 들면, 로우). 활성화 프리차지 신호 P는 프리차지 회로(112)를 인에이블하여 프리차지 전압이 디지트 라인쌍에 인가되게 한다. 이와 동시에, 컬럼 스위치 회로(114)가 비활성화되어 센스 앰프 회로(116)로부터 디지트 라인쌍을 절연시킨다. 그러한 상태에서, 메모리 셀들내에 저장된 데이타는 프리차지 회로(112)에 의해 디지트 라인에 제공된 누설 전류에 의해 유지될 수 있다.
도 2와 도 1을 참조하면, 기입 동작시, 선택된 메모리 셀(200-1 내지 200-n)의 워드 라인(214-1 내지 214-n)이 로우로 구동되어 선택된 메모리 셀(200-1 내지 200-n)의 액세스 트랜지스터(212-0)과 (212-1)가 턴온될 수 있다. 선택된 메모리셀(200-1 내지 200-n)의 노드 N1과 N2는 각기 디지트 라인(202-0)과 (202-1)에 접속될 수 있다.
더욱이, 기입 동작동안, 프리차지 회로(204)가 턴오프되고 컬럼 스위치 회로(206)는 디지트 라인쌍(202-0)과 (202-1)을 센스 앰프 회로(208)에 접속시킬 수 있다. 또한, R/W 신호에 따르면, I/O 버퍼(122)에 입력된 데이타는 SA 버퍼(120)에 의해 데이타 버스(118) 상에서 구동될 수 있다. 데이타 버스(118)상의 값에 따르면, 센스 앰프 회로(208)는 디지트 라인(202-0)과 (202-1)을 구동하여 선택된 메모리 셀(200-1 내지 200-n)에 데이타값을 저장할 수 있다. 예를 들면, 선택된 메모리 셀(200-1 내지 200-n)이 기입될 때와는 다른 값을 저장한다면, 충전되는 노드(N1 또는 N2)는 센스 앰프 회로(208)에 의해 로우로 구동되는 디지트 라인(202-0 또는 202-1)에 의해 방전되고, 방전되는 다른 노드(N2 또는 N1)은 디지트 라인(202-1 또는 202-0)에 의해 충전될 수 있다. 이러한 방식으로, 4-트랜지스터 메모리 셀에 데이타가 기입될 수 있다. 물론, 센스 앰프는 하나의 디지트 라인(202-0 또는 202-1)을 하이로 구동할 수 있고, 선택된 메모리 셀 내의 구동 트랜지스터에 따라 선택된 메모리 셀내의 노드(N2 또는 N1)를 방전시킨다.
판독 동작시, 선택된 메모리 셀(200-1 내지 200-n)의 워드 라인(214-1 내지 214-n)을 로우로 구동하여 선택된 메모리 셀(200-1 내지 200-n)의 액세스 트랜지스터(212-0)과 (212-1)를 턴온시킬 수 있다. 선택된 메모리 셀(200-1 내지 200-n)의 노드 N1과 N2는 각기 디지트 라인(202-0)과 (202-1)에 접속될 수 있다. 노드 N1과 N2간의 전위차는 디지트 라인(202-0)과 (202-1)간의 전압차를 발생시킬 수 있다.전압차는 센스 앰프 회로(208)에 의해 증폭될 수 있다.
전술된 배열에 있어서, "n"개의 메모리 셀들(200-1 내지 200-n)은 디지트 라인쌍(202-0)과 (202-1)에 접속된다. 본 발명은 이하의 수학식 1에 기술된 관계식을 참조하면 더욱 이해하기 쉬울 것이다.
전술된 실시예에서, "Ion"은 선택된 메모리 셀에 의해 디지트 라인상에 유입된 전류이다. Ioff는 비선택된 메모리 셀에 의해 디지트 라인상에 유입된 누설 전류이다. 값 "n"은 디지트 라인쌍에 접속된 메모리 셀들의 갯수이다. 값 "K"은 메모리 셀의 구동 트랜지스터와 액세스 트랜지스터의 특징에 의해 결정된다. 일 실시예에서, K는 이들 장치의 "온" 전류에 따라 좌우될 수 있고, 1보다 더 큰 값일 수 있다.
전술된 수학식 1은 일례로서 도 2를 참조하여 기술될 것이다. 우선, 메모리 셀(200-1)은 논리 1(즉, 노드 N1은 하이인 반면에 노드 N2는 로우임)을 저장하고 메모리 셀(200-2)는 논리 0(즉, 노드 N1은 로우인 반면에 노드 N2는 하이임)를 저장한다고 가정될 것이다. 메모리 셀(200-1)이 선택되고 나머지 메모리 셀들(200-2 내지 200-n)은 비선택된다고 가정된다. 이 상태에서, 선택된 메모리 셀(200-1)에는 액세스 트랜지스터(212-1)와 구동 트랜지스터(210-1)에 의해 전류(Ion)가 흐르게 될 것이다. 이는 디지트 라인(202-1)의 전위가 하강되게 할 수 있다.
이와 동시에, 비선택된 메모리 셀(200-2)내에서, 노드 N2에서의 고전위는 구동 트랜지스터(210-0)를 턴온시킬 수 있다. 결과적으로, 누설 전류(Ioff)는 비선택된 메모리 셀(200-2)내의 액세스 트랜지스터(212-0)와 구동 트랜지스터(210-0)에 의해 유입될 수 있다. 특히, 그러한 누설 전류(Ioff)는, 다른 비선택된 메모리 셀로부터의 유사한 누설 전류에 의해 합성되었을 때, 디지트 라인(202-0)의 전위를 하강시킬 수 있다.
결과적으로, 판독 동작시, 하나의 논리값을 저장하는 선택된 메모리 셀은 제1 디지트 라인상의 전류 Ion를 유입할 수 있지만 대향하는 논리값을 저장하는 비선택된 메모리 셀들은 나머지 디지트 라인상의 전류 Ioff를 유입할 수 있다. 더욱이, "최악의 경우" 상황(즉, 선택된 메모리 셀이 하나의 논리값을 저장하는 반면에 동일 디지트 라인상의 나머지 비선택된 메모리 셀들은 대향하는 논리값을 저장한다)에서 하나의 디지트 라인은 전류 Ion를 유입할 수 있지만 나머지 디지트 라인은 전류 Ioff*(n-1)를 유입한다.
이러한 방식으로, 선택된 메모리 셀로부터의 전류 Ion와 비선택된 메모리 셀들로부터의 전류 Ioff는 센스 앰프 회로에 의해 순차적으로 증폭되는 디지트 라인쌍상의 차동 전압을 결정할 수 있다.
더욱이, 어떠한 메모리 셀들(200-1 내지 200-n)도 액세스되지 않을 때, 디지트 라인(202-1 내지 202-n)은 다양한 메모리 셀에 저장된 논리값을 유지할 수 있는 고전위로 프리차지될 수 있다는 것에 유의하여야 한다. 예를 들면, 메모리 셀(200-1)은 논리 1을 저장하고 메모리 셀(200-2)은 논리 0을 저장한다고 재차 가정된다. 모든 메모리 셀(200-1 내지 200-n)이 비선택되고 프리차지 회로(204)가활성화될 때, 디지트 라인(202-0)과 (202-1)은 고전위로 프리차지될 수 있다. 메모리 셀(200-1)의 액세스 트랜지스터(212-0)를 통한 누설 전류는 노드 N1을 하이로 유지할 수 있다. 이와는 반대로, 메모리 셀(200-2)의 액세스 트랜지스터(212-1)를 통한 누설 전류는 노드 N2를 하이로 유지할 수 있다, 이러한 방식으로, 메모리 셀들(200-1 내지 200-n)내에 저장된 데이타값은 프리차지 회로(204)에 의해 유지될 수 있다.
도 4는 워드 라인 전위 WL, 프리차지 신호 P 및 센스 앰프 인에이블 신호 SE를 포함하는 판독 동작시 포함된 다양한 전위 및 신호를 포함한다. 또한, 하나는 (a)로 나타나 있고 다른 하나는 (b)로 나타나 있는 2개의 디지트 라인 응답을 포함한다. 응답 (a)는 수학식 1의 관계가 성립하는 본 발명에 따른 방법을 나타낸다. 응답 (b)는 관계가 성립하지 않는 방법을 나타내고, 다음 수학식 2가 성립하는 경우를 나타낸다.
도 2와 결부시켜 도 4를 참조하면, 응답 (a)는 모든 메모리 셀들(200-1 내지 200-n)이 동일값을 저장할 때 데이타값이 판독되는 경우를 도시한다. 예를 들면, 메모리 셀(200-1)의 노드 N1이 논리 하이(즉, 메모리 셀(200-1)이 "1"을 저장함)이고 데이타가 메모리 셀(200-1)로부터 판독된다고 가정한다. 또한, 나머지 비선택된 메모리 셀들(200-2 내지 200-n)은 논리 로우(즉, 메모리 셀들(200-2 내지 200-n)이 "1"을 저장함)라고 가정한다. 디지트 라인들(202-0)과 (202-1)간의 전위차ΔV1는 응답 (a)의 점선으로 나타난 바와 같이 디벨롭될 수 있다.
또한, 응답 (a)는 모든 비선택된 메모리 셀들(200-2 내지 200-n)이 선택된 메모리 셀과는 다른값을 저장할 때 데이타값이 판독되는 경우를 나타낸다. 예를 들면, 메모리 셀(200-1)로부터 데이타가 판독되고 메모리 셀(200-1)의 노드 N1가 논리 하이(즉, 메모리 셀(200-1)이 "1"을 저장함)라고 가정한다. 또한, 나머지 비선택된 메모리 셀들(200-2 내지 200-n)은 논리 하이(즉, 메모리 셀들(200-2 내지 200-n)이 "0"을 저장함)라고 가정한다. 디지트 라인들(202-0)과 (202-1)간의 전위차 ΔV0는 응답 (a)의 점선으로 나타난 바와 같이 디벨롭될 수 있다.
전위차 ΔV0가 ΔV1보다 작다는 사실에도 불구하고, 충분한 전위차가 디벨롭되어 신뢰성 있는 충분한 고속 판독 동작을 행할 수 있다는 것에 유의하여야 한다. 따라서. 수학식 1의 관계가 성립할 때, 이전 방법의 결점없이 센스 앰프 회로(208)에 의해 데이타가 판독될 수 있다.
더욱이, 디지트 라인에 접속된 메모리 셀들의 갯수는 수직한 방향으로 디지트 라인쌍(예를 들면 202-0과 202-1)을 분할함으로써 감소될 수 있다는 것에 유의하여야 한다. 그러한 방법은 디지트 라인에 의해 제공된 부하를 감소시킬 수 있고 응답 (a)으로 표시된 전위차의 기울기를 증가시킬 수 있다. 이러한 방식으로, 센싱 시간이 짧아져서 응답 속도를 더 빠르게 할 수 있다.
전술된 바와 같이, 도 4의 응답 (b)은 수학식 1의 관계가 부합되지 않는 경우를 나타낸다.
도 2와 결부시켜 도 4를 참조하면, 응답 (b)는 모든 메모리 셀들(200-1 내지200-n)이 동일한 값을 저장할 때 데이타값이 판독되는 경우를 도시한다. 예를 들면, 메모리 셀(200-1)로부터 데이타가 판독되고 메모리 셀(200-1)의 노드 N1가 논리 하이(즉, 메모리 셀(200-1)이 "1"을 저장함)라고 가정한다. 또한, 나머지 비선택된 메모리 셀들(200-2 내지 200-n)은 논리 로우(즉, 메모리 셀들(200-2 내지 200-n)이 "1"을 저장함)인 노드 N2를 갖는다고 가정한다. 디지트 라인들(202-0)과 (202-1)간의 전위차 ΔV1'는 응답 (a)의 실선으로 나타난 바와 같이 디벨롭될 수 있다. 그러한 배열은 빠르면서도 신뢰성 있는 판독 동작에 충분하다. 그러나, 이는 모든 가능한 저장된 논리값에 대한 경우가 아닐 수도 있다.
또한, 응답 (b)는 모든 비선택된 메모리 셀들(200-1 내지 200-n)은 선택된 메모리 셀과는 다른 값을 저장할 때 데이타값이 판독되는 경우를 나타낸다. 예를 들면, 메모리 셀(200-1)로부터 데이타가 판독되고 메모리 셀(200-1)의 노드 N1가 논리 하이(즉, 메모리 셀(200-1)이 "1"을 저장함)라고 가정한다. 또한, 나머지 비선택된 메모리 셀들(200-2 내지 200-n)은 논리 하이(즉, 메모리 셀들(200-2 내지 200-n)이 "0"을 저장함)인 노드 N2를 가진다고 가정한다. 디지트 라인(202-0)과 (202-1)간의 전위차 ΔV0'는 응답 (b)의 점선으로 나타난 바와 같이 디벨롭된다.
응답 (b)의 ΔV0' 측정에 의해 나타난 바와 같이, 전위차는 거의 제로이다. 이는 판독 동작의 에러를 일으킨다. 더욱이, 전위차는 시간을 초과하여 증가되지 않는다.
또한, 디지트 라인에 접속된 메모리 셀들의 갯수를 감소시키는 것은 기울기만이 증가하는 것과 같이, 응답을 향상시키지 않는다는 것에 유의하여야 한다. 따라서, 4-트랜지스터 메모리 셀들로부터의 판독 동작은 본 발명의 관계식(Ion>K*(n-1)*Ioff)이 성립하지 않는한 적절한 결과를 얻어낼 수 없다는 것이 나타난다. 더욱이, 선택된 메모리 셀(Ion)의 "온(on)" 전류가 값 K가 곱해진 모든 나머지 비선택된 (n-1) 메모리 셀의 "오프(off)" 전류(Ioff)보다 작다면, 판독 동작은 더욱 악화되어 전위차가 논리값 에러를 발생시킨다는 것이 나타난다.
따라서, 4-트랜지스터 메모리 셀들을 갖는 종래의 SRAM 회로에 대하여, 수학식 1의 관계식을 만족시키지 못하는 한 수직 방향으로 디지트 라인들을 분할하는 것은 SRAM 회로의 속도 및/또는 신뢰도를 향상시키지 못했다는 실험이 나타나 있다. 그러한 결과에 대한 이유는 전술된 토론에 의해 설명되고, 특히 도 4에 의해 설명된다.
도 5를 참조하면, 선택된 메모리 셀 "온(on)" 전류 Ion과 선택된 메모리 셀 "오프(off)" 전류 Ioff를 도시한 그래프가 나타나 있다. 도 2에 나타난 특정예에서, Ioff는 실질적으로 PMOS 액세스 트랜지스터의 오프 전류일 수 있다는 것을 알 수 있다.
도 5의 특정 그래프는 0.18 ㎛의 게이트 길이를 갖는 트랜지스터들에 대한 LSI 설계 루울로 형성된 4-트랜지스터 메모리 셀에 대한 온도 변화에 대한 전류 크기를 나타낸다. 나타난 특정 전류값은 Ion, Ioff 및 In이다. In은 n채널 디바이스용 누설 전류일 수 있다.
도 5에서, 전류 Ioff는 n채널 누설 전류 In보다 약 2배 정도 더 큰 크기이다. 게다가, 전류 Ion은 전류 Ioff보다 약 3배 정도 더 큰 크기이다. 따라서, 계수 K가 1인 경우에도, 동일 디지트 라인쌍에 접속된 메모리 셀(n)의 갯수는 동일 실시예에서, 1000 이하이어야 한다. 더욱이, 4-트랜지스터 메모리 셀 내의 트랜지스터의 제조 변화로 인해, 특히 p채널 액세스 트랜지스터의 제조 변화로 인해, 계수 K는 약 1 내지 약 10의 범위에 있을 수 있다. 따라서, 동일 디지트 라인에 접속된 트랜지스터의 갯수가 약 100일 수 있다.
소정 갯수의 메모리 셀들을 확실하게 동일 디지트 라인에 접속시키는 한가지 방법은 수직 방향으로 디지트 라인들을 분할하여 수학식 1의 관계를 만족시킬 수 있다.
본 발명의 실시예에는 4-트랜지스터 메모리 셀들을 포함하는 SRAM 회로가 개시되어 있다. 디지트 라인쌍에 접속된 메모리 셀들의 갯수를 제한하여 선택된 메모리 셀에 의해 유입되는 전류가 동일 디지트 라인쌍상의 비선택된 메모리 셀들에 의해 유입되는 전류의 합보다 더 크게 되도록 한다. 일 배열에서, 디지트 라인들이 수직한 방향으로 분할됨으로써 동일 디지트 라인쌍에 접속된 메모리 셀들의 갯수를 감소시킬 수 있다. 그러한 배열에서, 충분한 전위차는 신로성 있는 판독 동작에 대한 디지트 라인쌍 양단에 발생될 수 있다. 이러한 방식으로, 본 발명은 고속으로 판독 동작을 수행할 수 있는 4-트랜지스터 메모리 셀들을 갖는 SRAM 회로를 제공한다.
본 발명은 고집적된 SRAM 디바이스에도 적용될 수 있음에 유의하여야 한다. 보다 구체적으로, 전계 효과 트랜지스터를 포함하는 SRAM 회로에서, 0.5㎛ 이하의트랜지스터 채널 길이, 특히 0.25㎛ 이하, 심지어 0.2㎛이하의 트랜지스터 채널 길이에서도 구현될 수 있는 이점을 가진다.
따라서, 본 명세서에서 다양한 특정 실시예가 상세히 기술되었지만, 본 발명은 발명의 기술적 사상 및 그 범위로부터 동떨어짐없이 다양한 변화, 대체 및 변경할 수 있다. 따라서, 본 발명은 첨부된 청구항들에 의해 정의된 것에 의해서만 제한되는 것을 의미한다.

Claims (20)

  1. 한 쌍의 구동 트랜지스터와, 한 쌍의 액세스 트랜지스터로 메모리 셀이 구성되고, 복수개의 메모리 셀을 포함하는 SRAM 회로로서, 상기 메모리 셀은 n개(n은 2 이상의 정수)의 메모리 셀 단위로 1개의 디지트 라인쌍에 종속 접속되도록 상기 디지트 라인쌍은 그 길이 방향으로 분할되어 있고, 상기 메모리 셀이 선택되었을 때에 메모리 셀로 흐르는 전류 Ion과, 상기 메모리 셀이 비선택일 때 메모리 셀로 흐르는 전류 Ioff와, 상기 메모리 셀의 갯수 n 사이에 다음 (1)식
    Ion > K*(n-1)*Ioff …(1)
    (여기서, K는 1 이상의 자연수)
    을 만족하는 관계가 존재하는 것을 특징으로 하는 SRAM 회로.
  2. 제1항에 있어서, 상기 SRAM 회로는 제1 방향으로 배치되고 제2 방향으로 서로 분리되는 복수개의 디지트 라인쌍을 포함하는 컬럼을 갖는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 SRAM 회로.
  3. 제1항에 있어서, 상기 각 메모리 셀 내의 상기 구동 트랜지스터들은 교차 결합된 게이트-드레인 접속을 갖는 n채널 트랜지스터들을 포함하는 것을 특징으로 하는 SRAM 회로.
  4. 제1항에 있어서, 상기 각 메모리 셀 내의 상기 액세스 트랜지스터들은 워드 라인에 접속된 게이트들을 갖는 p채널 트랜지스터들을 포함하는 것을 특징으로 하는 SRAM 회로.
  5. 제1항에 있어서, 상기 K값은 1 내지 10의 일반적인 범위 이내에 있는 것을 특징으로 하는 SRAM 회로.
  6. 제1항에 있어서, 상기 디지트 라인쌍에 결합된 상기 메모리 셀들이 비선택될 때 상기 디지트 라인쌍에 소정 전위를 인가하는 프리차지 회로를 더 포함하는 것을 특징으로 하는 SRAM 회로.
  7. SRAM 디바이스에 있어서,
    대응하는 액세스 트랜지스터 쌍에 의해 디지트 라인쌍에 각각 결합된 복수개의 메모리 셀들을 포함하며, 상기 각 메모리 셀들은 상기 액세스 트랜지스터들 중 하나를 통하여 흐르는 누설 전류에 의해 저장된 데이타값을 유지하는 비선택된 상태와, 상기 액세스 트랜지스터들 중 하나를 통하여 온(on) 전류가 흐르는 선택된 상태를 가지며, 상기 디지트 라인쌍에 결합된 상기 선택된 메모리 셀의 상기 온 전류는 상기 디지트 라인쌍에 결합된 나머지 비선택된 메모리 셀들의 상기 누설 전류보다 큰 것을 특징으로 하는 SRAM 디바이스.
  8. 제7항에 있어서, 상기 온 전류와 누설 전류는 다음 관계식
    Ion > K *(n-1)*Ioff
    을 가지며, 여기서 Ion은 상기 온 전류이고, K는 1 이상의 값이고, n은 상기 디지트 라인쌍에 결합된 메모리 셀들의 갯수이며, Ioff는 상기 누설 전류인 것을 특징으로 하는 SRAM 디바이스.
  9. 제8항에 있어서, 상기 K 값은 약 1 내지 10의 범위 이내에 있는 것을 특징으로 하는 SRAM 디바이스.
  10. 제7항에 있어서, 상기 각 메모리 셀은 단지 4개의 회로 소자만을 포함하는 것을 특징으로 하는 SRAM 디바이스.
  11. 제7항에 있어서, 상기 각 메모리 셀은 2개의 데이타 노드에서 2개의 구동 트랜지스터들에 결합된 2개의 액세스 트랜지스터를 포함하고, 하나의 구동 트랜지스터는 하나의 데이타 노드를 한 전위로 구동하여 논리값을 저장하는 것을 특징으로 하는 SRAM 디바이스.
  12. 제7항에 있어서, 상기 액세스 트랜지스터들은 0.5㎛보다 작은 채널 길이를 갖는 것을 특징으로 하는 SRAM 디바이스.
  13. 제7항에 있어서, 상기 디지트 라인쌍에 결합된 모든 메모리 셀들이 비선택될 때, 상기 디지트 라인쌍을 소정 전위로 유지하는 상기 디지트 라인쌍에 결합된 프리차지 회로를 더 포함하는 것을 특징으로 하는 SRAM 디바이스.
  14. SRAM 회로에 있어서,
    디지트 라인쌍; 및
    상기 디지트 라인쌍에 결합된 n개의 메모리 셀들
    을 포함하며,
    상기 각 메모리 셀은 2개의 액세스 트랜지스터들과 2개의 구동 트랜지스터들을 포함하고, 상기 각 메모리 셀은 상기 액세스 트랜지스터들이 턴온되고 상기 액세스 트랜지스터들 중 하나를 통하여 온 전류가 흐르는 선택된 상태와, 상기 액세스 트랜지스터들이 턴오프되고 상기 액세스 트랜지스터들 중 하나를 통하여 누설 전류가 흐르는 비선택된 상태를 가지며, 하나의 메모리 셀을 제외한 모든 메모리 셀 누설 전류의 합은 하나의 메모리 셀의 온 전류보다 작은 것을 특징으로 하는 SRAM 회로.
  15. 제14항에 있어서, 상기 온 전류와 누설 전류는 다음 관계식
    Ion > K *(n-1)*Ioff
    을 가지며, 여기서 Ion은 상기 온 전류이고, K는 1 이상의 수이며, Ioff는 상기 누설 전류인 것을 특징으로 하는 SRAM 회로.
  16. 제15항에 있어서, 상기 K는 상기 액세스 트랜지스터들의 특성에 의존하는 것을 특징으로 하는 SRAM 회로.
  17. 제15항에 있어서, 상기 K는 상기 구동 트랜지스터의 특성에 의존하는 것을 특징으로 하는 SRAM 회로.
  18. 제15항에 있어서, 상기 K는 1 내지 10의 일반적인 범위 이내에 있는 것을 특징으로 하는 SRAM 회로.
  19. 제14항에 있어서, 상기 액세스 트랜지스터들은 0.5㎛보다 작은 게이트 길이를 갖는 p채널 트랜지스터들인 것을 특징으로 하는 SRAM 회로.
  20. 제14항에 있어서, 상기 온 전류는 상기 누설 전류보다 천배 이하인 것을 특징으로 하는 SRAM 회로.
KR10-2000-0033127A 1999-06-17 2000-06-16 Ｓｒａｍ 회로 KR100380908B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP11170476A JP2001006370A (ja) 1999-06-17 1999-06-17 Ｓｒａｍ回路
JP1999-170476 1999-06-17

Publications (2)

Publication Number Publication Date
KR20010007403A KR20010007403A (ko) 2001-01-26
KR100380908B1 true KR100380908B1 (ko) 2003-04-18

Family

ID=15905666

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0033127A KR100380908B1 (ko) 1999-06-17 2000-06-16 Ｓｒａｍ 회로

Country Status (3)

Country Link
US (1) US6259623B1 (ko)
JP (1) JP2001006370A (ko)
KR (1) KR100380908B1 (ko)

Families Citing this family (208)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058142B2 (en) * 1996-11-04 2011-11-15 Besang Inc. Bonded semiconductor structure and method of making the same
US20050280155A1 (en) * 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
JP3645137B2 (ja) * 1999-10-18 2005-05-11 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6583459B1 (en) 2000-06-30 2003-06-24 Stmicroelectronics, Inc. Random access memory cell and method for fabricating same
US6608786B2 (en) * 2001-03-30 2003-08-19 Intel Corporation Apparatus and method for a memory storage cell leakage cancellation scheme
US6870276B1 (en) * 2001-12-26 2005-03-22 Micron Technology, Inc. Apparatus for supporting microelectronic substrates
US6930864B2 (en) * 2002-03-22 2005-08-16 International Business Machines Corporation Methods and apparatus for defining the track width of a magnetic head having a flat sensor profile
US6778449B2 (en) * 2002-07-01 2004-08-17 International Business Machines Corporation Method and design for measuring SRAM array leakage macro (ALM)
US6862207B2 (en) * 2002-10-15 2005-03-01 Intel Corporation Static random access memory
US20100133695A1 (en) * 2003-01-12 2010-06-03 Sang-Yun Lee Electronic circuit with embedded memory
US7799675B2 (en) * 2003-06-24 2010-09-21 Sang-Yun Lee Bonded semiconductor structure and method of fabricating the same
US8071438B2 (en) * 2003-06-24 2011-12-06 Besang Inc. Semiconductor circuit
US20100190334A1 (en) * 2003-06-24 2010-07-29 Sang-Yun Lee Three-dimensional semiconductor structure and method of manufacturing the same
JP2005078741A (ja) * 2003-09-02 2005-03-24 Renesas Technology Corp 半導体記憶装置
US8455978B2 (en) 2010-05-27 2013-06-04 Sang-Yun Lee Semiconductor circuit structure and method of making the same
US20110143506A1 (en) * 2009-12-10 2011-06-16 Sang-Yun Lee Method for fabricating a semiconductor memory device
US8367524B2 (en) * 2005-03-29 2013-02-05 Sang-Yun Lee Three-dimensional integrated circuit structure
JP4889965B2 (ja) * 2005-06-27 2012-03-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8723335B2 (en) 2010-05-20 2014-05-13 Sang-Yun Lee Semiconductor circuit structure and method of forming the same using a capping layer
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
JP6346100B2 (ja) 2015-01-16 2018-06-20 株式会社東芝 半導体記憶装置
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US10366763B2 (en) 2017-10-31 2019-07-30 Micron Technology, Inc. Block read count voltage adjustment
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0562474A (ja) 1991-08-29 1993-03-12 Nec Corp 半導体メモリ装置
JPH08287691A (ja) 1995-04-18 1996-11-01 Fujitsu Ltd スタティックｒａｍ
US6172899B1 (en) * 1998-05-08 2001-01-09 Micron Technology. Inc. Static-random-access-memory cell

Also Published As

Publication number Publication date
JP2001006370A (ja) 2001-01-12
KR20010007403A (ko) 2001-01-26
US6259623B1 (en) 2001-07-10

Similar Documents

Publication Publication Date Title
KR100380908B1 (ko) Ｓｒａｍ 회로
KR100479670B1 (ko) 비트라인 누설 제어를 갖춘 2중 임계 전압의 에스램 셀
US7313049B2 (en) Output circuit of a memory and method thereof
US6128207A (en) Low-power content addressable memory cell
US8724396B2 (en) Semiconductor memory device
US6426905B1 (en) High speed DRAM local bit line sense amplifier
US6785184B2 (en) Self-timed activation logic for memory
US6212094B1 (en) Low power SRAM memory cell having a single bit line
US6320806B1 (en) Input/output line precharge circuit and semiconductor memory device adopting the same
US20130121053A1 (en) Methods and circuits for limiting bit line leakage current in a content addressable memory (cam) device
US6108233A (en) Ultra low voltage static RAM memory cell
US20060250842A1 (en) Methods and apparatus for accessing memory
US7336553B2 (en) Enhanced sensing in a hierarchical memory architecture
US6816401B2 (en) Static random access memory (SRAM) without precharge circuitry
US5654933A (en) Equilibrated sam read transfer circuit
US6570799B1 (en) Precharge and reference voltage technique for dynamic random access memories
KR19980085565A (ko) 반도체 메모리
EP0166642A2 (en) Block-divided semiconductor memory device having divided bit lines
US6137715A (en) Static random access memory with rewriting circuit
US7142465B2 (en) Semiconductor memory
KR100269597B1 (ko) 반도체 메모리
KR100474550B1 (ko) 차아지리싸이클방식을이용한디램장치
JP2023530063A (ja) メモリのプリチャージ回路
JPS6137711B2 (ko)
JPS62223885A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090326

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee