JPH08287691A

JPH08287691A - スタティックｒａｍ

Info

Publication number: JPH08287691A
Application number: JP7091219A
Authority: JP
Inventors: Shuji Mabuchi; 修次馬渕
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1995-04-18
Filing date: 1995-04-18
Publication date: 1996-11-01

Abstract

(57)【要約】【目的】ＳＲＡＭに関し、ビット線を複数のブロックに
分割する場合のように回路構成を複雑化することなく、
読出し時、各コラム部におけるビット線間の電位差を大
きくすることができるようにし、ビット線を長くするこ
とによる記憶容量の増加を図ることができるようにす
る。【構成】各コラム部２０_iのビット線ＢＬ_i、／ＢＬ_i間
にビット線増幅回路２４_iを接続し、読出し時、各コラ
ム部２０_iのビット線ＢＬ_i、／ＢＬ_i間の電位差を増幅
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶情報を随時、書き
換えることができる半導体記憶装置のうち、メモリセル
をフリップフロップで構成するスタティックＲＡＭ（st
atic randomaccess memory．以下、ＳＲＡＭという）に
関する。

【０００２】

【従来の技術】従来、ＳＲＡＭとして、図１１にその一
部分の概略的平面図を示すようなものが知られている。

【０００３】図１１中、１₁〜１₁₂は、それぞれ、長手
方向にビット線対を延在し、これらビット線対に同一の
回路構成のｎ個のメモリセルを接続してなるコラム部で
あり、これらコラム部１₁〜１₁₂で１個のメモリセルア
レイ部が構成されている。

【０００４】また、二点鎖線２で囲む部分は、コラム部
１₁₂の１個のメモリセル部分を示しており、３はメモリ
セル、ＷＬ_jはロウアドレス信号が指示するロウアドレ
スのメモリセルを選択するためのワード線、ＢＬ₁₂、／
ＢＬ₁₂はデータ転送路をなすビット線である。

【０００５】ここに、図１２はメモリセル３の構成例を
示す回路図であり、他のメモリセルも同様の回路構成と
されている。

【０００６】図１２中、ＶＣＣは電源電圧、４はフリッ
プフロップであり、５、６は駆動素子をなすｎＭＯＳト
ランジスタ、７、８は負荷素子をなす抵抗素子、９、１
０は転送ゲートをなすｎＭＯＳトランジスタである。

【０００７】また、図１１において、１２はロウアドレ
ス信号をデコードしてワード線の選択を行うロウデコー
ダ、１３はコラムアドレス信号をデコードしてコラム部
の選択を行うコラムデコーダ、１４はコラム部１₁〜１
₁₂に共用され、選択されたコラム部の選択されたメモリ
セルから読み出されたデータの増幅を行うセンスアンプ
である。

【０００８】この図１１に示すＳＲＡＭにおいては、ビ
ット線を長くすることにより記憶容量を増加させること
が行われているが、この結果、ビット線の負荷容量が大
きくなり、読出し時、各コラム部１₁〜１₁₂におけるビ
ット線間の電位差が小さくなっており、現在以上にビッ
ト線を長くして、記憶容量を増加させる場合には、メモ
リセルの記憶情報を正確に読出すことができないという
問題点がある。

【０００９】そこで、また、従来、図１３にその一部分
の概略的平面図を示すようなＳＲＡＭが提案されてい
る。

【００１０】図１３中、１５Ａ、１５Ｂは一般にブロッ
クと称される領域であり、１Ａ₁〜１Ａ₁₂、１Ｂ₁〜１Ｂ
₁₂は、それぞれ、長手方向にビット線対を延在し、これ
らビット線対に同一の回路構成のｎ／２個のメモリセル
を接続してなるコラム部である。

【００１１】即ち、このＳＲＡＭにおいては、コラム部
１Ａ₁〜１Ａ₁₂で第１のメモリセルアレイ部が構成さ
れ、コラム部１Ｂ₁〜１Ｂ₁₂で第２のメモリセルアレイ
部が構成されている。

【００１２】また、１２Ａはコラム部１Ａ₁〜１Ａ₁₂を
対象とするロウデコーダ、１２Ｂはコラム部１Ｂ₁〜１
Ｂ₁₂を対象とするロウデコーダ、１３Ａはコラム部１Ａ
₁〜１Ａ₁₂を対象とするコラムデコーダ、１３Ｂはコラ
ム部１Ｂ₁〜１Ｂ₁₂を対象とするコラムデコーダであ
る。

【００１３】また、１６Ａはブロック１５Ａを選択する
ためのブロック選択回路、１６Ｂはブロック１５Ｂを選
択するためのブロック選択回路、１７はブロック１５
Ａ、１５Ｂに共用されるセンスアンプである。

【００１４】即ち、この図１３に示すＳＲＡＭは、２個
のブロック１５Ａ、１５Ｂを設け、図１１に示すコラム
部１₁〜１₁₂を２個に分割し、ビット線の長さを図１１
に示すＳＲＡＭの場合の１／２にし、読出し時、各コラ
ム部１Ａ₁〜１Ａ₁₂、１Ｂ₁〜１Ｂ₁₂におけるビット線間
の電位差が小さくならないようにしたものである。

【００１５】ここに、図１４は、図１１に示すＳＲＡＭ
及び図１３に示すＳＲＡＭにおける読出し時のビット線
の電圧変化を示す波形図である。

【００１６】図１４中、ＢＬa（Ｈ）は図１１に示すＳ
ＲＡＭのコラム部１₁〜１₁₂において高レベル（以下、
Ｈレベルという）が出力される側のビット線の電圧変
化、ＢＬa（Ｌ）は図１１に示すＳＲＡＭのコラム部１₁
〜１₁₂において低レベル（以下、Ｌレベルという）が出
力される側のビット線の電圧変化を示している。

【００１７】また、ＢＬb（Ｈ）は図１３に示すＳＲＡ
Ｍのコラム部１Ａ₁〜１Ａ₁₂、１Ｂ₁〜１Ｂ₁₂においてＨ
レベルが出力される側のビット線の電圧変化、ＢＬｂ
（Ｌ）は図１３に示すＳＲＡＭのコラム部１Ａ₁〜１Ａ
₁₂、１Ｂ₁〜１Ｂ₁₂においてＬレベルが出力される側の
ビット線の電圧変化を示している。

【００１８】

【発明が解決しようとする課題】このように、図１３に
示すＳＲＡＭにおいては、ビット線の長さを、図１１に
示すＳＲＡＭの場合の１／２としているので、読出し
時、各コラム部１Ａ₁〜１Ａ₁₂、１Ｂ₁〜１Ｂ₁₂における
ビット線間の電位差を大きくすることができるが、ビッ
ト線を２個のブロック１５Ａ、１５Ｂに分割しているこ
とから、アドレス分割が複雑となり、このため、回路数
が増加し、チップサイズが大きくなってしまうという問
題点があった。

【００１９】本発明は、かかる点に鑑み、ビット線を複
数のブロックに分割する場合のように回路構成を複雑化
することなく、読出し時、各コラム部におけるビット線
間の電位差を大きくすることができるようにし、ビット
線を長くすることによる記憶容量の増加を図ることがで
きるようにしたＳＲＡＭを提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明によるＳＲＡＭ
は、第１、第２のビット線と、これら第１、第２のビッ
ト線にそれぞれ第１、第２の入出力端を接続された複数
のメモリセルとからなる複数のコラム部を有してなるス
タティックＲＡＭにおいて、各コラム部の第１、第２の
ビット線間に、読出し時、選択されたメモリセルにより
生じる第１、第２のビット線間の電位差を増幅するビッ
ト線増幅回路を接続するというものである。

【００２１】

【作用】本発明においては、各コラム部の第１、第２の
ビット線間に、読出し時、選択されたメモリセルにより
生じる第１、第２のビット線間の電位差を増幅するビッ
ト線増幅回路を接続するとしているので、ビット線を複
数のブロックに分割する場合のように回路構成を複雑化
することなく、読出し時、各コラム部の第１、第２のビ
ット線間の電位差を大きくすることができる。

【００２２】

【実施例】以下、図１〜図１０を参照して、本発明の第
１実施例〜第４実施例について説明する。

【００２３】第１実施例・・図１〜図５図１は本発明の第１実施例の要部を示す概略的平面図で
あり、図１中、２０₁〜２０₁₂は、それぞれ、長手方向
にビット線対を延在し、これらビット線対に、図１２に
示すと同様に構成される１６個のメモリセルを接続して
なるコラム部である。

【００２４】また、２１は相補化されたロウアドレス信
号ａ１、／ａ１〜ａ４、／ａ４をデコードしてワード線
の選択を行うロウデコーダ、２２はコラムアドレス信号
をデコードしてコラム部の選択を行うコラムデコーダで
ある。

【００２５】また、２３はアドレス信号の遷移を検出し
てなるＡＴＤ（address transitiondetector）信号に同
期したリード信号ＲＥＡＤ１に制御され、読出し時、選
択されたコラム部の選択されたメモリセルから読み出さ
れたデータの増幅を行うセンスアンプである。

【００２６】また、２４₁〜２４₁₂は、それぞれ、コラ
ム部２０₁〜２０₁₂に対応して設けられたビット線増幅
回路であり、読出し時、コラム部２０₁〜２０₁₂のそれ
ぞれにおいてビット線間の電位差を増幅するものであ
り、後述するように構成されている。

【００２７】また、２５はリード信号ＲＥＡＤ１を入力
して、読出し時、ビット線増幅回路２４₁〜２４₁₂を活
性化するビット線増幅回路活性化回路であり、後述する
ように構成されている。

【００２８】また、図２は、コラム部２０₁〜２０₁₂及
びビット線増幅回路２４₁〜２４₁₂の部分を、一部分を
省略して、より詳しく示す概略的平面図である。

【００２９】図２中、２７_1-1、２７_1-2、２７_1-12、２
７_2-1、２７_2-2、２７_2-12、２７₁₆ _-1、２７_16-2、２７
_16-12はメモリセルであり、メモリセル２７_1-3〜２７
_1-11、２７_2-3〜２７_2-11、２７_3-1〜２７_15-12、２７
_16-3〜２７_16-11は、図示を省略している。

【００３０】また、ＷＬ₁、ＷＬ₂、ＷＬ₁₆はロウデコー
ダ２１により駆動されるワード線、ＢＬ₁、／ＢＬ₁、Ｂ
Ｌ₂、／ＢＬ₂、ＢＬ₁₂、／ＢＬ₁₂はビット線であり、ワ
ード線ＷＬ₃〜ＷＬ₁₅及びビット線ＢＬ₃、／ＢＬ₃〜Ｂ
Ｌ₁₁、／ＢＬ₁₁は、図示を省略している。

【００３１】また、２８₁、２８₂、２８₁₂はコラム選択
信号により制御されてコラム部の選択を行うコラムスイ
ッチであり、コラムスイッチ２８₃〜２８₁₁は、図示を
省略している。

【００３２】また、ＤＢ、／ＤＢはコラム部２０₁〜２
０₁₂に共用されるデータバスであり、読出し時、選択さ
れたコラム部のビット線と接続される。

【００３３】また、２９はビット線増幅回路活性化回路
２５から出力されるビット線増幅回路活性化信号ＳＥＬ
をビット線増幅回路２４₁〜２４₁₂に供給するビット線
増幅回路活性化信号線である。

【００３４】また、図３は、ビット線増幅回路２４₁の
構成を示す回路図であり、ビット線増幅回路２４₂〜２
４₁₂も同一の回路構成とされている。

【００３５】図３中、３１、３２はビット線増幅回路活
性化信号ＳＥＬを制御信号として導通、非導通を制御さ
れ、ビット線増幅回路２４₁の活性状態、非活性状態を
制御するｎＭＯＳトランジスタ、３３〜３６は増幅動作
を行うｎＭＯＳトランジスタである。

【００３６】ここに、ｎＭＯＳトランジスタ３１は、ド
レインをビット線ＢＬ₁に接続され、ゲートをビット線
増幅回路活性化信号線２９に接続され、ｎＭＯＳトラン
ジスタ３２はドレインをビット線／ＢＬ₁に接続され、
ゲートをビット線増幅回路活性化信号線２９に接続され
ている。

【００３７】また、ｎＭＯＳトランジスタ３３は、ドレ
インをｎＭＯＳトランジスタ３１のソースに接続され、
ゲートをｎＭＯＳトランジスタ３２のソースに接続さ
れ、ｎＭＯＳトランジスタ３４は、ドレインをｎＭＯＳ
トランジスタ３３のソースに接続され、ゲートをビット
線／ＢＬ₁に接続され、ソースを接地されている。

【００３８】また、ｎＭＯＳトランジスタ３５は、ドレ
インをｎＭＯＳトランジスタ３２のソースに接続され、
ゲートをｎＭＯＳトランジスタ３１のソースに接続さ
れ、ｎＭＯＳトランジスタ３６は、ドレインをｎＭＯＳ
トランジスタ３５のソースに接続され、ゲートをビット
線ＢＬ₁に接続され、ソースを接地されている。

【００３９】また、図４は、ビット線増幅回路活性化回
路２５の構成を示す回路図であり、図４中、３８はリー
ド信号ＲＥＡＤ１を反転するインバータ、３９はインバ
ータ３８の出力を反転してビット線増幅回路活性化信号
ＳＥＬを出力するインバータである。

【００４０】即ち、このビット線増幅回路活性化回路２
５は、ＡＴＤ信号に同期したリード信号ＲＥＡＤ１をイ
ンバータ３８、３９により遅延して、ビット線増幅回路
活性化信号ＳＥＬを生成するというものである。

【００４１】ここに、図５は、この第１実施例における
読出し時のビット線の電圧変化を、図１１に示すＳＲＡ
Ｍ及び図１３に示すＳＲＡＭの場合と比較して示す波形
図である。

【００４２】図５中、ＢＬc（Ｈ）は第１実施例のコラ
ム部２０₁〜２０₁₂においてＨレベルが出力される側の
ビット線の電圧変化、ＢＬc（Ｌ）は第１実施例のコラ
ム部２０₁〜２０₁₂においてＬレベルが出力される側の
ビット線の電圧変化を示している。

【００４３】また、ＢＬa（Ｈ）は図１１に示すＳＲＡ
Ｍのコラム部１₁〜１₁₂においてＨレベルが出力される
側のビット線の電圧変化、ＢＬa（Ｌ）は図１１に示す
ＳＲＡＭのコラム部１₁〜１₁₂においてＬレベルが出力
される側のビット線の電圧変化を示している。

【００４４】また、ＢＬb（Ｈ）は図１３に示すＳＲＡ
Ｍのコラム部１Ａ₁〜１Ａ₁₂、１Ｂ₁〜１Ｂ₁₂においてＨ
レベルが出力される側のビット線の電圧変化、ＢＬｂ
（Ｌ）は図１３に示すＳＲＡＭのコラム部１Ａ₁〜１Ａ
₁₂、１Ｂ₁〜１Ｂ₁₂においてＬレベルが出力される側の
ビット線の電圧変化を示している。

【００４５】即ち、この第１実施例においては、読出し
時、選択されたワード線がＬレベルからＨレベルにさ
れ、ロウアドレス信号ａ１、／ａ１〜ａ４、／ａ４が指
示するロウアドレスのメモリセルの選択が行われ、各コ
ラム部２０_i（ｉ＝１、２・・・１２）において、選択
されたメモリセルによってビット線ＢＬ_i、／ＢＬ_i間に
電位差が発生する。

【００４６】その後、リード信号ＲＥＡＤ１がＬレベル
からＨレベルとされ、ビット線増幅回路活性化信号ＳＥ
ＬがＬレベルからＨレベルとされ、ビット線増幅回路２
４_iが活性化され、選択されたメモリセルによってビッ
ト線ＢＬ_i、／ＢＬ_i間に生じた電位差が増幅される。

【００４７】ここに、ビット線増幅回路活性化信号ＳＥ
ＬがＬレベルからＨレベルとされると、たとえば、図３
に示すビット線増幅回路２４₁においては、ｎＭＯＳト
ランジスタ３１、３２が導通状態とされる。

【００４８】この場合において、選択されたメモリセル
により、たとえば、ビット線ＢＬ₁にＨレベルが出力さ
れ、ビット線／ＢＬ₁にＬレベルが出力される場合、即
ち、ビット線ＢＬ₁が電源電圧ＶＣＣを維持し、ビット
線／ＢＬ₁が電源電圧ＶＣＣから僅かに降下している場
合、ｎＭＯＳトランジスタ３５はｎＭＯＳトランジスタ
３３よりも深い導通状態になると共に、ｎＭＯＳトラン
ジスタ３６はｎＭＯＳトランジスタ３４よりも深い導通
状態となる。

【００４９】したがって、ビット線ＢＬ₁からｎＭＯＳ
トランジスタ３３、３４を介して接地側に電流が流れる
と共に、ビット線／ＢＬ₁からｎＭＯＳトランジスタ３
５、３６を介して接地側に電流が流れるが、ビット線／
ＢＬ₁からｎＭＯＳトランジスタ３５、３６を介して接
地側に流れる電流の方がビット線ＢＬ₁からｎＭＯＳト
ランジスタ３３、３４を介して接地側に流れる電流より
も大きくなる。

【００５０】この結果、ビット線／ＢＬ₁の電圧の降下
は、ビット線ＢＬ₁の電圧の降下よりも大きくなり、ｎ
ＭＯＳトランジスタ３３、３４は非導通状態に近い状態
となり、ｎＭＯＳトランジスタ３５、３６のみが導通状
態を維持し、ビット線ＢＬ₁、／ＢＬ₁間の電位差は更に
大きくなる。

【００５１】他のビット線増幅回路２４₂〜２４₁₂にお
いても、ビット線ＢＬ₂、／ＢＬ₂〜ＢＬ₁₂、／ＢＬ₁₂に
ついて同様の動作が行われ、ビット線間の電位差の増幅
が行われる。

【００５２】その後、コラムアドレス信号が指示するコ
ラム部に対応するコラムスイッチが導通状態とされ、選
択されたコラム部の選択されたメモリセルの記憶情報が
センスアンプ２３により読み出される。

【００５３】このように、この第１実施例においては、
各コラム部２０_iのビット線ＢＬ_i、／ＢＬ_i間にビット
線増幅回路２４_iを接続し、読出し時、各コラム部２０_i
のビット線ＢＬ_i、／ＢＬ_i間の電位差を増幅するように
している。

【００５４】したがって、この第１実施例によれば、ビ
ット線を複数のブロックに分割する場合のように回路構
成を複雑化することなく、読出し時、各コラム部２０_i
のビット線ＢＬ_i、／ＢＬ_i間の電位差を大きくすること
ができる。

【００５５】第２実施例・・図６、図７図６は本発明の第２実施例の要部を示す概略的平面図で
あり、この第２実施例は、図１に示す第１実施例が設け
るビット線増幅回路活性化回路２５と回路構成の異なる
ビット線増幅回路活性化回路４１を設け、その他につい
ては、第１実施例と同様に構成したものである。

【００５６】ここに、ビット線増幅回路活性化回路４１
は、ＡＴＤ信号と非同期のリード信号ＲＥＡＤ２が入力
されるものであり、図７はロウデコーダ２１及びビット
線増幅回路活性化回路４１の構成を示す回路図である。

【００５７】図７中、ロウデコーダ２１において、４３
₁、４３₂、４３₁₅、４３₁₆はロウアドレス信号ａ１、／
ａ１〜ａ４、／ａ４をデコードする４入力のＮＡＮＤ回
路であり、ＮＡＮＤ回路４３₃〜４３₁₄は、図示を省略
している。

【００５８】また、４４₁、４４₂、４４₁₅、４４₁₆はそ
れぞれＮＡＮＤ回路４３₁、４３₂、４３₁₅、４３₁₆の出
力を反転して、ワード線ＷＬ₁、ＷＬ₂、ＷＬ₁₅、ＷＬ₁₆
を駆動するインバータであり、ワード線ＷＬ₃〜ＷＬ₁₄
を駆動するインバータ４４₃〜４４₁₄は、図示を省略し
ている。

【００５９】このロウデコーダにおいては、たとえば、
ロウアドレス信号ａ１、／ａ１、ａ２、／ａ２、ａ３、
／ａ３、ａ４、／ａ４＝Ｌ、Ｈ、Ｌ、Ｈ、Ｌ、Ｈ、Ｌ、
Ｈとされた場合には、ワード線ＷＬ₁のレベル＝Ｈレベ
ル、ワード線ＷＬ₂〜ＷＬ₁₆のレベル＝Ｌレベルとされ
る。

【００６０】また、たとえば、ロウアドレス信号ａ１、
／ａ１、ａ２、／ａ２、ａ３、／ａ３、ａ４、／ａ４＝
Ｈ、Ｌ、Ｈ、Ｌ、Ｈ、Ｌ、Ｈ、Ｌとされた場合には、ワ
ード線ＷＬ₁₆のレベル＝Ｈレベル、ワード線ＷＬ₁〜Ｗ
Ｌ₁₅のレベル＝Ｌレベルとされる。

【００６１】また、ビット線増幅回路活性化回路４１に
おいて、４５はロウアドレス信号ａ１、／ａ１〜ａ４、
／ａ４が入力される８入力のＮＯＲ回路、４６はＮＯＲ
回路４５の出力を反転するインバータである。

【００６２】また、４７はインバータ４６の出力及びリ
ード信号ＲＥＡＤ２が入力される２入力のＮＡＮＤ回
路、４８はＮＡＮＤ回路４７の出力を反転してビット線
増幅回路活性化信号ＳＥＬを出力するインバータであ
る。

【００６３】このビット線増幅回路活性化回路４１にお
いては、ワード線非選択時、即ち、ロウアドレス信号ａ
１、／ａ１、ａ２、／ａ２、ａ３、／ａ３、ａ４、／ａ
４＝Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌの場合、ＮＯＲ回
路４５の出力＝Ｈレベル、インバータ４６の出力＝Ｌレ
ベルとなる。

【００６４】この結果、リード信号ＲＥＡＤ２がＬレベ
ルからＨレベルとされたとしても、ＮＡＮＤ回路４７の
出力＝Ｈレベル、ビット線増幅回路活性化信号ＳＥＬ＝
Ｌレベルを維持し、ビット線増幅回路２４₁〜２４
₁₂は、非活性状態を維持することになる。

【００６５】これに対して、リード信号ＲＥＡＤ２がＬ
レベルからＨレベルとされ、かつ、ロウアドレス信号ａ
１、／ａ１〜ａ４、／ａ４のいずれかがＨレベルとされ
た場合、即ち、ワード線の選択が行われた場合にのみ、
ビット線増幅回路活性化信号ＳＥＬがＬレベルからＨレ
ベルとされ、ビット線増幅回路２４₁〜２４₁₂は活性状
態とされる。

【００６６】このように、この第２実施例においても、
第１実施例の場合と同様に、各コラム部２０_iのビット
線ＢＬ_i、／ＢＬ_i間にビット線増幅回路２４_iを接続
し、読出し時、各コラム部２０_iのビット線ＢＬ_i、／Ｂ
Ｌ_i間の電位差を増幅するようにしている。

【００６７】したがって、この第２実施例によっても、
ビット線を複数のブロックに分割する場合のように回路
構成を複雑化することなく、読出し時、各コラム部２０
_iのビット線ＢＬ_i、／ＢＬ_i間の電位差を大きくするこ
とができる。

【００６８】なお、第１実施例及び第２実施例において
は、ビット線ＢＬ_i、／ＢＬ_iのコラムスイッチ２８_iか
ら最も遠い位置にビット線増幅回路２４_iを接続するよ
うにした場合について説明したが、ビット線ＢＬ_i、／
ＢＬ_iの中央又は略中央に接続する方が、より効率良
く、ビット線ＢＬ_i、／ＢＬ_i間の電位差を増幅すること
ができる。

【００６９】第３実施例・・図８図８は本発明の第３実施例の要部を示す概略的平面図で
あり、この第３実施例においては、各コラム部２０_iの
ビット線ＢＬ_i、／ＢＬ_i間に、ビット線ＢＬ_i、／ＢＬ_i
を長さ方向に４等分するように、図３に示すと同様に構
成された４個のビット線増幅回路５０_i、５１_i、５
２_i、５３_iが等間隔で接続されている。

【００７０】また、ＡＴＤ信号に同期したリード信号Ｒ
ＥＡＤ１を入力して、読出し時、それぞれ、ビット線増
幅回路５０₁〜５０₁₂、５１₁〜５１₁₂、５２₁〜５
２₁₂、５３₁〜５３₁₂を活性化するビット線増幅回路活
性化回路５４、５５、５６、５７が設けられており、そ
の他については、図１に示す第１実施例と同様に構成さ
れている。

【００７１】このように、この第３実施例においては、
各コラム２０_iのビット線ＢＬ_i、／ＢＬ_i間に、ビット
線ＢＬ_i、／ＢＬ_iを長さ方向に４等分するように、ビッ
ト線増幅回路５０_i、５１_i、５２_i、５３_iを等間隔で接
続し、読出し時、各コラム２０_iのビット線ＢＬ_i、／Ｂ
Ｌ_i間の電位差を増幅するようにしている。

【００７２】したがって、この第３実施例によれば、ビ
ット線を複数のブロックに分割する場合のように回路構
成を複雑化することなく、かつ、第１実施例の場合より
も速く、読出し時、各コラム２０_iのビット線ＢＬ_i、／
ＢＬ_i間の電位差を大きくすることができる。

【００７３】第４実施例・・図９、図１０図９は、本発明の第４実施例の要部を示す概略的平面図
であり、この第４実施例は、図８に示す第３実施例が設
けるビット線増幅回路活性化回路５４、５５、５６、５
７と回路構成の異なるビット線増幅回路活性化回路５
８、５９、６０、６１を設け、その他については、第３
実施例と同様に構成したものである。

【００７４】ここに、ビット線増幅回路活性化回路５
８、５９、６０、６１はＡＴＤ信号と非同期のリード信
号ＲＥＡＤ２が入力されるものであり、図１０はロウデ
コーダ２１及びビット線増幅回路活性化回路５８、５
９、６０、６１の構成を示す回路図である。

【００７５】図１０中、ロウデコーダ２１において、４
３₁、４３₄、４３₅、４３₈、４３₉、４３₁₂、４３₁₃、
４３₁₆はロウアドレス信号ａ１、／ａ１〜ａ４、／ａ４
をデコードする４入力のＮＡＮＤ回路であり、ＮＡＮＤ
回路４３₂、４３₃、４３₆、４３₇、４３₁₀、４３₁₁、４
３₁₄、４３₁₅は、図示を省略している。

【００７６】また、４４₁、４４₄、４４₅、４４₈、４４
₉、４４₁₂、４４₁₃、４４₁₆は、それぞれ、ＮＡＮＤ回
路４３₁、４３₄、４３₅、４３₈、４３₉、４３₁₂、４３
₁₃、４３₁₆の出力を反転し、ワード線ＷＬ₁、ＷＬ₄、Ｗ
Ｌ₅、ＷＬ₈、ＷＬ₉、ＷＬ₁₂、ＷＬ₁₃、ＷＬ₁₆を駆動す
るインバータである。

【００７７】なお、ワード線ＷＬ₂、ＷＬ₃、ＷＬ₆、Ｗ
Ｌ₇、ＷＬ₁₀、ＷＬ₁₁、ＷＬ₁₄、ＷＬ ₁₅を駆動するイン
バータ４４₂、４４₃、４４₆、４４₇、４４₁₀、４４₁₁、
４４₁₄、４４₁₅は、図示を省略している。

【００７８】また、ビット線増幅回路活性化回路５８に
おいて、６３はリード信号ＲＥＡＤ２及びロウアドレス
信号／ａ１、／ａ２が入力される３入力のＮＡＮＤ回
路、６４はＮＡＮＤ回路６３の出力を反転して、ビット
線増幅回路５０₁〜５０₁₂に供給すべきビット線増幅回
路活性化信号ＳＥＬ１を出力するインバータである。

【００７９】また、ビット線増幅回路活性化回路５９に
おいて、６５はリード信号ＲＥＡＤ２及びロウアドレス
信号／ａ１、ａ２が入力される３入力のＮＡＮＤ回路、
６６はＮＡＮＤ回路６５の出力を反転して、ビット線増
幅回路５１₁〜５１₁₂に供給すべきビット線増幅回路活
性化信号ＳＥＬ２を出力するインバータである。

【００８０】また、ビット線増幅回路活性化回路６０に
おいて、６７はリード信号ＲＥＡＤ２及びロウアドレス
信号ａ１、／ａ２が入力される３入力のＮＡＮＤ回路、
６８はＮＡＮＤ回路６７の出力を反転して、ビット線増
幅回路５２₁〜５２₁₂に供給すべきビット線増幅回路活
性化信号ＳＥＬ３を出力するインバータである。

【００８１】また、ビット線増幅回路活性化回路６１に
おいて、６９はリード信号ＲＥＡＤ２及びロウアドレス
信号ａ１、ａ２が入力される３入力のＮＡＮＤ回路、７
０はＮＡＮＤ回路６９の出力を反転して、ビット線増幅
回路５３₁〜５３₁₂に供給すべきビット線増幅回路活性
化信号ＳＥＬ４を出力するインバータである。

【００８２】ここに、リード信号ＲＥＡＤ２＝Ｈレベ
ル、ロウアドレス信号ａ１、／ａ１、ａ２、／ａ２＝
Ｌ、Ｈ、Ｌ、Ｈの場合には、ＮＡＮＤ回路６３の出力＝
Ｌレベル、ＮＡＮＤ回路６５、６７、６９の出力＝Ｈレ
ベル、ビット線増幅回路活性化信号ＳＥＬ１＝Ｈレベ
ル、ビット線増幅回路活性化信号ＳＥＬ２、ＳＥＬ３、
ＳＥＬ４＝Ｌレベルとなる。

【００８３】即ち、ワード線ＷＬ₁〜ＷＬ₄のいずれかが
選択されると、ビット線増幅回路活性化信号ＳＥＬ１＝
Ｈレベルとされると共に、ビット線増幅回路活性化信号
ＳＥＬ２、ＳＥＬ３、ＳＥＬ４＝Ｌレベルが維持され
る。

【００８４】この場合、ビット線増幅回路５０₁〜５０
₁₂が活性化されると共に、ビット線増幅回路５１₁〜５
１₁₂、５２₁〜５２₁₂、５３₁〜５３₁₂は非活性状態を維
持することになる。

【００８５】また、リード信号ＲＥＡＤ２＝Ｈレベル、
ロウアドレス信号ａ１、／ａ１、ａ２、／ａ２＝Ｌ、
Ｈ、Ｈ、Ｌの場合には、ＮＡＮＤ回路６５の出力＝Ｌレ
ベル、ＮＡＮＤ回路６３、６７、６９の出力＝Ｈレベ
ル、ビット線増幅回路活性化信号ＳＥＬ２＝Ｈレベル、
ビット線増幅回路活性化信号ＳＥＬ１、ＳＥＬ３、ＳＥ
Ｌ４＝Ｌレベルが維持される。

【００８６】即ち、ワード線ＷＬ₅〜ＷＬ₈のいずれかが
選択されると、ビット線増幅回路活性化信号ＳＥＬ２＝
Ｈレベルとされると共に、ビット線増幅回路活性化信号
ＳＥＬ１、ＳＥＬ３、ＳＥＬ４＝Ｌレベルが維持され
る。

【００８７】この場合、ビット線増幅回路５１₁〜５１
₁₂が活性化されると共に、ビット線増幅回路５０₁〜５
０₁₂、５２₁〜５２₁₂、５３₁〜５３₁₂は非活性状態を維
持することになる。

【００８８】また、リード信号ＲＥＡＤ２＝Ｈレベル、
ロウアドレス信号ａ１、／ａ１、ａ２、／ａ２＝Ｈ、
Ｌ、Ｌ、Ｈの場合には、ＮＡＮＤ回路６７の出力＝Ｌレ
ベル、ＮＡＮＤ回路６３、６５、６９の出力＝Ｈレベ
ル、ビット線増幅回路活性化信号ＳＥＬ３＝Ｈレベル、
ビット線増幅回路活性化信号ＳＥＬ１、ＳＥＬ２、ＳＥ
Ｌ４＝Ｌレベルが維持される。

【００８９】即ち、ワード線ＷＬ₉〜ＷＬ₁₂のいずれか
が選択されると、ビット線増幅回路活性化信号ＳＥＬ３
＝Ｈレベルとされ、ビット線増幅回路活性化信号ＳＥＬ
１、ＳＥＬ２、ＳＥＬ４＝Ｌレベルが維持される。

【００９０】この場合、ビット線増幅回路５２₁〜５２
₁₂が活性化されると共に、ビット線増幅回路５０₁〜５
０₁₂、５１₁〜５１₁₂、５３₁〜５３₁₂は非活性状態を維
持することになる。

【００９１】また、リード信号ＲＥＡＤ２＝Ｈレベル、
ロウアドレス信号ａ１、／ａ１、ａ２、／ａ２＝Ｈ、
Ｌ、Ｈ、Ｌの場合には、ＮＡＮＤ回路６９の出力＝Ｌレ
ベル、ＮＡＮＤ回路６３、６５、６７の出力＝Ｈレベ
ル、ビット線増幅回路活性化信号ＳＥＬ４＝Ｈレベル、
ビット線増幅回路活性化信号ＳＥＬ１、ＳＥＬ２、ＳＥ
Ｌ３＝Ｌレベルが維持される。

【００９２】即ち、ワード線ＷＬ₁₃〜ＷＬ₁₆のいずれか
が選択されると、ビット線増幅回路活性化信号ＳＥＬ４
＝Ｈレベルとされ、ビット線増幅回路活性化信号ＳＥＬ
１、ＳＥＬ２、ＳＥＬ３＝Ｌレベルが維持される。

【００９３】この場合、ビット線増幅回路５３₁〜５３
₁₂が活性化されると共に、ビット線増幅回路５０₁〜５
０₁₂、５１₁〜５１₁₂、５２₁〜５２₁₂は非活性状態を維
持することになる。

【００９４】このように、この第４実施例においては、
各コラム２０_iのビット線ＢＬ_i、／ＢＬ_i間に、ビット
線ＢＬ_i、／ＢＬ_iを長さ方向に４等分するように、ビッ
ト線増幅回路５０_i、５１_i、５２_i、５３_iを等間隔で接
続し、読出し時、選択されたメモリセルの位置に応じ
て、あらかじめ決定されている近くのビット線増幅回路
を活性化させるようにし、各コラム２０_iのビット線Ｂ
Ｌ_i、／ＢＬ_i間の電位差を増幅するようにしている。

【００９５】したがって、この第４実施例によれば、ビ
ット線を複数のブロックに分割する場合のように回路構
成を複雑化することなく、かつ、第１実施例の場合より
も効率良く、読出し時、各コラム２０_iのビット線Ｂ
Ｌ_i、／ＢＬ_i間の電位差を大きくすることができる。

【００９６】

【発明の効果】以上のように、本発明によれば、各コラ
ム部の第１、第２のビット線に、読出し時、選択された
メモリセルにより生じる第１、第２のビット線間の電位
差を増幅するビット線増幅回路を接続するとしたことに
より、ビット線を複数のブロックに分割する場合のよう
に回路構成を複雑化することなく、読出し時、各コラム
部におけるビット線間の電位差を大きくすることができ
るので、ビット線を長くすることによる記憶容量の増加
を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部を示す概略的平面図
である。

【図２】本発明の第１実施例が設けるコラム部及びビッ
ト線増幅回路の部分を、一部分を省略して、より詳しく
示す概略的平面図である。

【図３】本発明の第１実施例が設けるビット線増幅回路
の構成を示す回路図である。

【図４】本発明の第１実施例が設けるビット線増幅回路
活性化回路の構成を示す回路図である。

【図５】本発明の第１実施例における読出し時のビット
線の電圧変化を、図１１に示すＳＲＡＭ及び図１３に示
すＳＲＡＭの場合と比較して示す波形図である。

【図６】本発明の第２実施例の要部を示す概略的平面図
である。

【図７】本発明のの第２実施例が設けるロウデコーダ及
びビット線増幅回路活性化回路の構成を示す回路図であ
る。

【図８】本発明の第３実施例の要部を示す概略的平面図
である。

【図９】本発明の第４実施例の要部を示す概略的平面図
である。

【図１０】本発明の第４実施例が設けるロウデコーダ及
びビット線増幅回路活性化回路を示す回路図である。

【図１１】従来のＳＲＡＭの一例の一部分を示す概略的
平面図である。

【図１２】図１１に示すＳＲＡＭが設けるメモリセルの
構成例を示す回路図である。

【図１３】従来のＳＲＡＭの他の例の一部分を示す概略
的平面図である。

【図１４】図１１に示すＳＲＡＭ及び図１３に示すＳＲ
ＡＭにおける読出し時のビット線の電圧変化を示す波形
図である。

【符号の説明】

ＲＥＡＤ１、ＲＥＡＤ２リード信号ａ１、／ａ１〜ａ４、／ａ４ロウアドレス信号

Claims

【特許請求の範囲】

【請求項１】第１、第２のビット線と、これら第１、第
２のビット線にそれぞれ第１、第２の入出力端を接続さ
れた複数のメモリセルとからなる複数のコラム部を有し
てなるスタティックＲＡＭにおいて、各コラム部の前記
第１、第２のビット線間に、読出し時、選択されたメモ
リセルにより生じる前記第１、第２のビット線間の電位
差を増幅するビット線増幅回路を接続していることを特
徴とするスタティックＲＡＭ。
【請求項２】前記ビット線増幅回路は、前記第１、第２
のビット線の長さ方向の中央又は略中央に接続されてい
ることを特徴とする請求項１記載のスタティックＲＡ
Ｍ。
【請求項３】前記ビット線増幅回路は、前記第１、第２
のビット線の長さ方向に等間隔又は略等間隔で複数個接
続されていることを特徴とする請求項１記載のスタティ
ックＲＡＭ。
【請求項４】前記ビット線増幅回路は、読出し時、各コ
ラム部の選択された１個のビット線増幅回路のみが活性
化されるように制御されることを特徴とする請求項３記
載のスタティックＲＡＭ。
【請求項５】前記ビット線増幅回路は、読出し時、ワー
ド線によるメモリセルの選択が行われた後に活性化され
るように制御されることを特徴とする請求項１、２、３
又は４記載のスタティックＲＡＭ。
【請求項６】前記ビット線増幅回路は、ドレインを前記
第１のビット線に接続され、ゲートに導通、非導通を制
御する制御信号が供給される第１の電界効果トランジス
タと、ドレインを前記第２のビット線に接続され、ゲー
トに前記制御信号が供給される第２の電界効果トランジ
スタと、ドレインを前記第１の電界効果トランジスタの
ソースに接続され、ゲートを前記第２の電界効果トラン
ジスタのソースに接続された第３の電界効果トランジス
タと、ドレインを前記第３の電界効果トランジスタのソ
ースに接続され、ゲートを前記第２のビット線に接続さ
れ、ソースを接地された第４の電界効果トランジスタ
と、ドレインを前記第２の電界効果トランジスタのソー
スに接続され、ゲートを前記第１の電界効果トランジス
タのソースに接続された第５の電界効果トランジスタ
と、ドレインを前記第５の電界効果トランジスタのソー
スに接続され、ゲートを前記第１のビット線に接続さ
れ、ソースを接地された第６の電界効果トランジスタと
を有して構成されていることを特徴とする請求項１、
２、３、４又は５記載のスタティックＲＡＭ。