JP3581207B2 - 不揮発性半導体メモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性メモリ集積回路あるいは論理型集積回路などに搭載される不揮発性半導体メモリに係り、特にプリチャージ・ディスチャージ方式の不揮発性半導体メモリに関する。
【0002】
【従来の技術】
EPROM(紫外線消去・再書き込み可能なROM)、EEPROM(電気的消去・再書き込み可能なROM)、マスクROMなどの不揮発性半導体メモリにおいて、データ読み出し前にリード側のビット線・リファレンス側のビット線をプリチャージし、データ読み出し時にリード側のビット線・リファレンス側のビット線をディスチャージさせることにより両者間に電位差を発生させ、この電位差をセンスアンプによりセンス増幅するプリチャージ・ディスチャージ方式が採用されることが多い。
【0003】
図3は、従来のプリチャージ・ディスチャージ方式のEPROMにおける一部を示す回路図である。
図3において、10aは第1のメモリセルアレイ、10bは第2のメモリセルアレイである。上記各メモリセルアレイは、それぞれメモリセル用の複数個のトランジスタがマトリクス状に配列されている。上記セルトランジスタは、浮遊ゲートおよび制御ゲートの二層ゲート構造を有するNMOSトランジスタからなり、上記メモリセルアレイのうちの一行分のメモリセルはリファレンス電位生成用のリファレンスセル11rであり、残りの複数行のメモリセルはデータ記憶用のリードセル11である。
【0004】
WLはワード線であり、メモリセルアレイの同一ロウのリードセル用の複数のセルトランジスタ11の各制御ゲートに共通に接続されており、ロウデコーダ (図示せず)からのワード線信号により選択駆動される。
【0005】
RWLはリファレンスワード線であり、メモリセルアレイの同一ロウのリファレンスセル用の複数のセルトランジスタ11rの各制御ゲートに共通に接続されており、ロウデコーダ(図示せず)からのリファレンスワード線信号により選択駆動される。
【0006】
BLはビット線であり、メモリセルアレイの同一カラムの複数のリードセル用トランジスタおよび1個のリファレンスセル用トランジスタ11rの各ドレインに共通に接続されている。
【0007】
SLはメモリセルアレイのソース線であり、上記同一カラムの複数のセルトランジスタ11の各ソースに共通に接続され、複数カラム(本例では4カラム)のソース線が一括接続されており、この一括接続されたソース線SLと接地電位 (VSS)ノードとの間にはディスチャージ用NMOSトランジスタ12が接続されており、そのゲートにはディスチャージ信号DISが与えられる。
【0008】
13は前記各ビット線BLに対応して一端が接続されたカラム選択用のNMOSトランジスタであり、カラムデコーダ(図示せず)からのカラム選択信号により選択駆動される。そして、複数カラム(本例では4カラム)における各カラム選択用トランジスタ13の他端が一括接続されている。
【0009】
14は、上記複数のカラム選択用トランジスタ13の一括接続端に一端が接続されたビット線電位クランプ用のNMOSトランジスタ14である。
上記ビット線電位クランプ用のNMOSトランジスタ14は、読み出し時のビット線電位をクランプするためのものであり、閾値電圧が0V付近のI型トランジスタが用いられており、そのゲートには約1Vのバイアス電位Vbiasが与えられる。
【0010】
15は上記2個のメモリセルアレイ10a、10bに共通に設けられ、データ読み出し時に前記一対のデータ線DL間に発生する電位差をセンス増幅するラッチ型のセンスアンプである。
【0011】
前記センスアンプ15は、2個の二入力ノアゲート151の各一方の入力端が各他方の出力端に交差接続されたフリップフロップ回路からなり、一対の入力ノードに対応して2個のメモリセルアレイ10a、10bにおけるビット線電位クランプ用トランジスタ14の他端側のデータ線DLが接続されている。
【0012】
31は前記一対のデータ線DLと通常の電源電位VCCが与えられるVCCノードとの間(つまり、VCCノードとセンスアンプ15の一対の入力ノードとの間)にそれぞれ接続されたプリチャージ用PMOSトランジスタ311からなるプリチャージ回路であり、上記プリチャージ用PMOSトランジスタ311のゲートにはプリチャージ信号/PRが与えられる。
【0013】
なお、前記リードセル11は、書き込み状態ではゲート閾値が高く、非書き込み状態ではゲート閾値が低く設定されており、リファレンスセル11rはゲート閾値が低く設定されており、かつ、リファレンスセルのgmはリードセルのgmよりも小さく設定されている。
【0014】
図4は、図3のEPROMにおけるデータ読み出し動作の一例を示すタイミング波形図である。
図3のEPROMのデータ読み出し動作は、よく知られているように、選択すべきメモリセルのアドレスが確定し、選択すべき一方のメモリセルアレイ(例えば10a)のリードセルおよび他方のメモリセルアレイ(例えば10b)のリファレンスセルが選択された後、データ読み出し前にプリチャージ信号/PRが “L”レベルになる。これにより、プリチャージ用トランジスタ311がオン状態になり、データ線DLおよびビット線BLが“H”レベル(電源電位VCC)にプリチャージされる。
【0015】
この際、選択されたリードセルトランジスタ11がオン状態であると、このトランジスタ11を介してそれに接続されている共通ソース線SLもプリチャージされ、選択されたリファレンスセルトランジスタ11r(オン状態)を介してそれに接続されている共通ソース線SLがプリチャージされる。
【0016】
次に、プリチャージ信号/PRが“H”レベルになり、プリチャージが終了すると、データ読み出し動作が開始する。この時、ディスチャージ信号DISは “H”レベルになっており、共通ソース線SL、オン状態のリードセルトランジスタ11に接続されているビット線BLおよびこれに対応するデータ線DL、リファレンスセルトランジスタ11rに接続されているビット線BLおよびこれに対応するデータ線DLがそれぞれディスチャージされる。
【0017】
そして、所定時間が経過し、リード側のデータ線DLとリファレンス側のデータ線DLとの間に選択リードセル11の記憶データに応じた極性の所定値ΔV以上の電位差が生じると、記憶データに応じてセンスアンプ15の出力ノードの電位が“L”レベルあるいは“H”レベルになり、図示しないが出力バッファを経て読み出しデータOUTとして出力する。
【0018】
前記したようなデータ読み出し動作に際して、リファレンス側では、各カラムのリファレンスセル11rが選択された場合に各カラムのリファレンスセル11rが全てオン状態になり、選択されたカラムのリファレンスセル11r(オン状態)に流れる電流が共通ソース線SLを介して非選択カラムのリファレンスセル11r(オン状態)に回り込んで流れるので、リファレンス側のデータ線DLの負荷容量は比較的大きい。
【0019】
これに対して、リード側では、各カラムのリードセル11が選択された場合にゲート閾値が低く設定されている任意数のリードセル11のみオン状態になる。この場合、選択されたカラムのリードセル11がオン状態であれば、これに流れる電流が共通ソース線SLを介して非選択カラムのリードセル11のうちでオン状態のリードセルに回り込んで流れるようになり、選択されたカラムのリードセル11がオフ状態であれば回り込み電流は生じない。
【0020】
従って、共通ソース線SLに接続されているリードセル11群の記憶データの状態によっては、2個のメモリセルアレイ10a、10bがプリチャージされる時におけるリファレンス側のデータ線DLの寄生負荷容量とリード側のデータ線DLの寄生負荷容量とが等しい場合だけでなく、リファレンス側のデータ線DLの寄生負荷容量の方がリード側のデータ線DLの寄生負荷容量よりも大きくなる場合がある。
【0021】
前者のようにリファレンス側のデータ線DLの寄生負荷容量とリード側のデータ線DLの寄生負荷容量とが等しい場合には、プリチャージ終了後においてリファレンス側の共通ソース線SLの電位とリード側の共通ソース線SLの電位とが等しい。ここで、予めリファレンスセルのgmはリードセル11のgmよりも小さく設定されているので、データ読み出し動作(ディスチャージ)を開始すると、リード側の共通ソース線SLおよびデータ線DLがディスチャージされる場合には、リード側のデータ線DLの電位がリファレンス側のデータ線DLの電位よりも速く低下するので、センスアンプ15はリードセル11の記憶データを正しく検知して増幅することが可能である。
【0022】
これに対して、後者のようにリファレンス側のデータ線DLの寄生負荷容量の方がリード側のデータ線DLの寄生負荷容量よりも大きい場合には、プリチャージ終了後においてリファレンス側の共通ソース線SLの電位の方がリード側の共通ソース線SLの電位よりも低くなる(不平衡状態になる)。
【0023】
このような不平衡状態のままでデータ読み出し動作(ディスチャージ)を開始すると、リード側の共通ソース線SLおよびデータ線DLがディスチャージされる場合には、リード側のデータ線DLの電位よりもリファレンス側の共通ソース線SLおよびデータ線DLの電位の方が速く低下するような場合があり、センスアンプ15はリードセル11の非書き込み状態の記憶データを書き込み状態の記憶データとして誤って検知して増幅するような誤動作のおそれがある。
【0024】
そこで、プリチャージ後におけるリファレンス側の共通ソース線SLの電位とリード側の共通ソース線SLの電位との不平衡をプリチャージ期間内に解消しておくために、プリチャージ終了前からディスチャージを開始するようにしている。つまり、プリチャージ期間とディスチャージ期間の一部をオーバーラップさせている。
【0025】
しかし、上記したようにチャージシェアによる誤動作の防止対策としてプリチャージ期間とディスチャージ期間とにオーバーラップ部を設けることは、実質的にディスチャージ期間が短くなり、読み出し動作の高速化あるいは動作電源の低電圧化に対する妨げとなっている。
【0026】
なお、オーバーラップ部を設けることなくチャージシェアによる誤動作の防止を図る対策として、プリチャージ期間中もディスチャージを行う方式が提案されているが、この方式は消費電流の増加を招き、バッテリー駆動などの低消費電力を要求される半導体メモリへの適用には不向きである。
【0027】
【発明が解決しようとする課題】
上記したようにデータ読み出し前にリード側のビット線・リファレンス側のビット線がプリチャージされ、データ読み出し時にリード側のデータ線とリファレンス側のデータ線との間の電位差がセンスアンプによりセンス増幅されるプリチャージ・ディスチャージ方式のEPROMにおいて、チャージシェアによる誤動作の防止対策としてプリチャージ期間とディスチャージ期間とにオーバーラップ部を設ける従来の方式は、高速読み出し動作に対する妨げになるという問題があった。
【0028】
本発明は、データ読み出し前にリード側のビット線・リファレンス側のビット線がプリチャージされ、データ読み出し時にリード側のデータ線とリファレンス側のデータ線との間の電位差がセンスアンプによりセンス増幅されるプリチャージ・ディスチャージ方式の不揮発性半導体メモリにおいて、チャージシェアによる誤動作の防止対策としてオーバーラップ部を設けなくて済む不揮発性半導体メモリを提供することを目的とする。
【0029】
【課題を解決するための手段】
本発明は、データ読み出し前にリード側のビット線・リファレンス側のビット線がプリチャージされ、データ読み出し時にリード側のデータ線とリファレンス側のデータ線との間の電位差がセンスアンプによりセンス増幅されるプリチャージ・ディスチャージ方式の不揮発性半導体メモリにおいて、前記プリチャージ回路は、リード側のメモリセルアレイに対するプリチャージ駆動力よりもリファレンス側のメモリセルアレイに対するプリチャージ駆動力の方が大きく設定されており、プリチャージの終了とほぼ同時にディスチャージが開始するようにタイミングが設定されていることを特徴とする。
【0030】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図1は、本発明の第1の実施の形態に係るプリチャージ・ディスチャージ方式のEPROMの一部を概略的に示す。
【0031】
図1において、10aは第1のメモリセルアレイ、10bは第2のメモリセルアレイである。上記各メモリセルアレイは、それぞれメモリセル用の複数個のトランジスタがマトリクス状に配列されている。上記セルトランジスタは、浮遊ゲートおよび制御ゲートの二層ゲート構造を有するNMOSトランジスタからなり、上記メモリセルアレイのうちの一行分のメモリセルはリファレンス電位生成用のリファレンスセル11rであり、残りの複数行のメモリセルはデータ記憶用のリードセル11である。
【0032】
WLはワード線であり、メモリセルアレイの同一ロウのリードセル用の複数のセルトランジスタ11の各制御ゲートに共通に接続されており、ロウデコーダ (図示せず)からのワード線信号により選択駆動される。
【0033】
RWLはリファレンスワード線であり、メモリセルアレイの同一ロウのリファレンスセル用の複数のセルトランジスタ11rの各制御ゲートに共通に接続されており、ロウデコーダ(図示せず)からのリファレンスワード線信号により選択駆動される。
【0034】
BLはビット線であり、メモリセルアレイの同一カラムの複数のリードセル用トランジスタおよび1個のリファレンスセル用トランジスタ11rの各ドレインに共通に接続されている。
【0035】
SLはメモリセルアレイのソース線であり、上記同一カラムの複数のセルトランジスタ11の各ソースに共通に接続され、複数カラム(本例では4カラム)のソース線が一括接続されており、この一括接続されたソース線SLと接地電位 (VSS)ノードとの間にはディスチャージ用NMOSトランジスタ12が接続されており、そのゲートにはディスチャージ信号DISが与えられる。
【0036】
13は前記各ビット線BLに対応して一端が接続されたカラム選択用のNMOSトランジスタであり、カラムデコーダ(図示せず)からのカラム選択信号により選択駆動される。そして、複数カラム(本例では4カラム)における各カラム選択用トランジスタ13の他端が一括接続されている。
【0037】
14は、上記複数のカラム選択用トランジスタ13の一括接続端に一端が接続されたビット線電位クランプ用のNMOSトランジスタ14である。
上記ビット線電位クランプ用のNMOSトランジスタ14は、読み出し時のビット線電位をクランプするためのものであり、閾値電圧が0V付近のI型トランジスタが用いられており、そのゲートには約1Vのバイアス電位Vbiasが与えられる。
【0038】
15は上記2個のメモリセルアレイ10a、10bに共通に設けられ、データ読み出し時に前記一対のデータ線DL間に発生する電位差をセンス増幅するラッチ型のセンスアンプである。
【0039】
前記センスアンプ15は、2個の二入力ノアゲート151の各一方の入力端が各他方の出力端に交差接続されたフリップフロップ回路からなり、一対の入力ノードに対応して2個のメモリセルアレイ10a、10bにおけるビット線電位クランプ用トランジスタ14の他端側のデータ線DLが接続されている。
【0040】
なお、前記リードセル11は、書き込み状態ではゲート閾値が高く、非書き込み状態ではゲート閾値が低く設定されており、リファレンスセル11rはゲート閾値が低く設定されており、かつ、リファレンスセル11rのgmはリードセル11のgmよりも小さく設定されている。
【0041】
さらに、本実施の形態では、前記一対のデータ線DLと通常の電源電位VCCが与えられるVCCノードとの間に接続されるプリチャージ回路16として、リード側のメモリセルアレイに対するプリチャージ駆動力よりもリファレンス側のメモリセルアレイに対するプリチャージ駆動力の方が大きく設定されている。また、プリチャージ期間の終了とほぼ同時にディスチャージ期間が開始するようにタイミングが設定されている。
【0042】
上記プリチャージ回路16の具体例としては、本例では、前記VCCノードと一対のデータ線DLとの間(つまり、VCCノードとセンスアンプ15の一対の入力ノードとの間)にそれぞれ対応して接続された第1のプリチャージ用PMOSトランジスタ161および第2のプリチャージ用PMOSトランジスタ162と、同じく前記VCCノードとセンスアンプ15の一対の入力ノードとの間にそれぞれ対応して接続された(つまり、前記第1のプリチャージ用トランジスタ161および第2のプリチャージ用トランジスタ162にそれぞれ対応して並列に接続された)第3のプリチャージ用PMOSトランジスタ163および第4のプリチャージ用PMOSトランジスタ164とからなる。
【0043】
この場合、第1〜第4のプリチャージ用トランジスタの相互コンダクタンスを対応してgm1 、gm2 、gm3 、gm4 で表わすと、
gm1 =gm4 < gm2 =gm3
の関係を有するように設定されている。本例では、第1〜第4のプリチャージ用トランジスタのゲート幅を対応してW1 、W2 、W3 、W4 で表わすと、
W1 :W2 :W3 :W4 =1:4:4:1
の関係を有するように設定されている。
【0044】
そして、上記第1のプリチャージ用トランジスタ161および第2のプリチャージ用トランジスタ162の各ゲートには第1のプリチャージ信号/PRaが与えられ、第3のプリチャージ用トランジスタ163および第4のプリチャージ用トランジスタ163の各ゲートには第2のプリチャージ信号/PRbが与えられる。
【0045】
この場合、前記第1のメモリセルアレイ10aのリードセル11/第2のメモリセルアレイ10bのリファレンスセル11rが選択される場合には、第1のプリチャージ信号/PRaが“L”レベル(活性状態)に制御され、第2のプリチャージ信号/PRbは“H”レベル(非活性状態)に制御される。
【0046】
これに対して、第2のメモリセルアレイ10bのリードセル11/第1のメモリセルアレイ10aのリファレンスセル11rが選択される場合には、第2のプリチャージ信号/PRbが“L”レベル(活性状態)に制御され、第1のプリチャージ信号/PRaは“H”レベル(非活性状態)に制御される。
【0047】
このような構成により、第1のメモリセルアレイ10aのリードセル11/第2のメモリセルアレイ10bのリファレンスセル11rが選択される場合には、第1のプリチャージ信号/PRaにより第1のプリチャージ用トランジスタ161およびこれより駆動力の大きい第2のプリチャージ用トランジスタ162がオン駆動されるので、プリチャージ終了状態では、リードセル11の記憶データの状態にかかわらず、リファレンス側とリード側とで共通ソース線SLが均等にプリチャージされているか、リファレンス側の共通ソース線SLの方がリード側の共通ソース線SLよりも多量にプリチャージされている状態になる。
【0048】
これに対して、第2のメモリセルアレイ10bのリードセル11/第1のメモリセルアレイ10aのリファレンスセル11rが選択される場合には、第2のプリチャージ信号/PRbにより第4のプリチャージ用トランジスタ164およびこれより駆動力の大きい第3のプリチャージ用トランジスタ163がオン駆動されるので、プリチャージ終了状態では、リードセル11の記憶データの状態にかかわらず、リファレンス側とリード側とで共通ソース線SLが均等にプリチャージされているか、リファレンス側の共通ソース線SLの方がリード側の共通ソース線SLよりも多量にプリチャージされている状態になる。
【0049】
次に、図1のEPROMにおけるデータ読み出し動作について図2に示すタイミング波形を参照しながら説明する。
選択すべきメモリセルのアドレスが確定し、選択すべき一方のメモリセルアレイのリードセル11および他方のメモリセルアレイのリファレンスセル11rが選択された後、データ読み出し前にプリチャージ信号/PRが“L”レベルになる。これにより、プリチャージ回路16がオン状態になり、データ線DLおよびビット線BLが“H”レベル(電源電位VCC)にプリチャージされる。
【0050】
この際、選択されたリードセルトランジスタ11がオン状態であると、このトランジスタを介して共通ソース線SLもプリチャージされ、選択されたリファレンスセルトランジスタ11r(オン状態)を介して共通ソース線SLがプリチャージされる。
【0051】
この場合、選択されたカラムと共通ソース線SLを共有するリードセル11群の記憶データの状態にかかわらず、プリチャージ終了状態では、リード側の共通ソース線SLとリファレンス側の共通ソース線SLとが均等にプリチャージされているか、リード側の共通ソース線SLよりもリファレンス側の共通ソース線SLの方が多量にプリチャージされている状態になる。
【0052】
次に、プリチャージ信号/PRが“H”レベルになってプリチャージが終了するとともに、ディスチャージ信号DISが“H”レベルになってデータ読み出し動作が開始する。この時、共通ソース線SL、オン状態のリードセルトランジスタ11に接続されているビット線BLおよびこれに対応するデータ線DL、リファレンスセルトランジスタ11rに接続されているビット線BLおよびこれに対応するデータ線DLがそれぞれディスチャージされる。
【0053】
これにより、選択されたリードセルトランジスタ11のオン/オフ状態およびリファレンスセルトランジスタ11rの読み出し電流に応じて所定時間経過後にリード側のデータ線DLとリファレンス側のデータ線DLとの間に選択リードセル11の記憶データに応じた極性の所定値ΔV以上の電位差が生じる。この電位差がセンスアンプ15により検知・増幅され、記憶データに応じてセンスアンプ15の出力ノードの電位が“L”レベルあるいは“H”レベルになり、出力バッファ(図示せず)を経て読み出しデータとして出力する。
【0054】
上記したようなデータ読み出し動作に際して、リファレンス側では、リファレンスワード線RWLにより各カラムのリファレンスセル11rが選択された場合に、各カラムのリファレンスセル11rが全てオン状態になり、選択されたカラムのリファレンスセル11r(オン状態)に流れる電流が共通ソース線SLを介して非選択カラムのリファレンスセル11r(オン状態)に回り込んで流れるので、リファレンス側のデータ線DLの負荷容量は比較的大きい。
【0055】
これに対して、リード側では、ワード線により各カラムのリードセル11が選択された場合に、ゲート閾値が低く設定されている任意数のリードセル11のみオン状態になる。この場合、選択されたカラムのリードセル11がオン状態であれば、これに流れる電流が共通ソース線SLを介して非選択カラムのリードセル11のうちでオン状態のリードセル11に回り込んで流れるようになり、選択されたカラムのリードセル11がオフ状態であれば回り込み電流は生じない。
【0056】
従って、共通ソース線SLに接続されているリードセル11群の記憶データの状態によっては、2個のメモリセルアレイ10a、10bがプリチャージされる時におけるリファレンス側のデータ線DLの寄生負荷容量とリード側のデータ線DLの寄生負荷容量とが等しい場合だけでなく、リファレンス側のデータ線DLの寄生負荷容量の方がリード側のデータ線DLの寄生負荷容量よりも大きくなる場合があるが、本例のプリチャージ回路16によるプリチャージの終了状態では、リファレンス側の共通ソース線SLとリード側の共通ソース線SLとが均等にプリチャージされている(前記したような寄生負荷容量の不平衡状態によるプリチャージ量の不平衡状態が解消されている)か、リファレンス側の共通ソース線SLの方がリード側の共通ソース線SLよりも多量にプリチャージされている。
【0057】
前者のようにリファレンス側とリード側とで共通ソース線SLが均等にプリチャージされている場合には、予めリファレンスセルのgmはリードセルのgmよりも小さく設定されているので、データ読み出し動作(ディスチャージ)を開始した時にリード側の共通ソース線およびデータ線がディスチャージされる場合 (リードセルが非書き込み状態、オン状態の場合)に、リード側のデータ線の電位がリファレンス側のデータ線の電位よりも速く低下する。
【0058】
これに対して、後者のようにリファレンス側の共通ソース線SLの方がリード側の共通ソース線SLよりも多量にプリチャージされている場合には、データ読み出し動作(ディスチャージ)を開始した時にリード側の共通ソース線SLおよびデータ線DLがディスチャージされる場合に、リード側のデータ線DLの電位がリファレンス側のデータ線DLの電位よりも速く低下する。
【0059】
換言すれば、共通ソース線SLに接続されているリードセル群の記憶データの状態にかかわらず、ディスチャージの開始によってリード側のデータ線DLがディスチャージされる場合(リードセルが非書き込み状態、オン状態)には、常に、リード側のデータ線DLの電位がリファレンス側のデータ線DLの電位よりも速く低下するので、センスアンプ15はリードセルの記憶データを正しく検知して増幅することが可能である。
【0060】
これに対して、リード側のデータ線がディスチャージされない場合(リードセルが書き込み状態、オフ状態)であれば、リファレンス側のデータ線DLの電位がリード側のデータ線の電位よりも速く低下するので、センスアンプ15はリードセルの記憶データを正しく検知して増幅することが可能である。
【0061】
従って、従来例のようにプリチャージ終了前からディスチャージを開始する (つまり、プリチャージ期間とディスチャージ期間の一部をオーバーラップさせる)必要がなくなり、ディスチャージ期間を十分に確保できるので、読み出し動作の高速化あるいは動作電源の低電圧化が可能になる。
【0062】
図3は、本発明の第2の実施の形態に係るプリチャージ・ディスチャージ方式のEPROMの一部を概略的に示す。
図3に示すEPROMは、図1に示したEPROMと比べて、(1)VCCノードと前記データ線DL対との間に接続されている第1のプリチャージ回路31の構成、(2)VCCノードと前記共通ソース線SLとの間に第2のプリチャージ回路32が付加接続されている点が異なり、その他は同じであるので図1中と同一符号を付している。
【0063】
上記第1のプリチャージ回路31の具体例としては、VCCノードとデータ線DL対との間に互いにほぼ同一サイズの第5のプリチャージ用PMOSトランジスタ311がそれぞれ接続され、それぞれのゲートにプリチャージ信号/PRが与えられる。
【0064】
また、前記第2のプリチャージ回路32の具体例としては、VCCノードと前記共通ソース線SLとの間に第6のプリチャージ用PMOSトランジスタ321および共通ソース線電位クランプ用のI型のNMOSトランジスタ322が直列に接続され、第6のプリチャージ用トランジスタ321のゲートに前記プリチャージ信号/PRが与えられ、共通ソース線電位クランプ用NMOSトランジスタ322のゲートに前記バイアス電位Vbiasが与えられる。
【0065】
このような構成により、プリチャージ期間には、プリチャージ信号/PRにより第5のプリチャージ用トランジスタ311および第6のプリチャージ用トランジスタ321がオン駆動されるので、プリチャージ終了状態では、リードセル11の記憶データの状態にかかわらず、リファレンス側の共通ソース線SLとリード側の共通ソース線SLとが均等にプリチャージされている。
【0066】
従って、データ読み出し動作において、センスアンプ15は、図1のEPROMにおけると同様にリードセルトランジスタ11から読み出された記憶データを正しく検知・増幅することが可能になる。
【0067】
【発明の効果】
上述したように本発明によれば、チャージシェアによるセンスアンプの誤動作の防止対策としてオーバーラップ部を設けなくて済む不揮発性半導体メモリを提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るEPROMの一部を示す回路図。
【図2】図1中のセルトランジスタの読み出し動作例を示すタイミング波形図。
【図3】本発明の第2の実施の形態に係るEPROMの一部を示す回路図。
【図4】従来のEPROMの一部を示す回路図。
【図5】図4中のセルトランジスタの読み出し動作例を示すタイミング波形図。
【符号の説明】
10a…第1のメモリセルアレイ、
10b…第2のメモリセルアレイ、
11…リードセルトランジスタ、
11r…リファレンスセルトランジスタ、
12…ディスチャージ用トランジスタ、
13…カラム選択用トランジスタ、
14…ビット線電位クランプ用トランジスタ、
15…センスアンプ、
16…プリチャージ回路、
161…第1のプリチャージ用トランジスタ、
162…第2のプリチャージ用トランジスタ、
163…第3のプリチャージ用トランジスタ、
164…第4のプリチャージ用トランジスタ、
BL…ビット線、
WL…ワード線、
RWL…リファレンスワード線、
SL…ソース線、
DL…データ線。
Claims (6)
- 記憶データに応じて選択時にオン状態/オフ状態になるように閾値が設定されたデータ記憶用の不揮発性のリードセルトランジスタと選択時にオン状態となるように閾値が設定されたリファレンス用の不揮発性のリファレンスセルトランジスタが行列状に配列された第1のメモリセルアレイおよび第2のメモリセルアレイと、
前記各メモリセルアレイにおけるそれぞれ同一行のリードセルトランジスタの制御ゲートに共通に接続された複数のワード線と、
前記各メモリセルアレイにおける同一行のリファレンスセルトランジスタの制御ゲートに共通に接続されたリファレンスワード線と、
前記各メモリセルアレイにおけるそれぞれ同一列の複数個のリードセルトランジスタおよび1個のリファレンスセルトランジスタの各ドレインに共通に接続された複数のビット線と、
前記各メモリセルアレイにおけるそれぞれ同一列の複数個のリードセルトランジスタおよび1個のリファレンスセルトランジスタの各ソースに共通に接続された複数のソース線と、
前記各メモリセルアレイにおけるそれぞれ複数列のソース線が一括接続された共通ソース線と、
前記共通ソース線と接地電位ノードとの間に接続され、前記メモリセルアレイからデータを読み出す時にオン状態に制御されるディスチャージ回路と、
前記各メモリセルアレイにおけるそれぞれのビット線に対応して各一端が接続され、各他端が一括接続されたカラム選択用のトランジスタと、
前記各メモリセルアレイにおけるそれぞれ複数列の各カラム選択用トランジスタの一括接続端に一端が接続され、他端にデータ線が接続され、ゲートにバイアス電位が与えられるビット線電位クランプ用トランジスタと、
前記2個のメモリセルアレイに共通に設けられ、前記2個のメモリセルアレイの各データ線に一対の入力ノードが接続され、データ読み出し時に前記2個のメモリセルアレイのデータ線間に発生する電位差を検知・増幅するラッチ型のセンスアンプと、
電源電位が与えられる電源ノードと前記一対のデータ線との間に接続され、前記メモリセルアレイからデータを読み出す前に前記データ線およびビット線をプリチャージするように制御されるプリチャージ回路とを具備し、
前記プリチャージ回路は、前記電源ノードとセンスアンプの一対の入力ノードとの間にそれぞれ対応して接続された第1のプリチャージ用PMOSトランジスタおよび第2のプリチャージ用PMOSトランジスタと、同じく前記電源ノードとセンスアンプの一対の入力ノードとの間にそれぞれ対応して接続された第3のプリチャージ用PMOSトランジスタおよび第4のプリチャージ用PMOSトランジスタとからなり、
前記第1、第2、第3、第4のプリチャージ用トランジスタの相互コンダクタンスを対応してgm 1 、gm 2 、gm 3 、gm 4 で表わすと、
gm 1 < gm 2
gm 4 < gm 3
の関係を有するように設定されており、
第1のプリチャージ用トランジスタおよび第2のプリチャージ用トランジスタの各ゲートには第1のプリチャージ信号が与えられ、第3のプリチャージ用トランジスタおよび第4のプリチャージ用トランジスタの各ゲートには第2のプリチャージ信号が与えられ、
前記第1のメモリセルアレイのリードセル/第2のメモリセルアレイのリファレンスセルが選択される場合には、第1のプリチャージ信号が活性状態、第2のプリチャージ信号は非活性状態に制御され、
前記第2のメモリセルアレイのリードセル/第1のメモリセルアレイのリファレンスセルが選択される場合には、第2のプリチャージ信号が活性状態、第1のプリチャージ信号は非活性状態に制御され、
前記プリチャージ回路によるプリチャージの終了と同時に前記ディスチャージ回路によるディスチャージが開始するようにタイミングが設定されていることを特徴とする不揮発性半導体メモリ。 - 前記gm1 、gm2 、gm3 、gm4 の関係は、
gm1 =gm4 、gm2 =gm3 であることを特徴とする請求項1記載の不揮発性半導体メモリ。 - 前記リードセルトランジスタの相互コンダクタンスよりも前記リファレンスセルトランジスタの相互コンダクタンスの方が小さく設定されていることを特徴とする請求項1又は2記載の不揮発性半導体メモリ。
- 記憶データに応じて選択時にオン状態/オフ状態になるように閾値が設定されたデータ記憶用の不揮発性のリードセルトランジスタと選択時にオン状態となるように閾値が設定されたリファレンス用の不揮発性のリファレンスセルトランジスタが行列状に配列された第1のメモリセルアレイおよび第2のメモリセルアレイと、
前記各メモリセルアレイにおけるそれぞれ同一行のリードセルトランジスタの制御ゲートに共通に接続された複数のワード線と、
前記各メモリセルアレイにおける同一行のリファレンスセルトランジスタの制御ゲートに共通に接続されたリファレンスワード線と、
前記各メモリセルアレイにおけるそれぞれ同一列の複数個のリードセルトランジスタおよび1個のリファレンスセルトランジスタの各ドレインに共通に接続された複数のビット線と、
前記各メモリセルアレイにおけるそれぞれ同一列の複数個のリードセルトランジスタおよび1個のリファレンスセルトランジスタの各ソースに共通に接続された複数のソース線と、
前記各メモリセルアレイにおけるそれぞれ複数列のソース線が一括接続された共通ソース線と、
前記共通ソース線と接地電位ノードとの間に接続され、前記メモリセルアレイからデータを読み出す時にオン状態に制御されるディスチャージ回路と、
前記各メモリセルアレイにおけるそれぞれのビット線に対応して各一端が接続され、各他端が一括接続されたカラム選択用のトランジスタと、
前記各メモリセルアレイにおけるそれぞれ複数列の各カラム選択用トランジスタの一括接続端に一端が接続され、他端にデータ線が接続され、ゲートにバイアス電位が与えられるビット線電位クランプ用トランジスタと、
前記2個のメモリセルアレイに共通に設けられ、前記2個のメモリセルアレイの各データ線に一対の入力ノードが接続され、データ読み出し時に前記2個のメモリセルアレイのデータ線間に発生する電位差を検知・増幅するラッチ型のセンスアンプと、
電源ノードと前記一対のデータ線との間に接続され、前記メモリセルアレイからデータを読み出す前に前記データ線およびビット線をプリチャージするように制御される第1のプリチャージ回路と、
前記電源ノードと前記共通ソース線との間に接続され、前記メモリセルアレイからデータを読み出す前に前記共通ソース線をプリチャージするように制御される第2のプリチャージ回路とを具備し、前記第1のプリチャージ回路によるプリチャージの終了と同時に前記ディスチャージ回路によるディスチャージが開始するようにタイミングが設定されていることを特徴とする不揮発性半導体メモリ。 - 前記第1のプリチャージ回路は、前記電源ノードとデータ線対との間に互いに同一サイズを有する第5のプリチャージ用PMOSトランジスタがそれぞれ接続され、それぞれのゲートにプリチャージ信号が与えられ、
前記第2のプリチャージ回路は、前記電源ノードと前記共通ソース線との間に第6のプリチャージ用PMOSトランジスタおよび共通ソース線電位クランプ用NMOSトランジスタが直列に接続され、前記第6のプリチャージ用トランジスタのゲートに前記プリチャージ信号が与えられ、前記共通ソース線電位クランプ用NMOSトランジスタのゲートに前記バイアス電位が与えられることを特徴とする請求項4記載の不揮発性半導体メモリ。 - 前記リードセルトランジスタの相互コンダクタンスよりも前記リファレンスセルトランジスタの相互コンダクタンスの方が小さく設定されていることを特徴とする請求項4または5記載の不揮発性半導体メモリ。
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