JPS649680B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、メモリセルの記憶データ検出を行
なう場合に、ダミーセルを用意し、両セルの記憶
データもしくは充電条件の差に基づく一対のビツ
トライン間の電位差を増幅することによつて行な
うようにした半導体記憶装置に関する。

［発明の技術的背景とその問題点］ EPROM（データ消去可能なプログラマブルリ
ードオンリー メモリ）やEEPROM（電気的に
データ消去可能なプログラマブル リードオンリ
ー メモリ）等の半導体記憶装置（以下単にメモ
リと称する）では、スタテイクRAMとは異な
り、メモリセルからの出力線は１つしかなく、そ
の“１”レベル、“０”レベルの記憶データがデ
ータ記憶用トランジスタのインピーダンス状態に
対応付けられている。

このようなEPROMおよびEEPROM等のメモ
リにおいて、メモリセルのデータ検出を行なう方
式としては、従来、ビツトラインに電流を流し込
んでそのときのビツトラインに生じる電圧降下を
モニタする方式がある。この方式のメモリセルは
例えばIEEE ジヤーナル オブ ソリツド ス
テート サーキツト Vol.SC−17No.５ Oct
1982の第825頁に記載されているKUO 他による
「EEPROM USING THE FETMOS CELL」
が知られている。

ところが、この方式ではメモリセルのインピー
ダンスのプロセス上のばらつきによりその値が設
計値からはずれると動作しなくなる不都合があ
る。しかもビツトラインに流し込む電流の値もプ
ロセス上のばらつきの影響を受け易いので動作マ
ージンが少なくなるという不都合がある。

このため、さらに従来では上記のような不都合
を解消するため、第５図のようなメモリが実用化
されている。このメモリは、一対のビツトライン
１１，１２を設け、一方のビツトライン１１には
それぞれフローテイングゲートを有するデータ記
憶用の不揮発性トランジスタ１３および選択用ト
ランジスタ１４からなるEEPROM型のメモリセ
ル１５を複数個接続し、他方のビツトライン１２
にはフローテイングゲートを有する不揮発性トラ
ンジスタ１６および選択用トランジスタ１７から
なる１個のダミーセル１８を接続し、上記一対の
ビツトライン１１，１２間にはデータ検出を行な
う差動増幅回路１９を設け、さらに一対の各ビツ
トライン１１，１２に負荷トランジスタ２０，２
１を接続するようにしたものである。そして上記
各メモリセル１５内の選択用トランジスタ１４の
ゲートは複数のワードライン２２の対応する一つ
に接続されている。また上記一対の各ビツトライ
ン１１，１２には寄生容量２３，２４それぞれが
接続されている。

このようなメモリにおいてデータの読み出しを
行なう場合には、任意のワードライン２２を選択
的に駆動して一つのメモリセル１５を選択する。
この選択されたメモリセル１５では、データ記憶
用のトランジスタ１３のソース、ドレイン間のイ
ンピーダンス状態が記憶データに応じて設定さ
れ、このインピーダンス状態に基づいてビツトラ
イン１１の電位が設定される。例えば選択された
メモリセル１５内のトランジスタ１３のインピー
ダンスが高くされていれば、負荷トランジスタ２
０を介してビツトライン１１は電源電位V_DDまで
充電される。他方、トランジスタ１３のインピー
ダンスが低くされていれば、ビツトライン１１は
ほぼアース電位に放電される。従つて、このビツ
トライン１１の電位はトランジスタ１３のインピ
ーダンス状態に応じてV_DDか０（アース電位）の
いずれかに設定される。なお、以下の説明ではビ
ツトラインがアース電位に放電されるときのセル
の記憶データが“０”レベルであるとする。ダミ
ーセル１８側ではオン状態でのトランジスタ１６
のコンダクタンスを上記メモリセル１５側のトラ
ンジスタ１３よりも小さく選んだり、もしくは負
荷トランジスタ２１のコンダクタンスを上記メモ
リセル１５側の負荷トランジスタ２０のそれより
も小さく選んだりして、ビツトライン１２の電位
がビツトライン１１の電位振幅のほぼ中間となる
ように設計されている。そしてこのとき、ビツト
ライン１１，１２間に発生する電位差が差動増幅
回路１９によつて増幅されることによりデータが
検出される。なお、上記トランジスタ１３および
１６の制御ゲートは共通接続されており、この共
通端子には動作状態に応じてそれぞれ次のような
電位が印加される。すなわち、データ消去時の際
には高電位例えば20Vが、データプログラム時に
はアース電位が、さらにデータ読み出し時には例
えば2.5Vがそれぞれ印加される。

この第５図のメモリにおける問題点は、一対の
ビツトライン１１，１２に接続されている寄生容
量２３，２４の値が大幅に異なつていることから
発生している。すなわち、メモリセル１５および
ダミーセル１８が選択されると（ただし回路形式
により、ダミーセル１８はそのメモリチツプが選
択されていれば常に選択状態にされている場合も
ある）、ビツトライン１２における電位はそこに
接続されている寄生容量２４の値が少ないため、
比較的に短時間で所定の電位に到達する。ところ
が、ビツトライン１１には多数のメモリセル１５
が接続されており、ここに接続されている寄生容
量２３の値は上記寄生容量２４に比較して極めて
多くなつている。このため、ビツトライン１１に
おける電位変化特性は負荷トランジスタ２０およ
びトランジスタ１３のインピーダンスのばらつき
により大幅にばらついてしてしまう。

第６図は上記ビツトライン１１，１２における
電位変化を示す特性図である。図において直線３
１はビツトライン１２の電位変化を、曲線３２，
３３はそれぞれビツトライン１１が放電される際
の電位変化を、曲線３４はビツトライン１１が負
荷トランジスタ２０によつて充電される際の電位
変化をそれぞれ示している。図示するように、ト
ランジスタ１３のインピーダンスのばらつきに基
づく放電速度の差により、ビツトライン１１の電
位がビツトライン１２の電位を横切る時刻が異な
つてしまう。特にフローテイングゲート構造を有
するトランジスタ１３はプロセス上の影響を受け
易い。従つて、このメモリのアクセス時間を高速
化するには問題がある。

このような問題点を解消するため、さらに従来
では、アドレスの切り変り時にパルス信号を発生
させ、上記第５図のメモリの一対のビツトライン
１１，１２間に短絡用のMOSトランジスタを追
加接続し、このトランジスタを上記パルス信号で
制御するようなメモリが実用化されている。この
ようなメモリにおける前記第６図に対応した特性
図が第７図である。アドレスの変化時に前記一対
のビツトライン１１，１２は上記短絡用トランジ
スタによつて短絡されるので、ビツトライン１１
における電位４１とビツトライン１２における電
位４２とは短絡直後では同電位にされている。そ
の後、ビツトライン１２における電位４２は前記
のように、そこに接続されている寄生容量２４の
値が少ないため、比較的に短時間で所定の電位に
到達する。他方、選択されたメモリセル１５内の
トランジスタ１３のインピーダンスが低くされて
いれば、ビツトライン１１はアース電位に向かつ
て放電されるが、このビツトライン１１に接続さ
れている寄生容量２３の値が多いためその電位４
１の下がり方は電位４２に比べて遅くなる。この
ため、ビツトライン１１の電位４１がビツトライ
ン１２の電位４２を横切つた後でなければデータ
を検出できず、このメモリでもアクセス時間を高
速化するにはまだ問題がある。

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものであり、その目的はデータの読み出し時間
の短縮化が可能であり、もつてアクセス時間の高
速化が達成できる半導体記憶装置を提供すること
にある。

［発明の概要］ 上記目的を達成するためこの発明にあつては、
第１のビツトラインと第２のビツトラインそれぞ
れにほぼ同数のメモリセルおよびダミーセルを接
続して両ビツトラインにおける寄生容量の値を等
価にし、両ビツトライン間に生じる電位差を増幅
して上記メモリセルの記憶データを検出するよう
にしている。しかも第１のビツトライン、第２の
ビツトラインに接続された同一記憶内容のメモリ
セルからデータを読み出す場合に検出データのレ
ベルが異なつてしまうので、選択したメモリセル
の接続されているビツトラインに対応して、上記
検出データを反転もしくは非反転状態で出力制御
するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明に係る半導体記憶装置（メモ
リ）の一実施例に従つた構成を示す回路図であ
る。

この実施例によるメモリでは前記第５図の従来
のものと同様に、一対のビツトライン５１，５２
が設けられている。上記一方のビツトライン５１
にはそれぞれフローテイングゲートを有するデー
タ記憶用の不揮発性トランジスタ５３および選択
用トランジスタ５４からなるEEPROM型のメモ
リセル５５Ａが複数個接続されていると共に、メ
モリセル５５Ａ内のトランジスタ５３よりも小さ
なコンダンタスに設定されフローテイングゲート
を有する不揮発性トランジスタ５６および選択用
トランジスタ５７からなる１個のダミーセル５８
Ａが接続されている。同様に、上記他方のビツト
ライン５２にも上記一方のビツトライン５１に接
続されているものと同様の構成の同数の
EEPROM型のメモリセル５５Ｂと１個のダミー
セル５８Ｂが接続されている。さらに上記一対の
ビツトライン５１，５２間にはデータ検出を行な
う差動増幅回路５９が設けられている。上記一対
のビツトライン５１，５２と電源電位V_DD印加点
との間にはプリチヤージ用のMOSトランジスタ
６０，６１が接続されている。また上記一対の各
ビツトライン５１，５２間には、エコライズ用の
MOSトランジスタ６２が接続されている。そし
て上記トランジスタ６０，６１および６２のゲー
トにはプリチヤージ制御信号PCが並列に供給さ
れるようになつている。また上記メモリセル５５
Ａ，５５Ｂ内の各選択用トランジスタ５４のゲー
トは、複数のワードライン６３Ａ，６３Ｂの対応
する一つにそれぞれ接続されていると共に、ダミ
ーセル５８Ａ，５８Ｂ内の選択用トランジスタ５
７のゲートは、二つのワードライン６４Ａ，６４
Ｂにそれぞれ接続されている。上記一対の各ビツ
トライン５１，５２には寄生容量６５，６６それ
ぞれが接続されている。

なお、この実施例回路の場合にも、トランジス
タ５４および５７の制御ゲートは共通接続されて
おり、この共通端子にはメモリの動作状態に応じ
てそれぞれ前記したような互いに値が異なつた電
位が印加されるようになつている。

さらに７０は、A0ないしAi−１からなるｉビ
ツトのアドレス信号が入力されるアドレスデコー
ダである。このアドレスデコーダ７０は、上記ｉ
ビツトの入力アドレス信号に基づいて複数のデコ
ード出力ライン７１Ａ，７１Ｂのうち対応した位
置のいずれか一組を駆動すると共に、同時にこれ
らデコード出力ライン７１Ａ，７１Ｂとは異なる
一組のデコード出力ライン７２Ａ，７２Ｂを共に
駆動する。上記複数のデコード出力ライン７１
Ａ，７１Ｂの信号は複数のアンドゲート７３Ａ，
７３Ｂのうち対応するものにそれぞれ供給され、
一組のデコード出力ライン７２Ａ，７２Ｂの信号
は一組のアンドゲート７４Ａ，７４Ｂに並列に供
給されている。

７５は上記アドレス信号Ai−１よりも１ビツ
ト上位のアドレス信号Aiが入力され、このアド
レス信号から互いに相補なレベル関係にある信号
Ｌ，を出力するアドレスバツフアである。この
アドレスバツフア７５から出力される一方の信号
Ｌは上記アンドゲート７４Ａ，７３Ｂに並列に供
給されており、他方の信号は上記アンドゲート
７４Ｂ，７３Ａに並列に供給されている。そして
上記アンドゲート７３Ａ，７３Ｂの出力が前記ワ
ードライン６３Ａ，６３Ｂに並列に供給されてお
り、アンドゲート７４Ａ，７４Ｂの出力がワード
ライン６４Ａ，６４Ｂに並列に供給されている。

また、上記差動増幅回路５９で検出されるデー
タはデータ出力回路８０に供給されている。この
データ出力回路８０は、上記アドレスバツフア７
５から出力される信号Ｌ，のレベルに応じて差
動増幅回路５９の検出データをレベル反転もしく
は非反転状態で出力制御するものであり、インバ
ータ８１、スイツチとしての２個のMOSトラン
ジスタ８２，８３およびバツフア回路８４から構
成されている。すなわち、上記差動増幅回路５９
のデータは、上記信号がゲートに供給される上
記トランジスタ８２を介して上記バツフア回路８
４に供給されるか、もしくは上記インバータ８
１、上記信号Ｌがゲートに供給される上記トラン
ジスタ８３を直列に介して上記バツフア回路８４
に供給されるようになつている。そして上記バツ
フア回路８４からの出力データが最終的な読み出
しデータとしてメモリ外部に出力される。

このような構成のメモリでは、一対のビツトラ
イン５１，５２に接続されているメモリセル５５
およびダミーセル５８の数が互いにほぼ等しくさ
れているので、寄生容量６５，６６の値も互いに
ほぼ等しくされている。

次に上記のような構成のメモリの作用を説明す
る。

まず、図示しない手段によりアドレスの切り変
りが検出されてプリチヤージ制御信号PCが発生
される。この信号PCの発生によりトランジスタ
６０，６１および６２が所定期間だけオン状態に
される。この結果、一対のビツトライン５１，５
２は共に電源電位V_DDまで充電され、両ビツトラ
イン５１，５２の電位は同電位に設定される。次
にこの期間が終了すると、上記トランジスタ６
０，６１および６２がオフ状態にされて、ビツト
ライン５１，５２のプリチヤージおよびエコライ
ズが終了する。他方、上記アドレスの切り変り
後、入力アドレス信号A0ないしAi−１の各レベ
ル状態に応じてアドレスデコーダ７０のデコード
出力ライン７１Ａ，７１Ｂのうち対応した位置の
いずれかを一組が駆動され、同時に一組のデコー
ド出力ライン７２Ａ，７２Ｂが共に駆動される。
さらに入力アドレス信号Aiのレベル状態に応じ
て、アドレスバツフア７５で出力信号Ｌ，Ｌのレ
ベルが設定される。

ここでいま、例えば信号が“１”レベルに、
信号Ｌが“０”レベルに設定されている場合、差
動増幅回路５９を中心にして左側に配置されてい
る複数のアンドゲート７３Ａと同じく右側に配置
されている１個のアンドゲート７４Ｂとが、アド
レスデコーダ７０からの駆動出力信号を出力可能
となる。従つてこの場合、差動増幅回路５９を中
心にして左側に配置されている複数のワードライ
ン６３Ａの一つが駆動され、この駆動されたワー
ドライン６３Ａに対応した一つのメモリセル５５
Ａが選択される。さらに差動増幅回路５９を中心
にして右側に配置されているワードライン６４Ｂ
が駆動され、この駆動されたワードライン６４Ｂ
に対応したダミーセル５８Ｂが選択される。すな
わち、上記のように信号が“１”レベルに、信
号Ｌが“０”レベルに設定されている場合には、
一方のビツトライン５１に接続されている１個の
メモリセル５５Ａが選択されるとともに他方のビ
ツトライン５２に接続されているダミーセル５８
Ｂが選択される。

上記とは異なるレベルのアドレス信号Aiがア
ドレスバツフア７５に入力された場合に信号Ｌ，
Ｌのレベル設定状態が上記とは反対になるので、
この場合には一方のビツトライン５１に接続され
ているダミーセル５８Ａが選択されるとともに他
方のビツトライン５２に接続されている１個のメ
モリセル５５Ｂが選択される。すなわち、アドレ
スバツフア７５の出力信号に基づき、一方のビツ
トライン５１に接続されているメモリセル５５Ａ
が選択される場合には他方のビツトライン５２に
接続されているダミーセル５８Ｂが選択され、こ
の反対に他方のビツトライン５２に接続されてい
るメモリセル５５Ｂが選択される場合には一方の
ビツトライン５１に接続されているダミーセル５
８Ａが選択される。

メモリセル５５およびダミーセルが選択された
後、一対のビツトライン５１，５２のうちメモリ
セル５５が接続されている方はトランジスタ５３
のインピーダンス状態に応じてプリチヤージ時の
ままの電位にされるかもしくは放電される。他
方、ダミーセル５８内のトランジスタ５６のコン
ダクタンスはメモリセル５５内のトランジスタ５
３のそれよりも小さく選ばれてはいるが、“１”
レベルのデータを記憶しているトランジスタ５３
よりは大きなコンダクタンスを持つている。従つ
て、ビツトライン５１，５２のうちダミーセル５
８が接続されている方も放電される。ここで両ビ
ツトラインの放電の際、従来で問題になつていた
ビツトライン間の寄生容量の値の大小関係に基づ
く前記第７図に示すような遅れは、両ビツトライ
ン５１，５２に接続されている寄生容量６５，６
６の値がほぼ等しくされているために生じない。
すなわち、第２図は上記一対のビツトライン５
１，５２の放電の際の電位変化を示す特性図であ
る。図において曲線９１はダミーセルが接続され
ている方のビツトラインの電位変化を、曲線９
２，９３はそれぞれメモリセルが接続されている
方のビツトラインの電位変化をそれぞれ示してい
る。ここで上記のように寄生容量６５，６６の値
が等しくされているので、曲線９１で示されたダ
ミーセルが接続されている方のビツトラインの電
位変化に対し、曲線９２で示され“０”レベルの
データが記憶されているメモリセルが接続されて
いる方のビツトラインの電位変化には前記第７図
のような寄生容量の差に基づく遅れは生じない。
従つて、このような遅れ時間は従来よりも大幅に
制限することができ、差動増幅回路５９の性能、
特にオフセツト電圧のみによつて遅れ時間が生じ
ることになる。このため、エコライズが終了した
直後の時点から一対のビツトライン間にはメモリ
セルデータに応じた電位差が発生し、この時点で
データの検出が可能である。なお第２図におい
て、曲線９３で示され、“１”レベルのデータが
記憶されているメモリセルが接続されたビツトラ
インの電位が低下しているのは、サブストレート
リークによりトランジスタ５６のしきい値電圧が
低下することに起因している。

このように、従来の回路で生じていたビツトラ
イン間の寄生容量の差による遅れ時間はほとんど
存在しない。このため、差動増幅回路５９におけ
るデータの検出時間の早期化、ひいてはデータ読
み出し時間の短縮化が可能であり、もつてアクセ
ス時間の高速化を達成することができる。しかも
この実施例では、同一記憶容量のメモリを構成す
る場合、従来一つのビツトラインに接続されてい
るのと同数のメモリセルが一対のビツトラインに
分割されて接続されているので、従来よりもビツ
トライン当りの寄生容量の値を低下させることが
できる。このことは、特にEPROMやEEPROM
セルのようにセルトランジスタのコンダクタンス
が低いものに対しては、データ読み出し速度を速
くするためには極めて有利である。

またこの実施例の場合、一対のビツトライン５
１，５２には共にメモリセル５５が接続されてい
るので、差動増幅回路５９の検出データをそのま
ま読み出しデータとして外部に出力することはで
きない。すなわち、同じデータが記憶されている
メモリセル５５が異なるビツトラインで選択され
た場合に、差動増幅回路５９の検出データは互い
にレベルが異なつてしまうからである。そこで、
選択されたメモリセル５５が接続されているビツ
トラインに応じて、差動増幅回路５９の検出デー
タをレベル反転する必要が生じてくる。このよう
な機能を果たしているのがデータ出力回路８０で
ある。ここで、一方のビツトライン５１に接続さ
れているメモリセル５５Ａが選択された際に、差
動増幅回路５９で検出されるデータが正しいレベ
ルとすると、このときの検出データは前記アドレ
スバツフア７５の出力信号Ｌによつてスイツチ制
御されるデータ出力回路８０内のトランジスタ８
２を介してそのままのレベルでバツフア回路８４
に供給される。他方、ビツトライン５２に接続さ
れているメモリセル５５Ｂが選択された際の差動
増幅回路５９の検出データは前記インバータ８１
およびアドレスバツフア７５の出力信号Ｌによつ
てスイツチ制御されるデータ出力回路８０内のト
ランジスタ８３を介し、レベル反転された状態で
バツフア回路８４に供給される。従つて、常に正
しいレベルのデータがこのデータ出力回路８０か
ら出力されることになる。

第３図は上記実施例回路で用いられる差動増幅
回路５９の一具体例の構成を示す回路図である。
この差動増幅回路５９はＰチヤネルMOSトラン
ジスタ１０１，１０２それぞれおよびＮチヤネル
MOSトランジスタ１０３，１０４それぞれから
なるCMOSインバータ１０５，１０６の入出力
端間を交差接続してなる周知のフリツプフロツプ
回路で構成されており、一方のCMOSインバー
タ１０５の入力端子は前記一方のビツトライン５
１に接続され、他方のCMOSインバータ１０６
の入力端子は前記他方のビツトライン５２に接続
されている。そしてこの差動増幅回路５９の検出
データとしては、上記CMOSインバータ１０５，
１０６のいずれかの出力信号にされている。

なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例ではメモリセル５５が
不揮発性トランジスタ５３と選択用トランジスタ
５４からなるEEPROM型のものである場合につ
いて説明したが、これはメモリセルとして不揮発
性トランジスタ５３のみが設けられたEPROM型
ものにも実施が可能である。さらに前記データ出
力回路８０内のスイツチとして単一チヤネル構成
のトランジスタ８２，８３を用いる場合について
説明したが、これは第４図に示すように互いにチ
ヤネルの異なる２個のトランジスタを並列に接続
したCMOSスイツチ２００を用いるようにして
もよい。

また一対のビツトラインに接続されているメモ
リセルの数はほぼ同数であればよく、完全に一致
させる必要はない。

［発明の効果］ 以上説明したようにこの発明によれば、データ
の読み出し時間の短縮化が可能であり、もつてア
クセス時間の高速化が達成できる半導体記憶装置
を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置の一実
施例に従つた構成を示す回路図、第２図は上記実
施例における一対のビツトラインにおける電位変
化を示す特性図、第３図は上記実施例回路で用い
られる差動増幅回路の一具体例の構成を示す回路
図、第４図は上記実施例回路で用いられるデータ
出力回路内のスイツチの他の例を示す回路図、第
５図は従来の半導体記憶装置の構成を示す回路
図、第６図は上記従来の半導体記憶装置のビツト
ラインにおける電位変化を示す特性図、第７図は
従来の他の半導体記憶装置のビツトラインにおけ
る電位変化を示す特性図である。 ５１，５２…ビツトライン、５３，５６…不揮
発性トランジスタ、５４，５７…選択用トランジ
スタ、５５Ａ，５５Ｂ…メモリセル、５８Ａ，５
８Ｂ…ダミーセル、５９…差動増幅回路、６０，
６１…プリチヤージ用トランジスタ、６２…エコ
ライズ用トランジスタ、６３Ａ，６３Ｂ，６４
Ａ，６４Ｂ…ワードライン、６５，６６…寄生容
量、７０…アドレスデコーダ、７１Ａ，７１Ｂ，
７２Ａ，７２Ｂ…デコード出力ライン、７３Ａ，
７３Ｂ，７４Ａ，７４Ｂ…アンドゲート、７５…
アドレスバツフア、８０…データ出力回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数のメモリセルおよび少なくとも１個のダ
   ミーセルが接続された第１のビツトラインと、複
   数のメモリセルおよび少なくとも１個のダミーセ
   ルが接続された第２のビツトラインと、上記第１
   のビツトラインに接続されたメモリセルを選択す
   るときには上記第２のビツトラインに接続された
   ダミーセルを選択するとともに、上記第２のビツ
   トラインに接続されたメモリセルを選択するとき
   には上記第１のビツトラインに接続されたダミー
   セルを選択するセル選択手段と、上記第１のビツ
   トラインと第２のビツトラインとの間の電位差を
   増幅して上記各メモリセルの記憶データを検出す
   るデータ検出手段と、上記セル選択手段が選択す
   るメモリセルの接続されているビツトラインに対
   応して、上記データ検出手段で検出されるデータ
   を反転もしくは非反転状態で出力制御するデータ
   出力手段とを具備したことを特徴とする半導体記
   憶装置。 ２ 前記メモリセルがデータを不揮発的に記憶す
   る不揮発性トランジスタで構成されている特許請
   求の範囲第１項に記載の半導体記憶装置。 ３ 前記第１のビツトラインと第２のビツトライ
   ンにはそれぞれ１個のダミーセルが接続されてい
   る特許請求の範囲第１項に記載の半導体記憶装
   置。 ４ 前記第１のビツトラインと第２のビツトライ
   ンは、前記メモリセルからデータを読み出す前に
   予め同電位に設定されるように構成されている特
   許請求の範囲第１項に記載の半導体記憶装置。