JPH07105153B2 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH07105153B2 JPH07105153B2 JP10878189A JP10878189A JPH07105153B2 JP H07105153 B2 JPH07105153 B2 JP H07105153B2 JP 10878189 A JP10878189 A JP 10878189A JP 10878189 A JP10878189 A JP 10878189A JP H07105153 B2 JPH07105153 B2 JP H07105153B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体不揮発性記憶装置に係り、特にデータ
センス回路に関する。
センス回路に関する。
（従来の技術） 第５図は、従来の例えば紫外線消去・再書込み可能な読
出し専用メモリ（EPROM）であって、１つのメモリセル
当り２つのセルトランジスタを用いる、いわゆる２トラ
ンジスタ/1セル方式のEPROMの一部を示している。このE
PROMにおいて、MCaおよびMCbは一対のセルトランジスタ
であって、一方のセルが書込み状態に設定され、他方の
セルが非書込み状態に設定される。WLはセルトランジス
タMCaおよびMCbの各ゲートに接続されている行線、BLa
およびBLbはセルトランジスタMCaおよびMCbの各ドレイ
ンに接続されている相補的な一対の列線、CSaおよびCSb
は一対の列線BLaおよびBLbにそれぞれ直列に挿入接続さ
れている一対の列選択トランジスタ、SLaおよびSLbは一
対のセンス線、SAは一対のセンス線SLaおよびSLbに一対
の入力端が接続されているCMOSカレントミラー型の差動
増幅器からなるセンスアンプ、LDaおよびLDbは一対のセ
ンス線SLaおよびSLbと読出用電源VCCとの間に接続され
ているセンス線負荷回路、TPはセンスアンプSAの一対の
入力端間（一対のセンス線間）に接続されている列線イ
コライズ用のＰチャネルMOSトランジスタであり、その
ゲートにはセンス線プリチャージ信号▲▼が与えら
れる。
出し専用メモリ（EPROM）であって、１つのメモリセル
当り２つのセルトランジスタを用いる、いわゆる２トラ
ンジスタ/1セル方式のEPROMの一部を示している。このE
PROMにおいて、MCaおよびMCbは一対のセルトランジスタ
であって、一方のセルが書込み状態に設定され、他方の
セルが非書込み状態に設定される。WLはセルトランジス
タMCaおよびMCbの各ゲートに接続されている行線、BLa
およびBLbはセルトランジスタMCaおよびMCbの各ドレイ
ンに接続されている相補的な一対の列線、CSaおよびCSb
は一対の列線BLaおよびBLbにそれぞれ直列に挿入接続さ
れている一対の列選択トランジスタ、SLaおよびSLbは一
対のセンス線、SAは一対のセンス線SLaおよびSLbに一対
の入力端が接続されているCMOSカレントミラー型の差動
増幅器からなるセンスアンプ、LDaおよびLDbは一対のセ
ンス線SLaおよびSLbと読出用電源VCCとの間に接続され
ているセンス線負荷回路、TPはセンスアンプSAの一対の
入力端間（一対のセンス線間）に接続されている列線イ
コライズ用のＰチャネルMOSトランジスタであり、その
ゲートにはセンス線プリチャージ信号▲▼が与えら
れる。
また、EPROMでは、読出し状態でも、長期間の読出時に
おける電圧ストレスによりセルの内容が破壊（誤書込
み）されるおそれがあり、この対策として、セルのドレ
イン電圧（列線電位）を読出電源電位（VCC電位、通常
は5V）よりも低くクランプする（例えば1.5V程度にす
る）ことによって、セルの信頼性の向上を図っている。
おける電圧ストレスによりセルの内容が破壊（誤書込
み）されるおそれがあり、この対策として、セルのドレ
イン電圧（列線電位）を読出電源電位（VCC電位、通常
は5V）よりも低くクランプする（例えば1.5V程度にす
る）ことによって、セルの信頼性の向上を図っている。
即ち、列選択トランジスタCSaおよびCSbのセンスアンプ
側の列線BLa“およびBLb"と読出用電源VCCとの間に、そ
れぞれ列線電位クランプ用のＮチャネルMOSトランジス
タTCaおよびTCbが挿入されると共に、列選択トランジス
タCSaおよびCSbと一対のセンス線SLaおよびSLbとの間に
それぞれトランスファゲート用のＮチャネルMOSトラン
ジスタTGaおよびTGbが挿入され、これらの各トランジス
タTCa、TCbおよびTGa、TGbのゲートに、例えば1.5V程度
のバイアス電位を与えるバイアス電位発生回路BASが設
けられている。
側の列線BLa“およびBLb"と読出用電源VCCとの間に、そ
れぞれ列線電位クランプ用のＮチャネルMOSトランジス
タTCaおよびTCbが挿入されると共に、列選択トランジス
タCSaおよびCSbと一対のセンス線SLaおよびSLbとの間に
それぞれトランスファゲート用のＮチャネルMOSトラン
ジスタTGaおよびTGbが挿入され、これらの各トランジス
タTCa、TCbおよびTGa、TGbのゲートに、例えば1.5V程度
のバイアス電位を与えるバイアス電位発生回路BASが設
けられている。
なお、列線電位クランプ用のＮチャネルMOSトランジス
タTCa、TCbおよびトランスファゲート用のＮチャネルMO
SトランジスタTGa、TGbは、閾値電圧が0Vを持つ0V閾値
トランジスタが用いられている。
タTCa、TCbおよびトランスファゲート用のＮチャネルMO
SトランジスタTGa、TGbは、閾値電圧が0Vを持つ0V閾値
トランジスタが用いられている。
上記EPROMの通常の読出動作はよく知られているので、
以下、簡単に説明する。第６図は、列線プリチャージ信
号▲▼が例えばアドレス入力の遷移あるいはメモリ
チップ選択信号入力に同期して短時間活性化する場合に
おけるセンスアンプSAの読出動作を示している。
以下、簡単に説明する。第６図は、列線プリチャージ信
号▲▼が例えばアドレス入力の遷移あるいはメモリ
チップ選択信号入力に同期して短時間活性化する場合に
おけるセンスアンプSAの読出動作を示している。
即ち、センス線プリチャージ信号▲▼活性状態（こ
こでは、反転信号φｐが5V）になると、センス線イコラ
イズ用のＰチャネルMOSトランジスタTPがオンになり、
一対のセンス線SLa、SLbの電位は同電位（4.0V）にな
る。また、一対の列線BLa、BLbの電位は同電位（1.5V）
になっている。この後、センス線プリチャージ信号▲
▼が非活性状態（ここでは、反転信号φｐが0V）にな
ると、一対の選択セルからの読出電位により一対の列線
BLa、BLb間に電位差（例えば0.1V）が生じる（高レベル
側／低レベル側の電位が例えば1.5V/1.4Vとなる）よう
に設計されている。また、この電位差が一対のトランス
ファゲート用のＮチャネルMOSトランジスタTGa、TGbに
より増幅されて一対のセンス線SLa、SLb間の電位差とし
て、例えば0.5Vが生じる（高レベル側／低レベル側の電
位が例えば4.0V/3.5Vとなる）ように設計されている。
この場合、センスアンプSAは、一対の入力端間の電位差
として、例えば0.1Vが生じた時点でセンス増幅し得るよ
うに設計されている。
こでは、反転信号φｐが5V）になると、センス線イコラ
イズ用のＰチャネルMOSトランジスタTPがオンになり、
一対のセンス線SLa、SLbの電位は同電位（4.0V）にな
る。また、一対の列線BLa、BLbの電位は同電位（1.5V）
になっている。この後、センス線プリチャージ信号▲
▼が非活性状態（ここでは、反転信号φｐが0V）にな
ると、一対の選択セルからの読出電位により一対の列線
BLa、BLb間に電位差（例えば0.1V）が生じる（高レベル
側／低レベル側の電位が例えば1.5V/1.4Vとなる）よう
に設計されている。また、この電位差が一対のトランス
ファゲート用のＮチャネルMOSトランジスタTGa、TGbに
より増幅されて一対のセンス線SLa、SLb間の電位差とし
て、例えば0.5Vが生じる（高レベル側／低レベル側の電
位が例えば4.0V/3.5Vとなる）ように設計されている。
この場合、センスアンプSAは、一対の入力端間の電位差
として、例えば0.1Vが生じた時点でセンス増幅し得るよ
うに設計されている。
しかし、上記したEPROMは、そのデータセンス動作に際
して、一対のトランスファゲートTGa、TGbで分離された
一対の列線BLa、BLbと一対のセンス線SLa、SLbとで二段
階にセンス増幅する二段センス方式を用いており、低レ
ベル側の列線の電荷を放電する経路にトランスファゲー
トが含まれているので、その抵抗分により放電が遅くな
り、アクセス時間が遅くなる。
して、一対のトランスファゲートTGa、TGbで分離された
一対の列線BLa、BLbと一対のセンス線SLa、SLbとで二段
階にセンス増幅する二段センス方式を用いており、低レ
ベル側の列線の電荷を放電する経路にトランスファゲー
トが含まれているので、その抵抗分により放電が遅くな
り、アクセス時間が遅くなる。
電気的消去・再書込み可能な読出し専用メモリ（EEPRO
M）についても、上記したような二段センス方式を用い
る場合に、同様なことが言える。
M）についても、上記したような二段センス方式を用い
る場合に、同様なことが言える。
（発明が解決しようとする課題） 上記したように従来の半導体不揮発性記憶装置は、セル
の信頼性の向上を図るために、列選択トランジスタと読
出用電源との間に列線電位クランプ用のトランジスタを
挿入すると共に、列選択トランジスタとセンス線との間
にトランスファゲート用のトランジスタを挿入すること
によって二段センス方式を用いているので、データセン
ス動作に際して低レベル側の列線の電荷を放電する経路
に上記トランスファゲートが含まれ、列線からセンスア
ンプまでの内部遅延が大きくなり、アクセス時間が遅く
なるという問題がある。
の信頼性の向上を図るために、列選択トランジスタと読
出用電源との間に列線電位クランプ用のトランジスタを
挿入すると共に、列選択トランジスタとセンス線との間
にトランスファゲート用のトランジスタを挿入すること
によって二段センス方式を用いているので、データセン
ス動作に際して低レベル側の列線の電荷を放電する経路
に上記トランスファゲートが含まれ、列線からセンスア
ンプまでの内部遅延が大きくなり、アクセス時間が遅く
なるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、セルの信頼性の向上を図り得ると共に高速に
データをセンスし得る半導体不揮発性記憶装置を提供す
ることにある。
の目的は、セルの信頼性の向上を図り得ると共に高速に
データをセンスし得る半導体不揮発性記憶装置を提供す
ることにある。
［発明の構成］ （課題を解決するための手段） 本発明は、不揮発性メモリセルが行列状に配列されたメ
モリセルアレイと、このメモリセルアレイの行線を選択
する行デコーダと、上記メモリセルアレイの列線を選択
する複数の列選択トランジスタと、この複数の列選択ト
ランジスタを一対を単位として選択制御する列デコーダ
と、上記複数の列選択トランジスタの各一端側と読出用
電源電位との間に接続され、ゲートに上記読出用電源電
位より低い電位が与えられる列線電位クランプ用のトラ
ンジスタと、上記列選択トランジスタを経た選択セルの
データを検知・増幅するためのカレントミラー型の差動
増幅器からなるセンスアンプとを具備する半導体不揮発
性記憶装置において、上記列選択トランジスタを経た選
択セルのデータが直接に上記センスアンプの入力端に入
力し、このセンスアンプの入力端の閾値電圧が前記列線
の電位を検知可能な低い値に設定されていることを特徴
とする。
モリセルアレイと、このメモリセルアレイの行線を選択
する行デコーダと、上記メモリセルアレイの列線を選択
する複数の列選択トランジスタと、この複数の列選択ト
ランジスタを一対を単位として選択制御する列デコーダ
と、上記複数の列選択トランジスタの各一端側と読出用
電源電位との間に接続され、ゲートに上記読出用電源電
位より低い電位が与えられる列線電位クランプ用のトラ
ンジスタと、上記列選択トランジスタを経た選択セルの
データを検知・増幅するためのカレントミラー型の差動
増幅器からなるセンスアンプとを具備する半導体不揮発
性記憶装置において、上記列選択トランジスタを経た選
択セルのデータが直接に上記センスアンプの入力端に入
力し、このセンスアンプの入力端の閾値電圧が前記列線
の電位を検知可能な低い値に設定されていることを特徴
とする。
（作用） 読出時に列線が列線電位クランプ用のトランジスタによ
って読出用電源電位よりも低くクランプされるので、セ
ルの信頼性の向上が可能である。そして、列選択トラン
ジスタを経た選択セルのデータが直接にセンスアンプの
入力端に入力し、このセンスアンプの入力端の閾値電圧
が前記列線の電位を検知可能な低い値に設定されている
ので、二段センス方式を用いることなくデータセンス動
作が可能になっている。従って、データセンス動作に際
して、低レベル側の列線の電荷を放電する経路にトラン
スファゲートが含まれることもなく、列線からセンスア
ンプまでの内部遅延が小さくなり、アクセス時間が速く
なる。
って読出用電源電位よりも低くクランプされるので、セ
ルの信頼性の向上が可能である。そして、列選択トラン
ジスタを経た選択セルのデータが直接にセンスアンプの
入力端に入力し、このセンスアンプの入力端の閾値電圧
が前記列線の電位を検知可能な低い値に設定されている
ので、二段センス方式を用いることなくデータセンス動
作が可能になっている。従って、データセンス動作に際
して、低レベル側の列線の電荷を放電する経路にトラン
スファゲートが含まれることもなく、列線からセンスア
ンプまでの内部遅延が小さくなり、アクセス時間が速く
なる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、たとえばEPROMの一部を示しており、第５図
を参照して前述した従来のEPROMと比べて、（ａ）列線B
La、BLbとセンス線SLa、SLbとの間に接続されていたト
ランスファゲート用のMOSトランジスタTGa、TGbが省略
されると共に、センス線負荷回路LDa、LDbが省略され、
列選択トランジスタCSa、CSbの一端側（列線BLa″、BL
b″）が直接にセンスアンプSAの入力端に接続されてお
り、（ｂ）このセンスアンプSAの入力端の閾値電圧が前
記列線BLa″、BLb″の電位を検知可能な低い値に設定さ
れており、（ｃ）列線イコライズ用のＰチャネルMOSト
ランジスタTPに代えて列線イコライズ用のＮチャネルMO
SトランジスタTE2が使用されている点などが異なり、第
５図中に同一部分には同一符号を付している。
を参照して前述した従来のEPROMと比べて、（ａ）列線B
La、BLbとセンス線SLa、SLbとの間に接続されていたト
ランスファゲート用のMOSトランジスタTGa、TGbが省略
されると共に、センス線負荷回路LDa、LDbが省略され、
列選択トランジスタCSa、CSbの一端側（列線BLa″、BL
b″）が直接にセンスアンプSAの入力端に接続されてお
り、（ｂ）このセンスアンプSAの入力端の閾値電圧が前
記列線BLa″、BLb″の電位を検知可能な低い値に設定さ
れており、（ｃ）列線イコライズ用のＰチャネルMOSト
ランジスタTPに代えて列線イコライズ用のＮチャネルMO
SトランジスタTE2が使用されている点などが異なり、第
５図中に同一部分には同一符号を付している。
即ち、第１図において、MAは浮遊ゲート型トランジスタ
からなるEPROMセルMCa、MCb、…が行列状に配列された
メモリセルアレイ、WLはメモリセルアレイMAの行線、RD
はこの行線WLを選択する行デコーダ、BLa、BLbはメモリ
セルアレイMAの列線、CSa、CSbはこのそれぞれこの列線
BLa、BLbに直列に挿入接続された列選択トランジスタ、
CDはこの列選択トランジスタCSa、CSbを一対単位で選択
するように制御する列デコーダ、BLa″、BLb″およびは
一対の列選択トランジスタCSa、CSbよりもセンスアンプ
SA側の一対の列線、SAは選択された一対の列選択トラン
ジスタCSa、CSbを経た一対の選択セルからの読出電圧
（一対の列線BLa″、BLb″の電位）が一対の入力端に入
力するCMOSカレントミラー型の差動増幅器からなるセン
スアンプである。このセンスアンプSAは、入力用の一対
のＮチャネルMOSトランジスタN1およびN2と、負荷用の
カレントミラー接続された一対のＰチャネルMOSトラン
ジスタP1およびP2からなる。
からなるEPROMセルMCa、MCb、…が行列状に配列された
メモリセルアレイ、WLはメモリセルアレイMAの行線、RD
はこの行線WLを選択する行デコーダ、BLa、BLbはメモリ
セルアレイMAの列線、CSa、CSbはこのそれぞれこの列線
BLa、BLbに直列に挿入接続された列選択トランジスタ、
CDはこの列選択トランジスタCSa、CSbを一対単位で選択
するように制御する列デコーダ、BLa″、BLb″およびは
一対の列選択トランジスタCSa、CSbよりもセンスアンプ
SA側の一対の列線、SAは選択された一対の列選択トラン
ジスタCSa、CSbを経た一対の選択セルからの読出電圧
（一対の列線BLa″、BLb″の電位）が一対の入力端に入
力するCMOSカレントミラー型の差動増幅器からなるセン
スアンプである。このセンスアンプSAは、入力用の一対
のＮチャネルMOSトランジスタN1およびN2と、負荷用の
カレントミラー接続された一対のＰチャネルMOSトラン
ジスタP1およびP2からなる。
TC1aおよびTC1bは、VCC電位と一対の列線BLa、BLbとの
間に接続された一対の第１の列線電位クランプ用のＮチ
ャネルMOSトランジスタ、TC2aおよびTC2bは、VCC電位と
一対の列線BLa″、BLb″との間に接続された一対の第２
の列線電位クランプ用のＮチャネルMOSトランジスタ、T
E1は一対の列線BLa、BLb間に接続された第１のイコライ
ズ用のＮチャネルMOSトランジスタ、TE2は一対の列線BL
a″、BLb″間に接続された第２のイコライズ用のＮチャ
ネルMOSトランジスタ、TE3はセンスアンプSAの一対の出
力端間に接続された第３のイコライズ用のＮチャネルMO
Sトランジスタ、PR1aおよびPR1bはVCC電位と一対の列線
BLa、BLbとの間に接続された一対の第１の列線プリチャ
ージ回路、PR2aおよびPR2bはVCC電位と一対の列線BL
a″、BLb″との間に接続された一対の第２の列線プリチ
ャージ回路である。
間に接続された一対の第１の列線電位クランプ用のＮチ
ャネルMOSトランジスタ、TC2aおよびTC2bは、VCC電位と
一対の列線BLa″、BLb″との間に接続された一対の第２
の列線電位クランプ用のＮチャネルMOSトランジスタ、T
E1は一対の列線BLa、BLb間に接続された第１のイコライ
ズ用のＮチャネルMOSトランジスタ、TE2は一対の列線BL
a″、BLb″間に接続された第２のイコライズ用のＮチャ
ネルMOSトランジスタ、TE3はセンスアンプSAの一対の出
力端間に接続された第３のイコライズ用のＮチャネルMO
Sトランジスタ、PR1aおよびPR1bはVCC電位と一対の列線
BLa、BLbとの間に接続された一対の第１の列線プリチャ
ージ回路、PR2aおよびPR2bはVCC電位と一対の列線BL
a″、BLb″との間に接続された一対の第２の列線プリチ
ャージ回路である。
列線プリチャージ回路PR1a、PR1bおよびPR2a、PR2bは、
それぞれVCC電位と対応する列線との間にＰチャネルMOS
トランジスタP3およびＮチャネルMOSトランジスタN3が
直列に接続されている。
それぞれVCC電位と対応する列線との間にＰチャネルMOS
トランジスタP3およびＮチャネルMOSトランジスタN3が
直列に接続されている。
そして、列線電位クランプ用のトランジスタTC1a、TC1
b、TC2a、TC2bおよび列線プリチャージ回路PR1a、PR1b
およびPR2a、PR2bのＮチャネルMOSトランジスタN3の各
ゲートには、VCC電位より低い所定のバイアス電位（長
時間の読出時における電圧ストレスによりセルの誤書込
みが生じない範囲の最大値に相当する例えば1.5V）がバ
イアス電位発生回路BASから与えられている。また、イ
コライズ用のＮチャネルMOSトランジスタTE1〜TE3の各
ゲートには、プリチャージ信号φｐが供給され、列線プ
リチャージ回路PR1a、PR1bおよびPR2a、PR2bのＰチャネ
ルMOSトランジスタP3の各ゲートには、プリチャージ信
号φｐの反転信号▲▼が供給されている。
b、TC2a、TC2bおよび列線プリチャージ回路PR1a、PR1b
およびPR2a、PR2bのＮチャネルMOSトランジスタN3の各
ゲートには、VCC電位より低い所定のバイアス電位（長
時間の読出時における電圧ストレスによりセルの誤書込
みが生じない範囲の最大値に相当する例えば1.5V）がバ
イアス電位発生回路BASから与えられている。また、イ
コライズ用のＮチャネルMOSトランジスタTE1〜TE3の各
ゲートには、プリチャージ信号φｐが供給され、列線プ
リチャージ回路PR1a、PR1bおよびPR2a、PR2bのＰチャネ
ルMOSトランジスタP3の各ゲートには、プリチャージ信
号φｐの反転信号▲▼が供給されている。
なお、図中、Ｐチャネルの各トランジスタP1〜P3はそれ
ぞれエンハンスメント型のトランジスタが用いられてい
る。また、Ｎチャネルの各トランジスタN1〜N3、TC1a、
TC1b、TC2a、TC2bおよびTE1〜TE3は、閾値電圧がほぼ0V
を持ついわゆるＩ型の0V閾値トランジスタ（あるいは、
負の閾値電圧を持つディプレーション型トランジスタ）
が、用いられている。この0V閾値トランジスタは、基板
に不純物イオンが注入されないもの（基板濃度のままの
もの）である。
ぞれエンハンスメント型のトランジスタが用いられてい
る。また、Ｎチャネルの各トランジスタN1〜N3、TC1a、
TC1b、TC2a、TC2bおよびTE1〜TE3は、閾値電圧がほぼ0V
を持ついわゆるＩ型の0V閾値トランジスタ（あるいは、
負の閾値電圧を持つディプレーション型トランジスタ）
が、用いられている。この0V閾値トランジスタは、基板
に不純物イオンが注入されないもの（基板濃度のままの
もの）である。
次に、上記EPROMのデータセンス動作について第２図を
参照しながら説明する。例えばアドレス入力の遷移ある
いはメモリチップ選択信号入力に同期してプリチャージ
信号φｐおよびその反転信号▲▼が短時間発生す
る。この発生期間、列線プリチャージ回路PR1a、PR1bお
よびPR2a、PR2bのＰチャネルMOSトランジスタP3がオン
になり、列線プリチャージ回路PR1a、PR1bおよびPR2a、
PR2bにより列線BLa、BLb、BLa″、BLb″がプリチャージ
される。この場合、列線プリチャージ回路PR1a、PR1bお
よびPR2a、PR2bのＮチャネルMOSトランジスタN3の各ゲ
ートには、バイアス電位発生回路BASから1.5Vが与えら
れているので、列線電位はその最高電位（ほぼ1.5V）に
なる。
参照しながら説明する。例えばアドレス入力の遷移ある
いはメモリチップ選択信号入力に同期してプリチャージ
信号φｐおよびその反転信号▲▼が短時間発生す
る。この発生期間、列線プリチャージ回路PR1a、PR1bお
よびPR2a、PR2bのＰチャネルMOSトランジスタP3がオン
になり、列線プリチャージ回路PR1a、PR1bおよびPR2a、
PR2bにより列線BLa、BLb、BLa″、BLb″がプリチャージ
される。この場合、列線プリチャージ回路PR1a、PR1bお
よびPR2a、PR2bのＮチャネルMOSトランジスタN3の各ゲ
ートには、バイアス電位発生回路BASから1.5Vが与えら
れているので、列線電位はその最高電位（ほぼ1.5V）に
なる。
また、この時、イコライズ用のＮチャネルMOSトランジ
スタTE1〜TE3がオンになり、列線BLa、BLb、BLa″、BL
b″は同電位になり、センスアンプSAの一対の出力端も
同電位になる。この後、プリチャージ信号φｐおよびそ
の反転信号▲▼が発生しなくなる（φｐが0V、▲
▼が5Vになる）と、列線プリチャージ回路PR1a、PR1b
およびPR2a、PR2bのＰチャネルMOSトランジスタP3およ
びイコライズ用のトランジスタTE1〜TE3が全てオフにな
り、選択セルの内容が読出される。この場合、列線電位
クランプ用のトランジスタTC1a、TC1b、TC2a、TC2bによ
り、列線の低レベル側電位が低下し過ぎないように保持
される。
スタTE1〜TE3がオンになり、列線BLa、BLb、BLa″、BL
b″は同電位になり、センスアンプSAの一対の出力端も
同電位になる。この後、プリチャージ信号φｐおよびそ
の反転信号▲▼が発生しなくなる（φｐが0V、▲
▼が5Vになる）と、列線プリチャージ回路PR1a、PR1b
およびPR2a、PR2bのＰチャネルMOSトランジスタP3およ
びイコライズ用のトランジスタTE1〜TE3が全てオフにな
り、選択セルの内容が読出される。この場合、列線電位
クランプ用のトランジスタTC1a、TC1b、TC2a、TC2bによ
り、列線の低レベル側電位が低下し過ぎないように保持
される。
また、一対の選択セルからの読出電位により一対の列線
BLa、BLb間の電位差、ひいては一対の列線BLa″、BLb″
間の電位差が、セル書込み特性を考慮して余り小さくな
らないで余裕を持つように、例えば0.5V前後となる（つ
まり、列線電位の高レベル側／低レベル側がほぼ1.5V/
1.0Vとなる）ように設計されている。
BLa、BLb間の電位差、ひいては一対の列線BLa″、BLb″
間の電位差が、セル書込み特性を考慮して余り小さくな
らないで余裕を持つように、例えば0.5V前後となる（つ
まり、列線電位の高レベル側／低レベル側がほぼ1.5V/
1.0Vとなる）ように設計されている。
このように、列線電位が低くても、センスアンプSAの入
力トランジスタとして、閾値電圧が0Vを持つ0V閾値トラ
ンジスタ（あるいは、負の閾値電圧を持つディプレーシ
ョン型トランジスタ）が用いられているので、列線の電
位を検知可能である。この場合、センスアンプSAは、一
対の入力端間の電位差として例えば0.1Vが生じた時点で
センス増幅し得るように設計されており、選択セルから
の読出しデータが高速にセンス増幅されることになる。
力トランジスタとして、閾値電圧が0Vを持つ0V閾値トラ
ンジスタ（あるいは、負の閾値電圧を持つディプレーシ
ョン型トランジスタ）が用いられているので、列線の電
位を検知可能である。この場合、センスアンプSAは、一
対の入力端間の電位差として例えば0.1Vが生じた時点で
センス増幅し得るように設計されており、選択セルから
の読出しデータが高速にセンス増幅されることになる。
なお、行線駆動によるメモリセルの選択速度が遅い場合
であって、前記したようにプリチャージ信号φｐの供給
により列線BLa、BLbおよびBLa″、BLb″（センスアンプ
SAの一対の入力端）を同電位、センスアンプSAの一対の
出力端を同電位にするイコライズ動作のための時間的な
余裕がある場合には、上記したようなイコライズ動作に
よってセンスアンプSAの一対の入力端の電位および出力
端の電位をリセットすることが可能になるので、データ
読出動作の高速化が可能になる。
であって、前記したようにプリチャージ信号φｐの供給
により列線BLa、BLbおよびBLa″、BLb″（センスアンプ
SAの一対の入力端）を同電位、センスアンプSAの一対の
出力端を同電位にするイコライズ動作のための時間的な
余裕がある場合には、上記したようなイコライズ動作に
よってセンスアンプSAの一対の入力端の電位および出力
端の電位をリセットすることが可能になるので、データ
読出動作の高速化が可能になる。
また、バイアス回路BASとしては、EPROMの内部回路やデ
ータ出力バッファ回路の充放電に伴うピーク電流により
発生する読出電源電位の揺れに影響されない回路が望ま
しく、例えば第３図（ａ）あるいは（ｂ）あるいは
（ｃ）に示すように構成することにより、電源電圧に影
響されずに一定電位のバイアス電位が得られる。
ータ出力バッファ回路の充放電に伴うピーク電流により
発生する読出電源電位の揺れに影響されない回路が望ま
しく、例えば第３図（ａ）あるいは（ｂ）あるいは
（ｃ）に示すように構成することにより、電源電圧に影
響されずに一定電位のバイアス電位が得られる。
即ち、第３図（ａ）に示すバイアス回路は、それぞれの
ゲートが接地電位VSS接続された２個のディプレーショ
ン型のＮチャネルトランジスタND1、ND2がVCC電位と接
地電位VSSとの間に直列に接続されてなり、直列接続点
からバイアス電位が取出される。
ゲートが接地電位VSS接続された２個のディプレーショ
ン型のＮチャネルトランジスタND1、ND2がVCC電位と接
地電位VSSとの間に直列に接続されてなり、直列接続点
からバイアス電位が取出される。
第３図（ｂ）に示すバイアス回路は、ゲート・ソース相
互が接続されたディプレーション型のＮチャネルトラン
ジスタNDと、ドレイン・ゲート相互が接続されたエンハ
ンスメント型のＮチャネルトランジスタNEとが、VCC電
位と接地電位VSSとの間に直列に接続されてなり、直列
接続点からバイアス電位が取出される。
互が接続されたディプレーション型のＮチャネルトラン
ジスタNDと、ドレイン・ゲート相互が接続されたエンハ
ンスメント型のＮチャネルトランジスタNEとが、VCC電
位と接地電位VSSとの間に直列に接続されてなり、直列
接続点からバイアス電位が取出される。
第３図（ｃ）に示すバイアス回路は、ゲートが接地電位
VSSに接続されたディプレーション型のＮチャネルトラ
ンジスタNDと、ドレイン・ゲート相互が接続されたエン
ハンスメント型のＮチャネルトランジスタNEとが、VCC
電位と接地電位VSSとの間に直列に接続されてなり、直
列接続点からバイアス電位が取出される。
VSSに接続されたディプレーション型のＮチャネルトラ
ンジスタNDと、ドレイン・ゲート相互が接続されたエン
ハンスメント型のＮチャネルトランジスタNEとが、VCC
電位と接地電位VSSとの間に直列に接続されてなり、直
列接続点からバイアス電位が取出される。
第４図は、本発明の他の実施例に係るEPROMの一部を示
しており、第１図に示したEPROMと比べて、列線電位ク
ランプ用のＮチャネルMOSトランジスタTC1a、TC1b、TC2
a、TC2bおよび列線プリチャージ回路PR1a、PR1bおよびP
R2a、PR2bのＮチャネルMOSトランジスタN3に代えて、そ
れぞれディプレーション型のＮチャネルトランジスタND
が用いられ、それぞれのゲートに接地電位VSSが与えら
れている点が異なり、その他は同じであるので第１図中
と同一符号を付している。
しており、第１図に示したEPROMと比べて、列線電位ク
ランプ用のＮチャネルMOSトランジスタTC1a、TC1b、TC2
a、TC2bおよび列線プリチャージ回路PR1a、PR1bおよびP
R2a、PR2bのＮチャネルMOSトランジスタN3に代えて、そ
れぞれディプレーション型のＮチャネルトランジスタND
が用いられ、それぞれのゲートに接地電位VSSが与えら
れている点が異なり、その他は同じであるので第１図中
と同一符号を付している。
このEPROMによれば、第１図に示したEPROMとほぼ同様の
効果が得られるほか、前記したようなバイアス電位発生
回路BASが不要になる。
効果が得られるほか、前記したようなバイアス電位発生
回路BASが不要になる。
なお、本発明は、EEPROMに対しても上記実施例と同様に
実施可能である。
実施可能である。
［発明の効果］ 上述したように本発明によれば、セルの信頼性の向上が
可能であり、しかも、データセンス動作に際して列線か
らセンスアンプまでの内部遅延が小さくなり、アクセス
時間が速くなるの半導体不揮発性記憶装置を実現するこ
とができる。
可能であり、しかも、データセンス動作に際して列線か
らセンスアンプまでの内部遅延が小さくなり、アクセス
時間が速くなるの半導体不揮発性記憶装置を実現するこ
とができる。
第１図は本発明の一実施例に係るEPROMの一部を示す回
路図、第２図は第１図のEPROMのデータセンス動作を示
す電圧波形図、第３図（ａ）乃至（ｃ）はそれぞれ第１
図中のバイアス回路の相異なる具体例を示す回路図、第
４図は本発明の他の実施例に係るEPROMの一部を示す回
路図、第５図は従来のEPROMの一部を示す回路図、第６
図は第５図のEPROMのデータセンス動作を示す電圧波形
図である。 MA……メモリセルアレイ、MCa、MCb……EPROMセル、WL
……行線、RD……行デコーダ、BLa、BLb、BLa″、BLb″
……列線、CSa、CSb……列選択トランジスタ、CD……列
デコーダ、SA……センスアンプ、N1〜N3……Ｎチャネル
MOSトランジスタ、P1〜P3……ＰチャネルMOSトランジス
タ、TC1a、TC1b、TC2a、TC2b……列線電位クランプ用の
ＮチャネルMOSトランジスタ、TE1〜TE3……イコライズ
用のＮチャネルMOSトランジスタ、PR1a、PR1b、PR2a、P
R2b……列線プリチャージ回路、φｐ……プリチャージ
信号、BAS……バイアス電位発生回路、ND1、ND2、ND…
…ディプレーション型のＮチャネルトランジスタ、NE…
…エンハンスメント型のＮチャネルトランジスタ。
路図、第２図は第１図のEPROMのデータセンス動作を示
す電圧波形図、第３図（ａ）乃至（ｃ）はそれぞれ第１
図中のバイアス回路の相異なる具体例を示す回路図、第
４図は本発明の他の実施例に係るEPROMの一部を示す回
路図、第５図は従来のEPROMの一部を示す回路図、第６
図は第５図のEPROMのデータセンス動作を示す電圧波形
図である。 MA……メモリセルアレイ、MCa、MCb……EPROMセル、WL
……行線、RD……行デコーダ、BLa、BLb、BLa″、BLb″
……列線、CSa、CSb……列選択トランジスタ、CD……列
デコーダ、SA……センスアンプ、N1〜N3……Ｎチャネル
MOSトランジスタ、P1〜P3……ＰチャネルMOSトランジス
タ、TC1a、TC1b、TC2a、TC2b……列線電位クランプ用の
ＮチャネルMOSトランジスタ、TE1〜TE3……イコライズ
用のＮチャネルMOSトランジスタ、PR1a、PR1b、PR2a、P
R2b……列線プリチャージ回路、φｐ……プリチャージ
信号、BAS……バイアス電位発生回路、ND1、ND2、ND…
…ディプレーション型のＮチャネルトランジスタ、NE…
…エンハンスメント型のＮチャネルトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−57497（ＪＰ，Ａ) 特開 昭61−73300（ＪＰ，Ａ) 特開 昭63−239690（ＪＰ，Ａ) ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏ ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ, Ｖｏｌ．ＳＣ−20，Ｎｏ．５（1985）, Ｐ．964−970，“Ａ 25−ｎｓ 16Ｋ Ｃ ＭＯＳ ＰＲＯＭ Ｕｓｉｎｇ ａ Ｆｏ ｕｒ−Ｔｒａｎｓｉｓｔｅｒ Ｃｅｌｌ ａｎｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｄｅ ｓｉｇｎ Ｔｅｃｈｎｉｑｕｅｓ"
Claims (4)
- 【請求項１】不揮発性メモリセルが行列状に配列された
メモリセルアレイと、 このメモリセルアレイの行線を選択する行デコーダと、 前記メモリセルアレイの列線を選択する複数の列選択ト
ランジスタと、 この複数の列選択トランジスタの一対を単位として選択
制御する列デコーダと、 前記複数の列選択トランジスタと読出用電源電位との間
に接続され、ゲートに前記読出用電源電位より低い電位
が与えられ、前記メモリセルアレイの列線の電位を前記
不揮発性メモリセルのデータが破壊されない程度の所定
電位にクランプする列線電位クランプ用のトランジスタ
と、 ゲートが一対の列選択トランジスタに直接接続され、前
記メモリセルアレイの列線に与えられる所定電位を検知
し得る閾値電圧を有する一対の入力用のトランジスタを
有し、選択セルのデータを検知・増幅するカレントミラ
ー型の差動増幅器からなるセンスアンプと を具備する半導体不揮発性記憶装置。 - 【請求項２】前記一対の入力用のトランジスタの各ゲー
ト間に接続され、アドレス入力の遷移あるいは記憶装置
選択信号入力に同期して一時的に発生する制御信号によ
りオン状態に制御されて前記一対の入力用のトランジス
タの各ゲートを同電位に設定するイコライズ手段を具備
することを特徴とする請求項１に記載の半導体不揮発性
記憶装置。 - 【請求項３】前記センスアンプは、負荷用のカレントミ
ラー接続された一対のＰチャネルMOSトランジスタを有
し、 前記一対の入力用のトランジスタは、それぞれ0Vの閾値
電圧を持つ0V閾値トランジスタ又は負の閾値電圧を持つ
ディプレーション型トランジスタである ことを特徴とする請求項１又は２に記載の半導体不揮発
性記憶装置。 - 【請求項４】前記列線電位クランプ用のトランジスタ
は、バイアスディプレーション型のＮチャネルトランジ
スタであり、そのゲートには接地電位が与えられること
を特徴とする請求項１又は２又は３に記載の半導体不揮
発性記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10878189A JPH07105153B2 (ja) | 1989-04-27 | 1989-04-27 | 半導体不揮発性記憶装置 |
| KR1019900006160A KR930000814B1 (ko) | 1989-04-27 | 1990-04-27 | 불휘발성 반도체기억장치 |
| US07/854,793 US5237534A (en) | 1989-04-27 | 1992-03-23 | Data sense circuit for a semiconductor nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10878189A JPH07105153B2 (ja) | 1989-04-27 | 1989-04-27 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285595A JPH02285595A (ja) | 1990-11-22 |
| JPH07105153B2 true JPH07105153B2 (ja) | 1995-11-13 |
Family
ID=14493315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10878189A Expired - Lifetime JPH07105153B2 (ja) | 1989-04-27 | 1989-04-27 | 半導体不揮発性記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07105153B2 (ja) |
| KR (1) | KR930000814B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4562480B2 (ja) * | 2004-09-29 | 2010-10-13 | 凸版印刷株式会社 | センスアンプ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6173300A (ja) * | 1984-09-17 | 1986-04-15 | Toshiba Corp | 半導体記憶装置 |
| JPS63239690A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | リ−ドオンリメモリ |
| JPH0731916B2 (ja) * | 1987-08-28 | 1995-04-10 | 株式会社東芝 | 半導体記憶装置 |
-
1989
- 1989-04-27 JP JP10878189A patent/JPH07105153B2/ja not_active Expired - Lifetime
-
1990
- 1990-04-27 KR KR1019900006160A patent/KR930000814B1/ko not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−２０，Ｎｏ．５（１９８５），Ｐ．９６４−９７０，"Ａ２５−ｎｓ１６ＫＣＭＯＳＰＲＯＭＵｓｉｎｇａＦｏｕｒ−ＴｒａｎｓｉｓｔｅｒＣｅｌｌａｎｄＤｉｆｆｅｒｅｎｔｉａｌＤｅｓｉｇｎＴｅｃｈｎｉｑｕｅｓ" |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02285595A (ja) | 1990-11-22 |
| KR930000814B1 (ko) | 1993-02-05 |
| KR900017036A (ko) | 1990-11-15 |
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Legal Events
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