KR0158114B1 - 불 휘발성 반도체 메모리 장치 - Google Patents

불 휘발성 반도체 메모리 장치 Download PDF

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KR0158114B1 KR1019950018968A KR19950018968A KR0158114B1 KR 0158114 B1 KR0158114 B1 KR 0158114B1 KR 1019950018968 A KR1019950018968 A KR 1019950018968A KR 19950018968 A KR19950018968 A KR 19950018968A KR 0158114 B1 KR0158114 B1 KR 0158114B1
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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야 :
프로그램 검증(Program Verify)과, 프로그램 인히빗(Program Inhibit) 동작을 원활하게 수행하기 위한 회로 및 이의 제어수단에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
프로그램 검증과 프로그램 인히빗의 원활한 동작을 위한 불 휘발성 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지 :
프로그램 검증과 프로그램 인히빗의 원활한 동작을 하기 위한 불 휘발성 반도체 메모리 장치에 있어서, 행들과 열들의 매트릭스 형식으로 배열된 다수의 난드셀 유닛들을 가지는 메모리 셀 어레이와, 상기 열들과 평행하게 배열된 비트라인들과 ; 상기 비트라인들과 절연되게 교차하면서 배열된 워드라인들과, 상기 유닛셀의 일단과 연결되는 비트라인을 프리차아징 및 이퀄라이징 하는 부와, 데이타를 일시적으로 저장하고 증폭하는 센스증폭부와, 격리 제어신호에 응답하여 센싱시 전기적으로 상기 메모리 셀 어레이와 상기 센스증폭부를 차단 또는 연결시키며, 상기 메모리 셀 어레이의 대응하는 비트라인과 상기 센스증폭부의 대응하는 비트라인을 차단 또는 연결시키는 격리트랜지스터들과, 상기 센스증폭부의 하부와 연결되고 입출력라인으로 데이타를 전송하기 위한 입출력게이팅부와, 각기 드레인은 상기 센스증폭부의 대응하는 비트라인과 연결되고 각기 게이트는 상기 메모리 셀 어레이의 대응하는 비트라인과 연결되는 트랜지스터를 가지는 래치부와, 상기 래치부의 최적동작 조건을 보장하기 위하여 각기의 게이트에는 래치 제어신호가 인가되고 각기 드레인은 상기 래치부의 트랜지스터의 소오스와 연결되고 각기 소오스는 접지전압과 연결되는 래치 콘트롤 트랜지스터와, 각기의 드레인은 상기 래치 콘트롤 트랜지스터의 각기의 소오스와 연결되고 각기의 게이트는 상기 셀 어레이의 대응하는 각기의 비트라인과 연결되고 소오스는 센싱시 상기 셀 어레이의 대응하는 비트라인들을 턴-오프시켜 상기 센스증폭부의 대응하는 비트라인들에 래치된 전압레벨을 유지시키기 위한 제어신호가 수신되는 전류소오스트랜지스터들을 가지는 것을 요지로 한다.
4. 발명의 중요한 용도 :
불 휘발성 반도체 메모리 장치에 적합하게 사용된다.

Description

불 휘발성 반도체 메모리 장치
제1도는 종래의 불 휘발성 반도체 메모리 장치에 대한 회로도.
제2도(a)는 제1도의 리이드 동작 타이밍도.
제2도(b)는 제1도의 프로그램 검증(verify) 및 인히빗(inhibit) 동작 타이밍도.
제3도는 본 발명의 일실시예에 따른 불 휘발성 반도체 메모리 장치에 대한 회로도.
제4도(4a)는 제3도의 리이드 동작 타이밍도.
제4도(4b)는 제3도의 프로그램 검증 및 인히빗 동작 타이밍도.
본 발명은 불 휘발성 반도체 메모리 장치에 있어서, 폴디드-비트라인(Folded Bit Line) 구조를 가지는 난드 형의 불 휘발성 플래시 반도체 메모리 장치에 관한 것으로, 특히 프로그램 검증(Program Verify)과, 프로그램 인히빗(Program Inhibit) 동작을 원활하게 수행하기 위한 회로 및 이의 제어수단에 관한 것이다.
일반적으로, 디지털 컴퓨터 시스템의 신뢰성 및 향상된 성능에 대한 요구에 따라 마그네틱 플로피 디스켓 드라이브 유닛과 같은 기존의 불 휘발성 데이타 저장소자들이 대체될 수 있는 고용량을 가진 불 휘발성 반도체 메모리 장치의 개발이 진행되어 오고 있다.
제1도는 종래의 불 휘발성 반도체 메모리 장치의 회로를 도시하고 있다. 상기 불 휘발성 반도체 메모리 장치의 구조는 제1도에서와 같이 비트라인 프리차아지 부(2)와, NAND 형의 셀 어레이부 및 기준 셀 어레이부(6), 비트라인 이퀄라이즈부(8), 상기 셀 어레이부와 센스 증폭부(14)를 전기적으로 차단 및 연결시켜주는 격리트랜지스터들로 이루어진 격리부(10, 12)와, 센스증폭부(14)와, I/O 라인으로의 데이타를 전송하기 위한 I/O 게이팅 부(16) 등으로 이루어져 있다. 제2도(2a) 및 (2b)는 각각 상기 제1도의 리이드 동작 타이밍도와, 리이드 동작과 프로그램 검증 및 프로그램 인히빗 동작을 나타내는 타이밍도이다.
먼저, 리이드 동작을 살펴보면, 프리차아징 및 이퀄라이징 동작 이후에 셀 어레이부의 비트라인이 워드라인 선택신호(WL)에 의해 선택되어진 셀의 상태에 따라 디벨롭(develop)되면, 일정 시간 이후 디벨롭된 비트라인 및 기준 비트라인 전위를 센스증폭부(14)로 전이시키기 위해 상기 격리트랜지스터(10, 12)를 짭은 구간동안 펄스 형태로 열어주고, 이와 동시에 상기 센스증폭부(14)를 동작시켜 비트라인에 실린 데이타가 센싱된다.
상기 선택되어진 셀의 상태가 소거된 셀인 경우에는 문턱전압이 네가티브(Negative)이므로 접지전압레벨인 워드라인에 의해 상기 셀의 게이트 바이어스가 0 볼트가 걸리더라도 턴-온 되므로 비트라인은 프리차아지된 레벨에서 로우레벨로 디벨롭된다.
상기 선택되어진 셀이 상태가 프로그램된 셀인 경우에는 문턱전압이 포지티브(Positive) 이므로 상기 접지전압레벨인 워드라인에 의해 상기 셀 바이어스가 0 볼트 걸리면 이 셀은 턴-오프 되므로 비트라인은 프리차아지된 레벨을 그대로 유지하게 된다. 이때 반대편 비트라인은 기준셀이 선택되어 상기 소거된 셀과 상기 프로그램된 셀의 중간 레벨을 가지며 디벨롭된다.
이어, 프로그램 검증(Program Verify) 및 프로그램 인히빗(Program Inhibit) 동작을 살펴보면, 비트라인 BLi에 연결된 소거된 셀을 프로그램할 때에 그 셀을 인히빗 할 경우에는 외부 신호에 의해 BLi', BLj'이 각각 전원전압레벨 및 0 볼트로 래치된 상태에서 격리제어신호 ISOj만 먼저 인에이블시켜 기준셀 비트라인인 BLj를 0 볼트로 방전시킨 다음, 리이드 동작을 수행하게 하여 상기 비트라인 BLi가 로우 레벨로 디벨롭되더라도 센싱시 상기 비트라인 BLj가 이미 접지전압레벨이므로 BLi'은 전원전압레벨을 그대로 유지하게 된다. 또한, 상기 비트라인 BLi에 연결된 소거된 셀을 프로그램 동작을 통해 프로그램된 셀로 프로그램할 경우에는 외부 신호에 의해 BLi', BLj'이 각각 0 볼트, 전원전압레벨로 래치된 상태에서 상기 프로그램 검증시와 동일한 동작을 하게 된다. 또한, 셀의 프로그램 정도에 따라 센싱시 BLi' 레벨이 0 볼트에서 전원전압레벨로 전이될 때 프로그램 인히빗 상태가 되어 프로그램이 자동적으로 중지된다.
이상과 같은 종래 기술에서는 비트라인 센싱시 비트라인 디커플링을 위한 펄스 신호인 ISOj, ISOj와 센스증폭기 인에이블 신호 Vsal, Vsah의 오버랩(Overlap) 정도 및 프로세스에 따라 상기 디커플링(Decoupling)과 센싱 마진(Margin)의 변화가 발생되고, 상기 프로그램 검증 및 인히빗시 기준비트라인에 연결된 격리트랜지스터(12)를 먼저 한 번 열어야 하기 때문에 정상적인 리이드 동작과는 별도의 제어신호가 필요할 뿐만 아니라 검증시간 자체가 그만큼 더 길어지는 등의 문제가 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 불 휘발성 플래시 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 비트라인 센싱시 디커플링과 센싱마진의 변화를 최소화하는 불 휘발성 반도체 메모리 장치를 제공함에 있다.
발명의 또 다른 목적은 상기 프로그램 검증과 프로그램 인히빗의 원활한 동작을 위한 불 휘발성 반도체 메모리 장치를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 프로그램 검증과 프로그램 인히빗의 원활한 동작을 하기 위한 불 휘발성 반도체 메모리 장치에 있어서, 행들과 열들의 매트릭스 형식으로 배열된 다수의 난드셀 유닛들을 가지는 메모리 셀 어레이와, 상기 열들과 평행하게 배열된 비트라인들과; 상기 비트라인들과 절연되게 교차하면서 배열된 워드라인들과, 상기 유닛셀의 일단과 연결되는 비트라인을 프리차아징 및 이퀄라이징 하는 부와, 데이타를 일시적으로 저장하고 증폭하는 센스증폭부와, 격리제어신호에 응답하여 센싱시 전기적으로 상기 메모리 셀 어레이와 상기 센스증폭부를 차단 또는 연결시키며, 상기 메모리 셀 어레이의 대응하는 비트라인과 상기 센스증폭부의 대응하는 비트라인을 차단 또는 연결시키는 격리트랜지스터들과, 상기 센스증폭부의 하부와 연결되고 입출력라인으로 데이타를 전송하기 위한 입출력게이팅부와, 각기 드레인은 상기 센스증폭부의 대응하는 비트라인과 연결되고 각기 게이트는 상기 메모리 셀 어레이의 대응하는 비트라인과 연결되는 트랜지스터를 가지는 래치부와, 상기 래치부의 최적동작 조건을 보장하기 위하여 각기의 게이트에는 래치 제어신호가 인가되고 각기 드레인은 상기 래치부의 트랜지스터의 소오스와 연결되고 각기 소오스는 접지전압과 연결되는 래치 콘트롤트랜지스터와, 각기의 드레인은 상기 래치 콘트롤 트랜지스터의 각기의 소오스와 연결되고 각기의 게이트는 상기 셀 어레이의 대응하는 각기의 비트라인과 연결되고 소오스는 센싱시 상기 셀 어레이의 대응하는 비트라인들을 턴-오프시켜 상기 센스증폭부의 대응하는 비트라인들에 래치된 전압레벨을 유지시키기 위한 제어신호가 수신되는 전류소오스트랜지스터들을 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명의 일 실시예에 따른 불 휘발성 반도체 메모리 장치에 대한 회로를 도시한다.
본 발명에서는 제3도에서와 같이 난드형의 셀 어레이 및 기준 셀 어레이(302), 프리차아지 트랜지스터(301), 이퀄라이즈 트랜지스터(303), 센싱시 셀 어레이(302)와 센스증폭부(311)를 전기적으로 격리시키는 격리트랜지스터들(304, 305)과, 래치형의 센스증폭부(311)와, I/O 라인으로의 데이타 전송을 위한 I/O 게이팅부(312)와, 각각의 비트라인 BLi', BLj'은 드레인 단자와 연결되고, 상기 격리트랜지스터(304, 305)에 의해 격리된 셀 어레이(302)의 대응하는 비트라인 BLj, BLi은 각각의 게이트로 연결되는 래치 트랜지스터부(306)과, 이의 각 소오스단자를 드레인단자로 하고 외부 제어신호 PISAi로 게이팅되는 래치 콘트롤 트랜지스터(307, 308)와, 이의 각기의 소오스단자는 각기의 드레인단자와 연결되고 상기 셀 어레이의 대응되는 비트라인(BLj, BLi)은 각기의 게이트단자와 연결되고 각기의 소오스단자는 신호Vsal'를 수신하는 전류소오스트랜지스터(309, 310)로 구성된다.
제4도(a) 및 (b)는 상기 제3도의 리이드 동작 타이밍도와 프로그램 검증 및 인히빗 동작 타이밍을 도시한다.
먼저 리이드 동작을 살펴보면, 프리차아징 및 이퀄라이징 동작 이후 비트라인이 워드라인 선택신호에 의해 선택된 셀의 상태에 따라 디벨롭되면 일정 시간 이후 디벨롭된 비트라인 및 기준비트라인 전위차를 센싱하기 위해 상기 래치 콘트롤 트랜지스터(307, 308)를 턴-온시키는 동시에 상기 센스증폭부(311)를 동작시킨다. 이때, 상기 전류소오스트랜지스터(309, 310)의 소오스단자에는 센싱초기 시점에서의 충분한 게이트 바이어스를 위해 콘트롤 레벨(Vsal')을 인가하였으며 상기 콘트롤 래치 트랜지스터(307, 308)의 제어신호인 PISAi, PISAj는 센싱 이후 디벨롭된 BLi, BLj의 게이트 바이어스에 의해 야기되는 BLi', BLj'의 접지 DC 전류 패스를 방지하고자 일정 시간 뒤에 디스에이블 되도록 펄스 형태로 제어하였다. 또한, 상기 격리트랜지스터 제어신호 ISOi, ISOj를 계속 로우 레벨로 디스에이블시킴으로써 리이드 동작 구간 동안 상기 비트라인의 로딩을 완전히 디커플링한 상태에서 BLi', BLj' 라인을 디벨롭시킬 수 있어 센싱 속도를 개선시킬 수 있는 효과가 있다.
이어, 프로그램 검증 및 프로그램 인히빗 동작을 살펴보면, 먼저 비트라인 BLi에 연결된 소거된 셀(온 셀)을 프로그램시 인히빗 할 경우에는 외부 신호에 의해 BLi', BLj'이 각각 전원전압레벨, 0 볼트로 래치된 상태에서 리이드 동작을 수행하므로 이때의 상기 전류소오스트랜지스터(309, 310)의 소오스단자에는 완전히 디벨롭된 기준비트라인 레벨(Vref)에서 상기 전류소오스트랜지스터(309, 310)의 문턱전압만큼 감해진 전위보다 조금 높은 전위 (Vsal' ≥ Vref - Vtn309, 310)를 인가함으로써 센싱시 기준전위 레벨인 BLj가 게이팅되는 상기 전류소오스트랜지스터(310)뿐만 아니라 소거된 셀이 연결된 BLi가 게이팅되는 상기 전류소오스트랜지스터(309)를 둘다 턴-오프시켜 상기 BLi', BLj'에 래치된 전원전압레벨 및 0 볼트를 그대로 유지시킨다. -여기서, 상기 센스증폭부(311)의 피형 모오스트랜지스터의 인에이블 신호인 Vsah를 잠시동안 디스에이블 시켰다가 상기 신호 PISAi와 동시에 인에이블 시킬 수 있으나 상기 전류소오스트랜지스터들이 이미 턴-오프된 상태에서는 BLi', BLj'에 래치된 데이타에는 영향을 미치지 못한다. 이어, 다음 비트라인 BLi에 연결된 소거된 셀(온 셀)을 프로그램 동작을 통해 오프-셀로 프로그램 할 경우에는 외부 신호에 의해 BLi', BLj'이 각각 0 볼트, 전원전압레벨로 래치된 상태에서 프로그램 검증시와 동일한 동작을 하므로, 상기 소거된 셀이 충분히 프로그램되어 센싱시 BLi 전위가 Vsal' + Vtn 이상이 되면 BLi를 게이트 단자로 하는 상기 전류소오스트랜지스터(309)이 턴-온 되기 시작하므로 셀의 프로그램 정도에 따라 BLi', BLj'에 래치된 데이타를 뒤집게 된다. 이때, 상기 센스증폭부(311)의 피형모오스트랜지스터의 인에이블 신호인 Vsah를 잠시동안 디스에이블 시켰다가 PISAi와 동시에 인에이블 시키면 전원전압으로 래치된 BLj' 전위를 쉽게 방전 시킬 수 있으며 래치된 BLi'의 레벨이 0 볼트에서 전원전압으로 전이되면 프로그램 인히빗 상태가 되어 프로그램은 자동적으로 중지된다.
여기서, 프로그램 검증 및 인히빗에 필요한 시간은 종래 기술에 비해 비슷한 수준이며 상기 Vsal' 레벨이 프로세스(process)에 민감하게 변할 수 있으나 이는 퓨즈소거와 같은 통상적인 외부조정 가능한 전원전압 발생기를 구비하여 이의 출력을 이용하면 쉽게 해결할 수 잇다.
프로그램 동작시 상기 센스증폭부(311)에 의해 래치된 데이타를 선택된 셀 어레이부의 비트라인에 인가해주기 위해, 선택된 비트라인에 연결된 격리트랜지스터만 턴-온 시키고, 비 선택된 반대편 비트라인을 인히빗 시키기 위해, 이와 연결된 프리차아지 트랜지스터만 턴-온 시켜 상기 비트라인을 전원전압레벨로 프리차아지시킨다.
상기한 바와 같은 본 발명에 따르면, 비트라인 센싱시 디커플링과 센싱마진을 최소화할 수 있으며, 고속의 프로그램 검증 및 프로그램 인히빗의 동작을 수행할 수 있는 효과가 있다.

Claims (8)

  1. 프로그램 검증과 프로그램 인히빗의 원활한 동작 하기 위한 불 휘발성 반도체 메모리 장치에 있어서 : 행들과 열들의 매트릭스 형식으로 배열된 다수의 난드셀 유닛들을 가지는 메모리 셀 어레이와 ; 상기 열들과 평행하게 배열된 비트라인들과 ; 상기 비트라인들과 절연되게 교차하면서 배열된 워드라인들과 ; 상기 유닛셀의 일단과 연결되는 비트라인을 프리차아징 및 이퀄라이징 하는 트랜지스터들과 ; 데이타를 일시적으로 저장하고 증폭하는 센스증폭부와 ; 격리제어신호에 응답하여 센싱시 전기적으로 상기 메모리 셀 어레이와 상기 센스증폭부를 차단 또는 연결시키며, 상기 메모리 셀 어레이의 대응하는 비트라인과 상기 센스증폭부의 대응하는 비트라인을 차단 또는 연결시키는 격리트랜지스터들과 ; 상기 센스증폭부의 하부와 연결되고 입출력라인으로 데이타를 전송하기 위한 입출력게이팅부와 ; 각기 드레인은 상기 센스증폭부의 대응하는 비트라인과 연결되고 각기 게이트는 상기 메모리 셀 어레이의 대응하는 비트라인과 연결되는 트랜지스터를 가지는 래치부와 ; 상기 래치부의 최적동작 조건을 보장하기 위하여 각기의 게이트에는 래치 제어신호가 인가되고 각기 드레인은 상기 래치부의 트랜지스터의 소오스와 연결되고 각기 소오스는 접지전압과 연결되는 래치 콘트롤 트랜지스터와 ; 각기의 드레인은 상기 래치 콘트롤 트랜지스터의 각기의 소오스와 연결되고 각기의 게이트는 상기 셀 어레이의 대응하는 각기의 비트라인과 연결되고 소오스는 센싱시 상기 셀 어레이의 대응하는 비트라인들을 턴-오프시켜 상기 센스증폭부의 대응하는 비트라인들에 래치된 전압레벨을 유지시키기 위한 제어신호가 수신되는 전류소오스트랜지스터들을 가지는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  2. 제1항에 있어서 ; 상기 격리트랜지스터들은 센싱할 때 상기 메모리 셀 어레이부와 상기 센스증폭부를 전기적으로 격리시키고, 프로그램시에 선택된 비트라인만 상기 셀 어레이부 및 센스증폭부가 전기적으로 연결되며 상기 메모리 셀 어레이의 대응하는 비트라인에 각기 드레인이 연결되고 상기 센스증폭부의 대응하는 비트라인에 각기 소오스가 연결되어 채널이 상기 비트라인들에 직렬로 형성된 엔형 모오스트랜지스터로 이루어지는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  3. 제1항에 있어서 ; 상기 격리트랜지스터들은 게이트에 격리 제어신호가 수신되며 상기 격리제어신호 전달시에는 상기 신호보다 높은 전원으로 게이팅되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  4. 제2항에 있어서 : 상기 프로그램시 상기 센스증폭부에 래치된 전위를 해당 상기 셀 어레이의 비트라인들에 인가하기 위해 해당 상기 비트라인에 연결된 격리트랜지스터만 턴-온시키고, 반대편 비트라인은 상기 프리차아지 트랜지스터를 통해 프리차아지시켜 상기 인히빗 동작을 수행하게 하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서 ; 상기 래치부의 각기의 트랜지스터는 동일한 외부 펄스 신호가 수신되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  6. 제1항에 있어서 ; 상기 프로그램 검증 및 인히빗 동작시의 센싱 초기시점은 리이드동작에 비하여 일정 시간 뒤로함을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  7. 제1항에 있어서 ; 상기 센스증폭부는 피형 모오스 트랜지스터와 엔형 모오스트랜지스터와의 래치 형태로 구성되어지며, 이의 제어신호는 리이드시에의 인에이블 시점이 상기 래치부의 트랜지스터의 인에이블 시점과 동시 또는 그 이후로 하고, 상기 프로그램 검증 및 인히빗시에는 전 구간동안 인에이블되거나 상기 엔형 모오스트랜지스터의 래치만 상기 래치부의 게이팅신호인에이블 시점이전에 잠시 디스에이블 되었다가 다시 인에이블 되는 펄스형태로 제어되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  8. 제1항에 있어서 ; 상기 프로그램 검증 및 인히빗 동작시 상기 전류소오스트랜지스터들의 각기의 소오스 단자에는 완전히 디벨롭된 기준비트라인 전압레벨에서 상기 전류소오스트랜지스터의 문턱전압만큼 감해진 전위보다 조금 높은 전위의 상기 제어신호 수신되고 상기 제어신호는 손쉽게 조정 가능한 외부 전원전압 발생기로부터 출력된 신호임을 특징으로 하는 불 휘발성 반도체 메모리 장치.
KR1019950018968A 1995-06-13 1995-06-30 불 휘발성 반도체 메모리 장치 KR0158114B1 (ko)

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