JPH09204788A - 不揮発性半導体メモリのページ読出方法及びそのデータ読出回路 - Google Patents

不揮発性半導体メモリのページ読出方法及びそのデータ読出回路

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JPH09204788A
JPH09204788A JP8304796A JP30479696A JPH09204788A JP H09204788 A JPH09204788 A JP H09204788A JP 8304796 A JP8304796 A JP 8304796A JP 30479696 A JP30479696 A JP 30479696A JP H09204788 A JPH09204788 A JP H09204788A
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voltage
unit
line
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JP8304796A
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Hyong-Gon Lee
炯坤 李
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

Abstract

(57)【要約】 【課題】 簡素な構成で集積性に優れた回路にすること
の可能なページ読出方法とそのデータ読出回路を提供す
る。 【解決手段】 選択ビットラインへの感知電流提供を継
続させてメモリセルのしきい値に従う電圧を維持した状
態でこれらビットラインを順次にデータライン（感知ノ
ードＣ）へ接続し、これによりデータラインへ伝達され
る電圧を増幅して出力するページ読出とする。データ読
出回路は、読出動作前にビットラインの放電を行うビッ
トライン放電部１００と、ビットラインのバイアスレベ
ルを設定するバイアス設定部４００と、感知電流を提供
するビットラインチャージ部４１０と、感知電流が提供
されている間にビットラインを順次にデータラインへ接
続させるカラムパス部４５０と、データラインをプリチ
ャージするデータラインプリチャージ部５００と、デー
タラインの電圧を感知増幅して出力するセンスアンプ６
００と、からなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バーストＲＯＭや
ＮＡＮＤ構造をもつＥＥＰＲＯＭ等の不揮発性半導体メ
モリに関し、特に、そのデータが読出されるときのデー
タ読出回路に関する。
【０００２】
【従来の技術】最近の主流をなしている複数のメモリセ
ルを直列接続したストリング構成のセルアレイを有する
ＮＡＮＤ構造の不揮発性メモリではページ読出が実行さ
れるが、これは、選択行の全メモリセルデータを同時に
読出して装置内の貯蔵手段に一時貯蔵した後、外部印加
の連続的な出力信号に従って順次出力する方式である。
通常、このようなページ読出動作は、ラッチ回路から構
成されたページバッファにより行われる。このページバ
ッファの構成について図１に示す。図１は、ページバッ
ファを含むメモリコアスキーム(core scheme) の構成を
示すもので、ＮＡＮＤ構造のフラッシュメモリにおける
ページバッファの読出関連の一部構成を示している。
【０００３】多数のメモリトランジスタＭ１〜Ｍｎが１
つのＮＡＮＤセルストリング２０を構成し、各メモリト
ランジスタは、行方向のワードラインと列方向のビット
ラインに対しマトリックス状に配列されてメモリセルア
レイ２００を形成している。ビットラインＢＬ１〜ＢＬ
ｉとの接続選択を行うストリング選択トランジスタＳ１
及び接地接続選択を行うグランド選択トランジスタＧ１
は、１つのストリング２０におけるメモリセルの両端部
に接続される。行を指定するＸデコーダ１０は、ワード
ラインＷＬ０〜ＷＬｉを介してメモリトランジスタの制
御ゲートにそれぞれ連結される。
【０００４】分離用トランジスタＤＴを通じて各ビット
ラインに接続されるページバッファ３０は、ビットライ
ンをプリチャージし、感知に必要な負荷電流を供給する
ＰＭＯＳトランジスタＰ１と、データラッチの経路を開
放するＮＭＯＳトランジスタＮ６，Ｎ５と、データをラ
ッチする２個のインバータラッチＩ１，Ｉ２と、このラ
ッチをリセットし、ビットラインの放電を行うＮＭＯＳ
トランジスタＮ３，Ｎ４と、を備えている。このページ
バッファ３０は、カラム選択信号に応じる多数のカラム
デコードトランジスタ部４０へ接続され、そしてカラム
デコードトランジスタ部４０が入出力パッドへつながる
出力バッファ５０と接続される。
【０００５】この図１におけるページバッファ３０内の
各トランジスタゲートに印加される制御信号について、
その波形を図２の２Ａ〜２Ｄに示す。以下、図１及び図
２を参照してページバッファ３０の読出動作を説明す
る。
【０００６】まず、ストリング内のメモリトランジスタ
の選択はＸデコーダ１０によって行われる。即ち、選択
セルのワードラインにグランド電圧（ＧＮＤ）が提供さ
れ、非選択セルのワードラインには例えば電源電圧（Ｖ
ＣＣ）のパス電圧が提供される。また、ストリングの選
択は、ストリング選択トランジスタＳ１をターンオンさ
せる信号ＳＳＬを提供することによって行われる。これ
により、選択セルがデプレッションモードのトランジス
タにプログラムされていれば、ワードラインにグランド
電圧が提供されてもノーマリオンなので電流が流れる。
この場合をオンセル(ON CELL) という。反対に、選択セ
ルがエンハンスメントモードのトランジスタであれば、
ワードラインにグランド電圧が提供されるとノーマリオ
フなので電流が流れず、この場合をオフセル(OFF CELL)
という。
【０００７】このようなメモリセルの記憶データの読出
動作においてページバッファ３０は、感知ノードＤに現
れる電圧を感知してデータをラッチする動作を次のよう
に遂行する。まず、読出前に図２の波形２Ａ，２Ｂのよ
うな信号Ｐ，Ａで制御されるトランジスタＮ３，Ｎ４に
よって、ページバッファ３０はリセット（ラッチノード
Ｅがグランド電圧）され、ビットラインはグランド電圧
に放電され初期化される。
【０００８】この後に図２の波形２Ｃのように信号Ｂを
基準電圧（Ｖｒｅｆ）で印加してトランジスタＰ１を制
御し、ビットラインへ感知電流を流してチャージする。
この信号Ｂは、カレントミラー回路からの出力信号であ
る。これにより感知ノードＤには、メモリセルのプログ
ラム状態に応じた電圧が図２の波形２Ｅのように現れる
ことになる。即ち、選択セルがオンセルであれば該セル
を通じて感知電流がグランドへ流れるので、感知ノード
Ｄの電圧は低くなり、選択セルがオフセルであれば感知
電流が流れないので感知ノードＤの電圧は高くなる。こ
のときに信号Ｐは論理ロウにあり、ビットラインと貯蔵
ノードＥとは隔離される。
【０００９】感知ノードＤに感知電圧が現れると続いて
図２の波形２Ｄのような信号Ｃが提供され、これに従い
トランジスタＮ５がターンオンすることでラッチ開始と
なる。即ち、信号Ｃが論理ハイとなるラッチ期間ＤＳ
で、感知ノードＤがハイレベル（オフセル）である場
合、これに従うトランジスタＮ６のオンによりトランジ
スタＮ５，Ｎ６を通じた放電路が形成されるので、イン
バータラッチＩ１，Ｉ２の初期状態が変更され、貯蔵ノ
ードＥは論理ハイになる。一方、感知ノードＤがロウレ
ベル（オンセル）である場合は、これに従うトランジス
タＮ６のオフによりインバータラッチＩ１，Ｉ２の初期
状態が維持されるので、貯蔵ノードＥは論理ロウにな
る。
【００１０】このようにしてメモリセルのデータが読出
されてページバッファ３０に感知増幅され貯蔵される
と、信号Ｃが論理ロウへ戻ってトランジスタＮ５がオフ
しラッチ終了とされる。そして、カラムアドレスデコー
ディング信号ＹＡ０〜ｉ，ＹＢ０〜ｉが順次トグル(tog
gle)されることにより、貯蔵データが出力バッファ５０
を通じて外部へ出力される。
【００１１】
【発明が解決しようとする課題】上記のような従来のデ
ータ読出回路をなすページバッファ３０は回路構成が複
雑で、しかもこれがビットラインごとに設けられるた
め、メモリのチップサイズに与える影響は大きい。つま
り、集積性の点で改善の余地が残されているといえる。
【００１２】従って、本発明の目的は、より簡素な構成
で集積性に優れた回路にすることの可能なページ読出方
法とそのためのデータ読出回路を提供することにある。
【００１３】
【課題を解決するための手段】この目的のために本発明
は、ビットラインへ感知電流を提供してメモリセルのし
きい値電圧に従う電圧を発生させることでデータを読出
すようにした不揮発性半導体メモリのページ読出方法に
おいて、選択ビットラインへの感知電流提供を継続させ
てメモリセルのしきい値電圧に従う電圧を維持した状態
でこれらビットラインを順次にデータラインへ接続し、
これによりデータラインへ伝達される電圧を増幅して出
力するようにすることを特徴とする。即ち、ビットライ
ンごとのデータラッチを必要としないページ読出の手法
とするものである。
【００１４】このために本発明によれば、ビットライン
へ感知電流を提供してメモリセルのしきい値電圧に従う
電圧を発生させることでデータを読出すようにした不揮
発性半導体メモリのデータ読出回路として、ビットライ
ンへ感知電流を提供するビットラインチャージ部と、こ
のビットラインチャージ部が感知電流を提供している間
にビットラインを順次にデータラインへ接続させるカラ
ムパス部と、データラインの電圧を感知増幅して出力す
るセンスアンプと、からなることを特徴とするデータ読
出回路を提供する。ビットラインチャージ部は、読出動
作に先立って感知電流よりも多くの電流を流すことでビ
ットラインのプリチャージを行うようにしておくとよ
い。このとき更に、ビットラインのプリチャージ時にデ
ータラインをプリチャージするデータラインプリチャー
ジ部を設けると好ましい。
【００１５】更に、ビットラインとビットラインチャー
ジ部との間にビットラインのバイアスレベルを設定する
バイアス設定部を設けることもでき、この場合のカラム
パス部は、バイアス設定部を介してビットラインと接続
するものとするとよい。また、読出動作前にビットライ
ンの放電を行うビットライン放電部を設けることもでき
る。
【００１６】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００１７】図３は、本発明のデータ読出回路を用いた
ＮＡＮＤフラッシュメモリの部分構成、一例として３本
のビットラインをもつサブブロックについての構成を示
す。図示のメモリセルアレイ２００、Ｘデコーダ１０、
出力バッファ５０、及び入出力部５５の構成は、図１な
どの従来のものを利用することができる。
【００１８】ビットライン放電部１００は、ビットライ
ン端部にそれぞれ接続されたＮＭＯＳトランジスタＮ２
を含んでなり、ビットラインの放電を担当する。ビット
ラインバイアス設定部４００は、ビットラインの出力端
にそれぞれ接続されたＮＭＯＳトランジスタＮ１を含ん
でなり、第１基準電圧（Ｖｂｉａｓ）に応じて導通する
ことでビットラインのバイアスレベルを設定する。この
第１基準電圧は、ＰＭＯＳ及びＮＭＯＳトランジスタ３
０１〜３１０で構成された第１基準電圧発生部３００か
ら提供される。ビットラインチャージ部４１０は、バイ
アス設定部４００を介しビットラインに接続されるＰＭ
ＯＳトランジスタＰ１からなり、第２基準電圧（Ｐｂｐ
ｒｅ）に応じて導通することでビットラインへ感知電流
を提供する。この第２基準電圧は、ＰＭＯＳ及びＮＭＯ
Ｓトランジスタ３５１〜３５８で構成された第２基準電
圧発生部３５０から提供される。カラムパス部４５０
は、バイアス設定部４００を介しビットラインと接続さ
れ、選択セルのしきい値電圧に従ったビットライン電圧
をカラム選択信号に応じる順次導通で感知ノードＣへ伝
達するＰＭＯＳトランジスタＰ２，Ｐ３から構成され
る。データラインプリチャージ部５００は、プリチャー
ジ信号Ｐｄｐｒｅに応じて導通しデータラインをプリチ
ャージするＰＭＯＳトランジスタＰ４から構成される。
センスアンプ６００は、感知ノードＣにつながるデータ
ラインの電圧を感知増幅して出力バッファ５０へ伝え
る。
【００１９】図４に、このデータ読出回路に印加される
各制御信号の波形４Ａ〜４Ｄを示し、これを参照してデ
ータラッチをもたない本例のページ読出を説明する。
【００２０】まず、ワードライン選択に伴って読出前
に、ビットライン放電部１００のトランジスタＮ２が図
４の波形４Ａのような信号Ｐに従い期間Ｔ１でビットラ
インをグランドレベルに放電する。このビットライン放
電後には、図４の波形４Ｂのように第１基準電圧Ｖｂｉ
ａｓがＶＣＣ以下のＶ１レベルで提供されてバイアス設
定部４００のトランジスタＮ１のチャネル抵抗が決定さ
れ、ビットラインのバイアスレベルが設定される。そし
て、図４の波形４Ｃのように第２基準電圧Ｐｂｐｒｅが
期間Ｔ２でまずグランドレベルで提供され、これにより
ビットラインチャージ部４１０のトランジスタＰ１が完
全オンの状態となってビットラインがプリチャージされ
る。このようにプリチャージを行うのは、トランジスタ
Ｐ１の強い導通でビットラインキャパシタンスをまず迅
速にチャージし、感知速度を速めるためである。尚、第
２基準電圧Ｐｂｐｒｅはカレントミラー回路の出力信号
である。
【００２１】またこのときに、図４の波形４Ｄのように
プリチャージ信号Ｐｄｐｒｅが期間Ｔ２に重なる期間Ｔ
３でグランドレベルとされ、これに従うデータラインプ
リチャージ部５００のＰＭＯＳトランジスタｐ４によ
り、感知ノードＣがプリチャージされる。このデータラ
インプリチャージ部５００は、データラインを期間Ｔ３
でチャージすることにより感知タイムを速くするために
設けられる。
【００２２】期間Ｔ２のプリチャージが終わると第２基
準電圧Ｐｂｐｒｅはグランドレベル以上のＶ２レベルで
提供され、これによる導通制御でビットラインチャージ
部４１０のトランジスタＰ１が負荷トランジスタとして
働いて感知電流が各ビットラインへ提供される。従って
ビットラインには、図４の波形４Ｅに示すように、選択
セルのしきい値電圧つまりオンセルかオフセルかに応じ
たデータ電圧が現れる。また、期間Ｔ３のプリチャージ
が終わるとプリチャージ信号Ｐｄｐｒｅは電源電圧レベ
ルとなり、データラインプリチャージ部５００のトラン
ジスタＰ４がオフとされる。これにより、カラムパス部
４５０へカラム選択信号が順次提供され、これに従って
トランジスタＰ２，Ｐ３が順次導通して１パスずつ形成
されると、感知ノードＣの電圧はカラムパス部４５０を
介して接続されるビットラインの電圧に従って順次変化
していく。センスアンプ６００は、この感知ノードＣに
現れる電圧を感知し、増幅して出力バッファ５０へ提供
する。
【００２３】
【発明の効果】本発明によれば、従来のページバッファ
のようにビットラインごとのデータラッチを設ける必要
がないため、構成素子数が格段に少なくなり、従って高
集積化に有利である。
【図面の簡単な説明】
【図１】従来のデータ読出回路を示す回路図。
【図２】図１のデータ読出回路の読出動作タイミングを
示す信号波形図。
【図３】本発明によるデータ読出回路を示す回路図。
【図４】図３のデータ読出回路の読出動作タイミングを
示す信号波形図。
【符号の説明】
１００ ビットライン放電部 ２００ メモリセルアレイ ３００ 第１基準電圧発生部 ３５０ 第２基準電圧発生部 ４００ ビットラインバイアス設定部 ４１０ ビットラインチャージ部 ４５０ カラムパス部 ５００ データラインプリチャージ部 ６００ センスアンプ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ビットラインへ感知電流を提供してメモ
    リセルのしきい値電圧に従う電圧を発生させることでデ
    ータを読出すようにした不揮発性半導体メモリのデータ
    読出回路であって、 ビットラインへ感知電流を提供するビットラインチャー
    ジ部と、このビットラインチャージ部が感知電流を提供
    している間にビットラインを順次にデータラインへ接続
    させるカラムパス部と、データラインの電圧を感知増幅
    して出力するセンスアンプと、からなることを特徴とす
    るデータ読出回路。
  2. 【請求項２】 ビットラインチャージ部は、読出動作に
    先立って感知電流よりも多くの電流を流すことでビット
    ラインのプリチャージを行う請求項１記載のデータ読出
    回路。
  3. 【請求項３】 ビットラインのプリチャージ時にデータ
    ラインをプリチャージするデータラインプリチャージ部
    を設けた請求項２記載のデータ読出回路。
  4. 【請求項４】 ビットラインとビットラインチャージ部
    との間に、ビットラインのバイアスレベルを設定するバ
    イアス設定部を設けた請求項１〜３のいずれか１項に記
    載のデータ読出回路。
  5. 【請求項５】 カラムパス部は、バイアス設定部を介し
    てビットラインと接続する請求項４記載のデータ読出回
    路。
  6. 【請求項６】 読出動作前にビットラインの放電を行う
    ビットライン放電部を設けた請求項１〜５のいずれか１
    項に記載のデータ読出回路。
  7. 【請求項７】 ビットラインへ感知電流を提供してメモ
    リセルのしきい値電圧に従う電圧を発生させることでデ
    ータを読出すようにした不揮発性半導体メモリのページ
    読出方法において、 選択ビットラインへの感知電流提供を継続させてメモリ
    セルのしきい値電圧に従う電圧を維持した状態でこれら
    ビットラインを順次にデータラインへ接続し、これによ
    りデータラインへ伝達される電圧を増幅して出力するよ
    うにしたことを特徴とするページ読出方法。
JP8304796A 1995-11-15 1996-11-15 不揮発性半導体メモリのページ読出方法及びそのデータ読出回路 Pending JPH09204788A (ja)

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DE (1) DE69630268T2 (ja)

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