KR100736408B1 - 비트 라인의 전압 강하를 보상할 수 있는 반도체 장치와 그보상 방법 - Google Patents

비트 라인의 전압 강하를 보상할 수 있는 반도체 장치와 그보상 방법 Download PDF

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Abstract

비트 라인의 전압 강하를 보상할 수 있는 반도체 장치와 그 방법이 제공된다. 상기 반도체 장치는 적어도 하나의 모니터링 비트 라인과 적어도 하나의 비트 라인을 구비하고, 프리차지 동작 후 상기 적어도 하나의 모니터링 비트 라인의 전압 레벨을 모니터링하고, 모니터링 결과에 기초하여 소정의 보상 전류를 상기 적어도 하나의 모니터링 비트 라인과 상기 적어도 하나의 비트 라인으로 공급한다. 따라서 상기 비트 라인에서 발생하는 언더 프리차지 또는 누설 전류에 의한 전압 강하를 정확하게 보상할 수 있으므로, 불필요한 보상 전류의 공급을 막을 수 있다. 따라서 반도체 장치의 읽기 동작이 안정적으로 이루어질 수 있다.
플래시 메모리, 프리차지, 보상 전류

Description

비트 라인의 전압 강하를 보상할 수 있는 반도체 장치와 그 보상 방법 {Semiconductor device and method for compensating voltage drop of a bit line}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 보상 전류 공급 회로를 갖는 감지 증폭기를 구비하는 반도체 장치의 블락도를 나타낸다.
도 2는 본 발명의 실시예에 따른 감지 증폭기와 메모리 셀 어레이를 구비하는 반도체 장치의 기능 블락도이다.
도 3은 본 발명의 실시예에 따른 보상 전류 공급 회로를 구비하는 감지 증폭와 메모리 셀 어레이를 구비하는 반도체 장치의 블락도를 나타낸다.
도 4는 본 발명의 실시예에 따른 보상 전류 공급 회로를 구비하는 감지 증폭와 메모리 셀 어레이를 구비하는 반도체 장치의 블락도를 나타낸다.
도 5는 본 발명의 실시예에 따른 보상 전류 공급 회로를 구비하는 감지 증폭기의 동작 타이밍도이다.
도 6은 본 발명의 실시예에 따른 비트 라인의 전압 강하를 보상하는 방법을 나타내는 흐름도이다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 비트 라인의 언더 프리차지(under precharge)나 메모리 셀의 누설전류(leakage current)에 의한 상기 비트 라인의 전압 강하를 보상할 수 있는 반도체 장치와 그 방법에 관한 것이다.
일반적으로 플로팅 게이트 메모리 장치, 예컨대 플래시 메모리 장치의 감지 증폭기(sense amplifier)는 읽기 동작(read operation)시 감지(sensing)를 원하는 메모리 셀이 연결된 비트 라인을 소정의 프리차지(precharge) 전압으로 프리차지시킨 후 선택된 메모리 셀의 전류 흐름에 따라 상기 비트 라인의 전압 강하를 감지하여 상기 메모리 셀의 온(on) 상태 또는 오프(off) 상태를 판단한다.
특히, 싱글 엔디드 타입(Single-ended type)의 감지 증폭기는 프리차지 동작시 감지를 원하는 메모리 셀이 연결된 비트 라인을 소정의 프리차지 전압으로 프리차지시킨 후, 감지 동작시 상기 비트 라인에 접속된 감지 노드의 전압과 소정의 전압을 비교하고 비교결과에 기초하여 상기 메모리 셀의 온 상태 또는 오프 상태를 판단한다.
예컨대, 비트 라인이 소정의 프리차지 전압으로 프리차지되고 선택된 메모리 셀이 소거 상태(erase state) 또는 온(on) 상태인 경우, 상기 비트 라인의 전하는 상기 선택된 메모리 셀을 통하여 접지로 방전되므로, 상기 비트 라인의 전압은 강하된다. 따라서 상기 비트 라인의 전압 강하는 상기 비트 라인의 전압을 감지하기 위한 감지 노드의 전압 강하를 가져온다. 따라서 상기 감지 노드의 전압을 감지하 고 증폭하는 상기 감지 증폭기는 상기 비트 라인에 접속된 상기 메모리 셀을 온 상태 또는 소거 상태로 인식한다.
그러나, 비트 라인이 소정의 프리차지 전압으로 프리차지되고 선택된 메모리 셀이 프로그램 상태(program state) 또는 오프(off) 상태인 경우, 상기 비트 라인의 전하는 상기 선택된 메모리 셀을 통하여 접지로 방전되지 않으므로, 상기 비트 라인의 전압은 상기 소정의 프리차지 전압을 유지한다. 따라서 상기 감지 노드의 전압은 상기 프리차지 전압을 유지하므로 상기 감지 증폭기는 상기 메모리 셀을 오프 상태 또는 프로그램 상태로 인식한다.
그러나, 프리차지 동작시 비트 라인을 소정의 프리차지 전압까지 프리차지시키는데 상당히 긴 시간이 소요될 수 있으므로 상기 비트 라인을 상기 소정의 프리차지 전압 이하의 전압으로 프리차지한다(이를 언더 프리차지라 한다). 따라서 프리차지 시간에 따라 다르지만, 상기 비트 라인은 언더 프리차지(under precharge) 상태를 유지할 수 있다.
또한, 선택된 메모리 셀이 오프 상태일지라도 메인 메모리 셀 어레이 내의 메모리 셀의 누설 전류로 인하여 상기 메모리 셀이 접속된 비트 라인의 전압은 강하될 수 있으므로, 감지 증폭기는 전압 강하가 발생된 상기 비트 라인에 접속된 상기 메모리 셀의 상태가 오프 상태일지라도 온 상태로 인식할 수 있다.
따라서, 비트 라인의 언더 프리차지 또는 누설 전류로 인한 비트 라인의 전압 강하를 보상하기 위하여, 도 1에 도시된 바와 같이 소정의 보상 전류를 감지 노드로 강제로 공급하는 기술이 이용되었다.
도 1은 종래의 보상 전류 공급 회로를 갖는 감지 증폭기를 구비하는 반도체 장치의 블락도를 나타낸다. 도 1을 참조하면, 종래의 반도체 장치(10)는 메인 메모리 셀 어레이(12)와 감지 증폭기(14)를 구비한다.
당업계에서 잘 알려진 바와 같이 상기 메인 메모리 셀 어레이(12)는 다수의 비트 라인들(20,..., 30), 다수의 워드라인들(WL[0], WL[1],..., WL[n]), 및 상기 다수의 비트 라인들(20,..., 30)과 상기 다수의 워드라인들(WL[0], WL[1],..., WL[n])사이에 접속된 다수의 플로팅 게이트 트랜지스터들(21, 22, 2n, 31, 32, 및 3n)을 구비한다. 여기서 n은 자연수이다. 상기 다수의 플로팅 게이트 트랜지스터들(21, 22, 2n, 31, 32, 및 3n) 각각은 소정의 데이터를 저장하는 메모리 셀의 기능을 수행한다.
상기 감지 증폭기(14)는 로우 어드레스 디코더(미도시)로부터 출력된 선택신호들에 기초하여 선택된 상기 메인 메모리 셀 어레이(12)의 워드라인, 및 컬럼 어드레스 디코더(미도시)로부터 출력된 선택신호들(Y_path)에 기초하여 선택된 상기 메인 메모리 셀 어레이(12)의 비트 라인에 의해서 결정되는 메모리 셀, 즉 플로팅 게이트 트랜지스터의 데이터를 감지하고 증폭한다.
상기 감지 증폭기(14)는 프리차지 회로(16), 보상 전류 공급회로(18), 및 다수의 출력 버퍼들(20-1,..., 20-2)을 구비한다.
상기 프리차지 회로(16)는 로우 레벨("0")을 갖는 프리차지 제어신호(nPRE)에 기초하여 대응되는 메모리 셀들(21, 22, 2n, 31, 32, 및 3n)이 접속된 비트 라인들(20과 30) 각각을 소정의 프리차지 전압으로 프리차지시키기 위한 소정의 전 류(I_pre)를 공급한다.
상기 보상 전류 공급회로(18)는 로우 레벨("0")을 갖는 제어신호(nLoad)에 기초하여 감지 노드들(S1,...,S2) 각각으로 보상 전류(I_load)를 강제로 공급한다. 상기 다수의 출력 버퍼들(20-1,..., 20-2) 각각은 감지 노드들(S1,..., S2) 각각의 전압을 버퍼링하고 버퍼링된 신호를 출력한다.
그러나, 상기 보상 전류 공급회로(18)는 상기 감지 노드들(S1,..., S2) 각각이 얼마만큼 프리차지되었는지, 또는 선택된 메모리 셀이나 선택되지 않은 메모리 셀에서 얼마만큼의 누설 전류가 발생되었는지를 알지 못하는 상태에서 상기 감지 노드들(S1,..., S2) 각각으로 상기 보상 전류(I_load)를 강제로 공급한다. 따라서 상기 감지 증폭기(14)로 불필요한 보상 전류(I_load)가 공급될 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 비트 라인에서 발생하는 언더 프리차지 또는 메모리 셀의 누설 전류를 정확하게 보상할 수 있는 반도체 장치와 그 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 소스, 드레인, 플로팅 게이트, 제어 게이트, 및 기판을 구비하는 적어도 하나의 제1 메모리 셀이 접속된 제1모니터링 비트 라인; 소스, 드레인, 소스, 플로팅 게이트, 제어 게이트, 및 기판을 구비하는 적어도 하나의 제2메모리 셀이 접속된 제1비트 라인; 프리차지 제어신호에 응답하여 제2모니터링 비트 라인과 제2비트 라인을 소정의 전압으로 프리차지 하기 위한 프리차지 회로; 상기 제2모니터링 비트 라인의 전압을 감지하고, 감지결과에 기초하여 소정의 전류를 상기 제2모니터링 비트 라인과 상기 제2비트 라인으로 공급하기 위한 전압 감지회로; 상기 제1비트 라인에 접속된 상기 적어도 하나의 제2 메모리 셀의 상태에 기초하여 상기 제2비트 라인에 흐르는 전류를 버퍼링하기 위한 버퍼; 및 대응되는 적어도 하나의 제어 신호에 응답하여 상기 제1모니터링 비트 라인과 상기 제2모니터링 비트 라인의 접속과 상기 제1비트 라인과 상기 제2비트 라인의 접속을 제어하기 위한 스위칭 회로를 구비한다.
상기 적어도 하나의 제1메모리 셀의 상기 드레인은 상기 제1모니터링 비트 라인에 접속되고 상기 적어도 하나의 제1메모리 셀의 상기 소스는 플로팅 상태이고, 상기 적어도 하나의 제2메모리 셀의 상기 드레인은 상기 제1비트 라인에 접속되고 상기 적어도 하나의 제2메모리 셀의 상기 소스는 접지에 접속되고, 상기 적어도 하나의 제1메모리 셀의 상기 제어 게이트와 상기 적어도 하나의 제2메모리 셀의 상기 제어 게이트 각각은 대응되는 워드라인에 접속된다.
또는, 상기 적어도 하나의 제1메모리 셀의 상기 드레인은 상기 제1모니터링 비트 라인에 접속되고 상기 적어도 하나의 제1메모리 셀의 상기 소스와 상기 제어 게이트는 접지에 접속되고, 상기 적어도 하나의 제2메모리 셀의 상기 드레인은 상기 제1 비트 라인에 접속되고 상기 적어도 하나의 제2메모리 셀의 상기 소스는 상기 접지에 접속되고, 상기 적어도 하나의 제2메모리 셀의 상기 제어 게이트는 워드라인에 접속된다. 상기 제1 메모리 셀의 상태는 프로그램 상태이다.
상기 전압 감지회로는 상기 제2모니터링 비트 라인의 전압을 감지하고, 감지 결과에 기초하여 상기 제2모니터링 비트 라인으로 흐르는 상기 소정의 전류를 상기 제2 비트 라인으로 미러링하기 위한 전류 미러이다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 다수의 제 1 플로팅 게이트 트랜지스터들 각각의 드레인이 접속된 적어도 하나의 모니터링 비트 라인; 다수의 제 2 플로팅 게이트 트랜지스터들 각각의 드레인이 접속된 적어도 하나의 비트 라인; 및 프리 차지 동작 후, 상기 적어도 하나의 모니터링 비트 라인의 전압을 모니터링하고, 모니터링 결과에 기초하여 소정의 보상 전류를 상기 적어도 하나의 모니터링 비트 라인과 상기 적어도 하나의 비트 라인으로 공급하기 위한 보상 전류 공급회로를 구비한다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 적어도 하나의 모니터링 비트 라인들; 다수의 비트 라인들; 검출 노드; 다수의 메인 검출 노드들; 프리차지 제어신호에 응답하여 상기 검출 노드와 상기 다수의 메인 검출 노드들 각각으로 소정의 프리차지 전압을 공급하는 프리차지 회로; 대응되는 적어도 하나의 제어신호에 응답하여 상기 검출 노드와 상기 적어도 하나의 모니터링 비트 라인을 접속시키기 위한 적어도 하나의 제1트랜지스터; 대응되는 적어도 하나의 제어신호에 응답하여 상기 다수의 비트 라인들 각각과 상기 다수의 메인 검출 노드들 각각을 접속시키기 위한 적어도 하나의 제2트랜지스터; 상기 검출 노드의 전압에 기초하여 보상 전류를 상기 검출 노드와 상기 다수의 메인 검출 노드들 각각으로 공급하기 위한 보상 전류 공급회로; 및 각각이 상기 다수의 메인 검출 노드들 중에서 대응되는 노드의 전압을 감지하고 버퍼링하기 위한 다수의 버퍼들을 구비하며, 상기 적어도 하 나의 모니터링 비트 라인에는 다수의 제1플로팅 게이트 트랜지스터들 각각의 드레인이 접속되고, 상기 다수의 비트 라인들 각각에는 다수의 제2플로팅 게이트 트랜지스터들 각각의 드레인이 접속된다.
상기 다수의 제 1 플로팅 게이트 트랜지스터들 각각의 소소는 플로팅 상태이고,상기 다수의 제 1 플로팅 게이트 트랜지스터들 각각의 제어 게이트와 상기 다수의 제 2 플로팅 게이트 트랜지스터들 각각의 제어 게이트는 다수의 워드 라인들 중에서 대응되는 워드 라인에 접속된다.
상기 다수의 제 1 플로팅 게이트 트랜지스터들 각각의 게이트와 소스는 접지에 접속되고, 상기 다수의 제 2 플로팅 게이트 트랜지스터들 각각의 게이트는 다수의 워드 라인들 중에서 대응되는 워드 라인에 접속되고, 상기 다수의 제 2 플로팅 게이트 트랜지스터들 각각의 소스는 상기 접지에 접속된다. 상기 다수의 제 1 플로팅 게이트 트랜지스터들 각각의 상태는 프로그램 상태이다.
상기 보상 전류 공급회로는 전류 미러로 형성되고, 상기 전류 미러의 다수의 출력 단자들 각각은 상기 다수의 메인 검출 노드들 각각과 접속되고, 상기 전류 미러에 의하여 미러링된 보상 전류는 상기 다수의 메인 검출 노드들 각각으로 공급된다.
상기 다수의 제 1 플로팅 게이트 트랜지스터들과 상기 다수의 제 2 플로팅 게이트 트랜지스터들은 메인 메모리 어레이 내에 구현되고, 상기 다수의 제 1 플로팅 게이트 트랜지스터들의 개수와 상기 다수의 제 2 플로팅 게이트 트랜지스터들의 개수는 동일하다.
상기 기술적 과제를 달성하기 위한 다수의 제 1 플로팅 게이트 트랜지스터들 각각의 드레인이 접속된 적어도 하나의 모니터링 비트 라인과 다수의 제 2 플로팅 게이트 트랜지스터들 각각의 드레인이 접속된 적어도 하나의 비트 라인을 구비하는 반도체 장치에서 프리차지 동작후 상기 적어도 하나의 비트 라인의 전압 강하를 보상하는 방법은, 상기 적어도 하나의 모니터링 비트 라인의 전압을 모니터링하는 단계; 및 모니터링 결과에 기초하여 소정의 보상전류를 상기 적어도 하나의 모니터링 비트 라인과 상기 적어도 하나의 비트 라인으로 공급하는 단계를 구비한다.
상기 비트 라인의 전압 강하를 보상하는 방법은, 상기 다수의 제 1 플로팅 게이트 트랜지스터들 각각을 오프 상태로 유지하는 단계를 더 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 감지 증폭기와 메모리 셀 어레이를 구비하는 반도체 장치의 기능 블락도이다. 도 2를 참조하면, 반도체 장치(50)는 컬럼 디코더(60), 데이터 출력회로(70), 감지 증폭기(100), 컬럼 게이트 회로(160), 및 메인 메모리 셀 어레이(300 또는 300＇)를 구비한다.
상기 메인 메모리 셀 어레이(300 또는 300＇)는 데이터를 저장한다. 상기 컬 럼 디코더(60)는 컬럼 어드레스를 수신하고 선택신호들을 발생한다. 상기 컬럼 게이트 회로(160)는 상기 컬럼 디코더(60)로부터 출력된 상기 선택신호들에 응답하여 상기 메인 메모리 셀 어레이(300 또는 300＇)의 다수의 비트 라인들 중에서 적어도 어느 하나의 비트 라인을 선택하고, 선택된 적어도 하나의 비트 라인을 감지 증폭기(100)에 연결한다. 상기 감지 증폭기(100)는 상기 선택된 적어도 하나의 비트 라인에 접속된 메모리 셀로부터의 데이터를 감지하고 증폭한다. 상기 감지 증폭기(100)에 의하여 감지된 데이터는 데이터 출력회로(70)를 통하여 출력된다.
도 3은 본 발명의 실시예에 따른 보상 전류 공급 회로를 구비하는 감지 증폭와 메모리 셀 어레이를 구비하는 반도체 장치의 블락도를 나타낸다. 도 2와 도 3을 참조하면, 상기 감지 증폭기(100)는 검출 노드(S110), 다수의 메인 검출 노드들(S120-1,..., S120-n), 프리차지 회로(230), 보상 전류 공급회로(240), 다수의 버퍼들(150-1,..., 150-n)을 구비한다. 상기 검출 노드(S110)는 모니터링 비트 라인(110)에 존재한다.
상기 감지 증폭기(100)는 바이어스 제어신호(Bias)에 응답하여 바이어스 전류를 공급하기 위한 바이어스 전류 공급회로(170)를 더 구비할 수 있으며, 상기 바이어스 전류 공급회로(170)는 다수의 MOS 트랜지스터들(P110, P120-1,..., P120-n)을 구비한다.
프리차지 동작시, 상기 프리차지 회로(230)는 프리차지 제어신호(nPRE)에 응답하여 상기 검출 노드(S110)와 상기 다수의 메인 검출 노드들(S120-1,..., S120-n) 각각을 소정의 프리차지 전압(예컨대, 전원전압(Vcc))으로 프리차지하기 위하여 소정의 전류(I_pre)를 공급한다.
상기 프리차지 회로(230)는 다수의 PMOS 트랜지스터들(P11, P12, ..., P1n)d을 구비하며, 프리차지 동작시 로우 레벨을 갖는 프리차지 제어신호(nPRE)에 응답하여 상기 검출 노드(S110)와 상기 다수의 메인 검출 노드들(S120-1,..., S120-n) 각각을 소정의 프리차지 전압까지 프리차지한다. 상기 검출 노드(S110)는 접속된 모니터링 비트 라인(110)에 접속되고, 상기 다수의 메인 검출 노드들(S120-1,..., S120-n) 각각 다수의 비트 라인들(120-1, ..., 120-n) 각각에 접속된다.
프리차지 동작 후, 상기 보상 전류 공급회로(240)는 상기 검출 노드(S110)의 전압 레벨에 기초하여 보상 전류(I_ref)를 상기 검출 노드(S101)로 공급하는 동시에 미러링된 보상 전류(I_load)를 상기 다수의 메인 검출 노드들(S120-1, ..., S120-n) 각각으로 공급한다.
상기 보상 전류 공급회로(240)는 다수의 PMOS 트랜지스터들(P21, P22,..., P2n)을 구비하는 전류 미러로 구현될 수 있다. 따라서 상기 보상 전류 공급 회로(240)는 상기 검출 노드(S101)로 보상 전류(I_ref)를 공급하고 상기 다수의 메인 검출 노드들(S120-1, ..., S120-n) 각각으로 미러링된 보상 전류(I_load)를 공급할 수 있다. 즉, 상기 보상 전류 공급회로(240)의 출력단자들은 상기 다수의 메인 검출 노드들(S120-1, ..., S120-n)에 각각 접속된다.
상기 다수의 버퍼들(150-1, ..., 150-n) 각각은 상기 다수의 메인 검출 노드들(S120-1, ..., S120-n) 중에서 대응되는 검출 노드의 전압을 감지하고 증폭(또는 버퍼링)한다. 즉, 상기 다수의 버퍼들(150-1, ..., 150-n) 각각은 상기 다수의 비 트 라인들(103-1, 103-2, 103-3, 103-4, ..., 10n-1, 10n-2, 10n-3, 및 10n-4)각각에 접속된 적어도 하나의 메모리 셀의 상태에 기초하여 상기 다수의 메인 검출 노드들(S120-1, ..., S120-n) 각각에 흐르는 전류를 버퍼링한다.
상기 컬럼 게이트 회로(160)는 도 2에 도시된 컬럼 디코더(60)로부터 출력된 상기 선택신호들에 응답하여 적어도 하나의 모니터링 비트 라인(101-1, 101-2, 101-3, 및 101-4)중에서 적어도 어느 하나와 다수의 비트 라인들(103-1, 103-2, 103-3, 103-4, ..., 10n-1, 10n-2, 10n-3, 및 10n-4) 중에서 적어도 어느 하나의 비트 라인을 감지 증폭기(100)에 구현된 비트 라인들(110, 120-1, ..., 120-n) 중에서 적어도 하나에 연결한다. 상기 컬럼 게이트 회로(160)는 다수의 MOS 트랜지스터들로 구현될 수 있다.
여기서 상기 컬럼 게이트 회로(160)와 상기 바이어스 전류 공급회로(170)는 감지 증폭기(100)와 메인 메모리 셀 어레이(300)를 접속하기 위한 스위칭 회로를 구성한다. 따라서 상기 스위칭 회로는 바이어스 제어신호(Bias)와 컬럼 디코더(60)로부터 출력된 선택신호들에 기초하여 상기 감지 증폭기(100)의 검출 노드(S110)와 적어도 하나의 모니터링 비트 라인(101-1, 101-2, 101-3, 및 101-4)중에서 적어도 어느 하나를 접속할 수 있다.
또한, 따라서 상기 스위칭 회로는 바이어스 제어신호(Bias)와 컬럼 디코더(60)로부터 출력된 선택신호들에 기초하여 상기 감지 증폭기(100)의 다수의 메인 검출 노드들(S120-1,..., S120-n)과 상기 메인 메모리 셀 어레이(300)의 비트 라인들(101-1, 101-2, 101-3, 101-4, 103-1, 103-2, 103-3, 103-4, ..., 10n-1, 10n-2, 10n-3, 및 10n-4)을 각각 접속할 수 있다.
상기 메인 메모리 셀 어레이(300)는 적어도 하나의 모니터링 비트 라인(101-1, 101-2, 101-3, 및 101-4), 다수의 비트 라인들(103-1, 103-2, 103-3, 103-4, ..., 10n-1, 10n-2, 10n-3, 및 10n-4), 및 다수의 워드라인들 (WL0 내지 WLn)을 구비한다.
다수의 제1플로팅 게이트 트랜지스터들(예컨대, M1) 각각의 드레인은 대응되는 모니터링 비트 라인(101-1, 101-2, 101-3, 및 101-4)에 접속되고, 상기 다수의 제1플로팅 게이트 트랜지스터들 각각의 제어 게이트(control gate)는 상기 다수의 워드라인들(WL0 내지 WLn) 중에서 대응되는 워드라인에 접속되고, 상기 다수의 제1플로팅 게이트 트랜지스터들 각각의 소스(source)는 플로팅(floating) 상태를 유지한다.
상기 다수의 제1플로팅 게이트 트랜지스터들 각각은 드레인, 소스, 플로팅 게이트(floating gate), 제어 게이트, 및 기판(substrate)을 구비하는 플래쉬 메모리(fresh memory)로 구현될 수 있다. 상기 다수의 제1플로팅 게이트 트랜지스터들 각각은 EPROM 또는 EEPROM으로 구현될 수도 있으며, 메모리 셀의 기능을 수행한다.
다수의 제2플로팅 게이트 트랜지스터들(예컨대, M2와 M3) 각각의 드레인은 대응되는 비트 라인(103-1, 103-2, 103-3, 103-4, ..., 10n-1, 10n-2, 10n-3, 및 10n-4)에 접속되고, 상기 다수의 제2플로팅 게이트 트랜지스터들 각각의 제어 게이트는 상기 다수의 워드라인들(WL0 내지 WLn)중에서 대응되는 워드라인에 접속되고, 상기 다수의 제2플로팅 게이트 트랜지스터들 각각의 소스는 접지에 접속된다.
상기 다수의 제1플로팅 게이트 트랜지스터들(예컨대, M1) 각각의 특성은 상기 다수의 제2플로팅 게이트 트랜지스터들(예컨대, M2와 M3) 각각의 특성을 모니터링을 위하여 상기 다수의 제2플로팅 게이트 트랜지스터들(예컨대, M2와 M3) 각각의 특성과 동일한 것이 바람직하다.
또한, 적어도 하나의 모니터링 비트 라인(101-1, 101-2, 101-3, 및 101-4)의 특성은 상기 다수의 비트 라인들(103-1, 103-2, 103-3, 103-4, ..., 10n-1, 10n-2, 10n-3, 및 10n-4) 각각의 특성을 모니터링을 위하여 상기 다수의 비트 라인들(103-1, 103-2, 103-3, 103-4, ..., 10n-1, 10n-2, 10n-3, 및 10n-4) 각각의 특성과 동일한 것이 바람직하다.
도 4는 본 발명의 실시예에 따른 보상 전류 공급 회로를 구비하는 감지 증폭와 메모리 셀 어레이를 구비하는 반도체 장치의 블락도를 나타낸다. 도 3과 도 4를 참조하면, 다수의 제1플로팅 게이트 트랜지스터들(M11) 각각의 드레인은 대응되는 모니터링 비트 라인(101-1, 101-2, 101-3, 및 101-4)에 접속되고, 상기 다수의 제1플로팅 게이트 트랜지스터들(M11) 각각의 제어 게이트는 접지에 접속되고, 상기 다수의 제1플로팅 게이트 트랜지스터들(M11) 각각의 소스는 상기 접지에 접속된다.
도 3과 도 4에 도시된 바와 같이 모니터링 비트 라인(101-1)에 접속된 플레쉬 메모리 셀들(M1 또는 M11) 각각은 오프 상태를 유지한다. 즉, 상기 플레쉬 메모리 셀들(M1 또는 M11) 각각이 프로그램되어 있거나, 상기 플레쉬 메모리 셀들(M1 또는 M11) 각각의 게이트가 접지에 접속되거나, 상기 플레쉬 메모리 셀들(M1 또는 M11) 각각의 소스가 플로팅 상태를 유지한다. 따라서 적어도 하나의 모니터링 비트 라인(101-1, 101-2, 101-3, 및 101-4)으로부터 상기 플레쉬 메모리 셀들(M1 또는 M11) 각각을 통하여 접지로 전류가 흐르지 않는다.
도 5는 본 발명의 실시예에 따른 보상 전류 공급 회로를 구비하는 감지 증폭기의 동작 타이밍도이다. 도 2 내지 6을 참조하면, t1시점에서 어드레스(Add)가 입력되고 바이어스 제어신호(Bias)는 하이 레벨로 천이한다. t1시점에서 프리차지 회로(230)는 로우 레벨로 활성화되는 프리차지 제어신호(nPRE)에 응답하여 t2시점까지 검출 노드(S110)와 다수의 메인 검출 노드들(S120-1 내지 S120-n) 각각을 소정의 프리차지 전압으로 프리차지시키기 위한 프리차지 전류(I_pre)를 공급한다.
상기 검출 노드(S110), 및 상기 다수의 메인 검출 노드들(S120-1,..., S120-n) 각각의 전압(VS120 -1)은 소정의 프리차지 전압(예컨대, 전원전압 또는 상기 전원전압보다 낮은 전압) 레벨까지 상승한다.
따라서 상기 검출 노드(S110)와 접속된 모니터링 비트 라인(110), 상기 다수의 메인 검출 노드들(S120-1 내지 S120-n) 각각과 접속되는 비트 라인들(120-1 내지 120-n) 각각의 전압(VBL)은 소정의 레벨(B1)까지 상승한다.
예컨대, 바이어스 제어 신호(Bias)와 컬럼 디코더(60)로부터 출력된 선택신호들에 기초하여 상기 감지 증폭기(100)의 대응되는 노드(S110, S120-1,..., S120-n)와 상기 메인 메모리 셀 어레이(300)의 대응되는 비트 라인(101-1, 101-2, 101-3, 101-4, 103-1, 103-2, 103-3, 103-4, ..., 10n-1, 10n-2, 10n-3, 및 10n-4)이 서로 접속된 경우, 적어도 하나의 모니터링 비트라인(101-1, 101-2, 101-3, 및 101-4)의 전압(VBL)과 다수의 비트 라인들(101-1, 101-2, 101-3, 101-4, 103-1, 103-2, 103-3, 103-4, ..., 10n-1, 10n-2, 10n-3, 및 10n-4)각각의 전압(VBL)은 소정의 레벨(B1)까지 상승한다.
t2에서 프리차지 동작이 종료되면, 즉 감지 증폭 동작시 상기 다수의 메인 검출 노드들(S120-1,..., S120-n) 각각에 접속된 각 버퍼(150-1 내지 150-n)는 상기 다수의 메인 검출 노드들(S120-1 내지 S120-n) 각각의 전압을 감지하고 버퍼링한다.
상기 반도체 장치(50)의 데이터 출력 회로(70)는 다수의 래치 회로들(미도시)을 구비한다. 상기 다수의 래치 회로들(미도시) 각각은 상기 버퍼링 결과에 기초하여 다수의 제2플로팅 게이트 트랜지스터들(예컨대, M2와 M3) 각각의 상태가 온 상태 또는 오프 상태인지 래치한다.
예컨대, t3시점에서 다수의 래치 회로들 각각은 다수의 메인 검출 노드들(S120-1 내지 S120-n)중에서 선택된 어느 하나의 검출 노드(예컨대, S120-1)의 전압(VS120 -1)이 소정의 기준 전압(예컨대, Vcc/2) 보다 낮으면(도 5의 S3), 선택된 메모리 셀의 상태를 온 상태로 인식하여 하이 레벨(또는 '1')의 신호를 래치한다(도 5의 D3).
그러나, t3시점에서 상기 다수의 래치 회로들 각각은 다수의 메인 검출 노드들(S120-1 내지 S120-n) 중에서 선택된 어느 하나의 검출 노드(예컨대, S120-1)의 전압(VS120 -1)이 소정의 기준 전압(예컨대, Vcc/2) 보다 높으면(도 5의 S1), 선택된 메모리 셀의 상태를 오프 상태로 인식하여 로우 레벨(또는 "0")을 갖는 신호를 래치한다(도 5의 D1).
t3시점에서 상기 노드(예컨대, S120-1)와 접속된 비트 라인들(103-1 내지 10n-4) 중에서 어느 하나의 비트 라인에 접속된 적어도 하나의 메모리 셀이 온 상태인 경우 상기 어느 하나의 비트 라인의 전압(VBL)은 도 5의 B3과 같이 낮아지고, 상기 어느 하나의 비트 라인에 접속된 적어도 하나의 메모리 셀이 오프 상태인 경우 상기 어느 하나의 비트 라인의 전압(VBL)은 도 5의 B1과 같이 일정하게 유지된다.
도 6은 본 발명의 실시예에 따른 비트 라인의 전압 강하를 보상하는 방법을 나타내는 흐름도이다. 도 3 내지 도 5를 참조하면, 프리차지 동작시 프리차지 회로(230)는 프리차지 제어신호(nPRE)에 응답하여 검출 노드(S110)와 다수의 메인 검출 노드들(S120-1 내지 S120-n) 각각을 소정의 프리차지 전압으로 프리차지하기 위한 전류(I_pre)를 공급한다(S101).
상기 프리차지 동작 후, 보상 전류 공급회로(240)는 상기 검출 노드(S110)의 전압에 기초하여 상기 검출 노드(S110)의 전압 또는 모니터링 비트 라인의 전압을 모니터링한다(S103).
상기 보상 전류 공급회로(240)는 상기 모니터링 결과에 기초하여 상기 검출 노드(S110)로 보상 전류(I_ref)를 공급하고 상기 다수의 메인 검출 노드들(S120-1 내지 S120-n) 각각으로 미러링된 보상 전류(I_load)를 공급한다(S105).
따라서, 상기 보상 전류 공급회로(240)는 언더 프리차지와 누설 전류 중에서 적어도 하나에 의한 비트 라인 전압 강하를 보상할 수 있다.
즉, 다수의 제1플로팅 게이트 트랜지스터들(M1 또는 M11) 각각의 드레인이 접속된 적어도 하나의 모니터링 비트 라인(101-1, 101-2, 101-3, 및 101-4)과 다수의 제2플로팅 게이트 트랜지스터들(M2와 M3) 각각의 드레인이 접속된 적어도 하나의 비트 라인(103-1 내지 10n-4)을 구비하는 반도체 장치에서 프리차지 동작 후 상기 적어도 하나의 비트 라인의 전압 강하를 보상하는 방법은 상기 적어도 하나의 모니터링 비트 라인(103-1 내지 10n-4)의 전압을 모니터링하는 단계(S103); 및 모니터링 결과에 기초하여 소정의 보상 전류(I_ref와 I_load)를 상기 적어도 하나의 모니터링 비트 라인(101-1, 101-2, 101-3, 및 101-4)과 상기 적어도 하나의 비트 라인(103-1 내지 10n-4)으로 공급하는 단계(S105)를 구비한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 비트 라인의 전압 강하를 보상할 수 있는 감지 증폭기를 구비하는 반도체 장치와 상기 비트 라인의 전압 강하를 보상할 수 있는 방법은 프리차지 동작시 상기 비트 라인에서 발생된 언더 프리차지를 정확히 보상할 수 있다. 따라서 상기 반도체 장치의 읽기 동작은 안정적으로 수행될 수 있는 효과가 있다.
또한, 본 발명에 따른 비트 라인의 전압 강하를 보상할 수 있는 감지 증폭기를 구비하는 반도체 장치와 상기 비트 라인의 전압 강하를 보상할 수 있는 방법은 메모리 셀에서 발생된 누설 전류를 정확히 보상할 수 있으므로, 불필요한 보상 전류의 공급을 막을 수 있는 효과가 있다.

Claims (14)

  1. 소스, 드레인, 플로팅 게이트, 제어 게이트, 및 기판을 구비하는 적어도 하나의 제1메모리 셀이 접속된 제1 모니터링 비트 라인;
    소스, 드레인, 플로팅 게이트, 제어 게이트, 및 기판을 구비하는 적어도 하나의 제2메모리 셀이 접속된 제1 비트 라인;
    프리차지 제어신호에 응답하여 제2모니터링 비트 라인과 제2비트 라인을 소정의 전압으로 프리차지하기 위한 프리차지 회로;
    상기 제2모니터링 비트 라인의 전압을 감지하고, 감지결과에 기초하여 소정의 전류를 상기 제2모니터링 비트 라인과 상기 제2비트 라인으로 공급하기 위한 전압 감지회로;
    상기 제1비트 라인에 접속된 상기 적어도 하나의 제2메모리 셀의 상태에 기초하여 상기 제2비트 라인에 흐르는 전류를 버퍼링하기 위한 버퍼; 및
    대응되는 적어도 하나의 제어신호에 응답하여, 상기 제1 모니터링 비트 라인과 상기 제2 모니터링 비트 라인의 접속, 및 상기 제1비트 라인과 상기 제2비트 라인의 접속을 제어하기 위한 스위칭 회로를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1메모리 셀의 상기 드레인은 상기 제1모니터링 비트 라인에 접속되고, 상기 적어도 하나의 제1메모리 셀의 상기 소스는 플로팅 상태이 고,
    상기 적어도 하나의 제2메모리 셀의 상기 드레인은 상기 제1비트 라인에 접속되고 상기 적어도 하나의 제2메모리 셀의 상기 소스는 접지에 접속되고,
    상기 적어도 하나의 제1메모리 셀의 상기 제어 게이트와 상기 적어도 하나의 제2메모리 셀의 상기 제어 게이트 각각은 대응되는 워드라인에 접속되는 반도체 장치.
  3. 제1항에 있어서,
    상기 적어도 하나의 제1메모리 셀의 상기 드레인은 상기 제1 모니터링 비트 라인에 접속되고, 상기 적어도 하나의 제1메모리 셀의 상기 소스와 상기 제어 게이트는 접지에 접속되고,
    상기 적어도 하나의 제2메모리 셀의 상기 드레인은 상기 제1 비트 라인에 접속되고, 상기 적어도 하나의 제2메모리 셀의 상기 소스는 상기 접지에 접속되고, 상기 적어도 하나의 제2메모리 셀의 상기 제어 게이트는 워드라인에 접속되는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 메모리 셀의 상태는 프로그램 상태인 반도체 장치.
  5. 제1항에 있어서, 상기 전압 감지회로는 상기 제2모니터링 비트 라인의 전압 을 감지하고, 감지결과에 기초하여 상기 제2모니터링 비트 라인으로 흐르는 상기 소정의 전류를 상기 제2비트 라인으로 미러링하기 위한 전류 미러(current mirror)인 반도체 장치.
  6. 다수의 제1플로팅 게이트 트랜지스터들 각각의 드레인이 접속된 적어도 하나의 모니터링 비트 라인;
    다수의 제2플로팅 게이트 트랜지스터들 각각의 드레인이 접속된 적어도 하나의 비트 라인; 및
    프리차지 동작 후, 상기 적어도 하나의 모니터링 비트 라인의 전압을 모니터링하고, 모니터링 결과에 기초하여 소정의 보상 전류를 상기 적어도 하나의 모니터링 비트 라인과 상기 적어도 하나의 비트 라인으로 공급하기 위한 보상 전류 공급회로를 구비하는 반도체 장치.
  7. 적어도 하나의 모니터링 비트 라인들;
    다수의 비트 라인들;
    검출 노드;
    다수의 메인 검출 노드들;
    프리차지 제어신호에 응답하여 상기 검출 노드와 상기 다수의 메인 검출 노드들 각각으로 소정의 프리 차지 전압을 공급하는 프리 차지 회로;
    대응되는 적어도 하나의 제어신호에 응답하여 상기 검출 노드와 상기 적어도 하나의 모니터링 비트 라인을 접속시키기 위한 적어도 하나의 제1트랜지스터;
    대응되는 적어도 하나의 제어신호에 응답하여 상기 다수의 비트 라인들 각각과 상기 다수의 메인 검출 노드들 각각을 접속시키기 위한 적어도 하나의 제2트랜지스터;
    상기 검출 노드의 전압에 기초하여, 보상 전류를 상기 검출노드와 상기 다수의 메인 검출 노드들 각각으로 공급하기 위한 보상 전류 공급회로; 및
    각각이 상기 다수의 메인 검출 노드들 중에서 대응되는 노드의 전압을 감지하고 버퍼링하기 위한 다수의 버퍼들을 구비하며,
    상기 적어도 하나의 모니터링 비트 라인에는 다수의 제 1 플로팅 게이트 트랜지스터들 각각의 드레인이 접속되고, 상기 다수의 비트 라인들 각각에는 다수의 제 2 플로팅 게이트 트랜지스터들 각각의 드레인이 접속된 반도체 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 다수의 제1플로팅 게이트 트랜지스터들 각각의 소소는 플로팅 상태이고,
    상기 다수의 제1플로팅 게이트 트랜지스터들 각각의 제어 게이트와 상기 다수의 제2플로팅 게이트 트랜지스터들 각각의 제어 게이트는 다수의 워드 라인들 중에서 대응되는 워드 라인에 접속되는 반도체 장치.
  9. 제6항 또는 제7항에 있어서,
    상기 다수의 제1플로팅 게이트 트랜지스터들 각각의 게이트와 소스는 접지에 접속되고,
    상기 다수의 제2플로팅 게이트 트랜지스터들 각각의 게이트는 다수의 워드 라인들 중에서 대응되는 워드라인에 접속되고, 상기 다수의 제2플로팅 게이트 트랜지스터들 각각의 소스는 상기 접지에 접속된 반도체 장치.
  10. 제6항 또는 제7항에 있어서, 상기 다수의 제1플로팅 게이트 트랜지스터들 각각의 상태는 프로그램 상태인 반도체 장치.
  11. 제6항 또는 제7항에 있어서,
    상기 보상 전류 공급회로는 전류 미러로 형성되고,
    상기 전류 미러의 다수의 출력 단자들 각각은 상기 다수의 메인 검출 노드들 각각과 접속되고, 상기 전류 미러에 의하여 미러링된 보상 전류는 상기 다수의 메인 검출 노드들 각각으로 공급되는 반도체 장치.
  12. 제6항 또는 제7항에 있어서,
    상기 다수의 제1플로팅 게이트 트랜지스터들과 상기 다수의 제2플로팅 게이트 트랜지스터들은 메인 메모리 어레이 내에 구현되고,
    상기 다수의 제1플로팅 게이트 트랜지스터들의 개수와 상기 다수의 제2플로팅 게이트 트랜지스터들의 개수는 동일한 반도체 장치.
  13. 다수의 제1플로팅 게이트 트랜지스터들 각각의 드레인이 접속된 적어도 하나의 모니터링 비트 라인과 다수의 제2플로팅 게이트 트랜지스터들 각각의 드레인이 접속된 적어도 하나의 비트 라인을 구비하는 반도체 장치에서 프리차지 동작 후 상기 적어도 하나의 비트 라인의 전압 강하를 보상하는 방법에 있어서,
    상기 적어도 하나의 모니터링 비트 라인의 전압을 모니터링하는 단계; 및
    모니터링 결과에 기초하여 소정의 보상전류를 상기 적어도 하나의 모니터링 비트 라인과 상기 적어도 하나의 비트 라인으로 공급하는 단계를 구비하는 비트 라인의 전압 강하를 보상하는 방법.
  14. 제8항에 있어서, 상기 비트 라인의 전압 강하를 보상하는 방법은,
    상기 다수의 제1플로팅 게이트 트랜지스터들 각각을 오프 상태로 유지하는 단계를 더 구비하는 비트 라인의 전압 강하를 보상하는 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012067661A1 (en) * 2010-11-19 2012-05-24 Hewlett-Packard Development Company, L.P. Method and circuit for switching a memristive device in an array
CN102394109B (zh) * 2011-09-28 2016-08-03 上海华虹宏力半导体制造有限公司 闪存
CN109981054B (zh) * 2017-12-28 2023-08-15 圣邦微电子（北京）股份有限公司 一种输入对电流切换控制电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980025764A (ko) * 1996-10-04 1998-07-15 김광호 비트라인 방전회로를 구비한 반도체 메모리 장치
KR20030057821A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 전류 미러형 누설 전류 보상 회로
KR20050021224A (ko) * 2003-08-27 2005-03-07 삼성전자주식회사 반도체 메모리 장치의 비트 라인 프리차지 회로

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5693363A (en) * 1979-12-04 1981-07-28 Fujitsu Ltd Semiconductor memory
US5323351A (en) * 1992-06-10 1994-06-21 Nexcom Technology, Inc. Method and apparatus for programming electrical erasable programmable read-only memory arrays
JPH0945094A (ja) * 1995-07-31 1997-02-14 Nkk Corp 不揮発性半導体記憶装置
KR0172403B1 (ko) * 1995-11-15 1999-03-30 김광호 불휘발성 반도체 메모리의 데이타 리드회로
JPH09265791A (ja) * 1996-03-28 1997-10-07 Nec Corp 半導体記憶装置
JP2908332B2 (ja) * 1996-07-30 1999-06-21 日本電気アイシーマイコンシステム株式会社 半導体メモリ回路
US5862074A (en) * 1996-10-04 1999-01-19 Samsung Electronics Co., Ltd. Integrated circuit memory devices having reconfigurable nonvolatile multi-bit memory cells therein and methods of operating same
US6128229A (en) * 1998-09-16 2000-10-03 Sony Corporation Non-volatile semiconductor memory and method of verifying after writing and reading the same
KR100381968B1 (ko) * 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US6272049B1 (en) * 1999-05-12 2001-08-07 Matsushita Electric Industrial Co., Ltd. Non-volatile semiconductor memory device having increased operating speed
US6046932A (en) * 1999-08-13 2000-04-04 Advanced Micro Devices, Inc. Circuit implementation to quench bit line leakage current in programming and over-erase correction modes in flash EEPROM
KR100365644B1 (ko) * 2000-06-28 2002-12-26 삼성전자 주식회사 멀티비트 불휘발성 메모리 장치
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
US6525969B1 (en) * 2001-08-10 2003-02-25 Advanced Micro Devices, Inc. Decoder apparatus and methods for pre-charging bit lines
TW523977B (en) * 2001-09-26 2003-03-11 Macronix Int Co Ltd Circuit and method for stability and speed enhancement for a sense amplifier
KR100476930B1 (ko) * 2002-09-04 2005-03-16 삼성전자주식회사 피이크전류를 줄이는 플래쉬메모리
JP2004158111A (ja) * 2002-11-06 2004-06-03 Toshiba Corp メモリ回路
KR100536613B1 (ko) * 2004-04-09 2005-12-14 삼성전자주식회사 프로그램 시간을 단축할 수 있는 노어형 플래시 메모리장치 및 그것의 프로그램 방법
JP2005317110A (ja) * 2004-04-28 2005-11-10 Renesas Technology Corp 不揮発性半導体記憶装置
US7082069B2 (en) * 2004-12-03 2006-07-25 Macronix International Co., Ltd. Memory array with fast bit line precharge

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980025764A (ko) * 1996-10-04 1998-07-15 김광호 비트라인 방전회로를 구비한 반도체 메모리 장치
KR20030057821A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 전류 미러형 누설 전류 보상 회로
KR20050021224A (ko) * 2003-08-27 2005-03-07 삼성전자주식회사 반도체 메모리 장치의 비트 라인 프리차지 회로

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