JP2002245782A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002245782A JP2002245782A JP2001041185A JP2001041185A JP2002245782A JP 2002245782 A JP2002245782 A JP 2002245782A JP 2001041185 A JP2001041185 A JP 2001041185A JP 2001041185 A JP2001041185 A JP 2001041185A JP 2002245782 A JP2002245782 A JP 2002245782A
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Abstract
(57)【要約】
【課題】 この発明は、ダミーメモリセルやダミービッ
トラインの特性を変えることなく、容易にダミーメモリ
回路を使った自己制御回路に動作マージンを持たせるも
のである。 【解決手段】 メモリセルからの読み出しを模擬するダ
ミーメモリ回路を有する半導体記憶装置において、ダミ
ーセンスアンプで読み出しを行う直前には、ダミービッ
トライン間に、ダミーメモリセルがあらかじめ与えられ
たデータと逆のデータに対応した一定の電位差を生じさ
せることを特徴とする。
トラインの特性を変えることなく、容易にダミーメモリ
回路を使った自己制御回路に動作マージンを持たせるも
のである。 【解決手段】 メモリセルからの読み出しを模擬するダ
ミーメモリ回路を有する半導体記憶装置において、ダミ
ーセンスアンプで読み出しを行う直前には、ダミービッ
トライン間に、ダミーメモリセルがあらかじめ与えられ
たデータと逆のデータに対応した一定の電位差を生じさ
せることを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明はスタティックＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等半導
体記憶装置に関し、特に、消費電流を低減させるための
回路に関するものである。
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等半導
体記憶装置に関し、特に、消費電流を低減させるための
回路に関するものである。
【０００２】
【従来の技術】一般的に、半導体記憶装置においては、
消費電流を低減させる目的として、擬似的に動作を模擬
して自己制御を行う回路がよく用いられている。その代
表的な例がダミーメモリ回路である。これはメモリセル
からの読み出しを模擬し、読み出しが完了しているかど
うかを検出することによって、内部活性化信号を非活性
化状態に変化させるものである。
消費電流を低減させる目的として、擬似的に動作を模擬
して自己制御を行う回路がよく用いられている。その代
表的な例がダミーメモリ回路である。これはメモリセル
からの読み出しを模擬し、読み出しが完了しているかど
うかを検出することによって、内部活性化信号を非活性
化状態に変化させるものである。
【０００３】選択されたメモリセルからのデータの読み
出しが始まると、ビットライン対を介してセンスアンプ
に伝えられ、そこでわずかな電位差のデータが増幅され
る。そのセンスアンプからの出力が出力回路を通してデ
ータ出力とされる。通常、出力回路には、データをラッ
チする回路を伴っているため、出力ラッチが完了すれ
ば、センスアンプは活性化状態にある必要はない。
出しが始まると、ビットライン対を介してセンスアンプ
に伝えられ、そこでわずかな電位差のデータが増幅され
る。そのセンスアンプからの出力が出力回路を通してデ
ータ出力とされる。通常、出力回路には、データをラッ
チする回路を伴っているため、出力ラッチが完了すれ
ば、センスアンプは活性化状態にある必要はない。
【０００４】そこで、ダミーメモリ回路を用いてセンス
アンプの出力状態をモニタさせ、センスアンプの活性化
状態あるいは出力ラッチのタイミングを制御する方法が
よくとられている。
アンプの出力状態をモニタさせ、センスアンプの活性化
状態あるいは出力ラッチのタイミングを制御する方法が
よくとられている。
【０００５】また、読み出し時のビットラインの振幅
も、センスアンプが検知できる以上にスイングさせる必
要がないが、これもダミー回路でワードラインを制御す
ることによってビットラインのフルスイングを抑える方
法がよく用いられている。
も、センスアンプが検知できる以上にスイングさせる必
要がないが、これもダミー回路でワードラインを制御す
ることによってビットラインのフルスイングを抑える方
法がよく用いられている。
【０００６】このダミーメモリ回路を用いて自己制御を
行う場合、センスアンプからの出力が確実に行われたこ
とを確認して、センスアンプやワードラインの活性化状
態を制御しなければならない。
行う場合、センスアンプからの出力が確実に行われたこ
とを確認して、センスアンプやワードラインの活性化状
態を制御しなければならない。
【０００７】しかしながら、過剰に動作マージンをとる
と、メモリ回路自体の性能を下げてしまうことになる。
また、逆に非活性化状態にするタイミングが早すぎれ
ば、データの誤出力を招いてしまうことになる。そのた
め、ある程度の動作マージンを確実に設けなければなら
ない。
と、メモリ回路自体の性能を下げてしまうことになる。
また、逆に非活性化状態にするタイミングが早すぎれ
ば、データの誤出力を招いてしまうことになる。そのた
め、ある程度の動作マージンを確実に設けなければなら
ない。
【０００８】また、製造ばらつきによる各メモリセル、
センスアンプの特性、ビットラインの容量、抵抗といっ
たもののばらつきという予期しにくい要因に対しても、
正しいデータが出力できる回路でなければ、歩留まりを
低下させてしまうことになる。さらに、制御回路自身の
消費電流の増加もあるため、出来るだけ容易に動作マー
ジンを確保できる方法が好ましい。
センスアンプの特性、ビットラインの容量、抵抗といっ
たもののばらつきという予期しにくい要因に対しても、
正しいデータが出力できる回路でなければ、歩留まりを
低下させてしまうことになる。さらに、制御回路自身の
消費電流の増加もあるため、出来るだけ容易に動作マー
ジンを確保できる方法が好ましい。
【０００９】このため、通常ワードラインドライバの最
遠端にダミー回路を用いると共に、何らかの方法で動作
マージンを確保しようとしている。例えば、特開平８−
２７３３６５号公報には、ダミーメモリセルをワードラ
インの最遠端に設け、さらにダミービットライン対の線
幅を広く、且つ線間隔を狭くすることで寄生容量を通常
のビットライン容量よりも大きくすることで、センスア
ンプや出力ラッチ回路を制御する動作タイミングにマー
ジンを設けることが示されている。また、他の方法とし
てダミーメモリセルの駆動能力を小さくすることも提案
している。
遠端にダミー回路を用いると共に、何らかの方法で動作
マージンを確保しようとしている。例えば、特開平８−
２７３３６５号公報には、ダミーメモリセルをワードラ
インの最遠端に設け、さらにダミービットライン対の線
幅を広く、且つ線間隔を狭くすることで寄生容量を通常
のビットライン容量よりも大きくすることで、センスア
ンプや出力ラッチ回路を制御する動作タイミングにマー
ジンを設けることが示されている。また、他の方法とし
てダミーメモリセルの駆動能力を小さくすることも提案
している。
【００１０】
【発明が解決しようとする課題】上記した方法では、ダ
ミーセルやダミービットラインの特性を変更して動作マ
ージンを確保しているため、プロセスのばらつきや、電
源電圧の変動があった場合には動作マージンが変動する
畏れがある。
ミーセルやダミービットラインの特性を変更して動作マ
ージンを確保しているため、プロセスのばらつきや、電
源電圧の変動があった場合には動作マージンが変動する
畏れがある。
【００１１】この発明は、上記した問題点を解決するた
めになされたものにして、ダミーメモリセルやダミービ
ットラインの特性を変えることなく、また余分な制御回
路を追加することによってチップ面積の増加や消費電流
の増加を招くことなく、容易にダミーメモリ回路を使っ
た自己制御回路に動作マージンを持たせる方法を提供す
ることを目的とする。
めになされたものにして、ダミーメモリセルやダミービ
ットラインの特性を変えることなく、また余分な制御回
路を追加することによってチップ面積の増加や消費電流
の増加を招くことなく、容易にダミーメモリ回路を使っ
た自己制御回路に動作マージンを持たせる方法を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】この発明は、複数のメモ
リセルを有するメモリアレイと、このメモリセルから相
補信号の入出力を行うビットライン対と、このビットラ
イン対からの信号を増幅するセンスアンプと、前記ビッ
トライン対をプリチャージするプリチャージ回路と、前
記メモリセルからの読み出しを模擬するダミーメモリ回
路と、を有する半導体記憶装置において、前記ダミーメ
モリ回路は、前記メモリセルの選択時に同期して選択さ
れあらかじめ固定されたデータを持つダミーメモリセル
と、このダミーメモリセルに接続されたダミービットラ
イン対と、ダミービットライン対からのデータを検出し
て増幅するダミーセンスアンプと、前記ダミービットラ
イン対をプリチャージするダミープリチャージ回路とを
有し、ダミーセンスアンプで読み出しを行う直前には、
ダミービットライン間に、ダミーメモリセルがあらかじ
め与えられたデータと逆のデータに対応した一定の電位
差を生じさせることを特徴とする。
リセルを有するメモリアレイと、このメモリセルから相
補信号の入出力を行うビットライン対と、このビットラ
イン対からの信号を増幅するセンスアンプと、前記ビッ
トライン対をプリチャージするプリチャージ回路と、前
記メモリセルからの読み出しを模擬するダミーメモリ回
路と、を有する半導体記憶装置において、前記ダミーメ
モリ回路は、前記メモリセルの選択時に同期して選択さ
れあらかじめ固定されたデータを持つダミーメモリセル
と、このダミーメモリセルに接続されたダミービットラ
イン対と、ダミービットライン対からのデータを検出し
て増幅するダミーセンスアンプと、前記ダミービットラ
イン対をプリチャージするダミープリチャージ回路とを
有し、ダミーセンスアンプで読み出しを行う直前には、
ダミービットライン間に、ダミーメモリセルがあらかじ
め与えられたデータと逆のデータに対応した一定の電位
差を生じさせることを特徴とする。
【００１３】上記したように、ダミーメモリセルがあら
かじめ与えられたデータと逆のデータに対応した一定の
電位差をダミービットライン間に生じさせることで、ダ
ミービットライン一方側から”Ｌ”が出力される読み出
しを行うには、通常よりもダミーセンスアンプ出力が遅
れて出力されることになる。これを製造ばらつきなどに
よる特性変化の動作マージンとして用いれば、新たにタ
イミング制御の為の回路を追加することなく、メモリサ
イズの変化に対しても追随して一定の動作マージンを持
った形で保証できる。
かじめ与えられたデータと逆のデータに対応した一定の
電位差をダミービットライン間に生じさせることで、ダ
ミービットライン一方側から”Ｌ”が出力される読み出
しを行うには、通常よりもダミーセンスアンプ出力が遅
れて出力されることになる。これを製造ばらつきなどに
よる特性変化の動作マージンとして用いれば、新たにタ
イミング制御の為の回路を追加することなく、メモリサ
イズの変化に対しても追随して一定の動作マージンを持
った形で保証できる。
【００１４】前記ダミープリチャージ回路は、前記ダミ
ービットライン対のそれぞれを異なる第１、および第２
の電位に保持し、この電位差を利用してダミーセンスア
ンプからの出力タイミングを制御するように構成すれば
よい。
ービットライン対のそれぞれを異なる第１、および第２
の電位に保持し、この電位差を利用してダミーセンスア
ンプからの出力タイミングを制御するように構成すれば
よい。
【００１５】また、前記ダミープリチャージ回路は、ダ
ミービットライン対の片側をＰＭＯＳトランジスタ、他
方をＮＭＯＳトランジスタで構成し、ビットライン対の
プリチャージ電位に電位差を生じさせるように構成すれ
ばよい。
ミービットライン対の片側をＰＭＯＳトランジスタ、他
方をＮＭＯＳトランジスタで構成し、ビットライン対の
プリチャージ電位に電位差を生じさせるように構成すれ
ばよい。
【００１６】また、この発明は、前記ダミービットライ
ン対に接続され、一時的にいずれか一方のダミービット
ラインの電位を下げ、ダミービットライン間に一時的に
電位差を持たせるように構成することができる。
ン対に接続され、一時的にいずれか一方のダミービット
ラインの電位を下げ、ダミービットライン間に一時的に
電位差を持たせるように構成することができる。
【００１７】前記ダミーセンスアンプからの検出信号
が、前記センスアンプの活性化状態を制御し、また、前
記ダミーセンスアンプからの検出信号が、前記メモリセ
ルを選択するワードラインの活性化状態を制御するよう
に構成すればよい。
が、前記センスアンプの活性化状態を制御し、また、前
記ダミーセンスアンプからの検出信号が、前記メモリセ
ルを選択するワードラインの活性化状態を制御するよう
に構成すればよい。
【００１８】
【発明の実施の形態】以下、この発明につき図面を参照
して説明する。図１は、この発明の第１の実施形態を示
すブロック図である。
して説明する。図１は、この発明の第１の実施形態を示
すブロック図である。
【００１９】この実施形態にかかる半導体記憶装置は、
第１及び第２のデータ入出力端を持ち選択状態のときこ
れら第１及び第２のデータ入出力端から互いに相補のレ
ベル関係にあるデータを書込んで記憶すると共に、記憶
しているデータを読出す複数のメモリセル（ＭＣ１〜Ｍ
Ｃｎ，…）を行方向，列方向に配置したメモリセルアレ
イ１を備える。なお、図１に示すメモリセル１は、列方
向には、便宜上１列のみ記載しているが、複数の列を備
えている。
第１及び第２のデータ入出力端を持ち選択状態のときこ
れら第１及び第２のデータ入出力端から互いに相補のレ
ベル関係にあるデータを書込んで記憶すると共に、記憶
しているデータを読出す複数のメモリセル（ＭＣ１〜Ｍ
Ｃｎ，…）を行方向，列方向に配置したメモリセルアレ
イ１を備える。なお、図１に示すメモリセル１は、列方
向には、便宜上１列のみ記載しているが、複数の列を備
えている。
【００２０】複数のメモリセル（ＭＣ１〜ＭＣｎ，…）
の各行には、それぞれと対応して設けられ選択レベルの
とき対応する行のメモリセルを選択状態とする複数のワ
ード線ＷＬ０〜ＷＬｎが設けられ、複数のメモリセル
（ＭＣ１〜ＭＣｎ，…）の各列には、それぞれと対応し
て設けられ対応する列のメモリセルの第１及び第２のデ
ータ入出力端と対応接続する第１及び第２のビット線
（ＢＬ１，ＢＬ２，…）から成る複数のビット線対が設
けられている。
の各行には、それぞれと対応して設けられ選択レベルの
とき対応する行のメモリセルを選択状態とする複数のワ
ード線ＷＬ０〜ＷＬｎが設けられ、複数のメモリセル
（ＭＣ１〜ＭＣｎ，…）の各列には、それぞれと対応し
て設けられ対応する列のメモリセルの第１及び第２のデ
ータ入出力端と対応接続する第１及び第２のビット線
（ＢＬ１，ＢＬ２，…）から成る複数のビット線対が設
けられている。
【００２１】アドレス入力回路８から与えられる行アド
レス信号ＡＤＸに従って、行アドレスデコーダ２は、ワ
ード線活性化信号ＷＬＥが活性化レベルのとき行アドレ
ス信号ＡＤＸに従って複数のワード線ＷＬ１〜ＷＬｎの
うちの所定のワード線を選択レベルとする。プリチャー
ジ回路３は、内部制御回路９から与えられるプリチャー
ジ制御信号ＰＲＣの活性化レベルに応答して前記複数の
ビット線対を所定の電位にプリチャージする。
レス信号ＡＤＸに従って、行アドレスデコーダ２は、ワ
ード線活性化信号ＷＬＥが活性化レベルのとき行アドレ
ス信号ＡＤＸに従って複数のワード線ＷＬ１〜ＷＬｎの
うちの所定のワード線を選択レベルとする。プリチャー
ジ回路３は、内部制御回路９から与えられるプリチャー
ジ制御信号ＰＲＣの活性化レベルに応答して前記複数の
ビット線対を所定の電位にプリチャージする。
【００２２】また、アドレス入力回路８から列アドレス
信号ＡＤＹが列アドレスデコーダ４に与えられ、列アド
レスデコーダ４が列アドレス信号ＡＤＹに従って列ゲー
ト回路５を制御し、前記複数のビット線対のうちの所定
のビット線対を選択する。選択されたビット線対のデー
タをセンスアンプ６がセンス増幅活性化信号ＳＥＮの活
性化レベルに応答して増幅し出力する。このセンスアン
プ６の出力データがデータラッチ信号ＬＥの活性化レベ
ルに応答して出力回路７がラッチし出力する。
信号ＡＤＹが列アドレスデコーダ４に与えられ、列アド
レスデコーダ４が列アドレス信号ＡＤＹに従って列ゲー
ト回路５を制御し、前記複数のビット線対のうちの所定
のビット線対を選択する。選択されたビット線対のデー
タをセンスアンプ６がセンス増幅活性化信号ＳＥＮの活
性化レベルに応答して増幅し出力する。このセンスアン
プ６の出力データがデータラッチ信号ＬＥの活性化レベ
ルに応答して出力回路７がラッチし出力する。
【００２３】上記したアドレス入力回路８は、行アドレ
ス信号ＡＤＸ及び列アドレス信号ＡＤＹを含むアドレス
信号のアドレス値の変化を検出してアドレス遷移検出信
号ＡＴＤを出力し、内部制御回路９は、このＡＴＤに従
ってワード線活性化信号ＷＬＥ，センス増幅活性化信号
ＳＥＮ，データラッチ信号ＬＥ及びプリチャージ制御信
号ＰＲＣを所定のタイミングで所定の期間活性化レベル
として出力する。
ス信号ＡＤＸ及び列アドレス信号ＡＤＹを含むアドレス
信号のアドレス値の変化を検出してアドレス遷移検出信
号ＡＴＤを出力し、内部制御回路９は、このＡＴＤに従
ってワード線活性化信号ＷＬＥ，センス増幅活性化信号
ＳＥＮ，データラッチ信号ＬＥ及びプリチャージ制御信
号ＰＲＣを所定のタイミングで所定の期間活性化レベル
として出力する。
【００２４】さらに、複数のワード線（ＷＬ１〜ＷＬ
ｎ）それぞれの行アドレスデコーダ２に対する最遠端に
ダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）が設けられて
いる。ダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）は、第
１及び第２のデータ出力端を持って互いに相補のレベル
関係にある固定されたレベルのデータを記憶しておき、
選択状態のときこのデータを上記第１及び第２のデータ
出力端から読み出す。
ｎ）それぞれの行アドレスデコーダ２に対する最遠端に
ダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）が設けられて
いる。ダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）は、第
１及び第２のデータ出力端を持って互いに相補のレベル
関係にある固定されたレベルのデータを記憶しておき、
選択状態のときこのデータを上記第１及び第２のデータ
出力端から読み出す。
【００２５】これら複数のダミーメモリセル（ＤＭＣ１
〜ＤＭＣｎ）の第１のデータ出力端には、第１のダミー
ビット線ＤＢＬ１が接続され、第２のデータ出力端に
は、第２のダミービット線ＤＢＬ２が接続される。ダミ
ーセンスアンプ６ａは、これらダミービット線対のデー
タをセンス増幅活性化信号ＳＥＮの活性化レベルに応答
して、このダミービット線対のプリチャージ電位とは異
なるレベルのデータとして出力する。
〜ＤＭＣｎ）の第１のデータ出力端には、第１のダミー
ビット線ＤＢＬ１が接続され、第２のデータ出力端に
は、第２のダミービット線ＤＢＬ２が接続される。ダミ
ーセンスアンプ６ａは、これらダミービット線対のデー
タをセンス増幅活性化信号ＳＥＮの活性化レベルに応答
して、このダミービット線対のプリチャージ電位とは異
なるレベルのデータとして出力する。
【００２６】ダミープリチャージ回路３ａは、ダミービ
ット線対をプリチャージする。即ち、もので、内部制御
回路９からのセンス増幅活性化信号ＳＥＮに従って、ダ
ミービット線対のプリチャージレベルに対応するレベル
にプリチャージする。
ット線対をプリチャージする。即ち、もので、内部制御
回路９からのセンス増幅活性化信号ＳＥＮに従って、ダ
ミービット線対のプリチャージレベルに対応するレベル
にプリチャージする。
【００２７】メモリセル（ＭＣ１〜ＭＣｎ，…）それぞ
れは、図２に示すように、フリップフロップ型に構成さ
れ第１及び第２の記憶節点Ｎ１，Ｎ２を持つ記憶部と、
ゲートと接続するワード線（ＷＬｊ），（ｊ＝１〜ｎ）
が選択レベル（高レベル）のときオンとなり上記記憶部
の記憶節点Ｎ１，Ｎ２と第１及び第２のビット線（ＢＬ
ｋ１，ＢＬｋ２），（ｋ＝１，２，…）とを対応接続す
るスイッチング用のトランジスタＴ２３，Ｔ２４とを備
えて構成される。
れは、図２に示すように、フリップフロップ型に構成さ
れ第１及び第２の記憶節点Ｎ１，Ｎ２を持つ記憶部と、
ゲートと接続するワード線（ＷＬｊ），（ｊ＝１〜ｎ）
が選択レベル（高レベル）のときオンとなり上記記憶部
の記憶節点Ｎ１，Ｎ２と第１及び第２のビット線（ＢＬ
ｋ１，ＢＬｋ２），（ｋ＝１，２，…）とを対応接続す
るスイッチング用のトランジスタＴ２３，Ｔ２４とを備
えて構成される。
【００２８】ダミーメモリセル（ＤＭＣ１〜ＤＭＣｎ）
それぞれは、図３に示すように、メモリセル（ＭＣ１１
〜ＭＣ１ｎ，…）と同様にフリップフロップ型に構成さ
れ第１及び第２の記憶節点Ｎ１，Ｎ２を持つ記憶部と、
ゲートと接続するワード線（ＷＬｊ），（ｊ＝１〜ｎ）
が選択レベル（高レベル）のときオンとなり上記記憶部
の記憶節点Ｎ１，Ｎ２と第１及び第２のビット線（ＢＬ
ｋ１，ＢＬｋ２），（ｋ＝１，２，…）とを対応接続す
るスイッチング用のトランジスタＴ２３，Ｔ２４とを備
えて構成される。そして、記憶接点Ｎ２には電源電位Ｖ
ｃｃが与えられ、ＤＢＬ１側に”Ｌ”が読み出されるよ
うにあらかじめ固定されている
それぞれは、図３に示すように、メモリセル（ＭＣ１１
〜ＭＣ１ｎ，…）と同様にフリップフロップ型に構成さ
れ第１及び第２の記憶節点Ｎ１，Ｎ２を持つ記憶部と、
ゲートと接続するワード線（ＷＬｊ），（ｊ＝１〜ｎ）
が選択レベル（高レベル）のときオンとなり上記記憶部
の記憶節点Ｎ１，Ｎ２と第１及び第２のビット線（ＢＬ
ｋ１，ＢＬｋ２），（ｋ＝１，２，…）とを対応接続す
るスイッチング用のトランジスタＴ２３，Ｔ２４とを備
えて構成される。そして、記憶接点Ｎ２には電源電位Ｖ
ｃｃが与えられ、ＤＢＬ１側に”Ｌ”が読み出されるよ
うにあらかじめ固定されている
【００２９】上記したように、メモリセル（ＭＣ１１〜
ＭＣ１ｎ，…）とダミーメモリセル（ＤＭＣ１〜ＤＭＣ
ｎ）は同一のワードライン（ＷＬｊ），（ｊ＝０〜ｎ）
に接続され同期して選択される。
ＭＣ１ｎ，…）とダミーメモリセル（ＤＭＣ１〜ＤＭＣ
ｎ）は同一のワードライン（ＷＬｊ），（ｊ＝０〜ｎ）
に接続され同期して選択される。
【００３０】ダミービットライン（ＤＢＬ１，ＤＢＬ
２）からの信号をダミーセンスアンプ６ａで検出すれ
ば、メインのセンスアンプ６でも出力が確定しているも
のとして、センスアンプ６を活性化状態から非活性化状
態へと変化させるように内部制御回路９でコントロール
する。同様にワードライン（ＷＬｊ），（ｊ＝０〜ｎ）
も非選択状態へと変化させる。これによってセンスアン
プ６での貫通電流や、ビットライン（ＢＬｋ１，ＢＬｋ
２）での充放電電流が、データの読み出しに必要な量以
上の消費を抑えることが出来る。
２）からの信号をダミーセンスアンプ６ａで検出すれ
ば、メインのセンスアンプ６でも出力が確定しているも
のとして、センスアンプ６を活性化状態から非活性化状
態へと変化させるように内部制御回路９でコントロール
する。同様にワードライン（ＷＬｊ），（ｊ＝０〜ｎ）
も非選択状態へと変化させる。これによってセンスアン
プ６での貫通電流や、ビットライン（ＢＬｋ１，ＢＬｋ
２）での充放電電流が、データの読み出しに必要な量以
上の消費を抑えることが出来る。
【００３１】次に、この実施形態の特徴とするプリチャ
ージ回路３とダミープリチャージ回路３ａを図４および
図５に示す。メイン側のプリチャージ回路３は、図４に
示すように、電源電位Ｖｃｃまでプリチャージできるよ
うにＰＭＯＳトランジスタで構成している。さらに、ラ
イトモード後のプリチャージ速度を速めるためＮＭＯＳ
トランジスタでのプリチャージもあわせて行っている。
ージ回路３とダミープリチャージ回路３ａを図４および
図５に示す。メイン側のプリチャージ回路３は、図４に
示すように、電源電位Ｖｃｃまでプリチャージできるよ
うにＰＭＯＳトランジスタで構成している。さらに、ラ
イトモード後のプリチャージ速度を速めるためＮＭＯＳ
トランジスタでのプリチャージもあわせて行っている。
【００３２】ダミー回路側も同様の構成とするが、ダミ
ープリチャージ回路３ａは、図５に示すように、”Ｈ”
固定側のダミービットラインＤＢＬ２側の電位は電源電
位Ｖｃｃより一定電位低い値になるように設定してい
る。即ち、電源電位ＶｃｃからＮＭＯＳトランジスタの
スレショルド電位Ｖｔｈ，ｎを引いた値、（Ｖｃｃ−Ｖ
ｔｈ，ｎ）までしか上昇しない様にＮＭＯＳトランジス
タのみでのプリチャージとしている。このため、プリチ
ャージ状態でＤＢＬ１＞ＤＢＬ２となる。このように、
ダミーメモリセルがあらかじめ与えられたデータと逆の
データに対応した一定の電位差を生じさせている。
ープリチャージ回路３ａは、図５に示すように、”Ｈ”
固定側のダミービットラインＤＢＬ２側の電位は電源電
位Ｖｃｃより一定電位低い値になるように設定してい
る。即ち、電源電位ＶｃｃからＮＭＯＳトランジスタの
スレショルド電位Ｖｔｈ，ｎを引いた値、（Ｖｃｃ−Ｖ
ｔｈ，ｎ）までしか上昇しない様にＮＭＯＳトランジス
タのみでのプリチャージとしている。このため、プリチ
ャージ状態でＤＢＬ１＞ＤＢＬ２となる。このように、
ダミーメモリセルがあらかじめ与えられたデータと逆の
データに対応した一定の電位差を生じさせている。
【００３３】ダミービットラインＤＢＬ１側から”Ｌ”
が出力される読み出しを行うには、通常よりもダミーセ
ンスアンプ６ａの出力が遅れて出力される。これを製造
ばらつきなどによる特性変化の動作マージンとして用い
れば、新たにタイミング制御の為の回路を追加すること
なく、メモリサイズの変化に対しても追随して一定の動
作マージンを持った形で保証できる。
が出力される読み出しを行うには、通常よりもダミーセ
ンスアンプ６ａの出力が遅れて出力される。これを製造
ばらつきなどによる特性変化の動作マージンとして用い
れば、新たにタイミング制御の為の回路を追加すること
なく、メモリサイズの変化に対しても追随して一定の動
作マージンを持った形で保証できる。
【００３４】図６は、この発明の第１の実施形態のタイ
ミング図を表している。アドレスの変化に伴いアドレス
入力回路８が遷移信号ＡＴＤを内部制御回路９に与え
る。そして、内部制御回路９が活性化され内部の動作が
開始する。ＰＲＣ，ＷＬＥ，ＳＥＮのそれぞれの信号が
変化し、読み出し状態に入ると同時に、ダミー回路側で
も読み出し状態となる。ここで、ビットラインＢＬ１，
ＢＬ２、ダミービットラインＤＢＬ１はいずれも電源電
位Ｖｃｃまでプリチャージされた状態からの読み出しで
ある。しかし、ダミービットラインＤＢＬ２のみ一定電
位低い状態からの読み出しとなる。そのためダミーセン
スアンプ６ａからの出力は一定時間（図中のｔ１に相
当）遅れる。
ミング図を表している。アドレスの変化に伴いアドレス
入力回路８が遷移信号ＡＴＤを内部制御回路９に与え
る。そして、内部制御回路９が活性化され内部の動作が
開始する。ＰＲＣ，ＷＬＥ，ＳＥＮのそれぞれの信号が
変化し、読み出し状態に入ると同時に、ダミー回路側で
も読み出し状態となる。ここで、ビットラインＢＬ１，
ＢＬ２、ダミービットラインＤＢＬ１はいずれも電源電
位Ｖｃｃまでプリチャージされた状態からの読み出しで
ある。しかし、ダミービットラインＤＢＬ２のみ一定電
位低い状態からの読み出しとなる。そのためダミーセン
スアンプ６ａからの出力は一定時間（図中のｔ１に相
当）遅れる。
【００３５】これをダミー回路の動作マージンとして利
用すれば、どのメモリサイズの回路に対しても一定の動
作マージンを持った回路として動作が保証できる。
用すれば、どのメモリサイズの回路に対しても一定の動
作マージンを持った回路として動作が保証できる。
【００３６】なお、ダミービットラインＤＢＬ２の初期
状態については、リードモードに入る前のライトモード
時に、ダミープリチャージ回路３ａで示したイコライズ
トランジスタＴ２５でＤＢＬ１側の電位へとプルダウン
される為、（Ｖｃｃ−Ｖｔｈ，ｎ）の中間電位に保たれ
ることは容易に可能となる。
状態については、リードモードに入る前のライトモード
時に、ダミープリチャージ回路３ａで示したイコライズ
トランジスタＴ２５でＤＢＬ１側の電位へとプルダウン
される為、（Ｖｃｃ−Ｖｔｈ，ｎ）の中間電位に保たれ
ることは容易に可能となる。
【００３７】上記したように、上記実施形態において
は、プリチャージ状態でＤＢＬ１＞ＤＢＬ２となるよう
に、ダミービットラインのプリチャージを制御すればよ
い。このため、図７に示すように、メインのプリチャー
ジ回路と同様の構成とし、ダミービットラインＤＢＬ１
に与える電位を電源電位より高電位のＶｐｐの電位を与
えるように構成しても同様の効果が得られる。この高電
位は例えばＥＥＰＲＯＭなどメモリであれば、書き込み
時に使用する電位を用いればよい。但し、上記図５の構
成と比べると、高い電位を用いるので、消費電力が多く
なる。
は、プリチャージ状態でＤＢＬ１＞ＤＢＬ２となるよう
に、ダミービットラインのプリチャージを制御すればよ
い。このため、図７に示すように、メインのプリチャー
ジ回路と同様の構成とし、ダミービットラインＤＢＬ１
に与える電位を電源電位より高電位のＶｐｐの電位を与
えるように構成しても同様の効果が得られる。この高電
位は例えばＥＥＰＲＯＭなどメモリであれば、書き込み
時に使用する電位を用いればよい。但し、上記図５の構
成と比べると、高い電位を用いるので、消費電力が多く
なる。
【００３８】次に、この発明の第２の実施形態につき図
８ないし図１２に従い説明する。なお、図１と同一部分
には同一符号を付し、説明の重複を避けるために、ここ
ではその説明を割愛する。図８はこの発明の別の構成方
法を示している。
８ないし図１２に従い説明する。なお、図１と同一部分
には同一符号を付し、説明の重複を避けるために、ここ
ではその説明を割愛する。図８はこの発明の別の構成方
法を示している。
【００３９】この実施形態においては、ダミープリチャ
ージ回路３もメイン側のプリチャージ回路３と同じ構成
のものを用いている。そして、ダミービットラインＤＢ
Ｌ２の電位を下げる方法として、初期状態設定回路１０
を設けたものである。
ージ回路３もメイン側のプリチャージ回路３と同じ構成
のものを用いている。そして、ダミービットラインＤＢ
Ｌ２の電位を下げる方法として、初期状態設定回路１０
を設けたものである。
【００４０】図９ないし図１１に初期状態設定回路１０
の構成を示す。
の構成を示す。
【００４１】図９に示したように、ダミーデータライン
対ＤＤＬ１，ＤＤＬ２に初期状態設定回路１０を設け
る。そして、ＤＤＬ２の初期電位を”Ｌ”としている。
この状態で列ゲート活性化信号（ＹＧ）がＯＮされる
と、ダミービットラインＤＢＬ２上の電荷がＤＤＬ２側
に移動し、ＤＢＬ２の電位が一定値下がる。これを利用
して第１の実施形態と同様の動作を可能とした。
対ＤＤＬ１，ＤＤＬ２に初期状態設定回路１０を設け
る。そして、ＤＤＬ２の初期電位を”Ｌ”としている。
この状態で列ゲート活性化信号（ＹＧ）がＯＮされる
と、ダミービットラインＤＢＬ２上の電荷がＤＤＬ２側
に移動し、ＤＢＬ２の電位が一定値下がる。これを利用
して第１の実施形態と同様の動作を可能とした。
【００４２】また、図１０に示したように、さらに適当
な寄生容量Ｃ０を持たせれば、ＤＢＬ２上の電荷の移動
量を調整できる。また、図１１に示した方法では、ＹＧ
信号より発生させたワンショットパルスを入力して、列
ゲートが活性化された直後、ＤＢＬ２を一定期間プルダ
ウンする方法である。図９ないし図１１に示したいずれ
の回路もダミーセンスアンプの出力を遅らせて動作マー
ジンを稼ぐことでは共通である。また図１１の方法で
は、ＤＢＬ２に設置してＤＢＬ２を一時的にプルダウン
させても同様の効果が得られる。
な寄生容量Ｃ０を持たせれば、ＤＢＬ２上の電荷の移動
量を調整できる。また、図１１に示した方法では、ＹＧ
信号より発生させたワンショットパルスを入力して、列
ゲートが活性化された直後、ＤＢＬ２を一定期間プルダ
ウンする方法である。図９ないし図１１に示したいずれ
の回路もダミーセンスアンプの出力を遅らせて動作マー
ジンを稼ぐことでは共通である。また図１１の方法で
は、ＤＢＬ２に設置してＤＢＬ２を一時的にプルダウン
させても同様の効果が得られる。
【００４３】図１２は第２の実施形態のタイミング図を
表している。アドレスの変化に伴いアドレス入力回路８
が遷移信号ＡＴＤを内部制御回路９に与える。そして、
内部制御回路９が活性化され内部の動作が開始する。Ｐ
ＲＣ，ＷＬＥ，ＳＥＮのそれぞれの信号が変化し、読み
出し状態に入ると同時に、ダミー側でも読み出し状態と
なる。ここで、ビットラインＢＬ１，ＢＬ２、ダミービ
ットラインＤＢＬ１、ＤＢＬ２はいずれも電源電位Ｖｃ
ｃまでプリチャージされた状態からの読み出しである。
しかし、列ゲート活性化信号（ＹＧ）がＯＮすると、ダ
ミービットラインＤＢＬ２上の電荷がＤＤＬ２側に移動
し、ＤＢＬ２の電位が一定値下がる。このためダミーセ
ンスアンプ６ａからの出力は一定時間（図中のｔ１に相
当）遅れる。
表している。アドレスの変化に伴いアドレス入力回路８
が遷移信号ＡＴＤを内部制御回路９に与える。そして、
内部制御回路９が活性化され内部の動作が開始する。Ｐ
ＲＣ，ＷＬＥ，ＳＥＮのそれぞれの信号が変化し、読み
出し状態に入ると同時に、ダミー側でも読み出し状態と
なる。ここで、ビットラインＢＬ１，ＢＬ２、ダミービ
ットラインＤＢＬ１、ＤＢＬ２はいずれも電源電位Ｖｃ
ｃまでプリチャージされた状態からの読み出しである。
しかし、列ゲート活性化信号（ＹＧ）がＯＮすると、ダ
ミービットラインＤＢＬ２上の電荷がＤＤＬ２側に移動
し、ＤＢＬ２の電位が一定値下がる。このためダミーセ
ンスアンプ６ａからの出力は一定時間（図中のｔ１に相
当）遅れる。
【００４４】
【発明の効果】以上説明したように、この発明は、メモ
リセルの読み出し状態をモニタし活性化状態を制御する
ためのダミーメモリ回路を、一定の動作マージンをつけ
た形で新たな回路を付加することなく容易に構成するこ
とが出来る。その結果動作性能を落とすことなく低消費
化でき、あらゆるメモリサイズのセルに対しても一定の
動作マージンを持った形で対応できる。
リセルの読み出し状態をモニタし活性化状態を制御する
ためのダミーメモリ回路を、一定の動作マージンをつけ
た形で新たな回路を付加することなく容易に構成するこ
とが出来る。その結果動作性能を落とすことなく低消費
化でき、あらゆるメモリサイズのセルに対しても一定の
動作マージンを持った形で対応できる。
【図１】この発明の半導体記憶装置の第１の実施形態に
おける構成を示すブロック図である。
おける構成を示すブロック図である。
【図２】この発明の半導体記憶装置のメモリセルの回路
図である。
図である。
【図３】この発明の半導体記憶装置のダミーメモリセル
の回路図である。
の回路図である。
【図４】この発明の半導体記憶装置のプリチャージ回路
を示す回路図である。
を示す回路図である。
【図５】この発明の半導体記憶装置の第１の実施形態に
おけるダミープリチャージ回路の回路図である。
おけるダミープリチャージ回路の回路図である。
【図６】図１に示す半導体記憶装置のタイム図である。
【図７】この発明の半導体記憶装置の第１の実施形態に
おける他のダミープリチャージ回路の回路図である。
おける他のダミープリチャージ回路の回路図である。
【図８】この発明の半導体記憶装置の第２の実施形態に
おける構成を示すブロック図である。
おける構成を示すブロック図である。
【図９】この発明の半導体記憶装置の第２の実施形態に
おけるダミーデータライン初期設定回路の構成を示す回
路図である。
おけるダミーデータライン初期設定回路の構成を示す回
路図である。
【図１０】この発明の半導体記憶装置の第２の実施形態
におけるダミーデータライン初期設定回路の構成を示す
回路図である。
におけるダミーデータライン初期設定回路の構成を示す
回路図である。
【図１１】この発明の半導体記憶装置の第２の実施形態
におけるダミーデータライン初期設定回路の構成を示す
回路図である。
におけるダミーデータライン初期設定回路の構成を示す
回路図である。
【図１２】図８に示す半導体記憶装置のタイム図であ
る。
る。
１ メモリセル ２ 行アドレスデコーダ ３ プリチャージ回路 ３ａ ダミープリチャージ回路 ４ 列アドレスデコーダ ６ センスアンプ ６ａ ダミーセンスアンプ
Claims (6)
- 【請求項１】 複数のメモリセルを有するメモリアレイ
と、このメモリセルから相補信号の入出力を行うビット
ライン対と、このビットライン対からの信号を増幅する
センスアンプと、前記ビットライン対をプリチャージす
るプリチャージ回路と、前記メモリセルからの読み出し
を模擬するダミーメモリ回路と、を有する半導体記憶装
置において、 前記ダミーメモリ回路は、前記メモリセルの選択時に同
期して選択されあらかじめ固定されたデータを持つダミ
ーメモリセルと、このダミーメモリセルに接続されたダ
ミービットライン対と、ダミービットライン対からのデ
ータを検出して増幅するダミーセンスアンプと、前記ダ
ミービットライン対をプリチャージするダミープリチャ
ージ回路とを有し、ダミーセンスアンプで読み出しを行
う直前には、ダミービットライン間に、ダミーメモリセ
ルがあらかじめ与えられたデータと逆のデータに対応し
た一定の電位差を生じさせることを特徴とする半導体記
憶装置。 - 【請求項２】 前記ダミープリチャージ回路は、前記ダ
ミービットライン対のそれぞれを異なる第１、および第
２の電位に保持し、この電位差を利用してダミーセンス
アンプからの出力タイミングを制御することを特徴とす
る請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ダミープリチャージ回路は、ダミー
ビットライン対の片側をＰＭＯＳトランジスタ、他方を
ＮＭＯＳトランジスタで構成し、ビットライン対のプリ
チャージ電位に電位差を生じさせることを特徴とする請
求項２に記載の半導体記憶装置。 - 【請求項４】 前記ダミービットライン対に接続され、
一時的にいずれか一方のダミービットラインの電位を下
げ、ダミービットライン間に一時的に電位差を持たせる
ことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項５】 前記ダミーセンスアンプからの検出信号
が、前記センスアンプの活性化状態を制御することを特
徴とする請求項１ないし４のいずれかに記載の半導体記
憶装置。 - 【請求項６】 前記ダミーセンスアンプからの検出信号
が、前記メモリセルを選択するワードラインの活性化状
態を制御することを特徴とする請求項１ないし４のいず
れかに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001041185A JP4031206B2 (ja) | 2001-02-19 | 2001-02-19 | 半導体記憶装置 |
| US10/079,436 US6580653B2 (en) | 2001-02-19 | 2002-02-19 | Current saving semiconductor memory and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001041185A JP4031206B2 (ja) | 2001-02-19 | 2001-02-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002245782A true JP2002245782A (ja) | 2002-08-30 |
| JP4031206B2 JP4031206B2 (ja) | 2008-01-09 |
Family
ID=18903665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001041185A Expired - Fee Related JP4031206B2 (ja) | 2001-02-19 | 2001-02-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4031206B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008276822A (ja) * | 2007-04-26 | 2008-11-13 | Renesas Technology Corp | 半導体記憶装置 |
| JP2013186935A (ja) * | 2012-03-12 | 2013-09-19 | Ricoh Co Ltd | プリチャージイネーブル信号生成回路及び半導体記憶装置 |
-
2001
- 2001-02-19 JP JP2001041185A patent/JP4031206B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008276822A (ja) * | 2007-04-26 | 2008-11-13 | Renesas Technology Corp | 半導体記憶装置 |
| JP2013186935A (ja) * | 2012-03-12 | 2013-09-19 | Ricoh Co Ltd | プリチャージイネーブル信号生成回路及び半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
| JP4031206B2 (ja) | 2008-01-09 |
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