KR0167681B1 - 클램프 회로를 구비한 반도체 메모리 장치의 센스앰프 구동회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야; 반도체 메모리 장치의 센스앰프구동회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제; 본 발명은 메모리셀의 안정적인 라이트 혹은 리이드마진의 확보와, 피형센스앰프를 구동시킴에 있어서 최적의 구동전압을 유지하기 위한 클램프회로를 구비한 센스앰프구동회로를 제공한다.

3. 발명의 해결방법의 요지; 본 발명은 비트라인쌍과, 데이타의 전위를 저장하는 스토리지 캐패시터를 가지고 상기 비트라인쌍중 적어도 하나의 비트라인에 접속된 메모리셀과, 센스제어신호의 입력에 응답하여 상기 비트라인의 전위를 감지하는 엔형 센스앰프를 구비한 반도체 메모리 장치에 있어서, 상기 스토리지 캐패시터의 전위가 상기 비트라인쌍으로 방전된 후 상기 스토리지 캐패시터를 충전하는 피형 센스앰프와, 메모리셀의 데이타를 억세스하는 제어신호 및 상기 제어신호 보다 지연된 칩활성화신호의 활성화에 응답하여 상기 제1전압을 상기 피형 센스앰프의 충전전압으로 공급하는 피형 센스앰프구동수단과, 상기 피형 센스앰프구동수단에 연결되어 상기 피형 센스앰프를 최적으로 구동시키기 위한 최적의 어레이전위를 유지시키기 위한 클램프회로와, 상기 제어신호 및 상기 센싱인에이블신호의 비활성화에 응답하여 상기 제1전압보다 높은 제2전압을 리스토아 전압으로서 상기 피형 센스앰프에 공급하는 리스토아 전압 공급수단으로 구성된다.

4. 발명의 중요한 용도; 센스앰프를 구비하는 반도체 메모리 장치에 적합하게 사용된다.

Description

클램프회로를 구비한 반도체 메모리 장치의 센스앰프구동회로

제1도는 종래기술의 센스앰프구동회로의 회로도.

제2도는 제1도의 동작을 설명하기 위한 전압파형도로서, 이는 전원전압 Vcc와 액티브 리스토아 기준전압 VREFA및 내부전원전압 IVCC와의 관계도.

제3도는 제1도의 동작을 설명하기 위한 타이밍도.

제4도는 본 발명에 따른 클램프회로를 포함한 센스앰프구동회로의 회로도.

제5도는 종래기술과 본 발명의 칩의 활성화시 어레이전위의 변화를 나타낸 그래프.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 클램프회로를 구비한 센서앰프구동회로에 관한 것이다.

반도체 메모리 장치가 고집적화됨에 따라 사용되는 전원전압의 전위도 낮게 가져가지 않으면 안되게 되었다. 제한된 칩내에 보다 많은 정보를 저장수용할 수 있도록 하기 위한 집적화는 모오스 트랜지스터가 차지하는 면적은 물론 게이트 산화막(Oxide)의 두께 및 배선이 점점 더 얄팍하게 형성되고 있다. 이와 같이 칩내에서 점점 극소형화되는 모오스 트랜지스터등과 같은 구성요소들에 적당한 전원전압을 공급하기 위하여 전원전압은 매우 낮게 설정되고 있다. 예를들면, 64메가 비트급의 다이나믹 램에서는 칩외부로부터 약 3.3볼트의 레벨로 인가되는 전원전압 Vcc를 약 1.5볼트의 내부전원전압 IVCC로 낮추는 내부전원전압 발생회로의 출력을 이용 하기에 이르고 있다. 상기와 같이 칩의 동작전압과 모오스 트랜지스트등의 크기가 작아지면 전류 구동 능력이 저하되므로 메모리셀로 부터의 데이타 라이드 및 메모리셀에 데이타를 라이트하는 동작을 고속으로 구현 하기가 어렵게 된다.

상기와 같이 칩내의 동작 전원전압이 저하되면, 이 기술분야에서 이미 잘 알려진 바와 같이 리이드 동작에 의해 메모리셀로부터 방전된 전하량을 복구(개생)시키기 위한 리프레시(Refresh) 또는 리스토아(restore)에 필요로하는 충전전압의 레벨의 불안정을 초래하게 된다. 또한, 칩의 동작전압인 내부전원전압 IVCC와 기준전압, 예를들면, 접지전압 Vss간의 전압차가 줄어들게 되어 피형 센스앰프(Psense amplifier)와 앤형 센스앰프(N sense amplifier)를 포함하는 센스앰프의 센싱마진이 떨어져 메모리셀에 저장된 데이타를 정확히 리이드할 수 없게되는 문제점등이 발생된다. 특히, 메모리셀에 논리 1의 데이타가 저장된 경우에는 더욱 그러하다. 따라서, 낮은 동작 전원전압을 사용하는 반도체 메모리 장치, 예를들면, 칩외부로부터 인가되는 전원전압 Vcc을 낮추어 소정의 레벨로 낮추는 내부전원전압 발생회로의 내부전원전압 IVCC를 이용하는 반도체 메모리 장치는 비트라인쌍중 적어도 하나의 비트 라인의 전위가 액티브 리스토아 기준전압 레벨(active restore reference voltage: 이하 기준전압 VREFA라함)이 되도록 피형센스앰프의 구동을 제어하는 회로가 추가되어야 한다. 여기서, VREFA는 메모리셀의 센싱마진과 리프레시 또는 리스토아에 필요한 충분한 전압 레벨로 설정된다.

제1도는 낮은 전원전압을 사용하는 종래의 반도체 메모리 장치의 센스앰프제어회로도로서, 이는 메모리셀의 센싱마진과 리스토아 레벨을 충분히 확보할 수 있도록 설정된 기준전압 VREFA의 레벨로 피형 센스앰프를 구동하도록 구성된 것이다.

제1도를 참조하면, 한쌍의 비트라인쌍 BL/BLB(여기서, BLB중 나중의 B는 BAR을 의미하는 것으로 BL의 상보적인 신호를 의미함. 그리고, 본 발명의 설명에 있어서, 3자리의 인용부호들중 마지막의 B는 동일한 의미를 갖는 신호의 상보적인 신호를 나타낸다)에 접속된 피형 센스앰프 12와 엔형 센스앰프 14 및 그 주변회로가 도시되어 있음을 알 수 있다. 상기 피형 센스앰프 12는 두개의 피모오스 트랜지스터 32와 34로 구성되어 노드 LA의 전압이 소정의 레벨로 천이할때 비트라인쌍 BL/BLB의 전위를 감지하고 동시에 상기 비트라인쌍 BL/BLB에 리스토아 전압을 충전한다. 또한 엔형 센스앰프 14는 두개의 엔모오스 트랜지스터 36과 38로 구성되어 노드 LAB의 전위가 접지전압 Vss의 레벨로 천이될때 상기 비트라인쌍 BL/BLB의 전위를 감지증폭한다.

참조번호 16은 메모리셀로서 엔모오스 트랜지스터 40와 스토리지 캐패시터 42로 구성되며 워드라인 WL이 하이로 액티브될때 응답하여 상기 비트라인쌍 BL/BLB의 전위상태에 따른 데이타 1 혹은 0을 저장한다. 그리고, 참조번호 18은 프리 차아지 회로로서 상기 비트라인쌍 BL/BLB의 각각에 소오스가 접속되고 드레인에 비트라인 프리차지 전압 VBL을 입력하는 엔모오스 트랜지스터 44, 46으로 구성되어 각각의 게이트로 하이 상태의 등화신호 EQ가 입력시 상기 비트라인쌍 BL/BLB을 프리차아지 한다. 상기 등화신호 EQ가 하이로 될때 응답하여 상기 피형 센스앰프 12 및 엔형 센스앰프 14의 제어노드 LA및 LAB의 전위를 프리차아지 및 등화한다. 끝으로, 참조번호 22는 컬럼선택 게이트로서, 이는 상기 비트라인쌍 BL/BLB와 입출력라인쌍 IO, IOB의 사이에 소오스와 드레인이 각각 접속된 두개의 엔모오스 트랜지스터 54, 56으로 구성되어 컬럼선택라인 CSL에 하이의 신호가 입력시 턴온되어 상기 비트라인쌍 BL/BLB과 입출력라인쌍 IO, IOB간의 데이타 패스를 형성한다.

상기 제1도와 같은 피형 센스앰프 12, 엔형 센스앰프 14 및 그 주변회로는 이미 일반화된 회로임으로 본 발명에서는 이들의 동작 관계는 상세히 언급하지 않을 것이며, 단지 피형 센스앰프 12와 엔형 센스앰프 14의 제어에 대한 내용만이 상세히 설명될 것이다.

상기와 같이 구성된 피형 센스앰프 12와 엔형 센스앰프 14는 참조번호 24와 26으로 지시되는 피형 센스앰프구동회로와 엔형 센스앰프구동회로에 의해 제어된다. 상기 피형 센스앰프구동회로 24는 칩의 외부로부터 공급되는 전원전압 Vcc에 소오스가 접속되고, 상기 피형 센스앰프 12의 제어노드 LA에 드레인이 접속되어 게이트로 입력되는 피센스구동신호 LAPG에 의해 구동되는 피모오스 트랜지스터 60, 어레이전위 VLA와 기준전압 VREFA를 비교하여 비교전압을 발생하는 비교기 62및 상기 비교전압과 칩활성화신호 SE를 부논리곱하여 피모오스 트랜지스트 60의 게이트로 피센스구동신호 LAPG를 공급하는 낸드게이트 64로 구성되어 있다. 이와 같이 구성된 피형 센스앰프구동회로 24는 칩활성화신호 SE가 하이로 활성화된 상태에서 제어노드 LA의 전압이 기준전압 VREFA의 레벨보다 낮은 경우 피모오스 트랜지스터 60을 구동하여 제어노드 LA의 전압을 상승시키고, 반대로 제어노드 LA의 전압이 기준전압 VREFA의 레벨보다 높은 경우에는 상기 제어노드 LA의 전압을 떨어지게끔 동작된다. 엔형 센스앰프구동회로 26은 소오스가 접지전압에 접속되고, 드레인이 상기 제어노드 LAB에 접속된 단일의 엔모오스 트랜지스터 66로 구성되어 게이트로 하이상태의 엔센스구동신호 LANG가 입력시에 상기 제어노드 LAB에 접지전압 Vss를 공급하도록 동작된다.

제2도는 제1도의 동작을 설명하기 위한 전압파형도로서, 이는 전원전압 Vcc, 기준전압 VREFA및 내부전원전압 IVCC의 관계도를 도시한 것이다. 제2도를 참조하면, 상기 기준전압 VREFA와 내부전원전압 IVCC는 칩의 외부로부터 공급되는 전원전압 Vcc가 소정레벨 이상일때 일정한 전압레벨을 유지함을 알 수 있고, 두 전압의 레벨은 동일한 것임을 알 수 있다. 여기서, 내부전원전압 IVCC는 칩의 내부의 또다른 구성요소인 주변회로에 속하는 모오스 트랜지스터를 동작시키는 전원전압원이다.

제3도는 제1도의 동작을 설명하기 위한 타이밍도이다.

제3도와 제2도를 참조하여 제1도에 도시된 센스앰프의 제어동작을 설명한다.

지금, 칩외로부터 공급되는 로우 어드레스 스트로브 신호 RASB가 제3도와 같이 하이 상태이면 등화신호 EQ는 하이의 상태이다. 따라서, 등화회로 및 프리차아지회로 22들내의 모든 엔모오스 트랜지스터들은 턴온되어 센스앰프의 제어노드 LA 및 LAB, 비트라인쌍 BL/BLB의 전위를 비트라인 프리차아지 전압 VBL의 레벨로 프리차아지 시킨다.

입출력선쌍 IO, IOB로 입력되어 컬럼선택게이트인 엔모오스 트랜지스터 54, 56을 통하는 데이타를 메모리셀 16에 라이트 혹은 상기 메모리셀 16에 저장된 데이타를 리이드하기 위하여 로우 어드레스 스트로브 신호 RASB가 제3도와 같이 로우로 활성화되면 등화신호 EQ가 제3도와 같이 로우로 천이된다. 상기 등화신호 EQ가 로우로 되면, 등화회로 및 프리차아지회로 22내의 모든 엔모오스 트랜지스트들이 턴오프되어 프리차아지 및 등화동작이 중지된다.

상기 로우 어드레스 스트로브 신호 RASB가 로우로 활성화된후 워드라인 WL이 하이로 선택되면 메모리셀 16내의 엔모오스 트랜지스터 16이 턴온되어 스토리지 캐패시터 42에 저장된 전하(charge)가 비트라인 BL 및 BLB로 전하분배(Charge sharing)된다. 상기와 같은 전하분배가 종료된 후 엔센스제어신호 LANG와 칩활성화신호 SE가 하이로 활성화된다. 상기 엔센스제어신호 LANG가 하이로 활성화되면 엔형 센스앰프 14의 제어노드 LAB는 로우로 디벨로프(develop)된다. 이때, 엔형 센스앰프 14는 제어노드 LAB의 로우의 신호의 입력에 의해 상기 비트라인쌍 BL/BLB의 전위차를 증폭하여 래치한다.

또한, 하이상태의 칩활성화신호 SE를 일측노드로 입력하는 낸드게이트 64는 비교기 62의 출력에 따라 로우 또는 하이의 상태를 갖는 피센스제어신호 LAPG를 발생한다. 이때, 제어노드 LA의 초기 레벨은 기준전압 VREFA의 레벨보다 낮음으로 상기 비교기 62는 하이상태의 비교전압을 출력하여, 낸드게이트 64는 피센스제어신호 LAPG를 로우로 출력한다. 상기와 같이 낸드게이트 64는 피센스제어신호 LAPG를 로우로 출력한다. 상기와 같이 낸드게이트 64가 로우의 피센스제어신호 LAPG를 출력하면 피모오스 트랜지스터 60이 턴온되어 전원전압 Vcc를 노드 LA로 공급하여 피형 센스앰프 12를 구동한다. 상기 제어노드 LA가 전원전압 Vcc의 레벨로 상승되기 시작하면 비교기 62가 노드 LA의 전압과 기준전압 VREFA를 비교함으로써 결국 상기 노드 LA의 전압은 기준전압 VREFA의 레벨로 추종되어 가겠금 제어된다. 따라서, 워드라인 WL과 칩활성화신호 SE가 하이의 상태로 활성화되면, 피형 센스앰프 12의 노드 LA와 엔형 센스앰프 14의 노드 LAB는 각각 기준전압 VREFA과 접지전압 Vss의 레벨로 디벨로프된다.

상기와 같은 일련의 동작에 의해 노드 LA와 LAB가 내부전원전압 IVCC의 레벨과 동일한 기준전압 VREFA와 접지전압 Vss의 레벨로 디벨로프되면 비트라인 BL및 BLB도 각각 기준전압 VREFA과 접지전압 Vss의 레벨로 디벨로프되어 피형 센스앰프 12와 엔형 센스앰프 14 각각에는 메모리셀 16에 저장되었던 데이타가 증폭 래치된다. 예컨대, 스토리지 캐패시터 42에 1의 데이타가 저장된 상태이면 비트라인 BL은 1, 비트라인 BLB는 0상태로 래치된다. 이와 반대로, 상기 스토리지 캐패시터 42에 0의 데이타가 저장된 상태이면 비트라인 BL은 0, 비트라인 BLB는 1상태로 래치된다.

상기 제1도와 같은 구조에서의 데이타 라이트의 동작은 컬럼선택라인 CSL이 하이로 활성화됨에 의해 엔모오스 트랜지스터 54, 56이 인에이블되므로서 개시된다. 상기 엔모오스 트랜지스터 54, 56들이 턴온된 상태에서 입출력선쌍 IO, IOB 각각을 하이와 로우 혹은 로우와 하이의 상태로 함으로써 1 혹은 0의 데이타가 상기 메모리셀 16에 저장된다.

상기와 같이 내부전원전압 IVCC와 어레이전위 VLA는 제품의 특성을 좌우하는 중요한 변수가 된다. 그러므로 소망하는 전위로 정확히 제어되어야 한다.

메모리셀이 엔모오스 트랜지스터로 구성되었을때 상기 어레이전위 VLA는 내부전원전압 IVCC에 의해 결정된 워드라인 승압전위보다 상기 엔모오스 트랜지스터의 문턱전압만큼 낮은 전위로 제어되면 가장 적합하다. 이때 상기 어레이전위가 상기 워드라인 승압전위에서 문턱전압만큼 뺀 전위보다 낮으면 메모리셀의 데이타 1 전위가 낮아지므로 안정적인 라이트 혹은 리이드마진의 확보가 어렵고 데이타 유지 시간도 길어지는 문제점이 있다. 또한 반대로 상기 어레이전위가 상기 워드라인 승압전위에서 문턱전압만큼 뺀 전위보다 높으면 메모리셀의 데이타 1 전위에는 아무런 도움을 주지 못하면서 필요이상으로 어레이전위가 높아짐으로써 칩의 동작시 전하 최대치 전류가 커짐으로 인해 소비전력의 증가 및 각종 노이즈 발생의 원인이 되는 문제점이 있다. 또한 어레이전위가 높아지게 되면 비트라인 구동전압이 높아짐으로 짧은 시간내에 비트라인을 프리차아지하기 어렵게 되는 문제점이 있다. 센스앰프구동회로내의 노드에 다른 전위를 갖는 노드와 미세한 단락(Short) 불량이 발생하게 되면 상기 어레이전위 VLA가 변화하게 된다. 이때 상기 어레이전위 VLA가 상기 어레이전위 VLA보다 높은 전위를 갖는 노드 예를들면 전원전압 VCC 노드와 미세한 단락 불량이 발생하게 되면 칩이 활성화되어 비트라인 센싱이 끝난 싯점이후에 상기 어레이전위 VLA는 상기 기준전압 VREFA보다 칩의 활성화시간에 비례하여 점점 높아지게 된다. 왜냐하면 상기 어레이전위 VLA를 방전할 수 있는 통로가 없기 때문이다. 따라서 후술하는 제5도의 곡선 A에서 알 수 있듯이 상기 어레이전위 VLA는 시간에 따라 점점 높아지는 문제점이 있다.

따라서, 본 발명의 목적은 메모리셀의 안정적인 라이트 혹은 리이트마진의 확보를 위한 클램프회로를 구비한 센스앰프구동회로를 제공함에 있다.

본 발명의 다른 목적은 피형 센스앰프를 구동시킴에 있어서 최적의 구동전압을 유지하기 위한 클램프회로를 구비한 센스앰프구동회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 비트라인쌍과, 데이타의 전위를 저장하는 스토리지 캐패시터를 가지고 상기 비트라인쌍중 적어도 하나의 비트라인에 접속된 메모리셀과, 센스제어신호의 입력에 응답하여 상기 비트라인의 전위를 감지하는 엔형 센스앰프를 구비한 반도체 메모리 장치에 있어서, 상기 스토리지 캐패시터의 전위가 상기 비트라인쌍으로 방전된 후 상기 스토리지 캐패시터를 충전하는 피형 센스앰프와, 메모리셀의 데이타를 억세스하는 제어신호 및 상기 제어신호 보다 지연된 칩활성화신호의 활성화에 응답하여 상기 제1전압을 상기 피형 센스앰프의 충전전압으로 공급하는 피형 센스앰프구동 수단과, 상기 피형 센스앰프구동수단에 연결되어 상기 피형 센스앰프를 최적으로 구동시키기 위한 최적의 어레이전위를 유지시키기 위한 클램프회로와, 상기 제어신호 및 상기 센싱인에이블신호의 비활성화에 응답하여 상기 제1전압보다 높은 제2전압을 리스토아 전압으로서 상기 피형 센스앰프에 공급하는 리스토아 전압 공급수단으로 구성된 반도체 메모리 장치의 센스앰프구동회로를 가지는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제4도는 본 발명에 따른 클램프회로를 구비한 센스앰프구동회로의 회로도이다. 제4도의 구성과 동작은 추가된 클램프회로 100을 제외하고는 완전히 동일하므로 상기 클램프회로 100만의 구성과 동작을 설명한다. 상기 클램프회로 100은 기준전압 VREFA를 입력으로 받아 전송하는 피모오스 트랜지스터 8과, 상기 피모오스 트랜지스터 8과 피모오스 트랜지스터 3사이에 접속된 저항 5와, 드레인이 접지전압 VSS에 접속되고 소오스가 어레이전위 VLA에 입력하며 기준전압을 게이트에 입력받는 피모오스 트랜지스터 3으로 구성되어 있다. 동작을 살펴보면, 상기 클램프회로 100은 어레이전위 VLA노드가 다른 노드와 단락에 의해 기준전압 VREFA의 전위보다 높아지게 되면 상기 피모오스 트랜지스터 3이 턴온되어 상기 어레이전위 VLA를 기준전압 VREFA의 전위와 동일하게 제어하도록 한다. 상기 피모오스 트랜지스터 8에 의해 노드 1의 전위는 기준전압 VREFA(3V)보다 피모오스 트랜지스터 문턱전압만큼 낮은 전압을 유지한다. 따라서 상기 어레이 전위 VLA가 단라거에 의해 상기 기준전압 VREFA보다 높아지면 피모오스 트랜지스터 3이 턴온되므로 상기 어레이전위 VLA가 항상 기준전압 VREFA으로 유지할 수 있는 효과가 있다. 또한 본 발명의 클램프회로에서 저항 5는 기준전압 VREFA가 가변하더라도 피모오스 트랜지스터 3은 항상 어레이 전위 VLA가 기준전압 VREFA보다 높아지면 턴온되도록 하기 위해 상기 기준전압 VREFA가 가변되는 상기 노드 1의 전위도 기준전압 VREFA에서 피모오스 트랜지스터의 문턱전압을 뺀 전위로 가변될 수 있도록 하는 효과가 있다. 제5도는 종래기술과 본 발명의 칩의 활성화시 어레이전위 VLA의 시간에 따른 변화를 나타내는 그래프이다. 제5도에서 알 수 있는 바와같이 비트라인 프리차아지 이후의 칩의 활성화시 어레이전위 VLA가 제4도의 경우 곡선 B와 같이 기준전압 VREFA로 유지되고 있음을 알 수 있다. 따라서 본 발명의 센스앰프구동회로는 클램프회로를 추가함으로써 출력되는 어레이전위 VLA는 상기 어레이전위 VLA의 노드가 상기 기준전압 VREFA보다 높은 다른 노드와 단락이 발생하더라도 항상 기준전압 VREFA로 유지되어 안정적인 라이트 및 리이드마진을 확보할 수 있고 그 만큼의 소비전력의 감소와 각종 기판 노이즈를 없애는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (2)

1. 비트라인쌍과, 데이타의 전위를 저장하는 스토리지 캐패시터를 가지고 상기 비트라인쌍중 적어도 하나의 비트라인에 접속된 메모리셀과, 센스제어신호의 입력에 응답하여 상기 비트라인의 전위를 감지하는 엔형 센스앰프를 구비한 반도체 메모리 장치에 있어서, 상기 스토리지 캐패시터의 전위가 상기 비트라인쌍으로 방전된 후 상기 스토리지 캐패시터를 충전하는 피형 센스앰프와, 메모리셀의 데이타를 억세스하는 제어신호 및 상기 제어신호 보다 지연된 칩활성화신호의 활성화에 응답하여 상기 제1전압을 상기 피형 센스앰프의 충전전압으로 공급하는 피형 센스 앰프구동수단과, 상기 피형 센스앰프구동수단에 연결되어 상기 피형 센스앰프를 최적으로 구동시키기 위한 최적의어레이전위를 유지시키기 위한 클램프회로와, 상기 제어신호 및 상기 센싱인 에이블신호의 비활성화에 응답하여 상기 제1전압보다 높은 제2전압을 리스토아 전압으로서 상 기 피형 센스앰프에 공급하는 리스토아 전압 공급수단으로 구성된 반도체 메모리 장치의 센스 앰프구동회로.
2. 제1항에 있어서, 상기 피형 센스앰프구동수단은, 전원전압에 소오스가 접속되며 드레인이 상기 피형 센스앰프의 충전전압 노드에 접속되어 게이트로 입력되는 피센스앰프구동신호에 의해 상기 소오스로 입력되는 전압을 상기 충전전압으로 공급하는 피모오스 트랜지스터와, 상기 제2전압보다 낮게 설정된 기준전압과 피모오스 트랜지스터의 드레인의 전압을 비교하는 비교수단과, 상기 센싱인에이블신호에 인에이블되어 상기 비교수단의 출력에 적응하는 피센스구동신호를 상기 피모오스 트랜지스터의 게이트로 공급하는 수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 센스앰프구동회로.