KR100567359B1 - 대기 모드에서 대기 전류를 감소시키는 반도체 메모리 장치 - Google Patents

대기 모드에서 대기 전류를 감소시키는 반도체 메모리 장치 Download PDF

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Abstract

대기 모드에서 대기 전류를 감소시키는 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치는 제1 및 제2 공급단자를 통하여, 소정의 제1 및 제2 디벨로프 전압을 공급받아, 상기 비트 라인 및 상기 상보 비트 라인 중 어느 하나를 상기 제1 디벨로프 전압으로 디벨로프하고, 상기 비트 라인 및 상기 상보 비트 라인 중 나머지 하나는 상기 제2 디벨로프 전압으로 디벨로프하는 센스 앰프부로서, 상기 제1 디벨로프 전압은 접지 전압이고, 상기 제2 디벨로프 전압은 노말 동작시에는 전원 전압이 되고, 리프레쉬 동작시에는 상기 전원 전압보다 높은 승압전압이 되는 상기 센스 앰프부; 상기 센스 앰프부의 제1 공급단자에 상기 제1 디벨로프 전압을 공급하는 제1 디벨로프 전압 공급부; 상기 센스 앰프부의 제2 공급단자에 상기 제2 디벨로프 전압을 공급하는 제2 디벨로프 전압 공급부; 상기 승압 전압을 발생하기 위한 셀프 리프레쉬용 승압 전압 발생기; 및 상기 승압 전압을 저장하기 위한 커패시터를 구비한다. 이와 같은 본 발명의 반도체 메모리 장치에 의하면, 리프레쉬 수행시 센스 앰프 회로의 초기 센싱 속도가 향상되고, 대기 전류의 소모가 현저히 감소될 수 있다.
대기 전류, 대기 모드, 센스 앰프 회로

Description

대기 모드에서 대기 전류를 감소시키는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING STANDBY CURRENT IN STANDBY MODE}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 비트 라인 센싱 구조를 나타내는 도면이다.
도 2는 본 발명의 일시예에 따른 반도체 메모리 장치의 비트 라인 센싱 구조를 나타내는 도면이다.
도 3은 도 2에 도시된 반도체 메모리 장치의 노말 모드 및 대기 모드에서의 비트라인쌍을 센싱하기 위한 신호들의 동작을 설명하기 위한 타이밍도이다.
본 발명은 전자 회로에 관한 것으로서, 특히, 대기 모드에서 전류 소모를 감소시키는 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치의 동작은 센싱된 비트라인쌍의 전압이 외부로 전송되는 노말 동작을 포함하는 노말 모드(normal mode)와, 센싱된 비트라인쌍의 전압이 디램 셀을 리프레쉬(refresh)하는 리프레쉬 동작을 포함하는 대기 모드(standby mode)로 나누어 기술된다.
도 1은 종래의 반도체 메모리 장치의 비트 라인 센싱 구조를 나타내는 도면으로, 비트 라인(BL)으로 데이터를 출력하는 디램 셀에 "하이(high)"의 데이터가 저장된 경우가 예로서 도시된다. 도 1을 참조하면, 종래의 반도체 메모리 장치는 메모리 블럭(100), 비트라인쌍을 이루는 비트 라인 및 상보 비트 라인(BL, BLB), 프리차징 및 등화부(120), 분리부(140), 센스 앰프 회로(160)를 구비한다.
이와 같이 구성된 종래의 반도체 메모리 장치의 노말 동작을 기술하면, 다음과 같다. 상기 디램 셀이 속하는 메모리 블럭(100)을 선택하는 워드 라인 신호(WL)가 "하이(high)"로 활성화될 때, 프리차징 및 등화 신호(EQL)는 "로우(low)"로 되고, 분리 신호(ISOL)는 "하이(high)"로 활성화된다. 그러면, 비트 라인 및 상보 비트 라인(BL, BLB)의 프리차징(precharging) 및 등화(equalizing)가 해제되고, 비트 라인(BL)의 전위가 소폭 상승한다. 그 후, 제1 센스 앰프 회로 구동 신호(NSE)가 "하이(high)"로 활성화되어, 상보 비트 라인(BLB)의 전위가 접지 전압(VSS)으로 디벨로프(develop)된다. 계속하여, 제2 센스 앰프 회로 구동 신호(PSEB)가 "로우(low)"로 활성화되면, 비트 라인(BL)의 전위가 전원 전압(VCC)으로 디벨로프된다. 그 후, 디벨로프된 데이터가 외부로 전송된다.
한편, 리프레쉬 동작은 노말 동작과 유사하고, 단지 디벨로프된 데이터가 상 기 디램 셀에 다시 저장됨으로써 리프레쉬가 수행된다.
그런데, 종래의 반도체 메모리 장치의 비트 라인 센싱 구조에는 다음과 같은 문제점이 있다. 즉, 종래의 반도체 메모리 장치의 리프레쉬 수행에 있어서, 센싱 초기에 센스 앰프 회로(160)에 공급되는 디벨로프 전압은 전원 전압(VCC)이다. 그러므로, 센싱 속도의 증가에 한계가 있고, 외부로부터 직접 공급되는 전류를 이용하므로, 대기 모드의 전류 소모가 증가한다. 특히, 상기 디램 셀의 리프레쉬는 소정의 주기로 반복되므로, 상기와 같은 리프레쉬 수행에 따른 전력 소모가 반도체 메모리 장치의 문제점으로 부각된다.
따라서, 본 발명의 목적은 리프레쉬 수행시 센스 앰프 회로의 초기 센싱 속도를 향상시키고, 대기 모드에서의 과다한 대기 전류를 감소시키는 반도체 메모리 장치를 제공하는 것이다.
상기의 목적을 달성하기 위하여 본 발명은 선택되는 메모리 셀로/로부터 데이터를 입/출력하는 비트 라인 및 상보 비트 라인을 가지는 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 제1 및 제2 공급단자를 통하여, 소정의 제1 및 제2 디벨로프 전압을 공급받아, 상기 비트 라인 및 상기 상보 비트 라인 중 어느 하나를 상기 제1 디벨로프 전압으로 디벨로프하고, 상기 비트 라인 및 상기 상보 비트 라인 중 나머지 하나는 상기 제2 디벨로프 전압으로 디벨로프하는 센스 앰프부로서, 상기 제1 디벨로프 전압은 접지 전압이고, 상기 제2 디벨로프 전압은 노말 동작시에는 전원 전압이 되고, 리프레쉬 동작시에는 상기 전원 전압보다 높은 승압전압이 되는 상기 센스 앰프부; 상기 센스 앰프부의 제1 공급단자에 상기 제1 디벨로프 전압을 공급하는 제1 디벨로프 전압 공급부; 상기 센스 앰프부의 제2 공급단자에 상기 제2 디벨로프 전압을 공급하는 제2 디벨로프 전압 공급부;상기 승압 전압을 발생하기 위한 셀프 리프레쉬용 승압 전압 발생기; 및 상기 승압 전압을 저장하기 위한 커패시터를 구비한다. 그리고, 상기 제1 디벨로프 전압 공급부는 상기 메모리 셀이 속하는 메모리 블럭을 선택하는 디벨로프 다운 제어 신호에 응답하여 게이팅되어, 상기 제1 디벨로프 전압을 상기 제1 공급단자로 공급하는 제1 모스 트랜지스터를 구비한다. 또한, 상기 제2 디벨로프 전압 공급부는 상기 노말 동작시 턴온되어, 상기 전원 전압을 상기 제2 공급단자로 전송하는 제2 모스 트랜지스터; 상기 리프레쉬 동작시 턴온되어, 상기 승압 전압을 상기 제2 공급단자로 전송하는 제3 모스 트랜지스터; 및 상기 메모리 셀이 속하는 메모리 블럭을 선택하는 디벨로프 업 제어 신호에 응답하여 게이팅되어, 상기 제2 모스 트랜지스터에 의하여 전송되는 상기 전원 전압 또는 상기 제3 모스 트랜지스터에 의하여 전송되는 상기 승압 전압을 상기 제2 공급단자로 공급하는 제4 모스 트랜지스터를 구비한다.
전술한 본 발명의 목적, 특징 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명을 통해 보다 분명하게 인식될 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에서, 동일한 참조 부호는 동일한 구성요소임을 나타낸다.
도 2는 본 발명의 일시예에 따른 반도체 메모리 장치의 비트 라인 센싱 구조를 나타내는 도면으로, 비트 라인(BL)으로 데이터를 출력하는 디램 셀에 "하이(high)"의 데이터가 저장된 경우가 예로서 도시된다. 도 2를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치는 메모리 블럭(200), 비트라인쌍을 이루는 비트 라인 및 상보 비트 라인(BL, BLB), 프리차징 및 등화부(220), 분리부(240), 센스 앰프부(260), 센스 앰프 등화부(280), 제1 디벨로프 전압 공급부(300), 제2 디벨로프 전압 공급부(320), 승압 전압 저장부(340) 및 셀프 리프레 쉬용 승압 전압 발전기(360)를 구비한다.
프리차징 및 등화부(220)는 엔모스 트랜지스터(MN1), 엔모스 트랜지스터(MN2), 엔모스 트랜지스터(MN3)를 구비한다. 프리차징 전압(VCC/2)이 단자(N222)에 공급되고, 등화 신호(EQL)가 단자(N224)에 인가된다.
상기 디램 셀이 속하는 메모리 블럭(200)을 선택하는 워드 라인 신호(WL)가 "하이(high)"로 활성화될 때, 등화 신호(EQL)가 "로우(low)"로 된다. 이 때, 엔모스 트랜지스터(MN1), 엔모스 트랜지스터(MN2) 및 엔모스 트랜지스터(MN3)가 턴오프되어, 비트 라인 및 상보 비트 라인(BL, BLB)의 프리차징(precharging) 및 등화(equalizing)가 해제된다. 프리차징 및 등화부(220)의 노말 동작과 리프레쉬 동작은 동일하다.
분리부(240)는 엔모스 트랜지스터(MN4) 및 엔모스 트랜지스터(MN5)를 구비한다. 분리 신호(ISOL)가 엔모스 트랜지스터(MN4)와 엔모스 트랜지스터(MN5)의 게이트에 인가된다. 워드 라인 신호(WL)가 "하이(high)"로 활성화될 때, 분리 신호(ISOL)도 "하이(high)"로 활성화된다. 그러면, 비트 라인(BL)의 전위는 소폭 상승한다. 분리부(240)의 노말 동작과 리프레쉬 동작은 동일하다.
센스 앰프부(260)는 크로스 커플(cross couple)되는 피모스 트랜지스터들(MP1, MP2), 엔모스 트랜지스터들(MN6, MN7)을 구비한다. 그리고, 제1 공급단자(N262) 및 제2 공급단자(N264)를 통하여, 제1 및 제2 디벨로프 전압(VDEV1, VDEV2)을 공급받는다.
센스 앰프부(260)는 대기 모드 선택 신호(STB)가 "로우(low)"로 될 때, 노말 동작을 하게 된다. 상기 디램 셀이 속하는 메모리 블럭(200)을 선택하는 디벨로프 다운 제어 신호(NSE)가 "하이(high)"로 활성화되면, 제1 디벨로프 전압 공급부(300)로부터 제1 공급단자(N262)에 제공되는 제1 디벨로프 전압(VDEV1)은 접지 전압(VSS)이 된다. 계속하여, 상기 디램 셀이 속하는 메모리 블럭(200)을 선택하는 디벨로프 업 제어 신호(PSEB)가 "로우(low)"로 활성화된다. 그러면, 제2 디벨로프 전압 공급부(320)로부터 제2 공급단자(N264)에 제공되는 제2 디벨로프 전압(VDEV2)은 전원 전압(VCC)이 된다.
센스 앰프부(260)는 대기 모드 선택 신호(STB)가 "하이(high)"로 될 때, 리프레쉬 동작을 하게 된다. 상기 디벨로프 다운 제어 신호(NSE)가 "하이(high)"로 활성화되면, 제1 디벨로프 전압 공급부(300)로부터 제1 공급단자(N262)에 제공되는 제1 디벨로프 전압(VDEV1)은 접지 전압(VSS)이 된다. 계속하여, 상기 디벨로프 업 제어 신호(PSEB)가 "로우(low)"로 활성화되면, 상기 제2 디벨로프 전압(VDEV2)은 전원 전압(VCC)보다 1.4(V)정도 높은 승압 전압(VPP)이 된다. 이와 같이, 리프레쉬 동작시에 센싱 앰프부(260)에 승압 전압(VPP)이 공급되므로, 제1 피모스 트랜지스터(MP1)의 소스에 대한 게이트 전압이 현저히 커진다. 그 결과, 비트 라인(BL)의 전위가 급격히 상승하므로, 종래의 센스 앰프 회로(160)보다 초기 센싱 속도가 현저히 향상된다.
센스 앰프 등화부(280)는 엔모스 트랜지스터(MN8), 엔모스 트랜지스터(MN9), 엔모스 트랜지스터(MN10)를 구비한다.
센스 앰프부(260)의 제1 공급단자 및 제2 공급단자(N262, N264)에 각각 제1 디벨로프 전압 및 제2 디벨로프 전압(VDEV1, VDEV2)이 공급되기 전에, 상기 센스 앰프 등화부(280)는 센스 앰프 라인(SL) 및 상보 센스 앰프 라인(SLB)을 프리센싱(presensing)하여, 센스 앰프부(260)의 비트 라인쌍 센싱을 보다 용이하게 한다. 센스 앰프 등화부(280)의 노말 동작과 리프레쉬 동작은 동일하다.
제1 디벨로프 전압 공급부(300)는 엔모스 트랜지스터(MN11)를 구비한다. 엔모스 트랜지스터(MN11)는 제1 공급단자(N262)에 전기적으로 연결되는 일측 접합과, 디벨로프 다운 제어 신호(NSE)가 인가되는 게이트와, 접지 전압(VSS)에 전기적으로 연결되는 다른 일측 접합을 가진다.
디벨로프 다운 제어 신호(NSE)가 "하이(high)"쪽으로 상승할 때, 엔모스 트랜지스터(MN11)가 턴온되어, 센스 앰프부(260)의 제1 공급단자(N262)에 접지 전압(VSS)이 공급된다. 제1 디벨로프 전압 공급부(300)의 리프레쉬 동작과 노말 동작은 동일하다.
제2 디벨로프 전압 공급부(320)는 피모스 트랜지스터(MP3), 피모스 트랜지스터(MP4), 피모스 트랜지스터(MP5) 및 인버터 수단(322)을 구비한다. 피모스 트랜지스터(MP3)는 제2 공급단자(N264)에 전기적으로 연결되는 일측 접합과, 디벨로프 업 제어 신호(PSEB)가 인가되는 게이트와, 단자(N324)에 전기적으로 연결되는 다른 일측 접합을 가진다. 피모스 트랜지스터(MP4)는 단자(N324)에 전기적으로 연결되는 일측 접합과, 대기 모드 선택 신호(STB)가 인버터 수단(322)을 통하여 인가되는 게이트와, 승압 전압 저장부(340)의 단자(N342)에 전기적으로 연결되는 다른 일측 접합을 가진다. 피모스 트랜지스터(MP5)는 단자(N324)에 전기적으로 연결되는 일측 접합과, 대기 모드 선택 신호(STB)가 인가되는 게이트와, 전원 전압(VCC)에 전기적으로 연결되는 다른 일측 접합을 가진다.
제2 디벨로프 전압 공급부(320)의 노말 동작은 다음과 같이 기술된다. 대기 모드 선택 신호(STB)와 디벨로프 업 제어 신호(PSEB)가 "로우(low)"쪽으로 모두 하강할 때, 피모스 트랜지스터(MN3)와 피모스 트랜지스터(MN5)가 모두 턴온된다. 그리하여, 센스 앰프부(260)의 제2 공급단자(N264)에 전원 전압(VCC)이 공급된다.
제2 디벨로프 전압 공급부(320)의 리프레쉬 동작은 다음과 같이 기술된다. 대기 모드 선택 신호(STB)가 "하이(high)"쪽으로 상승하고, 디벨로프 업 제어 신호(PSEB)가 "로우(low)"쪽으로 하강할 때, 피모스 트랜지스터(MN3) 및 피모스 트랜지스터(MN4)가 턴온된다. 그러면, 센스 앰프부(260)의 제2 공급단자(N264)에 승압 전압(VPP)이 공급된다.
승압 전압 저장부(340)는 커패시터(344)를 구비한다. 커패시터(344)는 단자(N342)에 전기적으로 연결되는 일측 단자와, 접지 전압(VSS)에 전기적으로 연결되는 다른 일측 단자를 구비한다. 단자(N344)는 피모스 트랜지스터(MP4)의 일측 접합에 전기적으로 연결된다. 셀프 리프레쉬용 승압 전압 발생기(360)로부터 승압 전압(VPP)을 공급받아, 승압 전압이 커패시터(344)에 저장된다. 그리고, 리프레쉬 동작시에 커패시터(344)가 방전되어, 제2 디벨로프 전압 공급부(320)에 승압 전압(VPP)을 공급한다. 즉, 상기 승압 전압 저장부(340)는 주로 노말 동작시에 셀프 리프레쉬용 승압 전압 발생기(360)로부터 승압 전압(VPP)을 저장하였다가, 리프레쉬 동작시에 제2 디벨로프 전압 공급부(320)로 승압 전압(VPP)을 제공하여 방전 한다.
도 3은 도 2에 도시된 반도체 메모리 장치의 노말 모드 및 대기 모드에서의 비트라인쌍을 센싱하기 위한 신호들의 동작을 설명하기 위한 타이밍도이다. 도 3를 참조하여, 본 발명의 반도체 메모리 장치의 동작을 전체적으로 기술하면 다음과 같다. 먼저, 노말 모드에서는 대기 모드 선택 신호(STB)가 "로우(low)"이다. 이 때, 선택되는 디램 셀이 속하는 행(row)을 지정하는 워드 라인 신호(WL)가 "하이(high)"로 활성화될 때, 등화 신호(EQL)가 "로우(low)"로 되고, 분리 신호(ISOL)가 "하이(high)"로 활성화된다. 그러면, 비트 라인 및 상보 비트 라인(BL, BLB)의 프리차징 및 등화가 해제되고, 비트 라인(BL)의 전위가 프리차징 전압(VCC/2)에서 소폭 상승한다. 그 후, 센스 앰프 등화 신호(SAEQ)가 "로우(low)"로 되고, 센스 앰프 라인 및 상보 센스 앰프 라인(SL, SLB)의 프리차징 및 등화가 해제된다. 소정의 시간이 경과한 후, 디벨로프 다운 제어 신호(NSE)가 "하이(high)"로 활성화되어, 센스 앰프부(260)에 접지 전압(VSS)이 공급된다. 그러면, 상보 비트 라인(BLB)의 전위가 접지 전압(VSS)으로 디벨로프(develop)된다. 디벨로프 다운 제어 신호(NSE)가 "하이(high)"로 활성화된 후, 디벨로프 업 제어 신호(PSEB)가 "로우(low)"로 활성화된다. 그러면, 센스 앰프부(260)에 전원 전압(VCC)이 공급되고, 비트 라인(BL)의 전위가 승압 전압(VPP)으로 디벨로프된다.
대기 모드 선택 신호(STB)가 "하이(high)"로 활성화될 때, 본 발명의 반도체 메모리 장치는 리프레쉬 동작을 하게 된다. 대기 모드에서는, 센스 앰프부(260)에 승압 전압(VPP)이 공급되고, 비트 라인(BL)의 전위가 승압 전압(VPP)으로 급격히 디벨로프된다. 따라서, 리프레쉬 동작시, 종래의 센스 앰프 회로(160)에 비하여, 본 발명의 센스 앰프부(260)의 초기 센싱 속도가 현저히 증가된다. 또한, 종래의 센스 앰프 회로(160)의 센싱 시간보다 본 발명의 센스 앰프부(260)의 센싱시간이 현저히 감소되며, 본 발명의 센스 앰프부(260)에서는 커패시터(344)에 저장된 전류가 소모된다. 그러므로, 외형적으로 본 발명의 반도체 메모리 장치에서 소모되는 대기 전류(standby current)는 현저히 감소된다.
본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 반도체 메모리 장치에 의하면, 리프레쉬 수행시 센스 앰프 회로의 초기 센싱 속도가 향상되고, 대기 전류의 소모가 현저히 감소될 수 있다.

Claims (3)

  1. 선택되는 메모리 셀로/로부터 데이터를 입/출력하는 비트 라인 및 상보 비트 라인을 가지는 반도체 메모리 장치에 있어서,
    제1 및 제2 공급단자를 통하여, 소정의 제1 및 제2 디벨로프 전압을 공급받아, 상기 비트 라인 및 상기 상보 비트 라인 중 어느 하나를 상기 제1 디벨로프 전압으로 디벨로프하고, 상기 비트 라인 및 상기 상보 비트 라인 중 나머지 하나는 상기 제2 디벨로프 전압으로 디벨로프하는 센스 앰프부로서, 상기 제1 디벨로프 전압은 접지 전압이고, 상기 제2 디벨로프 전압은 노말 동작시에는 전원 전압이 되며, 리프레쉬 동작시에는 상기 전원 전압보다 높은 승압전압이 되는 상기 센스 앰프부;
    상기 센스 앰프부의 제1 공급단자에 상기 제1 디벨로프 전압을 공급하는 제1 디벨로프 전압 공급부;
    상기 센스 앰프부의 제2 공급단자에 상기 제2 디벨로프 전압을 공급하는 제2 디벨로프 전압 공급부;
    상기 승압 전압을 발생하기 위한 셀프 리프레쉬용 승압 전압 발생기; 및
    상기 승압 전압을 저장하기 위한 커패시터를 구비하며,
    상기 제1 디벨로프 전압 공급부는
    상기 메모리 셀이 속하는 메모리 블럭을 선택하는 디벨로프 다운 제어 신호에 응답하여 게이팅되어, 상기 제1 디벨로프 전압을 상기 제1 공급단자로 공급하는 제1 모스 트랜지스터를 구비하며,
    상기 제2 디벨로프 전압 공급부는
    상기 노말 동작시 턴온되어, 상기 전원 전압을 상기 제2 공급단자로 전송하는 제2 모스 트랜지스터;
    상기 리프레쉬 동작시 턴온되어, 상기 승압 전압을 상기 제2 공급단자로 전송하는 제3 모스 트랜지스터; 및
    상기 메모리 셀이 속하는 메모리 블럭을 선택하는 디벨로프 업 제어 신호에 응답하여 게이팅되어, 상기 제2 모스 트랜지스터에 의하여 전송되는 상기 전원 전압 또는 상기 제3 모스 트랜지스터에 의하여 전송되는 상기 승압 전압을 상기 제2 공급단자로 공급하는 제4 모스 트랜지스터
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 공급단자와 상기 제2 공급단자의 전압을 프리차징 및 등화하는 센스 앰프 등화부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
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* Cited by examiner, † Cited by third party
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KR100660876B1 (ko) * 2005-08-29 2006-12-26 삼성전자주식회사 센스앰프용 디벨로프 기준전압 발생회로를 구비하는 반도체메모리 장치
TW200721163A (en) * 2005-09-23 2007-06-01 Zmos Technology Inc Low power memory control circuits and methods
US7663908B2 (en) * 2007-03-12 2010-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method for increasing retention time in DRAM
US7663953B2 (en) 2007-03-12 2010-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method for high speed sensing for extra low voltage DRAM
US8830784B2 (en) 2011-10-14 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Negative word line driver for semiconductor memories

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0167681B1 (ko) * 1995-08-31 1999-02-01 김광호 클램프 회로를 구비한 반도체 메모리 장치의 센스앰프 구동회로

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0167681B1 (ko) * 1995-08-31 1999-02-01 김광호 클램프 회로를 구비한 반도체 메모리 장치의 센스앰프 구동회로

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