KR100699875B1 - 센스앰프 구조를 개선한 반도체 메모리 장치 - Google Patents

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Abstract

전력 소모를 감소시키고 데이터 유지 특성을 향상시킬 수 있는 반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는, 비트라인 쌍을 프리차지 전압으로 프리차지 시키기 위한 등화 트랜지스터부와, 상기 비트라인 쌍 사이에 연결되며, 상기 비트라인 쌍 간의 전압차를 센싱하는 센스증폭기와, 상기 비트라인 쌍 중, 독출하고자 하는 메모리 셀이 연결된 제1 비트라인의 전압과 기준전압을 차동 증폭하여 출력하는 제1 차동 증폭기 및 상기 비트라인 쌍과 입출력 라인 쌍 사이에 각각 연결된 칼럼 선택 게이트 쌍을 구비하며, 상기 제1 차동 증폭기는, 상기 제1 비트라인의 전압과 상기 기준전압의 레벨 차이가 차동 증폭 동작이 이루어지기 위한 임계값 이상인 경우, 논리 하이 또는 논리 로우의 데이터 신호를 상기 입출력 라인 쌍을 통해 출력하는 것을 특징으로 한다.

Description

센스앰프 구조를 개선한 반도체 메모리 장치{Semiconductor memory device improving sense amplifier structure}
도 1은 종래의 센스앰프 구조를 갖는 반도체 메모리 장치를 나타내는 회로도이다.
도 2는 일반적인 메모리 셀을 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도 4는 도 3에 도시된 반도체 메모리 장치의 데이터 독출동작을 나타내는 타이밍도이다.
도 5는 도 3에 도시된 반도체 메모리 장치의 데이터 기입동작을 나타내는 타이밍도이다.
도 6은 본 발명의 반도체 메모리 장치에 적용되는 인에이블 신호 생성부를 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
110: 메모리 셀 어레이 111: 제1 메모리 셀
112: 제2 메모리 셀 120: 등화 트랜지스터부
130: 센스 증폭기 140: 차동 증폭부
141: 제1 차동 증폭기 142: 제2 차동 증폭기
150: 칼럼 선택 게이트 쌍
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 센스앰프 구조를 개선하여 전력 소모를 감소시키고 리프레쉬 주기를 길게 할 수 있는 반도체 메모리 장치에 관한 것이다.
DRAM 등의 메모리 장치에서는 일반적으로, 메모리 셀로 데이터를 기입하거나 메모리 셀로부터 데이터를 독출함에 있어서, 비트라인의 커패시턴스 성분과 메모리 셀 커패시터 사이의 챠지 쉐어링(charge sharing) 원리를 이용한다. 특히, 상기 챠지 쉐어링에 의하여 비트라인 쌍 간에 발생하는 전압차를 센싱 증폭함으로써, 상기 메모리 셀의 데이터를 독출할 수 있다.
도 1은 종래의 센스앰프 구조를 갖는 반도체 메모리 장치를 나타내는 회로도이다. 도시된 바와 같이 상기 반도체 메모리 장치는, 메모리 셀 어레이(10)와, 센스 증폭기(20)와, 등화 트랜지스터(30) 및 칼럼 선택 게이트 쌍(40)을 구비한다.
상기 메모리 셀 어레이(10)는 복수 개의 메모리 셀(미도시)을 구비하며, 각 메모리 셀은 워드라인 전압에 의해 게이팅되는 트랜지스터 및 데이터를 저장하기 위한 셀 커패시터를 구비한다. 일예로서, 기입되거나 독출되기 위한 메모리 셀이 제1 비트라인(BL1)에 연결된 경우에, 상기 반도체 메모리 장치의 기입 및 독출동작 을 설명하면 다음과 같다.
먼저 프리차지 제어신호(PEQ)에 의해 등화 트랜지스터(30)가 턴온되어, 비트라인 쌍(BL1,BL2)이 프리차지 전압(VBL)으로 프리차지 된다.
이후, 독출되는 메모리 셀의 워드라인이 활성화되어, 상기 메모리 셀에 구비되는 셀 커패시터와 제1 비트라인(BL1) 간에 챠지 쉐어링이 일어난다. 이에 따라 상기 비트라인 쌍(BL1,BL2) 간에 전압차가 발생하게 되며, 풀 업 트랜지스터(MP1) 및 풀 다운 트랜지스터(MN1)가 각각의 제어신호(LAPG, LANG)에 의해 턴온 된다. 상기 메모리 셀에 논리 하이의 데이터가 저장된 경우, 상기와 같은 센스 증폭기(20)의 동작에 의하여, 제1 비트라인(BL1)은 풀업 전압(Vint)이 되며, 제2 비트라인은 풀 다운 전압(Vss)이 된다. 상기 풀 다운 전압(Vss)은 일반적으로 접지 전압이다.
상기 칼럼 선택 게이트 쌍(40)의 제1 칼럼 게이트는 활성화되는 제1 칼럼선택 신호(CSL1)에 의해 턴온되어, 상기 제1 비트라인(BL1)의 전압 신호를 제1 입출력 라인(IO1)을 통해 전달한다. 마찬가지로, 제2 칼럼 게이트는 활성화되는 제2 칼럼선택 신호(CSL2)에 의해 턴온되어, 상기 제2 비트라인(BL2)의 전압 신호를 제2 입출력 라인(IO2)을 통해 전달한다.
한편, 상기 반도체 메모리 장치의 기입 동작 또한, 상기 언급된 독출동작과 유사한 방식으로 이루어진다. 입출력 라인 쌍(IO1,IO2)으로부터 입력되는 데이터 신호가 칼럼 선택 게이트 쌍(40)을 거쳐, 상기 메모리 셀 어레이(10)의 제1 비트라인(BL1)을 통해 전달된다.
만약 논리 하이의 데이터를 상기 메모리 셀에 기입하는 경우에는, 상기 제1 입출력 라인(IO1)을 통해 풀업 전압(Vint)에 해당하는 전압을 갖는 신호가 전달되며, 상기 제2 입출력 라인(IO2)을 통해 풀 다운 전압(Vss)에 해당하는 전압을 갖는 신호가 전달된다.
상기 반도체 메모리 장치의 기입 동작을 도 2를 참조하여 자세히 설명하면 다음과 같다.
도 2는 일반적인 메모리 셀을 나타내는 회로도이다. 도시된 바와 같이 상기 메모리 셀은 트랜지스터(T1)와 셀 커패시터(C1)를 구비한다. 상기 트랜지스터(T1)는 게이트 전극이 제1 워드라인(WL1)에 연결된다. 또한, 제1 전극은 제1 비트라인(BL1)에 연결되며, 제2 전극은 상기 셀 커패시터(C1)에 연결된다. 또한, 상기 셀 커패시터(C1)는, 상기 트랜지스터(T1)의 제2 전극과 풀다운 전압(Vss) 사이에 연결된다.
상술한 바와 같이 상기 메모리 셀에 논리 하이의 데이터를 기입하는 경우에, 상기 트랜지스터(T1)의 제1 전극에는 풀업 전압(Vint)이 인가된다. 또한, 상기 제1 워드라인(WL1)에 입력되는 소정의 워드라인 전압에 의해 상기 트랜지스터(T1)가 턴온되며, 상기 풀업 전압(Vint)은 상기 커패시터(C1)의 일 전극으로 인가된다. 이에 따라 상기 커패시터(C1)는 논리 하이의 데이터를 저장하게 된다.
한편, 상기 메모리 셀에 데이터를 저장함에 있어서, 상기 제1 워드라인(WL1)으로 입력되는 전원전압(Vpp)은 상기 풀업 전압(Vint)보다 일정 전압 이상 큰 전압을 갖는다. 이는 워드라인 전압을 상기 풀업 전압(Vint)과 대략 동일한 전압으로 인가하는 경우, 상기 트랜지스터(T1)의 문턱 전압으로 인하여 상기 커패시터(C1)의 일 전극에 인가되는 전압(Vc)이 상기 풀업 전압(Vint)보다 작아지게 되기 때문이다.
상술한 바와 같은 종래의 반도체 메모리 장치 구조에서는, 상기 워드라인으로 높은 전압을 인가해야 하기 때문에 전력 소모가 많아지게 되는 문제가 발생한다.
또한, 상기 메모리 셀에 저장된 데이터는 누설 전류(leakage current) 등의 원인으로 인하여 손실이 발생하는데, 이를 방지하기 위하여 주기적으로 리프레쉬를 수행하여야 한다. 특히 논리 하이 데이터를 저장하는 경우 논리 로우 데이터를 저장하는 경우에 비해 상기 누설 전류 측면에서 더욱 취약하다.
상술한 바와 같이 논리 하이의 데이터를 저장하기 위하여 셀 커패시터에 풀업 전압(Vint)에 해당하는 높은 전압을 인가하는 경우, 데이터 유지 시간(data retention time)은 짧아지게 되고, 이에 따라 리프레쉬 주기 또한 짧아지게 된다. 상기 리프레쉬 주기가 짧아지게 됨으로써, 상기 데이터 유지에 소모되는 전력이 증가하는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 반도체 메모리 장치에 구비되는 센스증폭기 구조를 개선함으로써, 데이터 유지 특성을 향상시키고 전력 소모를 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 비트라인 쌍을 프리차지 전압으로 프리차지 시키기 위한 등화 트랜지스터부와, 상기 비트라인 쌍 사이에 연결되며, 상기 비트라인 쌍 간의 전압차를 센싱하는 센스증폭기와, 상기 비트라인 쌍 중, 독출하고자 하는 메모리 셀이 연결된 제1 비트라인의 전압과 기준전압을 차동 증폭하여 출력하는 제1 차동 증폭기 및 상기 비트라인 쌍과 입출력 라인 쌍 사이에 각각 연결된 칼럼 선택 게이트 쌍을 구비하며, 상기 제1 차동 증폭기는, 상기 제1 비트라인의 전압과 상기 기준전압의 레벨 차이가 차동 증폭 동작이 이루어지기 위한 임계값 이상인 경우, 논리 하이 또는 논리 로우의 데이터 신호를 상기 입출력 라인 쌍을 통해 출력하는 것을 특징으로 한다.
바람직하게는 상기 제1 차동 증폭기는, 차동 증폭 동작을 수행하기 위하여 두 입력단으로 입력되는 전압레벨 사이의 최소 전압차가 요구되며, 상기 임계값은, 상기 최소 전압차를 포함하는 값인 것을 특징으로 한다.
또한, 상기 비트라인 쌍 중 나머지 제2 비트라인 전압과 상기 기준전압을 입력받으며, 상기 제2 비트라인에 연결된 메모리 셀의 독출동작시, 상기 제2 비트라인 전압과 상기 기준전압을 차동 증폭하여 출력하는 제2 차동 증폭기를 더 구비하는 것이 바람직하다.
또한, 상기 제1 차동 증폭기의 동작 제어를 위한 제1 인에이블 신호와, 상기 제2 차동 증폭기의 동작 제어를 위한 제2 인에이블 신호를 더 구비하는 것이 바람직하다.
또한, 상기 프리차지 전압은, 상기 기준전압과 상기 임계값의 합에 해당하는 전압인 것이 바람직하다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 비트라인 쌍을 프리차지 전압으로 프리차지 시키기 위한 등화 트랜지스터부와, 상기 비트라인 쌍 사이에 연결되며, 상기 비트라인 쌍 간의 전압차를 센싱하는 센스증폭기와, 상기 비트라인 쌍 중 제1 비트라인의 전압과 기준전압을 차동 증폭하여 출력하는 제1 차동 증폭기와, 제2 비트라인의 전압과 상기 기준전압을 차동 증폭하여 출력하는 제2 차동 증폭기로 이루어지는 차동 증폭부와, 상기 비트라인 쌍과 입출력 라인 쌍 사이에 각각 연결된 칼럼 선택 게이트 쌍 및 상기 제1 차동 증폭기 및 상기 제2 차동 증폭기의 동작을 제어하기 위하여, 상기 차동 증폭부로 인에이블 신호를 출력하는 인에이블 신호 생성부를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 인에이블 신호 생성부는, 상기 제1 차동 증폭기의 동작을 제어하는 제1 인에이블 신호와, 상기 제2 차동 증폭기의 동작을 제어하는 제2 인에이블 신호를 생성하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다. 도시된 바와 같이 상기 반도체 메모리 장치는, 메모리 셀 어레이(110)와, 등 화 트랜지스터부(120)와, 센스 증폭기(130)와, 차동 증폭부(140) 및 칼럼 선택 게이트 쌍(150)을 구비한다.
상기 메모리 셀 어레이(110)는 복수 개의 메모리 셀을 구비하며, 상기 도 3에는 그 일부로서 비트라인 쌍(BL1,BL2)에 각각 연결된 제1 메모리 셀(111)과 제2 메모리 셀(112)을 도시한다. 상기 메모리 셀 각각은 트랜지스터 및 셀 커패시터를 구비하며, 상기 셀 커패시터의 일 전극에 인가되는 전압은 Vc 이다. 상기 제1 메모리 셀(111)에 구비되는 트랜지스터의 게이트 전극은 제1 워드라인(WL1)과 연결되며, 상기 제2 메모리 셀(112)에 구비되는 트랜지스터의 게이트 전극은 제2 워드라인(WL2)과 연결된다.
상기 등화 트랜지스터부(120)는 상기 비트라인 쌍(BL1,BL2)에 연결되어, 상기 비트라인 쌍(BL1,BL2)을 소정의 전압으로 프리차지 시킨다. 상기 등화 트랜지스터부(120)는, 상기 프리차지 동작을 수행함에 있어서 프리차지 제어신호(PEQ)에 의해 제어된다. 또한, 상기 도 3에는 프리차지 전압으로서 기준전압(Vref)과 소정의 전압(ΔV)의 합에 해당하는 프리차지 전압이 도시된다.
또한, 상기 센스 증폭기(130)는 상기 비트라인 쌍(BL1,BL2) 사이에 연결되어, 상기 비트라인 쌍(BL1,BL2) 간의 전압차를 센싱하는 동작을 한다. 상기 센스 증폭기(130)는, PMOS 트랜지스터부 및 NMOS 트랜지스터부를 구비한다. 상기 PMOS 트랜지스터부는 풀업 트랜지스터(T11)에 연결되며, 상기 풀업 트랜지스터(T11)는 풀업 제어신호(LAPG)에 의해 게이팅된다. 이와 유사하게 상기 NMOS 트랜지스터부는 풀다운 트랜지스터(T12)에 연결되며, 상기 풀다운 트랜지스터(T12)는 풀다운 제어 신호(LANG)에 의해 게이팅된다.
상기 차동 증폭부(140)는 제1 차동 증폭기(141) 및 제2 차동 증폭기(142)를 구비한다. 상기 제1 차동 증폭기(141)의 일 입력단은 상기 제1 비트라인(BL1)에 연결되고, 다른 입력단은 기준전압(Vref)에 연결된다. 또한 상기 제1 차동 증폭기(141)의 출력단은 입출력 라인 쌍(IO1,IO2)과 연결되며, 차동 증폭 동작에 따른 신호를 상기 입출력 라인 쌍(IO1,IO2) 각각으로 출력한다.
또한, 상기 제2 차동 증폭기(142)의 일 입력단은 상기 제2 비트라인(BL2)에 연결되고, 다른 입력단은 상기 기준전압(Vref)에 연결된다. 상기 제2 차동 증폭기(142)의 출력단 또한 상기 입출력 라인 쌍(IO1,IO2)과 연결되며, 차동 증폭 동작에 따른 신호를 상기 입출력 라인 쌍(IO1,IO2) 각각으로 출력한다.
상기 제1 차동 증폭기(141)는, 상기 제1 비트라인(BL1)의 전압이 상기 기준전압(Vref)보다 소정의 전압(ΔV) 이상 큰 경우, 논리 하이의 데이터 신호를 상기 입출력 라인 쌍(IO1,IO2)을 통해 출력한다. 일반적으로 차동 증폭기는 차동 증폭 동작이 이루어지기 위해서, 상기 차동 증폭기의 두 입력단으로 입력되는 전압 레벨 사이에 일정한 임계값(상기 소정의 전압(ΔV)에 해당함) 이상의 레벨 차이가 필요하다. 즉, 상기 메모리 셀(111)에 저장된 데이터가 논리 하이인 경우, 제1 입출력 라인(IO1)을 통해 Vint 전압을 갖는 신호를 출력하며, 제2 입출력 라인(IO2)을 통해 Vss 전압을 갖는 신호를 출력한다.
상기 제2 차동 증폭기(142) 또한 제1 차동 증폭기(141)와 마찬가지로, 상기 제2 비트라인(BL2)의 전압이 상기 기준전압(Vref)보다 소정의 전압(ΔV) 이상 큰 경우, 논리 하이의 데이터 신호를 상기 입출력 라인 쌍(IO1,IO2)을 통해 출력한다. 즉, 상기 메모리 셀(112)에 저장된 데이터가 논리 하이인 경우, 제1 입출력 라인(IO1)을 통해 Vint 전압을 갖는 신호를 출력하며, 제2 입출력 라인(IO2)을 통해 Vss 전압을 갖는 신호를 출력한다.
한편, 상기 제1 차동 증폭기(141)의 동작을 제어하는 제1 인에이블 신호(RCSL1)와 상기 제2 차동 증폭기(142)의 동작을 각각 제어하는 제2 인에이블 신호(RCSL2)가 상기 제1 차동 증폭기(141) 및 제2 차동 증폭기(142)로 각각 입력된다.
또한, 상기 칼럼 선택 게이트 쌍(150)은 상기 비트라인 쌍(BL1,BL2)과 입출력 라인 쌍(IO1,IO2) 사이에 각각 연결된다. 일예로서, 상기 제1 비트라인(BL1)과 제1 입출력 라인(IO1) 사이에 제1 칼럼 게이트(T13)가 연결되며, 상기 제2 비트라인(BL2)과 제2 입출력 라인(IO2) 사이에 제2 칼럼 게이트(T14)가 연결될 수 있다.
상기와 같이 구성되는 본 발명의 일실시예에 따른 반도체 메모리 장치의 자세한 동작을 도 4를 참조하여 설명하면 다음과 같다.
도 4는 도 3에 도시된 반도체 메모리 장치의 데이터 독출동작을 나타내는 타이밍도이다. 특히, 상기 제1 비트라인(BL1)에 연결된 메모리 셀(111)의 데이터를 독출하는 경우의 타이밍도를 나타낸다.
도 4에 도시된 바와 같이 먼저 프리차지 제어신호(PEQ)가 활성화되어, 상기 등화 트랜지스터부(120)의 트랜지스터들을 턴온 시킨다. 이에 따라 상기 비트라인 쌍(BL1,BL2)은 소정의 프리차지 전압으로 프리차지 된다. 특히 상기 비트라인 쌍(BL1,BL2)을 프리차지함에 있어서, 상기 프리차지 전압은 상기 기준전압(Vref)과 상기 소정의 전압(ΔV)(일예로서, 제1 차동 증폭기(141)의 차동 증폭 동작을 위한 임계값) 합에 해당하는 전압이 된다.
상기 차동 증폭부(140)에 구비되는 차동 증폭기는 차동 증폭 동작을 수행하기 위하여 두 입력단으로 입력되는 전압레벨 사이의 최소 전압차가 요구되며, 상기 소정의 전압(ΔV)은, 상기 최소 전압차를 포함하는 값인 것이 바람직하다. 또한, 상기 소정의 전압(ΔV)은, 상기 차동 증폭기의 오프셋(offset) 전압을 더 포함한 값에 해당하는 전압인 것이 바람직하다. 예를 들면, 상기 차동 증폭기의 이상적인 동작 하에서 전압차를 감지할 수 있는 최소 전압이 100mV 이고, 상기 차동 증폭기의 오프셋 전압이 30mV 인 경우, 상기 소정의 전압(ΔV)은 130mV 가 되도록 한다. 이 경우 상기 프리차지 전압은 기준전압(Vref) + 130mV 가 된다.
상술한 바와 같은 프리차지 전압에 따라 상기 비트라인 쌍(BL1,BL2)의 프리차지 동작이 완료되면, 상기 프리차지 제어신호(PEQ)는 비활성화된다. 이후 상기 제1 메모리 셀(111)의 데이터를 독출하기 위하여 제1 워드라인(WL1)이 활성화된다. 이 경우 상기 제1 메모리 셀(111)에 구비되는 트랜지스터가 턴온 되므로, 상기 제1 메모리 셀(111)의 셀 커패시터와 상기 제1 비트라인(BL1)의 커패시턴스 성분간에 챠지 쉐어링(charge sharing)이 일어난다.
한편, 상기 제1 메모리 셀(111)이 논리 하이의 데이터를 갖기 위해서, 상기 셀 커패시터에 저장된 전압(Vc)은 기준전압(Vref) + 소정의 전압(ΔV) 이상의 전압을 갖기만 하면 된다. 이는 상기 제1 차동 증폭기(141)의 일 입력단으로 입력되는 제1 비트라인 전압이 상기 기준전압(Vref)보다 상기 소정의 전압(ΔV) 이상 큰 경우에는, 상기 제1 차동 증폭기(141)가 두 입력신호를 차동 증폭하여 논리 하이의 데이터 신호를 출력하기 때문이다.
이후, 풀업 제어신호(LAPG) 및 풀다운 제어신호(LANG)가 활성화되어 상기 센스 증폭기(130)를 인에이블 시킨다. 이때 상기 제1 메모리 셀(111)의 셀 커패시터에 저장된 전압(Vc)이 Vref+ΔV 인 경우에는, 상기 제1 비트라인 전압과 상기 셀 커패시터에 저장된 전압이 거의 동일하므로, 챠지 쉐어링 후에도 상기 제1 비트라인 전압은 대략 Vref+ΔV의 레벨을 유지하게 된다.
이후, 상기 제1 인에이블 신호(RCSL1)가 활성화되어, 상기 차동 증폭부(140)의 제1 차동 증폭기(141)를 인에이블 시킨다. 또한, 제1 칼럼선택 신호 및 제2 칼럼선택 신호(WCSL1,WSCL2)가 활성화되어, 상기 칼럼 선택 게이트 쌍(150)의 제1 칼럼선택 게이트(T13) 및 제2 칼럼선택 게이트(T14)를 각각 턴온 시킨다.
상술한 바와 같이 상기 제1 차동 증폭기(141)는, (+) 입력단자로 제1 비트라인 전압이 입력되며, (-) 입력단자로 기준전압(Vref)이 입력된다. 또한, 상기 제1 비트라인 전압이 상기 기준전압(Vref)보다 소정의 전압(ΔV) 이상 큰 경우, 논리 하이의 데이터 신호를 상기 입출력 라인 쌍(IO1,IO2)을 통해 출력한다.
이에 따라 상기 제1 비트라인의 전압이 Vref+ΔV 의 레벨을 갖거나 그 이상인 경우, 상기 제1 차동 증폭기(141)는 두 입력단으로 입력되는 전압(제1 비트라인 전압, 기준전압)을 증폭하여, 논리 하이의 데이터 신호를 상기 입출력 라인 쌍(IO1,IO2)을 통해 출력한다. 상기 제1 차동 증폭기(141)의 출력단은 상기 입출력 라인 쌍(IO1,IO2)과 연결되며, 논리 하이의 데이터 신호를 출력함에 있어서, 제1 입출력 라인(IO1)을 통해 Vint 의 전압신호를 출력하고, 제2 입출력 라인(IO2)을 통해 Vss 의 전압신호를 출력할 수 있다.
상술한 바와 같은 동작에 따라, 상기 제1 메모리 셀(111)에 논리 하이의 데이터를 저장하기 위하여 상기 제1 메모리 셀(111)의 셀 커패시터를 Vint 의 전압으로 차지시킨 후, 누설 전류 등에 의한 데이터 손실이 발생하여도 상기 셀 커패시터 가 Vref+ΔV의 전압레벨 이상의 값을 갖는 한, 반도체 메모리 장치는 상기 제1 메모리 셀(111)에 저장된 데이터가 논리 하이임을 감지할 수 있다. 즉, 누설 전류등의 원인으로 인하여 상기 셀 커패시터의 데이터 손실이 일정량 발생하여도 데이터를 정확히 감지할 수 있게 되며, 이에 따라 상기 데이터를 보존하기 위한 리프레쉬 주기를 길게 할 수 있다. 상기 기준전압(Vref)의 레벨을 낮출수록, 상기 셀 커패시터의 데이터 손실이 많이 발생하여도 상기 데이터를 정확히 감지할 수 있게 된다.
또한, 상기 셀 커패시터의 데이터 손실이 일정량 발생하여도 데이터를 정확히 감지할 수 있으므로, 상기 메모리 셀과 연결되는 워드라인의 전압을 낮출 수 있다. 일예로서, 상기 제1 메모리 셀(111)에 구비되는 트랜지스터의 게이트로 입력되는 제1 워드라인(WL1) 전압을, 종래에 적용된 전원전압(Vpp)보다 낮은 상기 풀업 전압(Vint)을 입력할 수 있다. 상기 트랜지스터의 문턱 전압 등에 의해 셀 커패시터의 일전극으로 인가되는 전압이 낮아지더라도, 상기 메모리 셀의 데이터 감지가 가능하기 때문이다.
한편, 상기 칼럼 선택 게이트 쌍(150)의 제1 칼럼선택 게이트(T13) 및 제2 칼럼선택 게이트(T14)를 각각 턴온 시킴으로써, 상기 입출력 라인 쌍(IO1,IO2)을 통해 출력되는 전압 신호를 상기 제1 메모리 셀(111)로 전달할 수 있다. 이는 라이트 백(write back) 동작으로서, 이에 의하여 상기 제1 메모리 셀(111)의 데이터가 독출 동작 후에 바로 손실되는 것을 방지할 수 있다.
상기 제1 메모리 셀(111)에 논리 로우의 데이터가 저장된 경우에도, 상술한 바와 같은 동작을 통해 데이터를 독출할 수 있다. 논리 로우의 데이터 독출시, 상 기 제1 메모리 셀(111)의 셀 커패시터와 상기 제1 비트라인(BL1) 간의 챠지 쉐어링이 일어나며, 상기 제1 비트라인(BL1)의 전압레벨은 하강한다.
상기 도 4에서는 논리 로우의 데이터(데이터 "0") 독출시, 상기 챠지 쉐어링으로 인하여 비트라인 쌍(BL1,BL2) 간에 충분한 전압 레벨차가 발생하고, 이에 따라 상기 센스 증폭기(130)에 의한 증폭 동작이 발생하는 것을 나타낸다. 상기 증폭 동작에 따라 제1 차동 증폭기(141)의 일 입력단으로 입력되는 제1 비트라인 전압은 상기 기준전압(Vref)보다 소정의 전압(ΔV) 이상 낮아지게 되며, 이 경우 상기 제1 차동 증폭기(141)는 논리 로우의 데이터 신호를 상기 입출력 라인 쌍(IO1,IO2)을 통해 출력한다. 도시된 바와 같이 논리 로우 데이터 독출시, 상기 제1 비트라인 전압이 기준전압(Vref)보다 소정의 전압(ΔV) 이상 낮아진 이후에, 상기 제1 인에이블 신호(RCSL1)가 활성화되어 제1 차동 증폭기(141)를 인에이블 시키는 것이 바람직하다.
이상 상술한 내용은 도 3에 도시된 제1 메모리 셀(111)의 동작과 관련한 사항이며, 상기 동작특성은 제2 메모리 셀(112) 및 도시되지 않은 기타 메모리 셀에 동일하게 적용되어 동일한 효과를 얻을 수 있다.
한편, 상기 반도체 메모리 장치의 데이터 기입동작과 관련하여 도 5를 참조하여 설명한다. 일예로서, 상기 제1 메모리 셀(111)에 데이터를 기입하는 경우를 설명한다.
도 5는 도 3에 도시된 반도체 메모리 장치의 데이터 기입동작을 나타내는 타이밍도이다. 도시된 바와 같이 프리차지 동작 종료 후 제1 워드라인(WL1)이 활성화 되며, 제1 칼럼선택 신호(WCSL1) 및 제2 칼럼선택 신호(WCSL2)가 활성화된다. 이에 따라 칼럼 선택 게이트 쌍(140)이 턴 온된다.
입출력 라인 쌍(IO1,IO2)을 통해 입력되는 데이터 신호는, 상기 칼럼 선택 게이트 쌍(140)을 거쳐 비트라인 쌍(BL1,BL2)으로 입력된다. 또한 상기 데이터 신호에 의하여 상기 비트라인 쌍(BL1,BL2) 간에는 전압차가 발생하게 된다.
이후 풀업 제어신호(LAPG) 및 풀다운 제어신호(LANG)가 활성화되어, 풀업 트랜지스터(T11) 및 풀다운 트랜지스터(T12)를 각각 턴온 시키고, 증폭된 비트라인 쌍(BL1,BL2)의 전압레벨을 이용하여 상기 메모리 셀(111)에 데이터를 저장한다. 상기 데이터 기입동작 구간동안, 제1 인에이블 신호(RCSL1) 및 제2 인에이블 신호(RCSL2)는 각각 비활성화되어, 차동 증폭부(140)는 동작하지 않는다.
도 6은 본 발명의 반도체 메모리 장치에 적용되는 인에이블 신호 생성부를 나타내는 블록도이다. 상기 인에이블 신호 생성부(200)는, 제1 차동 증폭기(141)로 제1 인에이블 신호(RCSL1)를 출력하며, 제2 차동 증폭기(142)로 제2 인에이블 신호(RCSL2)를 출력한다. 상기 제1 차동 증폭기(141)는 차동 증폭 동작에 따른 신호(DIO1,DIO2)를 생성하여 입출력 라인 쌍(IO1,IO2)을 통해 각각 출력한다. 상기 제2 차동 증폭기(142) 또한 입출력 라인 쌍을 통해 상기 차동 증폭 동작에 따른 신호(DIO1,DIO2)를 출력한다.
상기 인에이블 신호 생성부(200)는, 제1 메모리 셀(111)의 독출 동작시 활성화된 제1 인에이블 신호(RCSL1)를 출력하며, 비활성화된 제2 인에이블 신호(RCSL2)를 출력한다. 이에 따라 상기 제1 차동 증폭기(141)는 인에이블 되며, 상기 제2 차 동 증폭기(142)는 디스에이블 된다.
또한 제2 메모리 셀(112)의 독출 동작시에는, 비활성화된 제1 인에이블 신호(RCSL1)를 출력하며, 활성화된 제2 인에이블 신호(RCSL2)를 출력한다. 이에 따라 상기 제1 차동 증폭기(141)는 디스에이블 되며, 상기 제2 차동 증폭기(142)는 인에이블 된다.
한편, 제1 메모리 셀(111) 및 제2 메모리 셀(112)의 기입 동작시에는, 비활성화된 제1 인에이블 신호(RCSL1) 및 제2 인에이블 신호(RCSL2)를 출력한다. 이에 따라 제1 차동 증폭기(141) 및 상기 제2 차동 증폭기(142)는 디스에이블 된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명에 따르면, 낮은 전압으로 워드라인을 구동하며, 셀 커패시터의 데이터 손실이 일정량 발생하여도 정확한 데이터 센싱이 가능하므로, 전력 소모를 감소시키고 데이터 유지 특성을 향상시킬 수 있는 효과가 있다.

Claims (23)

  1. 비트라인 쌍을 프리차지 전압으로 프리차지 시키기 위한 등화 트랜지스터부;
    상기 비트라인 쌍 사이에 연결되며, 상기 비트라인 쌍 간의 전압차를 센싱하는 센스증폭기;
    상기 비트라인 쌍 중, 독출하고자 하는 메모리 셀이 연결된 제1 비트라인의 전압과 기준전압을 차동 증폭하여 출력하는 제1 차동 증폭기; 및
    상기 비트라인 쌍과 입출력 라인 쌍 사이에 각각 연결된 칼럼 선택 게이트 쌍을 구비하며,
    상기 제1 차동 증폭기는, 상기 제1 비트라인의 전압과 상기 기준전압의 레벨 차이가 차동 증폭 동작이 이루어지기 위한 임계값 이상인 경우, 논리 하이 또는 논리 로우의 데이터 신호를 상기 입출력 라인 쌍을 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 차동 증폭기는, 차동 증폭 동작을 수행하기 위하여 두 입력단으로 입력되는 전압레벨 사이의 최소 전압차가 요구되며,
    상기 임계값은, 상기 최소 전압차를 포함하는 값인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 비트라인 쌍 중 나머지 제2 비트라인의 전압과 상기 기준전압을 입력받으며, 상기 제2 비트라인에 연결된 메모리 셀의 독출동작시, 상기 제2 비트라인의 전압과 상기 기준전압을 차동 증폭하여 출력하는 제2 차동 증폭기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 제1 차동 증폭기의 동작 제어를 위한 제1 인에이블 신호와, 상기 제2 차동 증폭기의 동작 제어를 위한 제2 인에이블 신호를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 차동 증폭기로부터 상기 입출력 라인 쌍으로 각각 출력되는 신호는, 서로 상보적인 전압레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 제2 차동 증폭기로부터 상기 입출력 라인 쌍으로 각각 출력되는 신호는, 서로 상보적인 전압레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 프리차지 전압은,
    상기 기준전압과 상기 임계값의 합에 해당하는 전압인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 메모리 셀에 연결된 워드라인을 활성화하기 위한 워드라인 전압은, 상기 센스 증폭기의 풀업 전압과 동일한 크기의 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7항에 있어서,
    상기 메모리 셀에 연결된 워드라인을 활성화하기 위한 워드라인 전압은, 상기 센스 증폭기의 풀업 전압보다 큰 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
  10. 비트라인 쌍을 프리차지 전압으로 프리차지 시키기 위한 등화 트랜지스터부;
    상기 비트라인 쌍 사이에 연결되며, 상기 비트라인 쌍 간의 전압차를 센싱하는 센스증폭기;
    상기 비트라인 쌍 중 제1 비트라인의 전압과 기준전압을 차동 증폭하여 입출력 라인 쌍으로 출력하는 제1 차동 증폭기와, 제2 비트라인의 전압과 상기 기준전압을 차동 증폭하여 상기 입출력 라인 쌍으로 출력하는 제2 차동 증폭기로 이루어지는 차동 증폭부;
    상기 비트라인 쌍과 상기 입출력 라인 쌍 사이에 각각 연결된 칼럼 선택 게이트 쌍; 및
    상기 제1 차동 증폭기 및 상기 제2 차동 증폭기의 동작을 제어하기 위하여, 상기 차동 증폭부로 인에이블 신호를 출력하는 인에이블 신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 인에이블 신호 생성부는,
    상기 제1 차동 증폭기의 동작을 제어하는 제1 인에이블 신호와, 상기 제2 차동 증폭기의 동작을 제어하는 제2 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 제1 차동 증폭기는, 상기 제1 비트라인의 전압과 상기 기준전압의 레벨 차이가 차동 증폭 동작이 이루어지기 위한 임계값 이상인 경우, 논리 하이 또는 논리 로우의 데이터 신호를 상기 입출력 라인 쌍을 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 제1 차동 증폭기는, 차동 증폭 동작을 수행하기 위하여 두 입력단으로 입력되는 전압레벨 사이의 최소 전압차가 요구되며,
    상기 임계값은, 상기 최소 전압차를 포함하는 값인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11항에 있어서,
    상기 제2 차동 증폭기는, 상기 제2 비트라인의 전압과 상기 기준전압의 레벨 차이가 차동 증폭 동작이 이루어지기 위한 임계값 이상인 경우, 논리 하이 또는 논리 로우의 데이터 신호를 상기 입출력 라인 쌍을 통해 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 제2 차동 증폭기는, 차동 증폭 동작을 수행하기 위하여 두 입력단으로 입력되는 전압레벨 사이의 최소 전압차가 요구되며,
    상기 임계값은, 상기 최소 전압차를 포함하는 값인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 11항에 있어서, 상기 인에이블 신호 생성부는,
    상기 제1 비트라인에 연결된 메모리 셀의 독출동작시, 활성화된 제1 인에이블 신호를 출력하여 상기 제1 차동 증폭기를 인에이블 시키며, 비활성화된 제2 인에이블 신호를 출력하여 상기 제2 차동 증폭기를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 11항에 있어서, 상기 인에이블 신호 생성부는,
    상기 제2 비트라인에 연결된 메모리 셀의 독출동작시, 비활성화된 제1 인에이블 신호를 출력하여 상기 제1 차동 증폭기를 디스에이블 시키며, 활성화된 제2 인에이블 신호를 출력하여 상기 제2 차동 증폭기를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 11항에 있어서, 상기 인에이블 신호 생성부는,
    상기 메모리 셀의 기입 동작시, 비활성화된 제1 인에이블 신호 및 제2 인에 이블 신호를 출력하여, 상기 제1 차동 증폭기 및 제2 차동 증폭기를 각각 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 11항에 있어서,
    상기 제1 차동 증폭기로부터 상기 입출력 라인 쌍으로 각각 출력되는 신호는, 서로 상보적인 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 11항에 있어서,
    상기 제2 차동 증폭기로부터 상기 입출력 라인 쌍으로 각각 출력되는 신호는, 서로 상보적인 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 10항에 있어서, 상기 프리차지 전압은,
    상기 제1 차동 증폭기 또는 상기 제2 차동 증폭기의 차동 증폭 동작이 이루어지기 위한 두 입력전압 레벨 차이의 임계값과 상기 기준전압의 합에 해당하는 전압인 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21항에 있어서,
    상기 메모리 셀에 연결된 워드라인을 활성화하기 위한 워드라인 전압은, 상기 센스 증폭기의 풀업 전압과 동일한 크기의 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 21항에 있어서,
    상기 메모리 셀에 연결된 워드라인을 활성화하기 위한 워드라인 전압은, 상기 센스 증폭기의 풀업 전압보다 큰 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
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