KR100735570B1 - 오픈 비트 라인 구조의 메모리 코어를 구비한 반도체메모리 장치, 및 반도체 메모리 장치의 테스트 방법 - Google Patents

오픈 비트 라인 구조의 메모리 코어를 구비한 반도체메모리 장치, 및 반도체 메모리 장치의 테스트 방법 Download PDF

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Abstract

오픈 비트 라인 구조를 가지는 메모리 코어 및 이를 구비한 반도체 메모리 장치가 개시되어 있다. 메모리 코어는 에지 서브 어레이 및 더미 비트라인 제어회로를 구비한다. 에지 서브 어레이는 복수의 워드 라인, 복수의 비트라인, 및 복수의 더미 비트라인을 구비한다. 더미 비트라인 제어회로는 테스트 센싱 모드에서 더미 비트 라인들의 전압신호를 증폭하고 래치한다. 더미 비트라인 제어회로는 정상 모드에서는 비트라인 프리차지 전압을 더미 비트라인들에 제공하고, 테스트 라이트(write) 모드에서는 비트라인들의 전압신호의 로직 상태와 반대의 로직 상태를 가지는 전압신호를 더미 비트라인들에 제공한다. 따라서, 반도체 메모리 장치는 메모리 코어를 구성하는 에지 서브 어레이의 결함을 용이하게 테스트할 수 있다.

Description

오픈 비트 라인 구조의 메모리 코어를 구비한 반도체 메모리 장치, 및 반도체 메모리 장치의 테스트 방법{SEMICONDUCTOR MEMORY DEVICE HAVING OPEN BIT LINE STRUCTURE, AND METHOD OF TESTING THE SAME}
도 1은 오픈 비트 라인 구조를 가지는 종래의 반도체 메모리 장치의 메모리 코어의 하나의 예를 나타내는 도면이다.
도 2는 센스 앰프 회로와 메모리 셀 어레이를 포함하는 종래의 반도체 메모리 장치의 하나의 예를 나타내는 도면이다.
도 3은 오픈 비트 라인 구조를 가지는 종래의 반도체 메모리 장치의 메모리 코어의 다른 하나의 예를 나타내는 도면이다.
도 4는 오픈 비트 라인 구조를 가지는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 메모리 코어를 나타내는 도면이다.
도 5는 도 4의 반도체 메모리 장치의 메모리 코어에 포함되어 있는 더미 비트라인 제어회로의 하나의 예를 나타내는 회로도이다.
도 6은 도 5의 더미 비트라인 제어회로에 포함되어 있는 래치회로의 하나의 예를 나타내는 도면이다.
도 7은 도 4의 메모리 코어를 포함하는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300 : 메모리 코어
310 : 더미 비트라인 제어회로
315 : 래치회로
320 : 에지 서브 어레이
330 : 센스 앰프 회로
1000 : 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 오픈 비트 라인 구조를 가지는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 데이터를 저장하는 데 사용된다. RAM(Random Access Memory)은 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다. DRAM(Dynamic Random Access Memory)은 RAM의 일종으로서 휘발성이며 메모리 셀들로 구성되어 있다. 메모리 셀은 일반적으로 하나의 트랜지스터와 하나의 커패시터로 구성되어 있으며, "1" 또는 "0"의 형태로 커패시터에 전하로서 정보를 저장할 수 있다. 시간이 경과하면 커패시터에 저장되어 있던 전하를 잃을 수 있으므로, 메모리 셀들을 구성하는 커패시터는 주기적으로 리프레쉬된다.
DRAM의 메모리 셀들은 워드라인과 비트라인에 연결되어 있으며, 워드라인 인에이블 신호에 응답하여 메모리 셀들을 구성하는 트랜지스터가 턴온되면 커패시터에 저장되어 있던 데이터가 비트라인에 출력되거나, 비트라인의 데이터가 커패시터에 저장된다.
DRAM 장치의 비트 라인의 구조에는 폴디드(folded) 비트라인 구조와 오픈(open) 비트 라인 구조가 있다. 오픈 비트라인 구조를 가지는 반도체 메모리 장치의 메모리 셀 어레이는 더미 비트 라인을 가지는 에지 서브 어레이(edge sub-array)를 구비한다. 더미 비트 라인은 센스 앰프에 연결이 되지 않은 비트 라인이며, 더미 비트 라인에 연결된 메모리 셀들에는 데이터를 저장할 수 없다.
도 1은 오픈 비트 라인 구조를 가지는 종래의 반도체 메모리 장치의 메모리 코어의 하나의 예를 나타내는 도면이다. 도 1을 참조하면, 반도체 메모리 장치의 메모리 코어(100)는 에지 서브 어레이(EDGE SUB ARRAY)(120, 130), 정상 서브 어레이(NON-EDGE SUB ARRAY)(110), 및 센스 앰프들(140-1 ~ 140-n, 150-1 ~ 150-n)을 구비한다. 정상 서브 어레이(NON-EDGE SUB ARRAY)(110)는 비트 라인들(가로 라인에 해당함)과 워드 라인들(세로 라인들에 해당함)을 구비하며, 워드 라인과 비트 라인이 교차하는 곳에 메모리 셀들(111)이 위치한다. 에지 서브 어레이(EDGE SUB ARRAY)(120, 130)는 워드 라인들(WL), 비트라인들(BL), 및 더미 비트 라인들(DBL)을 구비한다. 워드 라인과 비트 라인이 교차하는 곳, 및 워드 라인과 더미 비트 라인이 교차하는 곳에 메모리 셀들(121,123)이 위치한다.
도 1에 도시된 바와 같이, 더미 비트라인(DBL)에는 센스 앰프(SA)가 연결되어 있지 않다. 따라서, 에지 서브 어레이(EDGE SUB ARRAY)(120, 130)에 포함된 더미 비트라인(DBL)을 통해서는 데이터를 센싱(sensing) 또는 리드(read)할 수 없다. 따라서, 테스트 모드시 더미 비트라인(DBL)에 데이터를 입력하여 센싱하는 것이 용이하지 않다.
도 2는 센스 앰프 회로와 메모리 셀 어레이를 포함하는 종래의 반도체 메모리 장치의 하나의 예를 나타내는 도면이다. 도 2를 참조하면, 반도체 메모리 장치(170)는 비트라인(BL), 비트라인 바(BLB), 비트라인(BL)과 비트라인 바(BLB) 사이에 결합된 등화기(equalizer)(173), P형 센스 앰프(174), N형 센스 앰프(175), 및 칼럼선택 회로(176)를 구비한다. 또한, 반도체 메모리 장치(170)는 워드라인(WLi) 및 비트라인(BL)에 결합된 메모리 셀(171), 워드라인(WLj) 및 비트라인바(BLB)에 결합된 메모리 셀(172)을 구비한다.
도 2를 참조하면, 메모리 셀(171)은 셀 스위치(MN1)와 셀 커패시터(C1)를 구비한다. 비트라인(BL)은 커패시턴스(CBL)를 가지고, 비트라인 바(BLB)는 커패시턴스(CBLB)를 가진다. 셀 커패시터(C1)에 저장된 데이터가 비트라인(BL)에 출력될 때 셀 커패시터(C1)와 커패시턴스(CBL)를 가지는 비트라인(BL) 사이에 전하공유(charge sharing)가 발생한다.
도 3은 오픈 비트 라인 구조를 가지는 종래의 반도체 메모리 장치의 메모리 코어의 다른 하나의 예를 나타내는 도면으로서, 미국등록특허 번호 6,535,439에 개시되어 있다.
도 3의 반도체 메모리 장치는 에지 서브 어레이를 보다 정확하게 테스트하기 위해 더미 비트라인(DBL)에 결합된 센스 앰프들(260-1 ~ 260-n, 270-1 ~ 270-n)과 전압제어회로(280)를 구비한다.
그런데, 도 3의 반도체 메모리 장치는 모든 더미 비트라인에 센스 앰프를 결합해야하므로 반도체 집적회로에서 넓은 면적을 차지할 수 있다.
본 발명의 목적은 동작 모드에 따라 다른 전압신호를 에지 서브 어레이에 포함된 더미 비트 라인에 인가할 수 있으며, 테스트 센싱 모드에서 센스 앰프를 사용하지 않고서도 더미 비트라인에 완전한 로직 상태를 가지는 전압신호를 발생시킬 수 있는 메모리 코어를 제공하는 것이다.
본 발명의 다른 목적은 동작 모드에 따라 다른 전압신호를 에지 서브 어레이에 포함된 더미 비트 라인에 인가할 수 있으며, 테스트 센싱 모드에서 센스 앰프를 사용하지 않고서도 더미 비트라인에 완전한 로직 상태를 가지는 전압신호를 발생시킬 수 있는 메모리 코어를 구비한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 동작 모드에 따라 다른 전압신호를 에지 서브 어레이에 포함된 더미 비트 라인에 인가할 수 있으며, 테스트 센싱 모드에서 센스 앰프를 사용하지 않고서도 더미 비트라인에 완전한 로직 상태를 가지는 전압신호를 발생시킬 수 있는 반도체 메모리 장치의 테스트 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 코어는 에지 서브 어레이 및 더미 비트라인 제어회로를 구비한다.
에지 서브 어레이는 복수의 워드 라인, 복수의 비트라인, 및 복수의 더미 비트라인을 구비한다. 더미 비트라인 제어회로는 테스트 센싱 모드에서 상기 더미 비 트 라인들의 전압신호를 증폭하고 래치한다.
상기 더미 비트라인 제어회로는 정상 모드에서는 비트라인 프리차지 전압을 상기 더미 비트라인들에 제공하고, 테스트 라이트(write) 모드에서는 상기 비트라인들의 전압신호의 로직 상태와 반대의 로직 상태를 가지는 전압신호를 상기 더미 비트라인들에 제공한다.
상기 더미 비트라인 제어회로는 제 1 스위치, 제 2 스위치, 및 래치회로를 구비한다.
제 1 스위치는 상기 더미 비트라인 제어회로는 정상 모드 신호에 응답하여 상기 비트라인 프리차지 전압을 상기 더미 비트라인들에 제공한다. 제 2 스위치는 테스트 라이트 모드 신호에 응답하여 고 전원전압 또는 저 전원전압을 상기 더미 비트라인들에 제공한다. 래치회로는 테스트 센싱 모드 신호에 응답하여 상기 더미 비트 라인들의 전압신호를 증폭하고 래치한다.
상기 래치회로는 상기 테스트 센싱 모드 신호가 디스에이블 상태일 때는 동작하지 않는다. 상기 래치회로는 상기 더미 비트라인의 전압신호를 버퍼링하는 피드백 루프를 가진다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 비트라인쌍에 결합된 메모리 코어, 칼럼 선택회로, 로컬 센스 앰프, 입출력 센스 앰프, 및 입출력 버퍼를 구비한다.
칼럼 선택회로는 칼럼 선택 신호에 응답하여 상기 비트라인 쌍의 전압신호를 로컬 입출력 라인쌍에 제공한다. 로컬 센스 앰프는 상기 로컬 입출력 라인쌍의 전 압신호를 증폭하여 글로벌 입출력 라인쌍에 제공한다. 입출력 센스 앰프는 상기 글로벌 입출력 라인쌍의 전압신호를 증폭한다. 입출력 버퍼는 상기 입출력 센스 앰프의 출력신호를 버퍼링하여 출력하거나 입력 데이터를 버퍼링한다.
상기 메모리 코어는 에지 서브 어레이 및 더미 비트라인 제어회로를 구비한다. 에지 서브 어레이는 복수의 워드 라인, 복수의 비트라인, 및 복수의 더미 비트라인을 구비한다. 더미 비트라인 제어회로는 테스트 센싱 모드에서 상기 더미 비트 라인들의 전압신호를 증폭하고 래치한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 테스트 방법은 테스트 라이트(write) 모드에서 비트라인들에 데이터를 쓰는 단계, 상기 테스트 라이트 모드에서 상기 비트라인들의 전압신호의 로직 상태와 반대의 로직 상태를 가지는 전압신호를 더미 비트라인들에 제공하는 단계, 테스트 센싱 모드에서 상기 더미 비트 라인들의 전압신호를 증폭하고 래치하는 단계를 포함한다.
반도체 메모리 장치의 테스트 방법은 상기 더미 비트라인의 전압신호를 버퍼링하고 피드백하는 단계를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 4는 오픈 비트 라인 구조를 가지는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 메모리 코어를 나타내는 도면이다.
도 4를 참조하면, 메모리 코어(300)는 에지 서브 어레이(320), 센스 앰프 회로(330), 및 더미 비트라인 제어회로(310)를 구비한다.
도 4의 메모리 코어(300)는 도 3에 도시된 종래의 메모리 코어와 마찬가지로 센스 앰프 회로(330)에 결합된 정상 서브 어레이(NON-EDGE SUB ARRAY)를 구비하지만, 설명의 편의를 위해 도 4의 회로에서 정상 서브 어레이는 생략되었다.
에지 서브 어레이(320)는 워드라인들(WL1~WL8), 비트라인들(BL1~BL4), 및 더미 비트 라인들(DBL1~DBL4)을 구비한다. 워드 라인들(WL1~WL8)과 비트 라인들(BL1~BL4)의 교차점과 워드 라인들(WL1~WL8)과 더미 비트 라인들(DBL1~DBL4)의 교차점에 메모리 셀들을 가진다. 센스 앰프 회로(330)는 센스 앰프들(331~334)을 구비하며, 비트라인들(BL1~BL4)을 통해 에지 서브 어레이(320)에 결합되어 있고 비트라인 바들(BL1B~BL4B)을 통해 정상 서브 어레이(미도시)에 결합되어 있다. 센스 앰프 회로(330)는 비트라인들(BL1~BL4)과 비트라인 바들(BL1B~BL4B) 상의 전압신호를 증폭하는 기능을 한다.
더미 비트라인 제어회로(310)는 정상 모드 신호(PNO), 테스트 라이트 모드 신호(PTW), 및 테스트 센싱 모드 신호(PTS)에 응답하여 더미 비트라인 제어신호(CDBL)를 발생시킨다. 더미 비트라인 제어신호(CDBL)는 더미 비트 라인들(DBL1~DBL4)에 제공된다.
도 5는 도 4의 반도체 메모리 장치의 메모리 코어에 포함되어 있는 더미 비트라인 제어회로(310)의 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 더미 비트라인 제어회로(310)는 NMOS 트랜지스터들(MN31, MN32) 및 래치회로(315)를 구비한다. NMOS 트랜지스터(MN31)는 정상 모드 신호(PNO)에 응답하여 비트라인 프리차지 전압(VBL)을 더미 비트라인 제어신호(CDBL)로서 출력한다. NMOS 트랜지스터(MN32)는 테스트 라이트(write) 모드 신호(PTW)에 응답하여 고 전원전압(VDD) 또는 저 전원전압(VSS)을 더미 비트라인 제어신호(CDBL)로서 출력한다. 래치회로(315)는 라인(301)을 통해 테스트 센싱 모드 신호(PTS)를 수신하고, 테스트 센싱 모드 신호(PTS)에 응답하여 더미 비트 라인들(도 4의 DBL1~DBL4)의 전압신호를 증폭하고 래치한다. 래치회로(315)는 라인(302)을 통해 더미 비트 라인들(도 4의 DBL1~DBL4)에 결합되어 있다.
도 5에서, NMOS 트랜지스터(MN31)와 NMOS 트랜지스터(MN32)는 스위치의 기능을 하며, 전송 게이트 등 스위치 기능을 하는 다른 소자로 대치할 수 있다. 도 4 및 도 5에서, 정상 모드 신호(PNO)와 테스트 라이트(write) 모드 신호(PTW)는 로직 상태가 다른 하나의 신호일 수 있다. 또한, 도 5에서 비트라인 프리차지 전압(VBL)과 고 전원전압(VDD) 또는 저 전원전압(VSS)은 하나의 입력단자를 통해 입력될 수 있다.
이하, 도 4 및 도 5를 참조하여 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 메모리 코어의 동작을 설명한다.
메모리 코어(300) 내의 메모리 셀 어레이 내에는 브릿지(bridge) 또는 결함(defect)이 존재할 수 있다. 예를 들면, 셀 커패시터들 간에, 또는 비트 라인들(BL1~BL4)과 비트라인 바들(BL1B~BL4B) 사이에, 또는 비트 라인들(BL1~BL4)과 더미 비트라인들(DBL1~DBL4) 사이에 저항성의 브릿지가 존재할 수 있다. 이러한 브릿지 또는 결함들은 웨이퍼 또는 패키지 상태에서 번인(Burn-in) 테스트 등의 테스트 과정을 통해 검출되어야 한다.
정상 서브 어레이의 경우, 비트라인과 비트라인 바에 각각 서로 상보적인 전압신호를 인가하여 원치 않는 저항성 브릿지를 검출할 수 있다. 그런데, 에지 서브 어레이의 경우, 더미 비트라인이 존재하므로 데이터의 라이트 동작은 용이하지만, 메모리 셀 내에 저장된 데이터의 센싱은 용이하지 않다. 따라서, 메모리 셀 내에 저장된 데이터의 센싱은 정상 서브 어레이와는 다른 방법으로 수행할 필요가 있다. 래치 회로(315)에 의해 래치된 더미 비트라인(302)의 전압은 일반적인 데이터 독출 방법과 동일한 방법으로 센싱한다. 브릿지 또는 결함들은 웨이퍼 또는 패키지 상태에서 번인(Burn-in) 테스트 등의 테스트 과정을 통해 검출될 수 있다. 즉, 더미 비트라인 에지 서브 어레이에 속한 메모리 셀들에 데이터 ‘1” 또는 데이터 “0”을 기입하고, 독출(센싱) 모드에서 이들 데이터를 입출력 라인(IO line)을 통해 출력 핀으로 출력한다. 데이터 “0”이 입력된 더미 비트라인과 데이터 “1”이 입력된 더미 비트라인 사이에 브릿지 또는 결함이 존재하면, 센싱된 데이터는 에지 서브 어레이의 해당 더미 비트라인에 입력된 데이터와 다른 로직 상태를 가질 수 있다. 출력된 데이터들이 처음에 메모리 셀에 저장된 데이터와 동일한지를 비교하여 해당 메모리 셀에 결함이 있는지 판단한다.
도 4에 도시된 반도체 메모리 장치의 메모리 코어(300)는 동작 모드에 따라 다른 전압을 가지는 더미 비트라인 제어신호(CDBL)를 발생시키는 더미 비트라인 제어회로(310)를 구비한다.
도 5를 참조하면, 정상 모드에서는 정상 모드 신호(PNO)가 인에이블 되고 NMOS 트랜지스터(MN31)는 턴온 되어 비트라인 프리차지 전압(VBL)이 더미 비트라인 제어신호(CDBL)로서 출력된다. 이 때, 테스트 라이트 모드 신호(PTW)와 테스트 센싱 제어신호(PTS)는 디스에이블되어 NMOS 트랜지스터(MN32)는 턴오프 되고 래치회로(315)는 동작하지 않는다.
테스트 라이트(write) 모드에서는 테스트 라이트 모드 신호(PTW)가 인에이블 되고 NMOS 트랜지스터(MN32)는 턴온 되어 고 전원전압(VDD) 또는 저 전원전압(VSS)이 더미 비트라인 제어신호(CDBL)로서 출력된다. 이 때, 정상 모드 신호(PNO)와 테스트 센싱 제어신호(PTS)는 디스에이블되어 NMOS 트랜지스터(MN31)는 턴오프 되고 래치회로(315)는 동작하지 않는다.
즉, 더미 비트라인 제어회로(310)는 정상 모드에서는 비트라인 프리차지 전압(VBL)을 더미 비트라인들(DBL1~DBL4)에 제공하고, 테스트 라이트 모드에서는 비트라인들(BL1~BL4)의 전압신호의 로직 상태와 반대의 로직 상태를 가지는 전압신호를 더미 비트라인들(DBL1~DBL4)에 제공한다. 테스트 센싱 모드에서는 더미 비트라인 제어회로(310)는 더미 비트 라인들(DBL1~DBL4)의 전압신호를 증폭하고 래치한다.
도 4에서, 테스트 라이트 모드에서 에지 서브 어레이(320) 내에 있는 비트라인들(BL1~BL4)에 로직 "0"의 데이터를 라이트한 경우, 더미 비트 라인들(DBL1~DBL4)에는 로직 "1"의 데이터를 라이트 한다. 왜냐하면, 비트라인들(BL1~BL4)과 더미 비트 라인들(DBL1~DBL4) 사이에, 또는 비트라인들(BL1~BL4)과 더미 비트 라인들(DBL1~DBL4)에 결합된 셀 커패시터 사이에 존재하는 저항성 브릿지를 검출하기 위해서는 비트라인들(BL1~BL4)과 더미 비트 라인들(DBL1~DBL4)에는 서로 다른 로직 상태를 가지는 전압신호를 인가하는 것이 바람직하다. 테스트 라이트 모드에서 에지 서브 어레이(320) 내에 있는 비트라인들(BL1~BL4)에 로직 "1"을 라이트한 경우, 더미 비트 라인들(DBL1~DBL4)에는 로직 "0"을 라이트 한다.
따라서, 도 4의 구조를 가지는 메모리 코어를 구비한 반도체 메모리 장치는 메모리 코어의 에지 서브 어레이 내에 발생할 수 있는 브릿지(bridge) 또는 결함(defect)을 검출할 수 있다.
도 6은 도 5의 더미 비트라인 제어회로(310)에 포함되어 있는 래치회로(315)의 하나의 예를 나타내는 도면이다.
도 6을 참조하면, 래치회로(315)는 인버터(INV1), PMOS 트랜지스터들(MP31~MP34), 및 NMOS 트랜지스터들(MN33~MN37)을 구비한다.
인버터(INV1)는 테스트 센싱 모드 신호(PTS)를 반전시킨다. PMOS 트랜지스터(MP31)와 PMOS 트랜지스터(MP32)는 각각 인버터(INV1)의 출력단자에 연결된 게이트와 고 전원전압(VDD)이 인가되는 소스를 가진다.
NMOS 트랜지스터(MN35)와 NMOS 트랜지스터(MN36)는 테스트 센싱 모드 신호(PTS)가 인가되는 게이트와 저 전원전압(VSS)이 인가되는 소스를 가진다.
PMOS 트랜지스터(MP33)는 PMOS 트랜지스터(MP31)의 드레인에 연결된 소스와 제 1 노드(N13)에 연결된 드레인과 제 2 노드(N12)에 연결된 게이트를 가진다. NMOS 트랜지스터(MN33)는 제 1 노드(N13)에 연결된 드레인과 제 2 노드(N12)에 연결된 게이트와 NMOS 트랜지스터(MN35)의 드레인에 연결된 소스를 가진다.
PMOS 트랜지스터(MP34)는 PMOS 트랜지스터(MP32)의 드레인에 연결된 소스와 제 2 노드(N12)에 연결된 드레인과 제 3 노드(N11)에 연결된 게이트를 가진다. NMOS 트랜지스터(MN34)는 제 2 노드(N12)에 연결된 드레인과 제 3 노드(N11)에 연결된 게이트와 NMOS 트랜지스터(MN36)의 드레인에 연결된 소스를 가진다.
도 6의 회로에서, 제 3 노드(N11)는 제 1 노드(N13)에 전기적으로 연결되어 있으며, 라인(302)을 통해 더미 비트 라인들(도 4의 DBL1~DBL4)에 결합되어 있다. PMOS 트랜지스터(MP33)와 NMOS 트랜지스터(MN33)는 하나의 인버터(316)를 구성하며, PMOS 트랜지스터(MP34)와 NMOS 트랜지스터(MN34)는 하나의 인버터(317)를 구성한다.
이하, 도 6에 도시된 래치회로(315)의 동작을 설명한다.
테스트 센싱 모드 신호(PTS)가 로직 "로우" 상태이면, 즉 테스트 센싱 모드 신호(PTS)가 디스에이블 되면, PMOS 트랜지스터들(MP31, MP32)와 NMOS 트랜지스터들(MN35, MN36)이 턴오프 된다. 따라서, 테스트 센싱 모드 신호(PTS)가 로직 "로우" 상태이면, 도 6의 래치회로(315)는 동작하지 않는다. 이 때, NMOS 트랜지스터(MN37)는 턴온 되어 제 2 노드(N12)를 풀다운시킨다. 즉, NMOS 트랜지스터(MN37)는 제 2 노드(N12)를 로직 "로우" 상태로 유지하여 테스트 센싱 모드 신호(PTS)가 인에이블 되었을 때 제 2 노드(N12)의 초기 전압 값을 결정한다.
테스트 센싱 모드 신호(PTS)가 로직 "하이" 상태이면, 즉 테스트 센싱 모드 신호(PTS)가 인에이블 되면, PMOS 트랜지스터들(MP31, MP32)와 NMOS 트랜지스터들(MN35, MN36)이 턴온 된다. 제 3 노드(N11)의 전압은 인버터(317)와 인버터(316)에 의해 증폭되고 래치되어 다시 제 3 노드(N11)에 피드백 된다. 제 3 노드(N11)는 더미 비트 라인들(도 4의 DBL1~DBL4)에 연결되어 있으므로, 더미 비트 라인들(도 4의 DBL1~DBL4)의 전압신호가 인버터(317)와 인버터(316)에 의해 증폭되고 래치된다.
만일, 제 3 노드(N11)의 전압신호, 즉 더미 비트 라인들(도 4의 DBL1~DBL4)의 전압신호가 로직 "하이" 상태일 때, 제 3 노드(N11)의 전압신호는 인버터(317)와 인버터(316)에 의해 증폭되어 완전한 로직 "하이" 상태가 된다. 만일, 제 3 노드(N11)의 전압신호, 즉 더미 비트 라인들(도 4의 DBL1~DBL4)의 전압신호가 로직 "로우" 상태일 때, 제 3 노드(N11)의 전압신호는 인버터(317)와 인버터(316)에 의해 증폭되어 완전한 로직 "로우" 상태가 된다.
한편, 메모리 셀 어레이에 저장된 데이터가 더미 비트 라인들(도 4의 DBL1~DBL4)에 출력될 때 더미 비트 라인들(도 4의 DBL1~DBL4)과 메모리 셀 내에 있는 셀 커패시터 사이에 전하 공유(charge sharing)가 발생한다. 따라서, 테스트 센싱 모드에서 더미 비트 라인들(도 4의 DBL1~DBL4)에 인가된 전압신호를 센싱하기 위해서는 먼저 이 전압신호들을 증폭하여 완전한 로직 "하이" 상태의 전압신호 또는 완전한 로직 "로우" 상태의 전압신호로 바꿔주는 회로가 필요하다.
한편, 테스트 센싱 모드에서 더미 비트라인들(도 4의 DBL1~DBL4)에 연결된 메모리 셀에 저장된 데이터를 더미 비트라인에 출력하기 전에 먼저 더미 비트라인들과 메모리 셀 내에 있는 셀 커패시터 사이에 전하 공유(charge sharing)를 한다. 전하공유동안 발생한 불완전한 로직 "하이"(1/2VDD에 가까운 전압) 또는 불완전한 로직 "로우"를 증폭하여 완전한 로직 "하이"(VDD 레벨) 상태의 전압신호 또는 완전한 로직 "로우" 상태의 전압신호로 바꿔주는 회로가 필요하다.
한편, 도 6의 래치회로(315)에서, 인버터(316)는 래치회로(315)의 초기 동작시 더미 비트 라인들(도 4의 DBL1~DBL4)의 전압 레벨에 영향을 주지 않도록 인버터(317)에 비해 전류 구동능력이 작은 것이 좋다. 따라서, 인버터(316)를 구성하는 PMOS 트랜지스터(MP33)와 NMOS 트랜지스터(MN33)는 짧은 채널 폭과 긴 채널 길이를 가지는 것이 바람직하다.
도 7은 도 4의 메모리 코어를 포함하는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치(1000)를 나타내는 회로도이다.
도 7을 참조하면, 반도체 메모리 장치(1000)는 비트라인쌍(BL, BLB)에 결합된 메모리 코어(1100), 칼럼 선택회로(1200), 로컬 센스 앰프(1300), 입출력 센스 앰프(1400), 및 입출력 버퍼(1500)를 구비한다.
칼럼 선택회로(1200)는 칼럼 선택 신호(CSL)에 응답하여 비트라인 쌍(BL, BLB)의 전압신호를 로컬 입출력 라인쌍(LIO, LIOB)에 제공한다. 로컬 센스 앰프(1300)는 로컬 입출력 라인쌍(LIO, LIOB)의 전압신호를 증폭하여 글로벌 입출력 라인쌍(GIO, GIOB)에 제공한다. 입출력 센스 앰프(1400)는 글로벌 입출력 라인쌍(GIO, GIOB)의 전압신호를 증폭한다. 입출력 버퍼(1500)는 입출력 센스 앰프(1400)의 출력신호를 버퍼링하여 출력하거나 입력 데이터(DIN)를 버퍼링한다. 입출력 버퍼(1500)의 출력신호(DOUT)는 출력 패드(미도시)를 통해 반도체 메모리 장치의 외부로 출력된다.
도 7의 반도체 메모리 장치(1000)에 포함된 메모리 코어(1100)는 도 4에 도시된 메모리 코어(300)가 사용된다.
도 7의 반도체 메모리 장치의 테스트 방법은 도 4의 메모리 코어(300)를 참조하면, 테스트 라이트(write) 모드에서 비트라인들(BL1~BL4)에 데이터를 쓰는 단계, 테스트 라이트 모드에서 비트라인들(BL1~BL4)의 전압신호의 로직 상태와 반대의 로직 상태를 가지는 전압신호를 더미 비트라인들(DBL1~DBL4)에 제공하는 단계, 및 테스트 센싱 모드에서 상기 더미 비트 라인들(DBL1~DBL4)의 전압신호를 증폭하고 래치하는 단계를 포함한다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 메모리 코어는 더미 비트라인 제어회로를 구비하여 에지 서브 어레이에 포함된 더미 비트 라인의 전압신호를 증폭하여 완전한 로직 상태를 가지는 전압신호로 변환할 수 있다. 따라서, 메모리 셀 어레이에 존재하는 결함을 용이하게 테스트 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 복수의 워드 라인, 복수의 비트라인, 및 복수의 더미 비트라인을 구비하는 에지 서브 어레이; 및
    테스트 센싱 모드에서 상기 더미 비트 라인들의 전압신호를 증폭하고 래치하는 더미 비트라인 제어회로를 구비하는 것을 특징으로 하는 메모리 코어.
  2. 제 1 항에 있어서, 상기 더미 비트라인 제어회로는
    정상 모드에서는 비트라인 프리차지 전압을 상기 더미 비트라인들에 제공하고, 테스트 라이트(write) 모드에서는 상기 비트라인들의 전압신호의 로직 상태와 반대의 로직 상태를 가지는 전압신호를 상기 더미 비트라인들에 제공하는 것을 특징으로 하는 메모리 코어.
  3. 제 2 항에 있어서, 상기 더미 비트라인 제어회로는
    정상 모드 신호에 응답하여 상기 비트라인 프리차지 전압을 상기 더미 비트라인들에 제공하는 제 1 스위치;
    테스트 라이트 모드 신호에 응답하여 고 전원전압 또는 저 전원전압을 상기 더미 비트라인들에 제공하는 제 2 스위치; 및
    테스트 센싱 모드 신호에 응답하여 상기 더미 비트 라인들의 전압신호를 증폭하고 래치하는 래치회로를 구비하는 것을 특징으로 하는 메모리 코어.
  4. 제 3 항에 있어서, 상기 래치회로는
    상기 테스트 센싱 모드 신호가 디스에이블 상태일 때는 동작하지 않는 것을 특징으로 하는 메모리 코어.
  5. 제 3 항에 있어서, 상기 래치회로는
    상기 더미 비트라인들의 전압신호를 버퍼링하는 피드백 루프를 가지는 것을 특징으로 하는 메모리 코어.
  6. 제 3 항에 있어서,
    상기 제 1 스위치는 MOS 트랜지스터 또는 전송 게이트로 구성된 것을 특징으로 하는 메모리 코어.
  7. 제 3 항에 있어서,
    상기 제 2 스위치는 MOS 트랜지스터 또는 전송 게이트로 구성된 것을 특징으로 하는 메모리 코어.
  8. 제 3 항에 있어서, 상기 래치회로는
    상기 테스트 센싱 모드 신호를 반전시키는 인버터;
    상기 인버터의 출력단자에 연결된 게이트와 제 1 전원전압이 인가되는 소스를 가지는 제 1 PMOS 트랜지스터;
    상기 인버터의 출력단자에 연결된 게이트와 상기 제 1 전원전압이 인가되는 소스를 가지는 제 2 PMOS 트랜지스터;
    상기 테스트 센싱 모드 신호가 인가되는 게이트와 제 2 전원전압이 인가되는 소스를 가지는 제 1 NMOS 트랜지스터;
    상기 테스트 센싱 모드 신호가 인가되는 게이트와 상기 제 2 전원전압이 인가되는 소스를 가지는 제 2 NMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 연결된 소스와 제 1 노드에 연결된 드레인과 제 2 노드에 연결된 게이트를 가지는 제 3 PMOS 트랜지스터;
    상기 제 1 노드에 연결된 드레인과 상기 제 2 노드에 연결된 게이트와 상기 제 1 NMOS 트랜지스터의 드레인에 연결된 소스를 가지는 제 3 NMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 소스와 상기 제 2 노드에 연결된 드레인과 제 3 노드에 연결된 게이트를 가지는 제 4 PMOS 트랜지스터;
    상기 제 2 노드에 연결된 드레인과 상기 제 3 노드에 연결된 게이트와 상기 제 2 NMOS 트랜지스터의 드레인에 연결된 소스를 가지는 제 4 NMOS 트랜지스터를 구비하고,
    상기 제 3 노드는 상기 제 1 노드와 상기 더미 비트라인들에 전기적으로 연결되어 있는 것을 특징으로 하는 메모리 코어.
  9. 제 8 항에 있어서, 상기 래치회로는
    상기 인버터의 출력단자에 연결된 게이트와 상기 제 2 노드에 연결된 드레인과 상기 제 2 전원전압이 인가되는 소스를 가지는 제 5 NMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 메모리 코어.
  10. 제 9 항에 있어서, 상기 제 5 NMOS 트랜지스터는
    상기 테스트 센싱 모드 신호가 로직 "로우" 상태일 때 상기 제 2 노드의 전압을 로직 "로우"상태로 유지하는 것을 특징으로 하는 메모리 코어.
  11. 제 9 항에 있어서, 상기 제 5 NMOS 트랜지스터는
    테스트 센싱 모드시 상기 제 2 노드의 전압의 초기 값을 결정하는 것을 특징으로 하는 메모리 코어.
  12. 제 9 항에 있어서,
    상기 제 3 PMOS 트랜지스터는 상기 제 4 PMOS 트랜지스터보다 채널의 길이가 길고, 상기 제 3 NMOS 트랜지스터는 상기 제 4 NMOS 트랜지스터보다 채널의길이가 긴 것을 특징으로 하는 메모리 코어.
  13. 비트라인쌍에 결합된 메모리 코어;
    칼럼 선택 신호에 응답하여 상기 비트라인 쌍의 전압신호를 로컬 입출력 라인쌍에 제공하는 칼럼 선택회로;
    상기 로컬 입출력 라인쌍의 전압신호를 증폭하여 글로벌 입출력 라인쌍에 제공하는 로컬 센스 앰프;
    상기 글로벌 입출력 라인쌍의 전압신호를 증폭하는 입출력 센스 앰프; 및
    상기 입출력 센스 앰프의 출력신호를 버퍼링하여 출력하거나 입력 데이터를 버퍼링하는 입출력 버퍼를 구비하고,
    상기 메모리 코어는
    복수의 워드 라인, 복수의 비트라인, 및 복수의 더미 비트라인을 구비하는 에지 서브 어레이; 및
    테스트 센싱 모드에서 상기 더미 비트 라인들의 전압신호를 증폭하고 래치하는 더미 비트라인 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 더미 비트라인 제어회로는
    정상 모드에서는 비트라인 프리차지 전압을 상기 더미 비트라인들에 제공하고, 테스트 라이트(write) 모드에서는 상기 비트라인들의 전압신호의 로직 상태와 반대의 로직 상태를 가지는 전압신호를 상기 더미 비트라인들에 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 더미 비트라인 제어회로는
    정상 모드 신호에 응답하여 상기 비트라인 프리차지 전압을 상기 더미 비트라인들에 제공하는 제 1 스위치;
    테스트 라이트 모드 신호에 응답하여 고 전원전압 또는 저 전원전압을 상기 더미 비트라인들에 제공하는 제 2 스위치; 및
    테스트 센싱 모드 신호에 응답하여 상기 더미 비트 라인들의 전압신호를 증폭하고 래치하는 래치회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 래치회로는
    상기 테스트 센싱 모드 신호가 디스에이블 상태일 때는 동작하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서, 상기 래치회로는
    상기 더미 비트라인의 전압신호를 버퍼링하는 피드백 루프를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  18. 테스트 라이트(write) 모드에서 비트라인들에 데이터를 쓰는 단계;
    상기 테스트 라이트 모드에서 상기 비트라인들의 전압신호의 로직 상태와 반대의 로직 상태를 가지는 전압신호를 더미 비트라인들에 제공하는 단계;
    테스트 센싱 모드에서 상기 더미 비트 라인들의 전압신호를 증폭하고 래치하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  19. 제 18 항에 있어서, 상기 반도체 메모리 장치의 테스트 방법은
    상기 더미 비트라인의 전압신호를 버퍼링하고 피드백하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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Publication number Priority date Publication date Assignee Title
CN109903795A (zh) * 2017-12-08 2019-06-18 三星电子株式会社 动态随机存取存储器装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100042072A (ko) * 2008-10-15 2010-04-23 삼성전자주식회사 반도체 메모리 장치
US8361856B2 (en) 2010-11-01 2013-01-29 Micron Technology, Inc. Memory cells, arrays of memory cells, and methods of forming memory cells
US8450175B2 (en) 2011-02-22 2013-05-28 Micron Technology, Inc. Methods of forming a vertical transistor and at least a conductive line electrically coupled therewith
US9006060B2 (en) 2012-08-21 2015-04-14 Micron Technology, Inc. N-type field effect transistors, arrays comprising N-type vertically-oriented transistors, methods of forming an N-type field effect transistor, and methods of forming an array comprising vertically-oriented N-type transistors
US9129896B2 (en) 2012-08-21 2015-09-08 Micron Technology, Inc. Arrays comprising vertically-oriented transistors, integrated circuitry comprising a conductive line buried in silicon-comprising semiconductor material, methods of forming a plurality of conductive lines buried in silicon-comprising semiconductor material, and methods of forming an array comprising vertically-oriented transistors
US9478550B2 (en) * 2012-08-27 2016-10-25 Micron Technology, Inc. Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors
KR102030713B1 (ko) * 2013-01-11 2019-11-08 삼성전자주식회사 메모리 코어 및 이를 포함하는 반도체 메모리 장치
US9111853B2 (en) 2013-03-15 2015-08-18 Micron Technology, Inc. Methods of forming doped elements of semiconductor device structures
US10014049B2 (en) * 2016-06-22 2018-07-03 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
KR20220129378A (ko) * 2021-03-16 2022-09-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
CN116580729B (zh) * 2023-07-12 2023-12-01 长鑫存储技术有限公司 存储器及其修补方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535439B2 (en) 2001-05-08 2003-03-18 Micron Technology, Inc. Full stress open digit line memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118397A (ja) 1999-10-15 2001-04-27 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2001189098A (ja) 2000-01-04 2001-07-10 Mitsubishi Electric Corp 半導体記憶装置
KR100557712B1 (ko) * 2004-11-10 2006-03-07 삼성전자주식회사 반도체 메모리의 리페어 방법 및 장치
KR100615097B1 (ko) * 2004-11-24 2006-08-22 삼성전자주식회사 반도체 메모리 장치
KR100632370B1 (ko) * 2005-02-15 2006-10-11 삼성전자주식회사 리페어 효율을 개선하는 오픈 비트라인 구조의 메모리 디바이스 및 이의 리페어 방법
KR100632369B1 (ko) * 2005-02-15 2006-10-11 삼성전자주식회사 풀 스트레스로 테스트가 가능한 오픈 비트라인 구조의 메모리 디바이스 및 이에 대한 테스트 방법
KR100824798B1 (ko) * 2005-11-08 2008-04-24 삼성전자주식회사 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법
KR100727411B1 (ko) * 2005-12-29 2007-06-13 삼성전자주식회사 오픈 비트라인 구조의 메모리 셀 어레이를 가지는 반도체메모리 장치의 승압전압 발생회로 및 승압전압 발생방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535439B2 (en) 2001-05-08 2003-03-18 Micron Technology, Inc. Full stress open digit line memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109903795A (zh) * 2017-12-08 2019-06-18 三星电子株式会社 动态随机存取存储器装置
CN109903795B (zh) * 2017-12-08 2024-04-26 三星电子株式会社 动态随机存取存储器装置

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