KR20220129378A - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 43
- 230000004044 response Effects 0.000 claims abstract description 41
- 230000015654 memory Effects 0.000 claims description 174
- 229910052751 metal Inorganic materials 0.000 claims description 109
- 239000002184 metal Substances 0.000 claims description 109
- 230000002093 peripheral effect Effects 0.000 claims description 89
- 239000000758 substrate Substances 0.000 claims description 40
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 85
- 238000010586 diagram Methods 0.000 description 37
- 101100386518 Caenorhabditis elegans dbl-1 gene Proteins 0.000 description 19
- 150000002739 metals Chemical class 0.000 description 16
- 108091008777 probable nuclear hormone receptor HR3 Proteins 0.000 description 15
- QPCDCPDFJACHGM-UHFFFAOYSA-N N,N-bis{2-[bis(carboxymethyl)amino]ethyl}glycine Chemical compound OC(=O)CN(CC(O)=O)CCN(CC(=O)O)CCN(CC(O)=O)CC(O)=O QPCDCPDFJACHGM-UHFFFAOYSA-N 0.000 description 9
- 238000003491 array Methods 0.000 description 9
- 101100338009 Mus musculus Gsta1 gene Proteins 0.000 description 7
- 101100123101 Mus musculus Gsta4 gene Proteins 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 6
- 102100038980 Exosome complex component CSL4 Human genes 0.000 description 5
- 101000882169 Homo sapiens Exosome complex component CSL4 Proteins 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- AYNSTGCNKVUQIL-UHFFFAOYSA-N C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC Chemical compound C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC AYNSTGCNKVUQIL-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 101000949825 Homo sapiens Meiotic recombination protein DMC1/LIM15 homolog Proteins 0.000 description 4
- 101000982628 Homo sapiens Prolyl 3-hydroxylase OGFOD1 Proteins 0.000 description 4
- 101001046894 Homo sapiens Protein HID1 Proteins 0.000 description 4
- 102100026942 Prolyl 3-hydroxylase OGFOD1 Human genes 0.000 description 4
- 102100022877 Protein HID1 Human genes 0.000 description 4
- 101100495436 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CSE4 gene Proteins 0.000 description 4
- 101100309034 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RTF1 gene Proteins 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 102100033868 Cannabinoid receptor 1 Human genes 0.000 description 3
- 101000710899 Homo sapiens Cannabinoid receptor 1 Proteins 0.000 description 3
- 101001116937 Homo sapiens Protocadherin alpha-4 Proteins 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000001788 irregular Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 101150084306 GstD1 gene Proteins 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 102100036214 Cannabinoid receptor 2 Human genes 0.000 description 1
- 101000875075 Homo sapiens Cannabinoid receptor 2 Proteins 0.000 description 1
- 101001116931 Homo sapiens Protocadherin alpha-6 Proteins 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- -1 polysilicon Chemical class 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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Abstract
본 발명에 따른 불휘발성 메모리 장치는 복수의 셀 스트링들과 연결된 복수의 비트라인들, 복수의 셀 스트링과 연결된 공통 소스 라인, 공통 소스 라인 및 복수의 비트라인들 사이에 제공되는 적어도 하나의 더미 비트라인, 외부 장치로부터의 커맨드에 응답하여 적어도 하나의 더미 비트라인 구동 신호를 생성하도로 구성된 제어 로직 회로, 및 더미 비트라인 구동 신호에 응답하여, 적어도 하나의 더미 비트라인으로 제1 전압을 선택적으로 제공하도록 구성된 더미 비트라인 드라이버를 포함한다.
Description
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
플래시 메모리 장치는 읽기 동작시 메모리 셀들과 연결된 비트라인의 전압 변화를 감지함으로써, 메모리 셀들에 저장된 데이터를 독출한다. 이 때, 메모리 셀들과 연결된 공통 소스 라인을 통해 전류가 흐르고, 공통 소스 라인의 전류에 의한 잡음이 비트라인로 유입될 수 있다. 이 경우, 비트라인의 전압이 공통 소스 라인의 전류에 의한 잡음의 영향을 받을 수 있으며, 플래시 메모리 장치의 신뢰성이 저하될 수 있다.
본 발명의 목적은 공통 소스 라인에 의한 잡음의 영향을 최소화함으로써, 향상된 성능 및 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명에 따르면, 불휘발성 메모리 장치는 복수의 셀 스트링들과 연결된 복수의 비트라인들; 상기 복수의 셀 스트링과 연결된 공통 소스 라인; 상기 공통 소스 라인 및 상기 복수의 비트라인들 사이에 제공되는 적어도 하나의 더미 비트라인; 외부 장치로부터의 커맨드에 응답하여 적어도 하나의 더미 비트라인 구동 신호를 생성하도로 구성된 제어 로직 회로; 및 상기 더미 비트라인 구동 신호에 응답하여, 상기 적어도 하나의 더미 비트라인으로 제1 전압을 선택적으로 제공하도록 구성된 더미 비트라인 드라이버를 포함한다.
본 발명에 따르면, 불휘발성 메모리 장치는 반도체 기판 상에 형성된 주변 회로; 상기 주변 회로 상부에 형성되고, 복수의 셀 스트링들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이 상부에 형성된 메탈 레이어를 포함하고, 상기 메탈 레이어는: 상기 복수의 셀 스트링들과 연결된 복수의 비트라인들; 상기 복수의 셀 스트링들과 연결된 공통 소스 라인; 및 상기 복수의 비트라인들 및 상기 공통 소스 라인 사이에 제공되는 적어도 하나의 더미 비트라인을 포함하고, 상기 주변 회로는: 외부 장치로부터의 커맨드에 응답하여, 적어도 하나의 더미 비트라인 구동 신호를 생성하도록 구성된 제어 로직 회로; 및 상기 적어도 하나의 더미 비트라인 구동 신호에 응답하여, 상기 적어도 하나의 더미 비트라인으로 제1 전압을 선택적으로 제공하도록 구성된 더미 비트라인 드라이버를 포함한다.
본 발명에 따르면, 불휘발성 메모리 장치의 동작 방법은 외부 장치로부터 읽기 커맨드를 수신하는 단계; 상기 읽기 커맨드에 응답하여, 복수의 비트라인들 및 공통 소스 라인 사이에 위치한 적어도 하나의 더미 비트라인으로 제1 전압을 인가하는 단계; 상기 읽기 커맨드에 응답하여, 읽기 동작을 수행하는 단계; 상기 외부 장치로부터 소거 커맨드를 수신하는 단계; 상기 소거 커맨드에 응답하여, 상기 적어도 하나의 더미 비트라인을 플로팅하거나, 상기 적어도 하나의 더미 비트라인을 상기 공통 소스 라인과 전기적으로 연결하거나, 또는 상기 적어도 하나의 더미 비트라인으로 소거 전압을 인가하는 단계; 및 상기 소거 커맨드에 응답하여 소거 동작을 수행하는 단계를 포함한다.
본 발명에 따르면, 불휘발성 메모리 장치는 공통 소스 라인과 인접한 더미 비트라인들의 전압을 제어함으로써, 공통 소스 라인의 전류에 의한 잡음이 비트라인들로 유입되는 것을 방지할 수 있으며, 소거 동작시, 공통 소스 라인 또는 비트라인이 소거 전압에 도달하는 시간을 단축시킬 수 있다. 따라서 향상된 성능 및 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 하나의 메모리 블록(BLK)의 실시 예를 보여주는 회로도이다.
도 3은 도 1의 불휘발성 메모리 장치를 개략적으로 보여주는 사시도이다.
도 4는 도 3의 A선에 따른 불휘발성 메모리 장치의 단면도를 보여준다.
도 5는 도 3의 B선에 따른 불휘발성 메모리 장치의 단면도를 보여준다.
도 6은 도 3의 메탈 레이어에서의 셀 코어 영역을 보여주는 평면도이다.
도 7은 도 5의 메탈 레이어에서의 제3 콘택 영역을 보여주는 평면도이다.
도 8은 도 1의 더미 비트라인 드라이버를 보여주는 회로도이다.
도 9는 도 8의 더미 비트라인 드라이버로 제공되는 제1 더미 비트라인 구동 신호를 설명하기 위한 타이밍도이다.
도 10a 내지 도 10c는 도 9의 타이밍도에 따른 비트라인, 더미 비트라인, 및 공통 소스 라인(CSL)의 레벨을 설명하기 위한 도면들이다.
도 11a 및 도 11b는 도 1의 더미 비트라인 드라이버를 보여주는 도면들이다.
도 12는 도 11a 또는 도 11b의 제1 및 제2 더미 비트라인 구동 신호들을 설명하기 위한 타이밍도이다.
도 13a 내지 도 13c는 도 12의 타이밍도에 따른 비트라인, 더미 비트라인, 및 공통 소스 라인의 레벨을 설명하기 위한 도면들이다.
도 14는 도 11a 또는 도 11b의 제1 및 제2 더미 비트라인 구동 신호들을 설명하기 위한 타이밍도이다.
도 15a 및 도 15b는 더미 비트라인들에 대한 제어 방법을 설명하기 위한 도면들이다.
도 16은 불휘발성 메모리 장치가 복수의 더미 비트라인 드라이버를 포함하는 실시 예를 보여주는 도면이다.
도 17은 도 1의 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 18a 및 도 18b는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도들이다.
도 19는 본 발명에 따른 메모리 장치(1400)를 예시적으로 보여주는 도면이다.
도 20 내지 도 22은 본 발명에 따른 불휘발성 메모리 장치의 다양한 적층 구조를 설명하기 위한 도면들이다.
도 23는 본 발명의 하나의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 하나의 메모리 블록(BLK)의 실시 예를 보여주는 회로도이다.
도 3은 도 1의 불휘발성 메모리 장치를 개략적으로 보여주는 사시도이다.
도 4는 도 3의 A선에 따른 불휘발성 메모리 장치의 단면도를 보여준다.
도 5는 도 3의 B선에 따른 불휘발성 메모리 장치의 단면도를 보여준다.
도 6은 도 3의 메탈 레이어에서의 셀 코어 영역을 보여주는 평면도이다.
도 7은 도 5의 메탈 레이어에서의 제3 콘택 영역을 보여주는 평면도이다.
도 8은 도 1의 더미 비트라인 드라이버를 보여주는 회로도이다.
도 9는 도 8의 더미 비트라인 드라이버로 제공되는 제1 더미 비트라인 구동 신호를 설명하기 위한 타이밍도이다.
도 10a 내지 도 10c는 도 9의 타이밍도에 따른 비트라인, 더미 비트라인, 및 공통 소스 라인(CSL)의 레벨을 설명하기 위한 도면들이다.
도 11a 및 도 11b는 도 1의 더미 비트라인 드라이버를 보여주는 도면들이다.
도 12는 도 11a 또는 도 11b의 제1 및 제2 더미 비트라인 구동 신호들을 설명하기 위한 타이밍도이다.
도 13a 내지 도 13c는 도 12의 타이밍도에 따른 비트라인, 더미 비트라인, 및 공통 소스 라인의 레벨을 설명하기 위한 도면들이다.
도 14는 도 11a 또는 도 11b의 제1 및 제2 더미 비트라인 구동 신호들을 설명하기 위한 타이밍도이다.
도 15a 및 도 15b는 더미 비트라인들에 대한 제어 방법을 설명하기 위한 도면들이다.
도 16은 불휘발성 메모리 장치가 복수의 더미 비트라인 드라이버를 포함하는 실시 예를 보여주는 도면이다.
도 17은 도 1의 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 18a 및 도 18b는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도들이다.
도 19는 본 발명에 따른 메모리 장치(1400)를 예시적으로 보여주는 도면이다.
도 20 내지 도 22은 본 발명에 따른 불휘발성 메모리 장치의 다양한 적층 구조를 설명하기 위한 도면들이다.
도 23는 본 발명의 하나의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼 회로(130), 입출력 회로(140), 제어 로직 및 전압 발생 회로(150), 및 더미 비트라인 드라이버(160)를 포함할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)를 제외한 구성 요소들, 예를 들어, 어드레스 디코더(120), 페이지 버퍼 회로(130), 입출력 회로(140), 제어 로직 및 전압 발생 회로(150), 더미 비트라인 드라이버(160)는 주변 회로(PERI)에 포함될 수 있다. 일 실시 예에서, 불휘발성 메모리 장치(100)는 주변 회로(PERI)(또는 주변 회로 영역) 상부에 메모리 셀 어레이(110) 또는 메모리 셀 구조체 또는 메모리 셀 영역이 적층된 구조인 COP(Cell on Peripheral) 또는 CUA(CMOS under Array) 구조를 가질 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있고, 복수의 셀 스트링들 각각은 복수의 비트라인들(BL)과 연결될 수 있다. 복수의 셀 스트링들 각각은 직렬 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)과 연결될 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코더(120)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코더(120)는 디코딩된 어드레스(ADDR)를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 제어 또는 구동할 수 있다.
페이지 버퍼 회로(130)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(130)는 비트라인들(BL)의 전압 변화를 감지하여, 메모리 셀 어레이(110)의 메모리 셀들에 저장된 데이터를 읽을 수 있다. 페이지 버퍼 회로(130)는 읽은 데이터를 입출력 회로(140)로 제공할 수 있다. 페이지 버퍼 회로(130)는 입출력 회로(140)를 통해 수신된 데이터(DATA)를 임시 저장하도록 구성될 수 있다. 페이지 버퍼 회로(130)는 임시 저장된 데이터(DATA)를 기반으로 비트라인들(BL)을 제어 또는 구동할 수 있다.
입출력 회로(140)는 외부 장치(예를 들어, 메모리 컨트롤러)와 데이터(DATA)를 주고받을 수 있다. 입출력 회로(140)는 외부 장치로부터 수신된 데이터(DATA)를 페이지 버퍼 회로(130)로 전달하거나 또는 페이지 버퍼 회로(130)로부터 수신된 데이터(DATA)를 외부 장치로 전달할 수 있다.
제어 로직 및 전압 발생 회로(150)(이하에서, 제어 로직 회로라 칭함.)는 불휘발성 메모리 장치(100)가 동작하는데 필요한 다양한 전압들, 예를 들어, 복수의 프로그램 전압들, 복수의 프로그램 검증 전압들, 복수의 패스 전압들, 복수의 읽기 전압들, 복수의 소거 전압들 등을 생성하도록 구성될 수 있다.
제어 로직 회로(150)는 외부 장치로부터의 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여, 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(150)는 커맨드(CMD)에 응답하여, 커맨드(CMD)에 대응하는 동작(예를 들어, 프로그램 동작, 읽기 동작, 소거 동작 등)이 수행되도록, 어드레스 디코더(120), 페이지 버퍼 회로(130), 입출력 회로(140), 및 더미 비트라인 드라이버(160)를 제어할 수 있다.
더미 비트라인 드라이버(160)는 메모리 셀 어레이(110)의 더미 비트라인들(DBL)과 연결될 수 있다. 더미 비트라인 드라이버(160)는 제어 로직 회로(150)의 제어에 따라 더미 비트라인들(DBL)의 전압을 제어하거나 또는 바이어스를 제공하도록 구성될 수 있다. 예를 들어, 메모리 셀 어레이(110)는 더미 비트라인들(DBL)을 포함할 수 있다. 더미 비트라인들(DBL)은 메모리 셀 어레이(110)의 비트라인들(BL)과 동일한 레이어(예를 들어, 메모리 셀 어레이(110) 상부의 메탈 레이어)에서 유사한 패턴으로 형성되나, 셀 트랜지스터들과 전기적으로 연결되지 않거나 또는 페이지 버퍼 회로(130)와 전기적으로 연결되지 않는 비트라인들을 가리킬 수 있다. 또는, 더미 비트라인들(DBL)은 비트라인들(BL)과 동일한 형태 또는 구조로 형성되나, 불휘발성 메모리 장치(100)의 동작(예를 들어, 읽기 동작, 프로그램 동작, 또는 소거 동작)에서 사용되지 않는 비트라인을 가리킬 수 있다.
더미 비트라인 드라이버(160)는 제어 로직 회로(150)의 제어에 따라 더미 비트라인들(DBL)의 전압을 제어할 수 있다. 더미 비트라인(DBL)이 더미 비트라인 드라이버(160)에 의해 제어됨에 따라, 메모리 셀 어레이(110)의 공통 소스 라인(CSL)에 의해 발생한 잡음(noise)이 비트라인들(BL)로 유입되지 않기 때문에, 불휘발성 메모리 장치(100)의 동작 신뢰성이 향상될 수 있다. 더미 비트라인 드라이버(160)의 동작 및 구조는 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 하나의 메모리 블록(BLK)의 실시 예를 보여주는 회로도이다. 도 2를 참조하여 하나의 메모리 블록(BLK)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들은 도 2의 메모리 블록(BLK)과 동일하거나 또는 유사한 구조를 가질 수 있다. 도 1 및 도 2를 참조하면, 메모리 블록(BLK)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 행 방향(Row Direction) 및 열 방향(Column Direction)으로 배열될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 동일한 열에 위치한 셀 스트링들은 동일한 비트라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결될 수 있고, 셀 스트링들(CS12, CS22)은 제2 비트라인(BL2)과 연결될 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 복수의 셀 트랜지스터들은 행 방향 및 열 방향에 의해 형성된 평면(예를 들어, 반도체 기판(미도시) 또는 주변 회로(PERI))과 수직한 방향인 높이 방향(height direction)으로 적층될 수 있다.
복수의 셀 트랜지스터들은 대응하는 비트라인(예를 들어, BL1 또는 BL2) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SSTb, SSTa), 더미 메모리 셀들(DMC1, DMC2), 메모리 셀들(MC1~MC8), 및 접지 선택 트랜지스터들(GSTa, GSTb)을 포함할 수 있다. 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa)은 직렬 연결된 메모리 셀들(MC1~MC8) 및 대응하는 비트 라인(예를 들어, BL1 또는 BL2) 사이에 제공 또는 연결될 수 있다. 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결된 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공 또는 연결될 수 있다. 일 실시 예에서, 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa) 및 직렬 연결된 메모리 셀들(MC1~MC8) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있고, 직렬 연결된 메모리 셀들(MC1~MC8) 및 직렬 연결된 접지 선택 트랜지스터들(GSTb, GSTa) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 메모리 셀들(MC1~MC8) 중 동일한 높이에 위치한 메모리 셀들은 서로 동일한 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 메모리 셀들(MC1)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제1 워드라인(WL1)을 공유할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 메모리 셀들(MC2)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제2 워드라인(WL2)을 공유할 수 있다. 마찬가지로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제3 내지 제8 메모리 셀들(MC3~MC8) 각각은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제3 내지 제8 워드라인들(WL3~WL8)을 각각 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 더미 메모리 셀들(DMC1, DMC2) 중 동일한 높이에 위치한 더미 메모리 셀들은 서로 동일한 더미 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)을 공유할 수 있고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)을 공유할 수 있다. 일 실시 예에서, 더미 워드라인들은 다중 적층 구조(multi-stacked structure)를 위해 추가될 수 있다. 예를 들어, 더미 워드라인은 워드라인들(예를 들어, WL4, WL5) 사이에 추가될 수 있으며, 더미 워드라인들은 메모리 셀들(예를 들어, MC4, MC5) 사이에 추가된 더미 메모리 셀들과 연결될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SSTa, SSTb) 중 동일한 행 및 동일한 높이에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)과 연결될 수 있다.
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SSTb, SSTa) 중 동일한 행에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인을 공유할 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb, SSTa)은 제1 스트링 선택 라인을 공유할 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb, SSTa)은 제1 스트링 선택 라인과 다른 제2 스트링 선택 라인을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 행 및 동일한 높이에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSLa)은 접지 선택 라인(GST1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSLa)은 접지 선택 라인(GST2a)과 연결될 수 있다.
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a)은 서로 동일한 접지 선택 라인을 공유할 수 있다. 또는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 높이의 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다. 또는, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 행에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다.
일 실시 예에서, 비록 도면에 도시되지는 않았으나, 메모리 블록(BLK)의 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 소거 제어 트랜지스터(ECT)를 더 포함할 수 있다. 소거 제어 트랜지스터(ECT)는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 소거 제어 트랜지스터(ECT)는 기판으로부터 동일한 높이에 위치할 수 있고, 동일한 소거 제어 라인(ECL)과 연결될 수 있다. 예를 들어, 소거 제어 트랜지스터(ECT)는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각에서, 공통 소스 라인(CSL) 및 접지 선택 트랜지스터(GSTa) 사이에 위치할 수 있다. 또는 소거 제어 트랜지스터(ECT)는 비트라인들(BL1, BL2) 및 스트링 선택 트랜지스터들(SSTb) 사이에 위치할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
일 실시 예에서, 도 2에 도시된 메모리 블록(BLK)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소될 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링을 구성하는 행들 및 열들의 개수가 증가 또는 감소될 수 있다. 또한, 메모리 블록(BLK)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
도 3은 도 1의 불휘발성 메모리 장치를 개략적으로 보여주는 사시도이다. 이하에서 설명의 편의를 위해, 하나의 메모리 블록(BLK)을 기준으로 불휘발성 메모리 장치(100)의 개략적인 구조가 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 또한 도면의 간결성 및 설명의 편의를 위해, 본 발명의 기술적 사상과 관련된 구성만 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1 내지 도 3을 참조하면, 불휘발성 메모리 장치(100)의 주변 회로(PERI)는 행 방향 및 열 방향에 의해 정의된 평면(예를 들어, 반도체 기판) 상에 형성될 수 있다. 3차원 구조의 메모리 블록(BLK)은 주변 회로(PERI) 상부에 또는 주변 회로(PERI)와 수직한 방향, 즉 높이 방향으로 형성될 수 있다. 즉, 불휘발성 메모리 장치(100)는 COP 구조를 가질 수 있다.
메모리 블록(BLK)의 다양한 신호 라인들(예를 들어, 비트라인(BL), 워드라인(WL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소스 라인(CSL) 등)은 메탈 레이어(ML)에 포함된 도전 라인들을 통해 주변 회로(PERI)와 연결될 수 있다. 일 실시 예에서, 메모리 블록(BLK)의 비트라인들(BL)은 콘택 영역(CT)에서, 주변 회로(PERI)와 연결될 수 있다. 예를 들어, 메모리 블록(BLK)의 비트라인들(BL)은 메탈 레이어(ML)의 도전 라인들과 전기적으로 연결될 수 있다. 메모리 블록(BLK)과 유사한 구조를 갖는 더미 메모리 블록(dBLK)이 콘택 영역(CT)에 형성될 수 있고, 더미 메모리 블록(dBLK)을 높이 방향으로 관통하는 관통 플러그를 통해 메탈 레이어(ML)의 도전 라인들 및 주변 회로(PERI)(특히, 페이지 버퍼 회로(130))가 전기적으로 연결될 수 있다. 일 실시 예에서, 페이지 버퍼 회로(130)는 주변 회로(PERI)의 콘택 영역(CT)에 형성될 수 있다.
도 4는 도 3의 A선에 따른 불휘발성 메모리 장치의 단면도를 보여준다. 도 5는 도 3의 B선에 따른 불휘발성 메모리 장치의 단면도를 보여준다. 도면의 간결성 및 설명의 편의를 위해, 본 발명의 실시 예를 설명하는데 불필요한 구성 요소들 및 그에 대한 상세한 설명은 생략된다. 예를 들어, 메모리 블록(BLK)의 일부 스트링 선택 라인, 일부 워드라인, 더미 워드라인, 일부 접지 선택 라인 등이 이하의 도면들에서 생략되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1, 도 3, 도 4, 및 도 5를 참조하면, 반도체 기판(SUB) 상에 주변 회로(PERI)가 형성될 수 있다. 주변 회로(PERI)의 상부 또는 주변 회로(PERI)로부터의 높이 방향을 따라 셀 영역(CELL)이 형성될 수 있다. 셀 영역(CELL)은 메모리 블록(BLK)이 형성되는 영역을 가리킬 수 있다. 셀 영역(CELL)에서, 공통 소스 라인(CSL), 접지 선택 라인(GSL), 워드라인들(WL1~WL6), 스트링 선택 라인(SSL)이 주변 회로(PERI)로부터 높이 방향으로 수직 적층될 수 있다.
제1 콘택 영역(CNR1)에서, 공통 소스 라인(CSL), 접지 선택 라인(GSL), 워드라인들(WL1~WL6), 스트링 선택 라인(SSL)은 계단 형태로 형성될 수 있다. 예를 들어, 제1 콘택 영역(CNR1)에서, 공통 소스 라인(CSL), 접지 선택 라인(GSL), 워드라인들(WL1~WL6), 스트링 선택 라인(SSL) 각각의 행 방향에 따른 길이는 주변 회로(PERI)로부터 멀어질수록 짧아질 수 있다.
제1 콘택 영역(CNR1)에서, 접지 선택 라인(GSL), 워드라인들(WL1~WL6), 스트링 선택 라인(SSL)은 제1 관통 플러그들(TP1)을 통해 제1 콘택 플러그들(CT1)과 연결될 수 있다. 제1 콘택 플러그들(CT1)은 메탈 레이어(ML)의 제1 도전 라인들(CL1)과 연결될 수 있다. 제1 관통 플러그들(TP1)은 셀 영역(CELL)에서, 높이 방향(즉, 주변 회로(PERI)와 수직한 방향)을 따라 형성될 수 있다. 일 실시 예에서, 제1 관통 플러그(TP1) 또는 이하에서 설명되는 관통 플러그들은 TSV(Through Silicon Via) 또는 THV(Through Hole Via) 등과 같은 수직 관통 구조체를 가리킬 수 있다. 일 실시 예에서, 메탈 레이어(ML)는 도전 라인들(CL1)의 다양한 배선 또는 패턴을 제공하기 위한 복수의 레이어들을 포함할 수 있다.
메탈 레이어(ML)의 제1 도전 라인들(CL1)은 제2 콘택 영역(CNR2)에서, 제2 콘택 플러그(CT2)와 연결될 수 있다. 제2 콘택 플러그(CT2)는 제2 관통 플러그(TP2)를 통해 주변 회로(PERI)와 전기적으로 연결될 수 있다. 일 실시 예에서, 도 4에 도시된 바와 같이 제1 워드라인(WL1)은 제1 관통 플러그(TP1), 제1 콘택 플러그(CT1), 제1 도전 라인(CL1), 제2 콘택 플러그(CT2), 및 제2 관통 플러그(TP2)를 통해 주변 회로(PERI), 특히, 어드레스 디코더(120)와 전기적으로 연결될 수 있다. 상술된 메모리 블록(BLK)의 워드라인들(WL1~WL6)의 연결 구조는 단순 예시들이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
채널들(CH)은 셀 코어 영역(CAR)에 제공될 수 있다. 채널들(CH)은 수직 적층된 공통 소스 라인(CSL), 접지 선택 라인(GSL), 워드라인들(WL1~WL6), 스트링 선택 라인(SSL)을 관통하도록 제공될 수 있다. 채널들(CH)은 제3 콘택(CT3)을 통해 비트라인들(BL)과 연결될 수 있다.
일 실시 예에서, 메탈 레이어(ML)는 공통 소스 라인(CSL)과 대응하는 도전 라인을 포함할 수 있다. 공통 소스 라인(CSL)과 대응하는 도전 라인은 제4 콘택 플러그(CT4) 및 제4 관통 플러그(TP4)를 통해 셀 영역(CELL)의 공통 소스 라인(CSL)과 연결될 수 있다. 일 실시 예에서, 메탈 레이어(ML)에서 공통 소스 라인(CSL)은 메쉬 구조 또는 링 구조를 통해 메모리 셀 어레이 전체 또는 일부에서 공통으로 연결될 수 있다. 일 실시 예에서, 셀 영역(CELL)에서, 공통 소스 라인(CSL)은 메쉬 구조 또는 링 구조를 통해 메모리 셀 어레이 전체 또는 일부에서 공통으로 연결될 수 있다.
다음으로, 도 5에 도시된 바와 같이, 채널(CH) 및 제3 콘택 플러그(CT3)와 전기적으로 연결된 비트라인(BL)은 열 방향으로 신장될 수 있다. 메탈 레이어(ML)에서 열 방향으로 신장된 비트라인(BL)은 제3 콘택 영역(CNR3)에서, 제5 콘택 플러그(CT5) 및 제5 관통 플러그(TP5)를 통해 주변 회로(PERI)의 페이지 버퍼 회로(130)와 전기적으로 연결될 수 있다. 일 실시 예에서, 제3 콘택 영역(CNR3)은 도 3을 참조하여 설명된 콘택 영역(CT) 또는 더미 블록(dBLK)과 대응되는 영역일 수 있다. 즉, 제3 콘택 영역(CNR3)은 비트라인들(BL) 및 페이지 버퍼 회로(130)를 전기적으로 연결하는 관통 플러그들이 형성되는 영역(예를 들어, 비트라인 콘택 영역)을 가리킬 수 있다. 제3 콘택 영역(CNR3)에서, 접지 선택 라인(GSL), 워드라인들(WL1~WL6), 및 스트링 선택 라인(SSL)과 대응되는 영역은 몰드 패턴(MP)으로 제공될 수 있다.
일 실시 예에서, 더미 비트라인(DBL)은 셀 코어 영역(CAR)에서, 행 방향을 따라 신장될 수 있고, 제3 콘택 영역(CNR3)에서, 제6 콘택 플러그(CT6) 및 제6 관통 플러그(TP6)를 통해 주변 회로(PERI)의 더미 비트라인 드라이버(160)와 전기적으로 연결될 수 있다. 일 실시 예에서, 더미 비트라인(DBL)은 비트라인(BL)과 메탈 레이어에서 동일한 패턴으로 형성되나 채널(CH)과 전기적으로 연결되지 않는 비트라인을 가리킬 수 있다. 또는, 더미 비트라인(DBL)은 비트라인(BL)과 채널과 전기적으로 연결되나, 더미 비트라인(DBL)과 연결된 채널은 비트라인과(BL)과 연결된 채널(CH)과 다른 구조를 가질 수 있다.
일 실시 예에서, 페이지 버퍼 회로(130)는 주변 회로(PERI)의 제3 콘택 영역(CNR3)에 제공될 수 있고, 더미 비트라인 드라이버(160)는 주변 회로(PERI)의 제3 콘택 영역(CNR3)과 다른 위치에 제공될 수 있다. 즉, 더미 비트라인(DBL)은 비트라인(BL) 및 주변 회로(PERI)의 페이지 버퍼 회로(130)를 전기적으로 연결하기 위한 제5 관통 플러그들이 제공되는 영역(즉, 제3 콘택 영역(CNR3))에 형성된 제6 관통 플러그(TP6)를 통해 주변 회로(PERI)와 연결되나, 더미 비트라인(DBL)과 전기적으로 연결되는 더미 비트라인 드라이버(160)는 제3 콘택 영역(CNR3)과 다른 위치 또는 페이지 버퍼 회로(130)와 다른 위치에 제공될 수 있다.
도 6은 도 3의 메탈 레이어에서의 셀 코어 영역을 보여주는 평면도이다. 도 3 및 도 6을 참조하면, 불휘발성 메모리 장치(100)의 메탈 레이어(ML)의 셀 코어 영역에서, 공통 소스 라인(CSL), 더미 비트라인들(DBLa, DBLb), 및 비트라인들(BLa, BLb)은 열 방향을 따라 신장될 수 있다. 공통 소스 라인(CSL), 더미 비트라인들(DBLa, DBLb), 및 비트라인들(BLa, BLb)은 행 방향을 따라 배치될 수 있다.
비트라인들(BLa, BLb)은 복수의 메모리 블록들의 채널들 또는 메모리 셀들과 전기적으로 연결될 수 있다. 더미 비트라인들(DBLa, DBLb)은 메탈 레이어(ML)에서, 공통 소스 라인(CSL) 및 비트라인들(BLa, BLb) 사이에 위치할 수 있다. 예를 들어, 더미 비트라인들(DBLa)은 공통 소스 라인(CSL) 및 비트라인들(BLa) 사이에 배치될 수 있고, 더미 비트라인들(DBLb)은 공통 소스 라인(CSL) 및 비트라인들(BLb) 사이에 배치될 수 있다.
일 실시 예에서, 공통 소스 라인(CSL)의 레벨이 바뀌는 경우, 비트라인들(BLa, BLb)로 공통 소스 라인(CSL)에 의한 잡음(noise)이 유입될 수 있다. 예를 들어, 불휘발성 메모리 장치(100)가 읽기 동작 또는 프로그램 검증 동작을 수행하는 경우, 공통 소스 라인(CSL)으로 큰 전류가 흐를 수 있다. 공통 소스 라인(CSL)을 통해 흐르는 대전류로 인해, 비트라인들(BLa, BLb)에서 잡음이 발생할 수 있고, 이러한 잡음은 읽어진 데이터의 신뢰성을 저하시킨다.
일 실시 예에서, 본 발명에 따른 더미 비트라인 드라이버(160)는 불휘발성 메모리 장치(100)의 동작에 따라 더미 비트라인들(DBLa, DBLb)의 레벨을 제어하도록 구성될 수 있다. 이 경우, 공통 소스 라인(CSL)으로부터 발생한 잡음이 비트라인들(BLa, BLb)로 유입되는 것을 차단 또는 방지할 수 있다.
도 7은 도 5의 메탈 레이어에서의 제3 콘택 영역을 보여주는 평면도이다. 도 5 및 도 7을 참조하면, 복수의 비트라인들(BL) 및 더미 비트라인(DBL)이 메탈 레이어(ML)의 제3 콘택 영역(CNR3)에 제공될 수 있다. 일 실시 예에서, 메탈 레이어(ML)의 제3 콘택 영역(CNR3)에 제공된 복수의 비트라인들(BL) 및 더미 비트라인(DBL)은 도 6을 참조하여 설명된 비트라인들(BLa, BLb) 및 더미 비트라인들(DBLa, DBLb)과 메탈 레이어(ML)의 다양한 도전 라인들을 통해 전기적으로 연결될 수 있다.
메탈 레이어(ML)의 제3 콘택 영역(CNR3)에서, 비트라인들(BL)은 관통 플러그 영역(TPA)에 형성된 관통 플러그들(TP)을 통해 주변 회로(PERI)의 페이지 버퍼 회로(130)와 전기적으로 연결될 수 있다. 이 때, 비트라인들(BL)과 연결된 관통 플러그 영역(TPA)은 일정한 간격 또는 피치를 기준으로 배열될 수 있다. 예를 들어, 제1 관통 플러그 영역(TPA1) 및 제1 관통 플러그 영역(TPA1)과 행 방향을 따라 인접한 제2 관통 플러그 영역(TPA2) 사이의 거리는 제1 길이(L1)일 수 있고, 제1 관통 플러그 영역(TPA1) 및 제1 관통 플러그 영역(TPA1)과 열 방향을 따라 인접한 제3 관통 플러그 영역(TPA3) 사이의 거리는 제2 길이(L2)일 수 있다. 즉, 비트라인들(BL)을 연결하도록 구성된 관통 플러그 영역들(TPA)은 제3 콘택 영역(CNR3)에서 규칙적인 또는 균일한 패턴으로 형성될 수 있다.
더미 비트라인(DBL)은 더미 관통 플러그 영역(DTPA)을 통해 주변 회로(PERI)의 더미 비트라인 드라이버(160)와 전기적으로 연결될 수 있다. 더미 관통 플러그 영역(DTPA)은, 제3 콘택 영역(CNR3)에서, 관통 플러그 영역들(TPA)과 비교하여 불규칙적인 패턴으로 또는 형성되거나 또는 불규칙적인 위치에 형성될 수 있다. 예를 들어, 더미 관통 플러그 영역(DTPA) 및 더미 관통 플러그 영역(DTPA)과 행 방향을 따라 인접한 제2 관통 플러그 영역(TPA2) 사이의 거리는 제3 거리(L3)일 수 있다. 이 때, 제3 거리(L3)는 제1 거리(L1)보다 짧을 수 있다. 즉, 규치적인 패턴을 갖도록 형성된 관통 플러그 영역들(TPA) 사이에, 더미 비트라인(DBL)과 전기적으로 연결된 더미 관통 플러그 영역(DTPA)이 형성될 수 있다. 더미 관통 플러그 영역(DTPA)은 관통 플러그 영역들(TPA)의 배치와 비교하여 불규칙적일 수 있다.
비록 도 7에서, 하나의 더미 관통 플러그 영역(DTPA)이 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 더미 관통 플러그 영역들(DTPA)의 개수는 다양하게 가변될 수 있다. 예시적인 실시 예에서, 더미 관통 플러그 영역들(DTPA)은 주변 회로(PERI)의 메탈 레이어(미도시)에서, 링 구조 또는 메쉬 구조를 통해, 더미 비트라인 드라이버(160)에 공통으로 연결될 수 있다.
도 8은 도 1의 더미 비트라인 드라이버를 보여주는 회로도이다. 이하에서, 설명의 편의를 위해, 더미 비트라인 드라이버(160)에 의해 구동 또는 제어되는 더미 비트라인은 셀 코어 영역(CAR)에서 공통 소스 라인과 인접한 더미 비트라인인 것으로 가정한다. 즉, 도 6에서, 더미 비트라인들(DBLa) 중 공통 소스 라인(CSL)과 가장 인접한 하나의 더미 비트라인 및 더미 비트라인들(DBLb) 중 공통 소스 라인(CSL)과 가장 인접한 하나의 더미 비트라인이 더미 비트라인 드라이버(160)에 의해 구동 또는 제어되는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 더미 비트라인 드라이버(160)에 의해 구동 또는 제어되는 더미 비트라인은 더미 비트라인들(DBLa) 중 공통 소스 라인(CSL)과 가장 인접한 적어도 하나의 더미 비트라인, 또는 비트라인들(BLa)과 가장 인접한 하나의 더미 비트라인, 또는 더미 비트라인들(DBLa) 중 적어도 하나의 더미 비트라인일 수 있다. 즉, 더미 비트라인 드라이버(160)에 의해 구동 또는 제어되는 더미 비트라인은 다양하게 바뀔 수 있다.
도 1 및 도 8을 참조하면, 더미 비트라인 드라이버(160)는 더미 비트라인(DBL) 및 제0 전압(V0) 사이에 연결된 제1 스위치(SW1)를 포함할 수 있다. 제1 스위치(SW1)는 제1 더미 비트라인 구동 신호(DBL_DRV1)에 응답하여 동작할 수 있다. 제1 스위치(SW1)는 제1 더미 비트라인 구동 신호(DBL_DRV1)에 응답하여, 더미 비트라인(DBL)으로 제0 전압(V0)을 제공하거나 또는 차단할 수 있다. 일 실시 에에서, 제1 스위치(SW1)는 NMOS 트랜지스터 소자로 구현될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
일 실시 예에서, 제0 전압(V0)은 접지 전압(GND 또는 VSS)일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제0 전압(V0)은 소정의 양 전압 또는 소정의 음 전압일 수 있다.
더미 비트라인(DBL)으로 제0 전압(V0)이 제공되는 경우, 더미 비트라인(DBL)은 제0 전압(V0)을 유지할 수 있다. 이 경우, 공통 소스 라인(CSL)의 대전류에 의해 발생한 잡음이 다른 비트라인들(BL)로 유입되는 것이 차단될 수 있다.
도 9는 도 8의 더미 비트라인 드라이버로 제공되는 제1 더미 비트라인 구동 신호를 설명하기 위한 타이밍도이다. 도 1, 도 8, 및 도 9를 참조하면, 제어 로직 회로(150)는 불휘발성 메모리 장치(100)의 동작에 따라 제1 더미 비트라인 구동 신호(DBL_DRV1)를 제어할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 읽기 동작(RD), 프로그램 동작(PGM), 및 소거 동작(ERS)을 수행할 수 있다.
제어 로직 회로(150)는 불휘발성 메모리 장치(100)가 읽기 동작(RD) 또는 프로그램 동작(PGM)을 수행하는 동안 더미 비트라인 드라이버(160)의 제1 스위치(SW1)가 턴-온(ON)되고, 불휘발성 메모리 장치(100)가 소거 동작(ERS)을 수행하는 동안 더미 비트라인 드라이버(160)의 제1 스위치(SW1)가 턴-오프(OFF)되도록 제1 더미 비트라인 구동 신호(DBL_DRV1)를 생성할 수 있다.
예를 들어, 불휘발성 메모리 장치(100)가 읽기 동작(RD)을 수행하는 동안, 공통 소스 라인(CSL)을 통해 전류가 흐르고, 공통 소스 라인(CSL)의 전류로 인해 인접한 비트라인들(BL)로 잡음(noise)이 유입될 수 있다. 이 경우, 더미 비트라인 드라이버(160)의 동작에 의해, 공통 소스 라인(CSL) 및 비트라인들(BL) 사이에 위치한 더미 비트라인들(DBL)로 제0 전압(V0)이 인가될 수 있고, 이로 인해, 공통 소스 라인(CSL)의 전류에 의한 잡음이 비트라인들(BL)로 유입되는 것이 차단될 수 있다. 일 실시 예에서, 불휘발성 메모리 장치(100)의 프로그램 동작(PGM)의 프로그램 검증 단계는 읽기 동작과 유사한 메커니즘으로 수행될 수 있으며, 상술된 바와 유사한 동작에 의해 공통 소스 라인(CSL)의 전류에 의한 잡음이 차단될 수 있다.
일 실시 예에서, 불휘발성 메모리 장치(100)는 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage) 방식의 소거 동작을 통해 소거 동작(ERS)을 수행할 수 있다. 즉, 불휘발성 메모리 장치(100)의 공통 소스 라인(CSL)을 통해 소거 전압이 인가될 수 있다. 이 때, 공통 소스 라인(CSL)과 인접한 더미 비트라인들(DBL)의 전압이 제0 전압(V0)으로 유지 또는 바이어싱된 경우, 공통 소스 라인(CSL)이 소거 전압으로 상승하는 시간이 지연될 수 있다.
더미 비트라인 드라이버(160)는 제어 로직 회로(150)로부터의 제1 더미 비트라인 구동 신호(DBL_DRV1)에 응답하여, 제1 스위치(SW1)를 턴-오프(OFF)시킬 수 있다. 이 경우, 불휘발성 메모리 장치(100)의 소거 동작(ERS) 동안, 더미 비트라인(DBL)은 플로팅 상태가 될 수 있으며, 이에 따라, 공통 소스 라인(CSL)이 소거 전압으로 상승하는 시간이 단축될 수 있다.
도 10a 내지 도 10c는 도 9의 타이밍도에 따른 비트라인, 더미 비트라인, 및 공통 소스 라인(CSL)의 레벨을 설명하기 위한 도면들이다. 설명의 편의를 위해, 도 10a 내지 도 10c에서, 메탈 레이어(ML)의 셀 코어 영역(CAR)에 포함된 다양한 라인들 중 일부 라인들만 도시되며, 더미 비트라인 드라이버(160)에 의해 제어되는 더미 비트라인은 공통 소스 라인(CSL)과 인접한 제1 및 제2 더미 비트라인들(DBL1, DBL2)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 더미 비트라인들의 개수 및 위치 또는 더미 비트라인 드라이버(160)에 의해 제어되는 더미 비트라인들의 개수 및 위치는 다양하게 변형될 수 있다.
먼저, 도 9 및 도 10a를 참조하면, 불휘발성 메모리 장치(100)가 읽기 동작(RD) 또는 프로그램 동작(PGM)(특히, 프로그램 검증 동작)을 수행하는 경우, 제1 내지 제4 비트라인들(BL1, BL2, BL3, BL4)은 대응하는 메모리 셀들의 상태에 따라 제1 내지 제4 비트라인 전압들(VBL1, VBL2, VBL3, VBL4)을 가질 수 있다.
불휘발성 메모리 장치(100)가 읽기 동작(RD) 또는 프로그램 동작(PGM)(특히, 프로그램 검증 동작)을 수행하는 경우, 공통 소스 라인(CSL)으로 접지 전압(GND)이 인가될 수 있으며, 읽기 동작(RD) 또는 프로그램 동작(PGM)(특히, 프로그램 검증 동작)의 타겟인 메모리 셀들의 상태에 따라 전류(Current)가 흐를 수 있다. 공통 소스 라인(CSL)을 통해 흐르는 전류에 의한 잡음이 인접한 비트라인들(예를 들어, BL2, BL3)에 영향을 줄 수 있다. 이 때, 본 발명에 따른 더미 비트라인 드라이버(160)는 제1 및 제2 더미 비트라인들(DBL1, DBL2)로 제0 전압(V0)을 인가할 수 있다. 즉, 더미 비트라인 드라이버(160)에 의해 제1 및 제2 더미 비트라인들(DBL1, DBL2)은 제0 전압(V0)을 유지할 수 있다. 일 실시 예에서, 제0 전압(V0)은 공통 소스 라인(CSL)과 물리적으로 구분된 전원 소스 또는 전압 단자로부터 제공될 수 있다. 제0 전압(V0)은 접지 전압(GND 또는 VSS)일 수 있다. 또는 제0 전압(V0)은 소정의 양 전압 또는 소정의 음 전압일 수 있다.
제1 및 제2 더미 비트라인들(DBL1, DBL2)이 제0 전압(V0)으로 바이어스됨에 따라, 공통 소스 라인(CSL)의 전류에 의해 발생한 잡음이 인접 비트라인들(예를 들어, BL2, BL3)로 유입되는 것이 차단될 수 있다. 즉, 인접 비트라인들(예를 들어, BL2, BL3)이 공통 소스 라인(CSL)의 전류에 의한 잡음의 영향을 받지 않기 때문에, 인접 비트라인들(예를 들어, BL2, BL3)과 연결된 메모리 셀들의 상태 또는 메모리 셀들에 저장된 데이터가 정확하게 감지될 수 있다.
다음으로, 도 9 및 도 10b를 참조하면, 불휘발성 메모리 장치(100)가 소거 동작(ERS)을 수행하는 동안, 공통 소스 라인(CSL)으로 소거 전압(VERS)이 인가될 수 있다. 소거 전압(VERS)은 양의 고전압일 수 일 수 있다. 만약, 공통 소스 라인(CSL)으로 소거 전압(VERS)이 인가되는 동안, 제1 및 제2 더미 비트라인들(DBL1, DBL2)이 제0 전압(V0) 또는 다른 바이어스 전압을 유지하는 경우, 공통 소스 라인(CSL)이 소거 전압(VERS)으로 상승하는데 필요한 시간이 증가할 것이다.
본 발명의 실시 예에 따른 더미 비트라인 드라이버(160)는 불휘발성 메모리 장치(100)가 소거 동작(ERS)을 수행하는 동안, 공통 소스 라인(CSL)과 인접한 제1 및 제2 더미 비트라인들(DBL1, DBL2)을 플로팅시킬 수 있다. 이 경우, 공통 소스 라인(CSL)의 레벨이 소거 전압(VERS)으로 상승하는 동안 공통 소스 라인(CSL) 및 인접한 제1 및 제2 더미 비트라인들(DBL1, DBL2)이 커플링됨에 따라, 공통 소스 라인(CSL)이 소거 전압(VERS)에 도달하는 시간이 단축될 수 있다.
다음으로, 도 9 및 도 10c를 참조하면, 더미 비트라인 드라이버(160)는 불휘발성 메모리 장치(100)가 소거 동작(ERS)을 수행하는 동안, 공통 소스 라인(CSL) 및 비트라인들(BL2, BL3)과 인접한 제1 및 제2 더미 비트라인들(DBL1, DBL2)을 플로팅시킬 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 소거 동작(ERS) 동안, 공통 소스 라인(CSL) 및 비트라인들(BL1~BL4)로 소거 전압(VERS)을 인가할 수 있다. 즉, 도 10b의 실시 예와 달리, 불휘발성 메모리 장치(100)는 비트라인들(BL1~BL4)로 소거 전압(VERS)을 더 인가할 수 있다. 이 경우, 더미 비트라인 드라이버(160)는 공통 소스 라인(CSL) 및 비트라인들(BL2, BL3)과 인접한 제1 및 제2 더미 비트라인들(DBL1, DBL2)을 플로팅시킴으로써, 공통 소스 라인(CSL) 및 비트라인들(BL2, BL3)이 소거 전압(VERS)에 도달하는 시간을 단축시킬 수 있다.
비록, 도 10c의 실시 예에서, 공통 소스 라인(CSL) 및 비트라인(BL2) 사이에 하나의 더미 비트라인(DBL1)이 존재하는 것으로 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 도 6을 참조하여 설명된 바와 같이, 공통 소스 라인(CSL) 및 비트라인들(BLa) 사이에 복수의 더미 비트라인들(DBLa)이 존재할 수 있다. 이 경우, 더미 비트라인 드라이버(160)는 복수의 더미 비트라인들(DBLa) 중 공통 소스 라인(CSL)과 인접한 적어도 하나의 더미 비트라인 및 비트라인들(BLa)과 인접한 적어도 하나의 더미 비트라인을 플로팅시키도록 구성될 수 있다.
상술된 바와 같이, 본 발명의 실시 예들에 따르면, 더미 비트라인 드라이버(160)는 공통 소스 라인(CSL)과 인접한 적어도 하나의 더미 비트라인으로 제0 전압(V0)을 인가하도록 구성될 수 있고, 불휘발성 메모리 장치(100)가 소거 동작(ERS)을 수행하는 동안, 공통 소스 라인(CSL)과 인접한 적어도 하나의 더미 비트라인을 플로팅시키도록 구성될 수 있다. 이에 따라, 불휘발성 메모리 장치(100)의 센싱 동작(예를 들어, 읽기 동작 또는 프로그램 검증 동작 등) 동안 공통 소스 라인(CSL)의 전류에 의한 잡음이 비트라인들로 유입되지 않기 때문에, 센싱 동작의 신뢰성이 향상된다. 또한, 불휘발성 메모리 장치(100)의 소거 동작(ERS) 동안, 공통 소스 라인(CSL) 또는 비트라인들(BL)이 소거 전압(VERS)으로 상승하는 시간이 단축될 수 있다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
도 11a 및 도 11b는 도 1의 더미 비트라인 드라이버를 보여주는 도면들이다. 도 1의 더미 비트라인 드라이버(160)는 도 11a 및 도 11b의 더미 비트라인 드라이버들(160a, 160b)로 대체될 수 있다.
먼저, 도 1 및 도 11a를 참조하면, 더미 비트라인 드라이버(160a)는 제1 및 제2 스위치들(SW1, SW2)을 포함할 수 있다. 제1 스위치(SW1)는 더미 비트라인(DBL) 및 제0 전압(V0) 사이에 연결되고, 제1 더미 비트라인 구동 신호(DBL_DRV1)에 응답하여 동작할 수 있다. 제1 스위치(SW1) 및 제1 더미 비트라인 구동 신호(DBL_DRV1)는 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
제2 스위치(SW2)는 공통 소스 라인(CSL) 및 더미 비트라인(DBL) 사이에 연결되고, 제2 더미 비트라인 구동 신호(DBL_DRV2)에 응답하여 동작할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)의 소거 동작(ERS)시, 공통 소스 라인(CSL)은 소거 전압 발생기(10)로부터 소거 전압(VERS)을 제공받을 수 있다. 일 실시 예에서, 소거 전압 발생기(10)는 도 1의 제어 로직 및 전압 발생 회로(150)에 포함되거나 또는 도 1의 제어 로직 및 전압 발생 회로(150)로 대체될 수 있다.
불휘발성 메모리 장치(100)의 소거 동작(ERS) 동안, 더미 비트라인 드라이버(160a)의 제2 스위치(SW2)는 제2 더미 비트라인 구동 신호(DBL_DRV2)에 응답하여, 공통 소스 라인(CSL)과 더미 비트라인(DBL)을 전기적으로 연결할 수 있다. 즉, 불휘발성 메모리 장치(100)의 소거 동작(ERS) 동안, 더미 비트라인 드라이버(160a)의 제2 스위치(SW2)에 의해 더미 비트라인(DBL) 및 공통 소스 라인(CSL)으로 소거 전압(VERS)이 함께 인가될 수 있다. 이 경우, 더미 비트라인(DBL)이 공통 소스 라인(CSL)과 함께 소거 전압(VERS)으로 상승하기 때문에, 공통 소스 라인(CSL)이 소거 전압(VERS)에 도달하는 시간이 단축될 수 있다.
다음으로, 도 1 및 도 11b를 참조하면, 더미 비트라인 드라이버(160b)는 제1 및 제2 스위치들(SW1, SW2)을 포함할 수 있다. 제1 스위치(SW1)는 더미 비트라인(DBL) 및 제0 전압(V0) 사이에 연결되고, 제1 더미 비트라인 구동 신호(DBL_DRV1)에 응답하여 동작할 수 있다. 제1 스위치(SW1) 및 제1 더미 비트라인 구동 신호(DBL_DRV1)는 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 11b의 제2 스위치(SW2)는 더미 비트라인(DBL) 및 소거 전압 발생기(11) 사이에 연결되고, 제2 더미 비트라인 구동 신호(DBL_DRV2)에 응답하여 동작할 수 있다. 예를 들어, 소거 전압 발생기(11)는, 불휘발성 메모리 장치(100)의 소거 동작(ERS) 동안, 공통 소스 라인(CSL), 비트라인들(BL), 또는 공통 소스 라인 및 비트라인들(CSL/BL)로 소거 전압(VERS)을 제공하도록 구성될 수 있다. 즉, 불휘발성 메모리 장치(100)의 소거 동작시, 공통 소스 라인(CSL), 비트라인들(BL), 또는 공통 소스 라인 및 비트라인들(CSL/BL)이 소거 전압(VERS)에 도달하는 시간이 단축될 수 있다.
도 12는 도 11a 또는 도 11b의 제1 및 제2 더미 비트라인 구동 신호들을 설명하기 위한 타이밍도이다. 설명의 편의를 위해, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 1, 도 11a, 도 11b, 및 도 12를 참조하면, 제어 로직 회로(150)는 불휘발성 메모리 장치(100)의 동작에 따라 제1 및 제2 더미 비트라인 구동 신호(DBL_DRV1, DBL_DVR2)를 생성할 수 있다.
예를 들어, 제어 로직 회로(150)는 불휘발성 메모리 장치(100)의 읽기 동작(RD) 및 프로그램 동작(PGM)시, 더미 비트라인 드라이버(160a 또는 160b)의 제1 스위치(SW1)가 턴-온(ON)되고, 불휘발성 메모리 장치(100)의 소거 동작(ERS)시, 더미 비트라인 드라이버(160a 또는 160b)의 제1 스위치(SW1)가 턴-오프(OFF)되도록, 제1 더미 비트라인 구동 신호(DBL_DRV1)를 생성할 수 있다. 제어 로직 회로(150)는 불휘발성 메모리 장치(100)의 읽기 동작(RD) 및 프로그램 동작(PGM)시, 더미 비트라인 드라이버(160a 또는 160b)의 제2 스위치(SW2)가 턴-오프(OFF)되고, 불휘발성 메모리 장치(100)의 소거 동작(ERS)시, 더미 비트라인 드라이버(160a 또는 160b)의 제2 스위치(SW2)가 턴-온(ON)되도록, 제2 더미 비트라인 구동 신호(DBL_DRV2)를 생성할 수 있다.
도 12의 타이밍도의 제1 및 제2 더미 비트라인 구동 신호들(DBL_DRV1, DBL_DRV2)에 따른 더미 비트라인 드라이버(160a 또는 160b)의 동작은 앞서 설명되었으므로 이에 대한 상세한 설명은 생략된다.
도 13a 내지 도 13c는 도 12의 타이밍도에 따른 비트라인, 더미 비트라인, 및 공통 소스 라인의 레벨을 설명하기 위한 도면들이다. 설명의 편의를 위해, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 일 실시 예에서, 불휘발성 메모리 장치(100)의 읽기 동작 또는 프로그램 동작에서의 비트라인, 더미 비트라인, 및 공통 소스 라인의 레벨은 도 10a를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 1 및 도 13a를 참조하면, 불휘발성 메모리 장치(100)의 소거 동작(ERS) 동안, 공통 소스 라인(CSL) 및 더미 비트라인들(DBL1, DBL2)로 소거 전압(VERS)이 함께 인가될 수 있다. 이 경우, 공통 소스 라인(CSL)과 인접한 더미 비트라인들(DBL1, DBL2)이 소거 전압(VERS)으로 함께 상승하기 때문에, 공통 소스 라인(CSL)이 소거 전압(VERS)에 도달하는 시간이 단축될 수 있다. 일 실시 예에서, 불휘발성 메모리 장치(100)의 더미 비트라인들(DBL1, DBL2)로 소거 전압(VERS)을 인가하는 방식은 도 11a에 도시된 바와 같이, 제2 스위치(SW2)를 통해 더미 비트라인(DBL)을 공통 소스 라인(CSL)과 전기적으로 연결시키거나 또는 도 11b에 도시된 바와 같이, 제2 스위치(SW2)를 통해 더미 비트라인(DBL)으로 소거 전압 발생기(11)로부터의 소거 전압(VERS)을 제공함으로써 달성될 수 있다.
도 1 및 도 13b를 참조하면, 불휘발성 메모리 장치(100)의 소거 동작(ERS) 동안, 비트라인들(BL1~BL4) 및 더미 비트라인들(DBL1, DBL2)로 소거 전압(VERS)이 함께 인가될 수 있다. 이 경우, 비트라인들(BL2, BL3)과 인접한 더미 비트라인들(DBL1, DBL2)이 소거 전압(VERS)으로 함께 상승하기 때문에, 비트라인들(BL2, BL3)이 소거 전압(VERS)으로 상승하는 시간이 단축될 수 있다. 일 실시 예에서, 불휘발성 메모리 장치(100)의 더미 비트라인들(DBL1, DBL2)로 소거 전압(VERS)을 인가하는 방식은 도 11b에 도시된 바와 같이, 제2 스위치(SW2)를 통해 더미 비트라인(DBL)으로 소거 전압 발생기(11)로부터의 소거 전압(VERS)을 제공함으로써 달성될 수 있다.
도 1 및 도 13c를 참조하면, 불휘발성 메모리 장치(100)의 소거 동작(ERS) 동안, 공통 소스 라인(CSL), 비트라인들(BL1~BL4), 및 더미 비트라인들(DBL1, DBL2)로 소거 전압(VERS)이 함께 인가될 수 있다. 이 경우, 공통 소스 라인(CSL) 및 비트라인들(BL3, BL4)과 인접한 더미 비트라인들(DBL1, DBL2)이 소거 전압(VERS)으로 함께 상승하기 때문에, 공통 소스 라인(CSL) 및 비트라인들(BL3, BL4)이 소거 전압(VERS)에 도달하는 시간이 단축될 수 있다. 일 실시 예에서, 불휘발성 메모리 장치(100)의 더미 비트라인들(DBL1, DBL2)로 소거 전압(VERS)을 인가하는 방식은 도 11a에 도시된 바와 같이, 제2 스위치(SW2)를 통해 더미 비트라인(DBL)을 공통 소스 라인(CSL)과 전기적으로 연결시키거나 또는 도 11b에 도시된 바와 같이, 제2 스위치(SW2)를 통해 더미 비트라인(DBL)으로 소거 전압 발생기(11)로부터의 소거 전압(VERS)을 제공함으로써 달성될 수 있다.
도 14는 도 11a 또는 도 11b의 제1 및 제2 더미 비트라인 구동 신호들을 설명하기 위한 타이밍도이다. 설명의 편의를 위해, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 1, 도 11a, 도 11b, 및 도 13을 참조하면, 제어 로직 회로(150)는 불휘발성 메모리 장치(100)의 동작에 따라 제1 및 제2 더미 비트라인 구동 신호(DBL_DRV1, DBL_DVR2)를 생성할 수 있다.
예를 들어, 제어 로직 회로(150)는 불휘발성 메모리 장치(100)의 읽기 동작(RD) 및 프로그램 동작(PGM)시, 도 12를 참조하여 설명된 바와 같이, 제1 더미 비트라인 구동 신호(DBL_DRV1)를 생성할 수 있다. 제어 로직 회로(150)는 더미 비트라인 드라이버(160a 또는 160b)의 제2 스위치(SW2)가 턴-오프(OFF)되도록, 제2 더미 비트라인 구동 신호(DBL_DRV2)를 생성할 수 있다. 도 14의 타이밍도에 따르면, 더미 비트라인 드라이버(160a 또는 160b)는 도 8 내지 도 10b를 참조하여 설명된 바와 같이 동작할 수 있으며, 이에 대한 상세한 설명은 생략된다.
일 실시 예에서, 더미 비트라인 드라이버가 도 11a에 도시된 바와 같이 구현되었으나, 불휘발성 메모리 장치(100)가 비트라인들(BL)로 소거 전압(VERS)을 인가함으로써, 소거 동작을 수행하는 경우, 제어 로직 회로(150)는 도 14의 타이밍도와 같이 제1 및 제2 더미 비트라인 구동 신호들(DBL_DRV1, DBL_DRV2)을 생성함으로써, 소거 동작시 더미 비트라인들(DBL)을 플로팅시킬 수 있다. 이에 따라, 비트라인들(BL)이 소거 전압(VERS)으로 상승하는 시간이 단축될 수 있다.
도 15a 및 도 15b는 더미 비트라인들에 대한 제어 방법을 설명하기 위한 도면들이다. 앞서 설명된 실시 예들을 통해, 공통 소스 라인(CSL) 및 비트라인들(BL) 사이에 하나의 더미 비트라인(DBL)을 제어하는 구성이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
예를 들어, 도 15a에 도시된 바와 같이, 비트라인(BL) 및 공통 소스 라인(CSL) 사이에 복수의 더미 비트라인들(DBL1a, DBL2a, DBL3a, DBL1b, DBL2b, DBL3b)이 존재할 수 있다. 이 때, 더미 비트라인 드라이버(160c)는 복수의 더미 비트라인들(DBL1a, DBL2a, DBL3a, DBL1b, DBL2b, DBL3b) 중 공통 소스 라인(CSL)과 인접한 더미 비트라인들(DBL1a, DBL1b)을 앞서 설명된 구동 방식을 기반으로 제어할 수 있다. 복수의 더미 비트라인들(DBL1a, DBL2a, DBL3a, DBL1b, DBL2b, DBL3b) 중 일부 더미 비트라인들(DBL2a, DBL2b)은 제0 전압(V0) 또는 미리 정해진 전압으로 바이어싱될 수 있고, 다른 일부 더미 비트라인들(DBL3a, DBL3b)은 플로팅될 수 있다. 이 때, 일부 더미 비트라인들(DBL2a, DBL2b) 및 다른 일부 더미 비트라인들(DBL3a, DBL3b)은 불휘발성 메모리 장치(100)의 동작과 무관하게 바이어스 상태 또는 플로팅 상태를 유지할 수 있다.
일 실시 예에서, 제0 전압(V0) 또는 플로팅 상태로 바이어스되는 더미 비트라인들의 위치는 다양하게 변형될 수 있다. 예를 들어, 도 15b에 도시된 바와 같이, 일부 더미 비트라인들(DBL2a, DBL2b)은 플로팅될 수 있고, 다른 일부 더미 비트라인들(DBL3a, DBL3b)로 제0 전압(V0) 또는 미리 정해진 전압이 인가될 수 있다.
도 15a 및 도 15b의 실시 예들은 단순 예시들이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 불휘발성 메모리 장치(100)의 동작에 따라 더미 비트라인 드라이버(160)에 의해 제어되는 더미 비트라인들의 위치, 또는 미리 정해진 상태로 바이어스되는 더미 비트라인들의 위치는 다양하게 변형될 수 있다.
도 16은 불휘발성 메모리 장치가 복수의 더미 비트라인 드라이버를 포함하는 실시 예를 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위해, 불필요한 구성 요소들은 생략된다. 도면의 간결성을 위해, 도 16에서, 더미 비트라인은 점섬으로 표기된다.
도 1 및 도 16을 참조하면, 제1 내지 제3 비트라인 그룹들(BL_G1~BL_G3) 각각은 복수의 비트라인들을 포함할 수 있고, 제1 내지 제3 페이지 버퍼 회로들(130-1~130-3)과 각각 연결될 수 있다. 제1 내지 제3 비트라인 그룹들(BL_G1~BL_G3) 각각에 포함된 복수의 비트라인들의 개수는 동일할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
제1 내지 제3 비트라인 그룹들(BL_G1~BL_G3)은 공통 소스 라인(CSL)에 의해 구분될 수 있다. 예를 들어, 제1 비트라인 그룹(BL_G1)은 제1 및 제2 공통 소스 라인들(CSL1, CSL2) 사이에 위치할 수 있고, 제2 비트라인 그룹(BL_G2)은 제2 및 제3 공통 소스 라인들(CSL2, CSL3) 사이에 위치할 수 있고, 제3 비트라인 그룹(BL_G3)은 제3 및 제4 공통 소스 라인들(CSL3, CSL4) 사이에 위치할 수 있다. 도 16의 실시 예에서, 제1 내지 제4 공통 소스 라인들(CSL1~CSL4)이 서로 구분된 것으로 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 제1 내지 제4 공통 소스 라인들(CSL1~CSL4)은 메쉬 구조 또는 링 구조를 통해 하나의 공통 소스 라인(CSL)으로 연결될 수 있다.
복수의 더미 비트라인 드라이버들(160-1~160-4) 각각은 공통 소스 라인들(CSL1~CSL4)과 인접한 더미 비트라인들과 연결되거나 또는 더미 비트라인들을 제어할 수 있다. 예를 들어, 제1 더미 비트라인 드라이버(160-1)는 제1 공통 소스 라인(CSL1)과 인접한 더미 비트라인들을 제어하도록 구성되고, 제2 더미 비트라인 드라이버(160-2)는 제2 공통 소스 라인(CSL2)과 인접한 더미 비트라인들을 제어하도록 구성되고, 제3 더미 비트라인 드라이버(160-3)는 제3 공통 소스 라인(CSL3)과 인접한 더미 비트라인들을 제어하도록 구성되고, 제4 더미 비트라인 드라이버(160-4)는 제4 공통 소스 라인(CSL4)과 인접한 더미 비트라인들을 제어하도록 구성될 수 있다.
복수의 더미 비트라인 드라이버들(160-1~160-4) 각각은 불휘발성 메모리 장치(100)의 동작 상태 및 비트라인 그룹들(BL_G1)의 동작 상태에 따라 독립적으로 동작할 수 있다. 예를 들어, 제2 비트라인 그룹(BL_G2)에 대한 읽기 동작이 수행되는 경우, 제2 비트라인 그룹(BL_G2)과 인접한 제2 및 제3 공통 소스 라인들(CSL2, CSL3)과 대응하는 제2 및 제3 더미 비트라인 드라이버들(160-2, 160-3)이 앞서 설명된 동작 방식을 기반으로 동작할 수 있다. 일 실시 예에서, 나머지 더미 비트라인 드라이버들(160-1, 160-4)은 비활성화되거나 또는 대응하는 더미 비트라인들을 특정 전압으로 유지하거나 또는 플로팅시킬 수 있다.
도 17은 도 1의 불휘발성 메모리 장치의 동작을 보여주는 순서도이다. 도 1 및 도 17을 참조하면, S110 단계에서, 불휘발성 메모리 장치(100)는 커맨드(CMD)를 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 커맨드(CMD)를 수신할 수 있다.
S120 단계에서, 불휘발성 메모리 장치(100)는 수신된 커맨드(CMD)가 소거 커맨드(ERS CMD)인지 판별할 수 있다. 소거 커맨드(ERS CMD)가 아닌 경우, S130 단계에서, 불휘발성 메모리 장치(100)는 제0 전압(V0)을 더미 비트라인(DBL)으로 제공할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)의 제어 로직 회로(100)는 커맨드(CMD)에 응답하여, 더미 비트라인(DBL)으로 제0 전압(V0)이 제공되도록, 제1 더미 비트라인 구동 신호(DBL_DRV1) 또는 제2 더미 비트라인 구동 신호(DBL_DRV2)를 생성할 수 있다. 일 실시 예에서, 제어 로직 회로(100)는 더미 비트라인(DBL)으로 제0 전압(V0)이 제공되도록, 제1 더미 비트라인 구동 신호(DBL_DRV1) 또는 제2 더미 비트라인 구동 신호(DBL_DRV2)를 유지할 수 있다.
더미 비트라인 드라이버(160, 160a, 160b, 또는 160-1~160-4 중 적어도 하나)는 제1 더미 비트라인 구동 신호(DBL_DRV1) 또는 제2 더미 비트라인 구동 신호(DBL_DRV2)에 응답하여, 제0 전압(V0)을 더미 비트라인(DBL)으로 제공할 수 있다.
소거 커맨드(ERS CMD)인 경우, S140 단계에서, 불휘발성 메모리 장치(100)는 더미 비트라인(DBL)으로 소거 전압(VERS)을 인가허간 또는 더미 비트라인(DBL)을 플로팅시킬 수 있다. 예를 들어, 제어 로직 회로(100)는 소거 커맨드(ERS CMD)에 응답하여, 더미 비트라인(DBL)으로 소거 전압(VERS)이 제공되거나 또는 더미 비트라인(DBL)이 플로팅되도록, 제1 더미 비트라인 구동 신호(DBL_DRV1) 또는 제2 더미 비트라인 구동 신호(DBL_DRV2)를 생성할 수 있다. 더미 비트라인 드라이버(160, 160a, 160b, 또는 160-1~160-4 중 적어도 하나)는 제1 더미 비트라인 구동 신호(DBL_DRV1) 또는 제2 더미 비트라인 구동 신호(DBL_DRV2)에 응답하여, 더미 비트라인(DBL)으로 소거 전압(VERS)을 제공하거나 또는 플로팅시킬 수 있다. 일 실시 예에서, 더미 비트라인 드라이버(160a, 또는 160-1~160-4 중 적어도 하나)는 제1 더미 비트라인 구동 신호(DBL_DRV1) 또는 제2 더미 비트라인 구동 신호(DBL_DRV2)에 응답하여, 더미 비트라인(DBL)을 공통 소스 라인(CSL)과 전기적으로 연결시킬 수 있다.
S150 단계에서, 불휘발성 메모리 장치(100)는 커맨드(CMD)에 대응하는 동작을 수행할 수 있다. 예를 들어, 커맨드(CMD)가 읽기 커맨드인 경우, 불휘발성 메모리 장치(100)는 읽기 동작을 수행할 수 있다. 이 경우, S130 단계를 통해 더미 비트라인(DBL)은 제0 전압(V0)으로 바이어스된 상태이므로, 공통 소스 라인(CSL)의 전류에 의한 잡음이 비트라인들로 유입되지 않는다. 커맨드(CMD)가 소거 커맨드인 경우, 불휘발성 메모리 장치(100)는 소거 동작을 수행할 수 있다. 이 경우, S140 단계를 통해 더미 비트라인(DBL)으로 소거 전압(VERS)이 인가되거나 또는 더미 비트라인(DBL)이 플로팅된 상태이므로, 공통 소스 라인(CSL) 또는 비트라인들(BL)이 소거 전압(VERS)에 도달하는 속도가 단축될 수 있다.
도 18a 및 도 18b는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도들이다. 도면의 간결성 및 설명의 편의를 위해, 불휘발성 메모리 장치(100)의 읽기 동작 및 프로그램 동작이 개략적으로 도시된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 도 18a 및 도 18b의 타이밍도들의 가로축들은 시간을 가리킨다.
앞서 설명된 실시 예들에서, 불휘발성 메모리 장치(100)가 소거 동작을 수행하지 않는 경우(즉, 읽기 동작 또는 프로그램 동작을 수행하는 경우), 더미 비트라인들(DBL)은 제0 전압(V0)을 유지한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(100)가 읽기 동작 또는 프로그램 동작을 수행하는 동안, 더미 비트라인(DBL)의 전압은 다양하게 제어될 수 있다.
예를 들어, 도 1 및 도 18a를 참조하면, 불휘발성 메모리 장치(100)는 읽기 동작을 수행할 수 있다. 읽기 동작은 비트라인 프리차지 동작(BL_PRECH), 워드라인 셋업 동작(WL_SETUP), 선택 읽기 전압 인가 동작(VRD), 및 센싱 동작(SENSING)을 포함할 수 있다.
도 18a에 도시된 바와 같이, 불휘발성 메모리 장치(100)의 읽기 동작 중 비트라인 프리차지 동작(BL_PRECH) 동안 더미 비트라인들(DBL)로 제1 전압(V1)이 인가될 수 있고, 나머지 동작들(WL_SETUP, VRD, SENSING) 동안 더미 비트라인들(DBL)로 제0 전압(V0)이 인가될 수 있다. 비트라인 프리차지 동작(BL_PRECH) 동안 더미 비트라인들(DBL)로 제1 전압(V1)이 인가됨에 따라, 비트라인들(BL)의 프리차지 속도가 향상될 수 있다.
예를 들어, 비트라인들(BL)의 프리차지 동작(BL_PRECH)은 비트라인들(BL)을 프리차지 전압으로 충전하는 동작이다. 이 때, 더미 비트라인(DBL)이 제0 전압(V0)을 유지할 경우, 더미 비트라인(DBL)과 인접한 비트라인(BL)의 프리차지 속도가 저하될 수 있다. 반면에, 비트라인들(BL)의 프리차지 동작(BL_PRECH) 동안, 더미 비트라인들(DBL)로 제1 전압(V1)이 인가될 경우, 더미 비트라인(DBL)과 인접한 비트라인(BL)의 프리차지 속도가 개선될 것이다. 일 실시 예에서, 제1 전압(V1)은 비트라인 프리차지 전압과 동일한 레벨이거나 또는 동일한 형태로 더미 비트라인(DBL)으로 제공될 수 있다.
일 실시 예에서, 읽기 동작의 센싱 동작(SENSING) 동안, 더미 비트라인들(DBL)의 전압은 제0 전압(V0)을 유지할 수 있다. 이 경우, 앞서 설명된 바와 같이, 공통 소스 라인(CSL)으로 흐르는 전류로 인한 잡음이 비트라인들(BL)로 유입되는 것이 방지될 수 있다.
다음으로, 도 1 및 도 18b를 참조하면, 불휘발성 메모리 장치(100)는 프로그램 동작을 수행할 수 있다. 프로그램 동작은 비트라인 금지 동작(BL_INH), 워드라인 셋업 동작(WL_SETUP), 프로그램 전압 인가 동작(VPGM), 및 검증 동작(VERI)을 포함할 수 있다. 일 실시 예에서, 검증 동작(VERI)은 앞서 설명된 읽기 동작과 유사할 수 있다. 즉, 검증 동작(VERI)은 도 18a를 참조하여 설명된 바와 같은 복수의 서브 동작들을 포함할 수 있고, 복수의 서브 동작들 중 어느 하나의 서브 동작(예를 들어, 비트라인 프리차지 동작) 동안, 더미 비트라인들(DBL)로 제1 전압(V1)이 제공될 수 있다.
도 18b에 도시된 바와 같이, 불휘발성 메모리 장치(100)의 프로그램 동작 중 비트라인 금지 동작(BL_INH) 동안, 더미 비트라인들(DBL)로 제2 전압(V2)이 제공될 수 있고, 나머지 동작들(WL_SETUP, VPGM, VERI) 동안 더미 비트라인들(DBL)로 제0 전압(V0)이 인가될 수 있다. 비트라인 금지 동작(BL_INH) 동안 더미 비트라인들(DBL)로 제1 전압(V1)이 인가됨에 따라, 비트라인들(BL)의 프리차지 속도가 향상될 수 있다. 예를 들어, 비트라인 금지 동작(BL_INH)은 프로그램 금지될 메모리 셀들과 대응하는 비트라인들을 전원 전압(VCC)으로 충전하는 동작을 가리킬 수 있다. 이 때, 앞서 설명된 바와 유사하게, 더미 비트라인들(DBL)로 제2 전압(V2)이 제공됨에 따라, 더미 비트라인들(DBL)과 인접한 비트라인들이 전원 전압(VCC)으로 빠르게 충전될 수 있다.
일 실시 예에서, 도 18a 및 도 18b에 도시된 타이밍도는 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 도 18a 및 도 18b에 도시된 더미 비트라인들(DBL)의 제어 방법 이외의 다른 다양한 방식을 통해 더미 비트라인들(DBL)을 제어할 수 있다.
예를 들어, 읽기 동작은 복수의 읽기 서브 동작들을 포함할 수 있다. 복수의 읽기 서브 동작들 중 적어도 하나의 제1 읽기 서브 동작에서, 불휘발성 메모리 장치(100)는 더미 비트라인들(DBL)로 제1 전압(V1)을 제공할 수 있다. 이 때, 적어도 하나의 제1 읽기 서브 동작은 비트라인 프리차지 동작(즉, 비트라인의 전압을 직접적으로 제어하는 동작)을 포함할 수 있다. 복수의 읽기 서브 동작들 중 적어도 하나의 제2 읽기 서브 동작에서, 불휘발성 메모리 장치(100)는 더미 비트라인들(DBL)로 제0 전압(V0)을 제공할 수 있다. 적어도 하나의 제2 읽기 서브 동작은 센싱 동작(즉, 공통 소스 라인의 전류에 의해 잡음이 발생할 수 있는 동작)을 포함할 수 있다.
마찬가지로, 프로그램 동작은 복수의 프로그램 서브 동작들을 포함하고, 복수의 프로그램 서브 동작들 중 적어도 하나의 제1 프로그램 서브 동작에서, 불휘발성 메모리 장치(100)는 더미 비트라인들(DBL)로 제2 전압(V2)을 제공할 수 있다. 이 때, 적어도 하나의 제1 프로그램 서브 동작은 비트라인 금지 동작(즉, 비트라인의 전압을 직접적으로 제어하는 동작)을 포함할 수 있다. 복수의 프로그램 서브 동작들 중 적어도 하나의 제2 프로그램 서브 동작에서, 불휘발성 메모리 장치(100)는 더미 비트라인들(DBL)로 제0 전압(V0)을 제공할 수 있다. 이 때, 적어도 하나의 제2 프로그램 서브 동작은 검증 동작 또는 검증 동작에 포함된 비트라인 프리차지 동작을 포함할 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 프로그램 동작 또는 읽기 동작 동안, 더미 비트라인들(DBL)의 전압을 제0 전압(V0)으로 유지함으로써, 공통 소스 라인(CSL)을 통해 흐르는 전류에 의한 잡음이 비트라인들(BL)로 유입되는 것을 차단할 수 있다. 일 실시 예에서, 불휘발성 메모리 장치(100)는 프로그램 동작 또는 읽기 동작 중, 비트라인(BL)의 전압을 직접적으로 제어하는 서브 동작 또는 비트라인들(BL)의 전압을 특정 전압(예를 들어, 프리차지 전압, 전원 전압 등)으로 충전하는 동작 동안, 더미 비트라인들(DBL)의 전압을 소정의 전압(예를 들어, V1, V2 등)으로 제어할 수 있다. 이 경우, 비트라인들을 특정 전압으로 충전하는 시간이 단축되기 때문에, 불휘발성 메모리 장치(100)의 성능이 향상될 수 있다.
도 19는 본 발명에 따른 메모리 장치(1400)를 예시적으로 보여주는 도면이다. 도 19를 참조하면, 메모리 장치(1400)는 C2C(chip-to-chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼에서 분리된 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 결합하는 것을 의미할 수 있다. 여기서, 상기 본딩 공정은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈은 Cu-투-Cu 본딩을 사용하는 구리(Cu)를 포함할 수 있다. 그러나, 예시적인 실시 예는 이에 제한되지 않는다. 예를 들어, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(1400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 전기적인 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 전기적인 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 예시적인 실시 예에서 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 추가적인 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 추가적인 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 전기적인 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 결합될 수 있다. 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
또한, 셀 영역(CELL) 내의 상부 본딩 메탈(1371b, 1372b)은 제1 메탈 패드로 참조될 수 있고, 그리고 주변 회로 영역(PERI) 내의 하부 본딩 메탈(1271b, 1272b)은 제2 메탈 패드로 참조될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310), 층간 절연막(1315), 그리고 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331~1338; 1330)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
워드 라인들(1330)의 X-방향에 따른 폭들은 다를 수 있다. 주변 회로 영역(PERI)의 제1 기판(1210)으로부터 복수의 워드 라인들(1330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(1330)의 대응하는 하나의 폭은 감소한다. 마찬가지로, 셀 영역 (CELL)의 제2 기판(1310)으로부터 복수의 워드 라인들(1330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(1330)의 대응하는 하나의 폭은 증가한다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향(Z-방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1360c)은 제2 기판(1310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
층간 절연층(1315)은 공통 소스 라인(1320), 복수의 워드 라인들 (1330), 복수의 셀 컨택 플러그들(1340), 제1 메탈층(1350a, 1350b, 1350c), 및 제2 메탈층(1360a, 1360b, 1360c)을 커버하도록 제2 기판(310) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
도 19에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 비트라인(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제1 방향에 수직하고 제2 기판(1310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341~1347; 1340)과 연결될 수 있다. 워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 형성하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)의 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 19를 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 19를 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303) 및 주변 회로 영역(PERI)의 하부 본딩 메탈(1271a, 1272a)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 예시적인 실시 예에서, 제2 입출력 패드(1305)는 회로 소자(1220a)에 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1330)과 오버랩되지 않을 수 있다. 도 19를 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1400)는 제1 기판(1210)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1310)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(1400)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층에 제공되는 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여, 주변 회로 영역(PERI)의 최상부 메탈층에서, 서로 연결된 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 단면 형상의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1273a)과 동일한 형태의 상부 메탈 패턴(1372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 Cu-투-Cu 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 단면 형상의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
예시적인 실시 예에서, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 하나에서의 최상부 메탈층에 형성된 메탈 패턴에 대응하는, 상기 메탈 패턴과 동일한 단면 형상의 리인포스 메탈 패턴은 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 다른 하나에서의 최상부 메탈층에 형성될 수 있다. 상기 리인포스 메탈 패턴에서 컨택 패턴이 형성되지 않을 수 있다.
일 실시 예에서, 도 19의 메모리 장치(1400)는 도 1 내지 도 17을 참조하여 설명된 불휘발성 메모리 장치(100)를 포함할 수 있다. 도 1 내지 도 17을 참조하여 설명된 불휘발성 메모리 장치(100)의 셀 영역(CELL) 및 주변 회로(PERI)는 도 19의 메모리 장치(1400)의 셀 영역(CELL) 및 주변 회로 영역(PERI)과 대응될 수 있다. 도 19의 비트라인 본딩 영역(BLBA)에 더미 비트라인을 위한 본딩 패드가 더 포함될 수 있고, 더미 비트라인들은 추가된 본딩 패드들을 통해 주변 회로 영역(PERI)의 더미 비트라인 드라이버와 전기적으로 연결될 수 있다. 주변 회로 영역(PERI)의 더미 비트라인 드라이버는 도 1 내지 도 19을 참조하여 설명된 방법을 기반으로 더미 비트라인들을 제어할 수 있다. 일 실시 예에서, 더미 비트라인 드라이버는 페이지 버퍼(1393)와 물리적으로 구분 또는 물리적으로 이격되도록 주변 회로 영역(PERI)에 형성될 수 있다.
도 20 내지 도 22은 본 발명에 따른 불휘발성 메모리 장치의 다양한 적층 구조를 설명하기 위한 도면들이다. 일 실시 예에서, 도 20 내지 도 22을 참조하여 설명하는 다양한 메모리 구조체들은 도 1 내지 도 19을 참조하여 설명된 불휘발성 메모리 장치이거나 또는 도 1 내지 도 19을 참조하여 설명된 방법을 기반으로 동작할 수 있다. 도 20 내지 도 22을 참조하여 설명되는 메모리 구조체들의 개수는 예시적인 것이며, 메모리 구조체들의 개수는 다양하게 변형될 수 있다.
도 20를 참조하면, 메모리 장치(2000)는 복수의 메모리 구조체들(2100~2400)을 포함할 수 있다. 복수의 메모리 구조체들(2100~2400)은 기판과 수직한 방향으로 적층될 수 있다. 예를 들어, 제1 메모리 구조체(2100)가 하부 기판(미도시)에 형성되고, 제1 메모리 구조체(2100)의 상부에 제2 메모리 구조체(2200)가 형성될 수 있다. 제2 메모리 구조체(2200)의 상부에 제3 메모리 구조체(2300)가 형성되고, 제3 메모리 구조체(2300)의 상부에 제4 메모리 구조체(2400)가 형성될 수 있다.
복수의 메모리 구조체들(2100~2400) 각각은 COP 구조를 가질 수 있다. 예를 들어, 제1 메모리 구조체(2100)는 제1 주변 회로(2110) 및 제1 주변 회로(2110) 상부에 형성된 제1 셀 어레이(2120)를 포함할 수 있다. 마찬가지로, 제2 내지 제4 메모리 구조체들(2200~2400) 각각은 제2 내지 제4 주변 회로들(2210~2410) 및 제2 내지 제4 주변 회로들(2210~2410) 각각의 상부에 형성된 제2 내지 제4 셀 어레이들(2220~2420)을 포함할 수 있다.
일 실시 예에서, 제1 내지 제4 셀 어레이들(2120~2420) 각각은 더미 비트라인들을 포함할 수 있고, 각각의 더미 비트라인들은 대응하는 주변 회로의 더미 비트라인 드라이버와 연결될 수 있다. 예를 들어, 제1 셀 어레이(2120)의 더미 비트라인들은 제1 주변 회로(2110)의 더미 비트라인 드라이버와 연결될 수 있고, 제2 셀 어레이(2220)의 더미 비트라인들은 제2 주변 회로(2210)의 더미 비트라인 드라이버와 연결될 수 있고, 제3 셀 어레이(2320)의 더미 비트라인들은 제3 주변 회로(2310)의 더미 비트라인 드라이버와 연결될 수 있고, 제4 셀 어레이(2420)의 더미 비트라인들은 제4 주변 회로(2410)의 더미 비트라인 드라이버와 연결될 수 있다. 더미 비트라인 드라이버들은 도 1 내지 도 19을 참조하여 설명된 방법을 기반으로 더미 비트라인들을 제어할 수 있다.
도 21을 참조하면, 메모리 장치(3000)는 주변 회로(3001) 및 복수의 셀 어레이들(3120~3420)을 포함할 수 있다. 도 10의 메모리 장치(2000)와 비교하여 도 21의 메모리 장치(3000)는 복수의 셀 어레이들(3120~3420) 사이에 주변 회로가 존재하지 않을 수 있다. 예를 들어, 하부 기판(미도시) 상에 주변 회로(3001)가 형성되고, 주변 회로(3001) 상부에 제1 셀 어레이(3120)가 형성되고, 제1 셀 어레이(3120) 상부에 제2 셀 어레이(3220)가 형성되고, 제2 셀 어레이(3220) 상부에 제3 셀 어레이(3320)가 형성되고, 제4 셀 어레이(3420)가 형성될 수 있다.
복수의 셀 어레이들(3120~3420) 각각은 워드라인, 비트라인, 또는 더미 비트라인을 위한 메탈 레이어를 포함할 수 있다. 복수의 셀 어레이들(3120~3420) 각각의 더미 비트라인들은 주변 회로(3001)의 더미 비트라인 드라이버와 연결될 수 있다.
일 실시 예에서, 복수의 셀 어레이들(3120~3420)의 채널들은 하나의 채널로 공유될 수 있으며, 이 경우, 복수의 셀 어레이들(3120~3420)에서, 동일한 채널을 공유하는 셀 스트링들은 하나의 메모리 블록을 구성할 수 있다.
도 22을 참조하면, 메모리 장치(4000)는 복수의 메모리 구조체들(4100~4400)을 포함할 수 있다. 복수의 메모리 구조체들(4100~4400)은 기판과 수직한 방향으로 적층될 수 있다. 복수의 메모리 구조체들(4100~4400) 각각은 도 19을 참조하여 설명된 바와 같이, 본딩 방식으로 접합된 주변 회로 및 셀 어레이를 포함할 수 있다. 예를 들어, 제1 메모리 구조체(4100)는 제1 주변 회로(4110) 및 제1 주변 회로(4110) 상부에 형성된 제1 셀 어레이(4120)를 포함할 수 있다. 이 때, 제1 주변 회로(4110) 및 제1 셀 어레이(4120)는 도 19을 참조하여 설명된 바와 같이, 본딩 방식을 통해 서로 전기적으로 연결될 수 있다. 마찬가지로, 제2 내지 제4 메모리 구조체들(4200~4400) 각각은 제2 내지 제4 주변 회로들(4210~4410) 및 제2 내지 제4 주변 회로들(4210~4410) 각각의 상부에서 본딩방식을 통해 접합된 제2 내지 제4 셀 어레이들(4220~4420)을 포함할 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 다양한 적층 구조를 가질 수 있다. 불휘발성 메모리 장치는 동작 상태에 따라 더미 비트라인들을 제어할 수 있다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 장치가 제공된다.
도 23는 본 발명의 하나의 실시 예에 따른 메모리 시스템(5000)을 나타내는 블록도이다. 도 23를 참조하면, 메모리 시스템(5000)은 메모리 컨트롤러(5100) 및 메모리 장치(5200)를 포함할 수 있다. 메모리 장치(5200)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(5210), 제어 로직 회로(5220), 및 메모리 셀 어레이(5230)를 포함할 수 있다. 메모리 장치(5200)는 도 1 내지 도 22을 참조하여 설명된 불휘발성 메모리 장치일 수 있다.
메모리 인터페이스 회로(5210)는 제1 핀(P11)을 통해 메모리 컨트롤러(5100)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(5210)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(5100)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(5210)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(5100)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(5210)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(5100)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(5210)는 제7 핀(P17)을 통해 메모리 컨트롤러(5100)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(5100)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호(DQ)들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(5210)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(5210)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(5210)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(5210)는 제5 핀(P15)을 통해 메모리 컨트롤러(5100)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(5210)는 제6 핀(P16)을 통해 메모리 컨트롤러(5100)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(5100)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(5200)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(5210)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(5210)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(5210)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(5210)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(5100)로 전송될 수 있다.
메모리 장치(5200)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(5100)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(5210)는 메모리 컨트롤러(5100)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(5210)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(5210)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(5210)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(5100)로 전송할 수 있다. 메모리 인터페이스 회로(5210)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(5200)의 상태 정보를 메모리 컨트롤러(5100)로 전송할 수 있다. 메모리 장치(5200)가 비지 상태인 경우(즉, 메모리 장치(5200) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(5210)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(5100)로 전송할 수 있다. 메모리 장치(5200)가 레디 상태인 경우(즉, 메모리 장치(5200) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(5210)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(5100)로 전송할 수 있다. 예를 들어, 메모리 장치(5200)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(5230)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(5210)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(5100)로 전송할 수 있다. 예를 들어, 메모리 장치(5200)가 프로그램 명령에 응답하여 메모리 셀 어레이(5230)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(5210)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(5100)로 전송할 수 있다.
제어 로직 회로(5220)는 메모리 장치(5200)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(5220)는 메모리 인터페이스 회로(5210)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(5220)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(5200)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(5220)는 메모리 셀 어레이(5230)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(5230)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(5230)는 제어 로직 회로(5220)의 제어에 따라 메모리 인터페이스 회로(5210)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(5230)는 제어 로직 회로(5220)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(5210)로 출력할 수 있다.
메모리 셀 어레이(5230)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
메모리 컨트롤러(5100)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(5110)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(5200)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(5110)는 제1 핀(P21)을 통해 메모리 장치(5200)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(5110)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(5200)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(5110)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(5200)로 전송할 수 있다. 컨트롤러 인터페이스 회로(5110)는 제7 핀(P27)을 통해 메모리 장치(5200)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(5200)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(5110)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(5200)로 전송할 수 있다. 컨트롤러 인터페이스 회로(5110)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(5200)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(5200)로 전송할 수 있다.
컨트롤러 인터페이스 회로(5110)는 제5 핀(P25)을 통해 메모리 장치(5200)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(5110)는 제6 핀(P26)을 통해 메모리 장치(5200)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(5200)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(5200)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(5110)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 메모리 장치(5200)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(5110)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(5200)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(5110)는 메모리 장치(5200)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(5110)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(5200)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(5110)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(5110)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(5110)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(5200)로 전송할 수 있다.
컨트롤러 인터페이스 회로(5110)는 제8 핀(P28)을 통해 메모리 장치(5200)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(5110)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(5200)의 상태 정보를 판별할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
Claims (20)
- 불휘발성 메모리 장치에 있어서,
복수의 셀 스트링들과 연결된 복수의 비트라인들;
상기 복수의 셀 스트링과 연결된 공통 소스 라인;
상기 공통 소스 라인 및 상기 복수의 비트라인들 사이에 제공되는 적어도 하나의 더미 비트라인;
외부 장치로부터의 커맨드에 응답하여 적어도 하나의 더미 비트라인 구동 신호를 생성하도로 구성된 제어 로직 회로; 및
상기 더미 비트라인 구동 신호에 응답하여, 상기 적어도 하나의 더미 비트라인으로 제1 전압을 선택적으로 제공하도록 구성된 더미 비트라인 드라이버를 포함하는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 더미 비트라인 드라이버는:
상기 적어도 하나의 더미 비트라인 및 상기 제1 전압을 수신하는 제1 단자 사이에 연결되고, 상기 적어도 하나의 더미 비트라인 구동 신호 중 제1 더미 비트라인 구동 신호에 응답하여 동작하도록 구성된 제1 스위치를 포함하는 불휘발성 메모리 장치. - 제 2 항에 있어서,
상기 제어 로직 회로는:
상기 커맨드가 소거 커맨드가 아닌 것에 응답하여, 상기 제1 스위치가 턴-온되도록 상기 제1 더미 비트라인 구동 신호를 생성하고,
상기 커맨드가 상기 소거 커맨드인 것에 응답하여 상기 제1 스위치가 턴-오프되도록 상기 제1 더미 비트라인 구동 신호를 생성하도록 구성된 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 더미 비트라인 드라이버는:
상기 적어도 하나의 더미 비트라인 및 상기 제1 전압을 수신하는 제1 단자 사이에 연결되고, 상기 적어도 하나의 더미 비트라인 구동 신호 중 제1 더미 비트라인 구동 신호에 응답하여 동작하도록 구성된 제1 스위치; 및
상기 적어도 하나의 더미 비트라인 및 상기 공통 소스 라인 사이에 연결되고, 상기 적어도 하나의 더미 비트라인 구동 신호 중 제2 더미 비트라인 구동 신호에 응답하여 동작하도록 구성된 제2 스위치를 포함하는 불휘발성 메모리 장치. - 제 4 항에 있어서,
상기 제어 로직 회로는:
상기 커맨드가 소거 커맨드가 아닌 것에 응답하여, 상기 제1 스위치가 턴-온되고, 상기 제2 스위치가 턴-오프되도록, 상기 제1 및 제2 더미 비트라인 구동 신호들을 생성하고,
상기 커맨드가 상기 소거 커맨드인 것에 응답하여, 상기 제1 스위치가 턴-오프되고, 상기 제2 스위치가 턴-온되도록, 상기 제1 및 제2 더미 비트라인 구동 신호들을 생성하도록 구성되는 불휘발성 메모리 장치. - 제 1 항에 있어서,
소거 동작시, 소거 전압을 생성하고, 상기 소거 전압을 상기 공통 소스 라인, 상기 비트라인, 또는 상기 공통 소스 라인 및 상기 비트라인으로 제공하도록 구성된 소거 전압 발생기를 더 포함하는 불휘발성 메모리 장치. - 제 6 항에 있어서,
상기 더미 비트라인 드라이버는:
상기 적어도 하나의 더미 비트라인 및 상기 제1 전압을 수신하는 제1 단자 사이에 연결되고, 상기 적어도 하나의 더미 비트라인 구동 신호 중 제1 더미 비트라인 구동 신호에 응답하여 동작하도록 구성된 제1 스위치; 및
상기 적어도 하나의 더미 비트라인 및 상기 소거 전압 발생기 사이에 연결되고, 상기 적어도 하나의 더미 비트라인 구동 신호 중 제2 더미 비트라인 구동 신호에 응답하여 상기 소거 전압 발생기로부터의 상기 소거 전압을 상기 더미 비트라인으로 선택적으로 제공하도록 구성된 제2 스위치를 포함하는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 제1 전압은 접지 전압인 불휘발성 메모리 장치. - 제 8 항에 있어서,
상기 커맨드가 읽기 커맨드인 경우, 상기 더미 비트라인 드라이버는:
상기 복수의 비트라인들에 대한 프리차지 동작이 수행되는 동안, 제2 전압을 상기 더미 비트라인으로 인가하고, 상기 복수의 비트라인들에 대한 센싱 동작이 수행되는 동안, 상기 제1 전압을 상기 더미 비트라인으로 제공하도록 구성되고,
상기 제2 전압은 상기 복수의 비트라인들에 대한 프리차지 전압인 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 복수의 비트라인들과 전기적으로 연결된 페이지 버퍼 회로를 더 포함하고,
상기 페이지 버퍼 회로 및 상기 더미 비트라인 드라이버는 반도체 기판 상의 주변 회로 영역에 형성되고,
상기 복수의 셀 스트링들, 상기 복수의 비트라인들, 상기 공통 소스 라인, 및 상기 적어도 하나의 더미 비트라인은 상기 주변 회로 영역 상부의 메모리 셀 영역에 형성되는 불휘발성 메모리 장치. - 제 10 항에 있어서,
상기 복수의 비트라인들은 각각 상기 메모리 셀 영역을 관통하는 제1 관통 플러그들을 통해 상기 페이지 버퍼 회로와 전기적으로 연결되고,
상기 적어도 하나의 더미 비트라인은 상기 메모리 셀 영역을 관통하는 적어도 하나의 제2 관통 플러그를 통해 상기 더미 비트라인 드라이버와 연결되는 불휘발성 메모리 장치. - 제 11 항에 있어서,
상기 제1 관통 플러그들 및 상기 적어도 하나의 제2 관통 플러그는 상기 페이지 버퍼 회로가 형성된 평면 상에서 형성되고,
상기 제1 관통 플러그들 각각은 제1 방향을 따라 제1 간격으로 형성되고,
상기 제1 관통 플러그들 중 상기 적어도 하나의 제2 관통 플러그와 상기 제1 방향을 따라 인접한 하나 및 상기 적어도 하나의 제2 관통 플러그 사이의 간격은 상기 제1 간격보다 좁은 제2 간격인 불휘발성 메모리 장치. - 불휘발성 메모리 장치에 있어서,
반도체 기판 상에 형성된 주변 회로;
상기 주변 회로 상부에 형성되고, 복수의 셀 스트링들을 포함하는 메모리 셀 어레이; 및
상기 메모리 셀 어레이 상부에 형성된 메탈 레이어를 포함하고,
상기 메탈 레이어는:
상기 복수의 셀 스트링들과 연결된 복수의 비트라인들;
상기 복수의 셀 스트링들과 연결된 공통 소스 라인; 및
상기 복수의 비트라인들 및 상기 공통 소스 라인 사이에 제공되는 적어도 하나의 더미 비트라인을 포함하고,
상기 주변 회로는:
외부 장치로부터의 커맨드에 응답하여, 적어도 하나의 더미 비트라인 구동 신호를 생성하도록 구성된 제어 로직 회로; 및
상기 적어도 하나의 더미 비트라인 구동 신호에 응답하여, 상기 적어도 하나의 더미 비트라인으로 제1 전압을 선택적으로 제공하도록 구성된 더미 비트라인 드라이버를 포함하는 불휘발성 메모리 장치. - 제 13 항에 있어서,
상기 주변 회로는 상기 복수의 비트라인들과 전기적으로 연결된 페이지 버퍼 회로를 더 포함하는 불휘발성 메모리 장치. - 제 14 항에 있어서,
상기 메모리 셀 어레이는:
상기 복수의 비트라인들 및 상기 페이지 버퍼 회로를 전기적으로 연결하도록 구성되고, 상기 반도체 기판과 수직한 방향으로 형성된 복수의 제1 관통 플러그들; 및
상기 적어도 하나의 더미 비트라인 및 상기 더미 비트라인 드라이버를 전기적으로 연결하도록 구성되고, 상기 반도체 기판과 수직한 방향으로 형성된 적어도 하나의 제2 관통 플러그를 더 포함하는 불휘발성 메모리 장치. - 제 15 항에 있어서,
상기 복수의 제1 관통 플러그들 및 상기 적어도 하나의 제2 관통 플러그는 비트라인 콘택 영역에 형성되는 불휘발성 메모리 장치. - 제 13 항에 있어서,
상기 제어 로직 회로는:
상기 커맨드가 소거 커맨드가 아닌 것에 응답하여, 상기 적어도 하나의 더미 비트라인으로 상기 제1 전압이 제공되도록 상기 적어도 하나의 더미 비트라인 구동 신호를 생성하고,
상기 커맨드가 상기 소거 커맨드인 것에 응답하여, 상기 적어도 하나의 더미 비트라인이 플로팅되거나, 또는 상기 적어도 하나의 더미 비트라인이 상기 공통 소스 라인과 연결되거나, 또는 상기 적어도 하나의 더미 비트라인으로 소거 전압이 인가되도록 상기 적어도 하나의 더미 비트라인 구동 신호를 생성하도록 구성된 불휘발성 메모리 장치. - 불휘발성 메모리 장치의 동작 방법에 있어서,
외부 장치로부터 읽기 커맨드를 수신하는 단계;
상기 읽기 커맨드에 응답하여, 복수의 비트라인들 및 공통 소스 라인 사이에 위치한 적어도 하나의 더미 비트라인으로 제1 전압을 인가하는 단계;
상기 읽기 커맨드에 응답하여, 읽기 동작을 수행하는 단계;
상기 외부 장치로부터 소거 커맨드를 수신하는 단계;
상기 소거 커맨드에 응답하여, 상기 적어도 하나의 더미 비트라인을 플로팅하거나, 상기 적어도 하나의 더미 비트라인을 상기 공통 소스 라인과 전기적으로 연결하거나, 또는 상기 적어도 하나의 더미 비트라인으로 소거 전압을 인가하는 단계; 및
상기 소거 커맨드에 응답하여 소거 동작을 수행하는 단계를 포함하는 동작 방법. - 제 18 항에 있어서,
상기 복수의 비트라인들은 페이지 버퍼 회로와 연결되고, 상기 적어도 하나의 더미 비트라인은 더미 비트라인 드라이버와 연결되는 동작 방법. - 제 18 항에 있어서,
상기 소거 동작은 상기 공통 소스 라인, 상기 복수의 비트라인들, 또는 상기 공통 소스 라인 및 상기 복수의 비트라인들로 상기 소거 전압을 인가하는 동작을 포함하는 동작 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210034202A KR20220129378A (ko) | 2021-03-16 | 2021-03-16 | 불휘발성 메모리 장치 및 그것의 동작 방법 |
| CN202210126135.7A CN115083488A (zh) | 2021-03-16 | 2022-02-10 | 非易失性存储器装置及其操作方法 |
| US17/693,013 US11887672B2 (en) | 2021-03-16 | 2022-03-11 | Nonvolatile memory device having a dummy bit line driver and operation method thereof |
| EP22162094.1A EP4060669A1 (en) | 2021-03-16 | 2022-03-15 | Nonvolatile memory device and operation method thereof |
| JP2022040791A JP2022142781A (ja) | 2021-03-16 | 2022-03-15 | 不揮発性メモリ装置及びその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210034202A KR20220129378A (ko) | 2021-03-16 | 2021-03-16 | 불휘발성 메모리 장치 및 그것의 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220129378A true KR20220129378A (ko) | 2022-09-23 |
Family
ID=83245621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210034202A KR20220129378A (ko) | 2021-03-16 | 2021-03-16 | 불휘발성 메모리 장치 및 그것의 동작 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11887672B2 (ko) |
| JP (1) | JP2022142781A (ko) |
| KR (1) | KR20220129378A (ko) |
| CN (1) | CN115083488A (ko) |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4012144B2 (ja) * | 2003-12-25 | 2007-11-21 | 株式会社東芝 | 半導体記憶装置 |
| JP2007035169A (ja) * | 2005-07-27 | 2007-02-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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| KR101271174B1 (ko) | 2007-08-03 | 2013-06-04 | 삼성전자주식회사 | 비트라인 레이아웃의 구조를 개선한 플래시 메모리 장치 및그 레이아웃 방법 |
| KR101374338B1 (ko) | 2007-11-14 | 2014-03-14 | 삼성전자주식회사 | 관통 전극을 갖는 반도체 장치 및 그 제조방법 |
| JP2009272026A (ja) * | 2008-05-12 | 2009-11-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US9035371B2 (en) | 2012-09-05 | 2015-05-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR102128469B1 (ko) | 2013-11-08 | 2020-06-30 | 삼성전자주식회사 | 반도체 장치 |
| KR102161781B1 (ko) | 2014-02-03 | 2020-10-05 | 삼성전자주식회사 | 수직형 메모리 장치 |
| US9337145B2 (en) * | 2014-09-10 | 2016-05-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| KR102604053B1 (ko) | 2016-05-09 | 2023-11-20 | 삼성전자주식회사 | 수직형 메모리 장치 |
| KR102607749B1 (ko) * | 2016-08-02 | 2023-11-29 | 에스케이하이닉스 주식회사 | 3차원 구조의 반도체 메모리 장치 |
| KR102472376B1 (ko) | 2017-10-16 | 2022-12-01 | 에스케이하이닉스 주식회사 | 3차원 구조의 반도체 메모리 장치 |
| KR102561009B1 (ko) | 2018-01-29 | 2023-07-28 | 에스케이하이닉스 주식회사 | 3차원 구조의 반도체 메모리 장치 |
| KR102633483B1 (ko) | 2018-02-23 | 2024-02-05 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20200104668A (ko) | 2019-02-27 | 2020-09-04 | 삼성전자주식회사 | 수직형 메모리 장치 및 이의 동작 방법 |
-
2021
- 2021-03-16 KR KR1020210034202A patent/KR20220129378A/ko active Search and Examination
-
2022
- 2022-02-10 CN CN202210126135.7A patent/CN115083488A/zh active Pending
- 2022-03-11 US US17/693,013 patent/US11887672B2/en active Active
- 2022-03-15 JP JP2022040791A patent/JP2022142781A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2022142781A (ja) | 2022-09-30 |
| CN115083488A (zh) | 2022-09-20 |
| US11887672B2 (en) | 2024-01-30 |
| US20220301633A1 (en) | 2022-09-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
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