KR20220039955A - 메모리 장치 - Google Patents

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KR20220039955A
KR20220039955A KR1020200122197A KR20200122197A KR20220039955A KR 20220039955 A KR20220039955 A KR 20220039955A KR 1020200122197 A KR1020200122197 A KR 1020200122197A KR 20200122197 A KR20200122197 A KR 20200122197A KR 20220039955 A KR20220039955 A KR 20220039955A
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이요한
남상완
박상원
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들이 배치되는 셀 영역, 및 상기 셀 영역을 제어하는 주변 회로들을 포함하며, 상기 메모리 블록들 각각을 단위로 소거 동작을 실행하는 주변 회로 영역을 포함하며, 상기 메모리 블록들 각각은, 기판 상에 적층되는 복수의 워드라인들, 상기 기판의 상면에 수직하는 제1 방향으로 연장되어 상기 복수의 워드라인들을 관통하는 복수의 채널 구조체들, 및 상기 기판에 형성되며 상기 복수의 채널 구조체들과 연결되는 소스 영역을 포함하며, 상기 주변 회로 영역은, 상기 메모리 블록들 중 타겟 메모리 블록의 상기 소스 영역에 소거 전압을 입력하여 상기 소거 동작을 실행하는 동안, 제1 워드라인의 전압을 제1 시점에 제1 바이어스 전압에서 제2 바이어스 전압으로 감소시키고, 상기 제1 워드라인과 다른 제2 워드라인의 전압을 제1 시점과 다른 제2 시점에 제3 바이어스 전압에서 제4 바이어스 전압으로 감소시킨다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치에 기록된 데이터를 정확하게 읽어오기 위해서는, 메모리 셀들 각각에 기록된 데이터에 따른 문턱 전압의 산포를 적절하게 제어할 필요가 있다. 기록된 데이터를 삭제하는 소거 동작 이후 메모리 셀들의 문턱 전압 산포가 적절하게 제어되지 않는 경우, 프로그램 동작 이후 메모리 셀들의 산포 역시 열화되어 메모리 장치의 성능이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 소거 동작에서 메모리 셀들에 연결되는 워드라인들에 입력되는 전압을 제1 바이어스 전압에서 제2 바이어스 전압으로 감소시킴으로써, 소거 동작에서 워드라인들과 채널층의 커플링 성분에 의한 영향을 최소화하고, 메모리 셀들의 문턱 전압 산포의 편차를 줄여 메모리 장치의 성능을 개선하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들이 배치되는 셀 영역, 및 상기 셀 영역을 제어하는 주변 회로들을 포함하며, 상기 메모리 블록들 각각을 단위로 소거 동작을 실행하는 주변 회로 영역을 포함하며, 상기 메모리 블록들 각각은, 기판 상에 적층되는 복수의 워드라인들, 상기 기판의 상면에 수직하는 제1 방향으로 연장되어 상기 복수의 워드라인들을 관통하는 복수의 채널 구조체들, 및 상기 기판에 형성되며 상기 복수의 채널 구조체들과 연결되는 소스 영역을 포함하며, 상기 주변 회로 영역은, 상기 메모리 블록들 중 타겟 메모리 블록의 상기 소스 영역에 소거 전압을 입력하여 상기 소거 동작을 실행하는 동안, 제1 워드라인의 전압을 제1 시점에 제1 바이어스 전압에서 제2 바이어스 전압으로 감소시키고, 상기 제1 워드라인과 다른 제2 워드라인의 전압을 제1 시점과 다른 제2 시점에 제3 바이어스 전압에서 제4 바이어스 전압으로 감소시킨다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 적층되는 복수의 워드라인들, 상기 기판의 상면에 수직하는 제1 방향으로 연장되며, 상기 복수의 워드라인들을 관통하는 복수의 채널 구조체들, 상기 기판에 형성되며 상기 복수의 채널 구조체들과 연결되는 소스 영역, 상기 복수의 워드라인들을 복수의 메모리 블록들로 나누는 분리층들, 및 상기 복수의 메모리 블록들 각각을 단위로 실행하는 소거 동작에서 상기 소스 영역에 소거 전압을 입력하는 주변 회로 영역을 포함하며, 상기 복수의 워드라인들은 둘 이상의 워드라인들을 각각 포함하는 제1 워드라인 그룹과 제2 워드라인 그룹을 포함하고, 상기 제2 워드라인 그룹은 상기 제1 워드라인 그룹과 상기 기판 사이에 배치되며, 상기 주변 회로 영역은 상기 소스 영역의 전압이 상기 소거 전압까지 증가하는 동안 상기 제1 워드라인 그룹과 상기 제2 워드라인 그룹에 같은 전압을 입력하고, 상기 소스 영역의 전압이 상기 소거 전압으로 유지되는 동안 상기 제1 워드라인 그룹에 입력되는 전압을 상기 제2 워드라인 그룹에 입력되는 전압보다 더 이른 시점에 감소시킨다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 적층되는 복수의 워드라인들, 상기 기판의 상면에 수직하는 제1 방향으로 연장되어 상기 복수의 워드라인들을 관통하는 복수의 채널층들, 및 상기 기판에 형성되며 상기 복수의 채널층들과 연결되는 소스 영역을 각각 포함하는 복수의 메모리 블록들이 배치되는 셀 영역, 및 상기 셀 영역을 제어하는 주변 회로들을 포함하며, 상기 메모리 블록들 각각을 단위로 소거 동작을 실행하는 주변 회로 영역을 포함하며, 상기 소스 영역에 소거 전압이 입력되는 소거 시간은 상기 소스 영역의 전압이 상기 소거 전압까지 증가하는 트랜지션 구간 및 상기 소스 영역의 전압이 상기 소거 전압으로 유지되는 홀드 구간을 포함하며, 상기 주변 회로 영역은 상기 홀드 구간의 제1 시간 동안 상기 워드라인들과 상기 복수의 채널층들 사이의 전압차를 제1 레벨로 설정하고, 상기 제1 시간 이후의 제2 시간 동안 상기 워드라인들 중 일부와 상기 복수의 채널층들 사이의 전압차를 상기 제1 레벨보다 큰 제2 레벨로 설정하며, 상기 제2 시간 이후의 제3 시간 동안 상기 워드라인들과 상기 복수의 채널층들 사이의 전압차를 상기 제2 레벨로 설정한다.
본 발명의 일 실시예에 따르면, 소거 동작에서 워드라인들의 전압을 제1 바이어스 전압에서 제2 바이어스 전압으로 감소시키며, 워드라인들 중 적어도 일부에 대해, 제1 바이어스 전압에서 제2 바이어스 전압으로 감소시키는 타이밍을 서로 다르게 적용할 수 있다. 워드라인들의 전압을 소거 동작 중에 감소시킴으로써 워드라인들과 채널층 사이의 커플링 효과를 줄여 소거 동작을 안정적으로 진행할 수 있다. 또한, 소거 동작 이후 메모리 셀들이 갖는 문턱 전압 산포의 차이를 최소화하여, 메모리 장치의 성능을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 10 내지 도 12는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위한 비교예를 나타낸 도면들이다.
도 13 내지 도 16은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 22는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 23 및 도 24는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 25는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 1을 참조하면, 메모리 장치(10)는 셀 영역(20) 및 주변 회로 영역(30)을 포함할 수 있다. 주변 회로 영역(30)은 로우 디코더(31), 전압 생성기(32), 페이지 버퍼(33), 입출력 회로(34), 및 컨트롤 로직(35) 등을 포함할 수 있다.
셀 영역(20)은 복수의 메모리 셀들을 포함하며, 복수의 블록들(BLK1-BLKn)로 구분될 수 있다. 복수의 블록들(BLK1-BLKn)은, 공통 소스 라인들(CSL), 스트링 선택 라인들(SSL), 워드라인들(WL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(31)와 연결될 수 있으며, 비트라인들(BL)을 통해 페이지 버퍼(33)와 연결될 수 있다. 일례로, 블록들(BLK1-BLKn) 각각에서, 기판으로부터 동일한 높이에 배열되는 복수의 메모리 셀들은 동일한 워드라인(WL)에 연결되고, 기판의 상면에 평행한 평면에서 동일한 위치에 배치되는 복수의 메모리 셀들은 하나의 채널층을 공유하는 메모리 셀 스트링을 제공할 수 있다. 또한, 블록들(BLK1-BLKn) 각각에 포함되는 메모리 셀 스트링들 중 일부는 동일한 비트라인(BL)에 연결될 수 있다.
로우 디코더(31)는 컨트롤 로직(35) 등으로부터 입력받은 어드레스 데이터(ADDR)를 디코딩하여, 워드라인(WL)을 구동하기 위한 전압들을 생성하고 전달할 수 있다. 로우 디코더(31)는 컨트롤 로직(35)의 제어에 응답하여 전압 생성기(32)가 생성한 워드라인 전압을, 워드라인들(WL)에 입력할 수 있다. 일례로, 로우 디코더(31)는 패스 트랜지스터들을 통해 워드라인들(WL)에 연결되며, 패스 트랜지스터들이 턴-온될 때 워드라인들(WL)에 워드라인 전압을 입력할 수 있다.
페이지 버퍼(33)는 비트라인들(BL)을 통해 셀 영역(20)과 연결되며, 메모리 셀들에 저장된 데이터를 읽어오거나, 메모리 셀들에 데이터를 기록할 수 있다. 페이지 버퍼(33)는 칼럼 디코더, 래치 회로 등을 포함할 수 있다. 칼럼 디코더는 셀 영역(20)의 비트라인들(BL)을 중 적어도 일부를 선택할 수 있으며, 래치 회로는 읽기 동작 시에 칼럼 디코더가 선택한 비트라인(BL)에 연결된 메모리 셀의 데이터를 읽어올 수 있다.
입출력 회로(34)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(33)에 전달할 수 있으며, 읽기 동작 시 페이지 버퍼(33)가 셀 영역(30)으로부터 읽어 온 데이터(DATA)를 외부로 출력할 수 있다. 입출력 회로(34)는 외부의 메모리 컨트롤러로부터 입력받는 어드레스 또는 명령어를 컨트롤 로직(35)에 전달할 수 있다.
컨트롤 로직(35)은 로우 디코더(31), 전압 생성기(32), 페이지 버퍼(33), 및 입출력 회로(34) 등의 동작을 제어할 수 있다. 일 실시예에서 컨트롤 로직(35)은 외부의 메모리 컨트롤러 등으로부터 전달되는 제어 커맨드에 따라 동작할 수 있다.
전압 생성기(32)는 외부에서 입력되는 전원 전압을 이용하여 메모리 장치(10)의 동작에 필요한 제어 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압, 패스 전압 등을 생성할 수 있다. 전압 생성기(32)가 생성하는 전압은 주변 회로 영역(30)에 공급되거나, 로우 디코더(31) 등을 통해 셀 영역(20)에 입력될 수 있다.
주변 회로 영역(30)은 복수의 블록들(BLK1-BLKn)에 대한 프로그램 동작, 읽기 동작, 소거 동작 등을 실행할 수 있으며, 소거 동작은 복수의 메모리 블록들(BLK1-BLKn) 각각을 단위로 실행될 수 있다. 일례로 주변 회로 영역(30)은 복수의 메모리 블록들(BLK1-BLKn) 중에서 소거 동작을 실행하고자 하는 타겟 메모리 블록에 연결되는 공통 소스 라인(CSL) 및/또는 비트라인들(BL)에 소거 전압을 인가하여 소거 동작을 실행할 수 있다.
소거 동작에서, 타겟 메모리 블록의 메모리 셀들에 연결되는 워드라인들(WL)에는 소정의 바이어스 전압이 입력될 수 있다. 본 발명의 일 실시예에서는, 타겟 메모리 블록에 포함되는 메모리 셀들 각각의 특성을 고려하여, 워드라인들(WL)에 입력되는 바이어스 전압들을 제어할 수 있다. 일례로, 타겟 메모리 블록에 포함되는 워드라인들(WL)의 높이에 따라, 워드라인들(WL) 중 적어도 일부에 서로 다른 바이어스 전압들이 입력될 수 있다.
한편, 본 발명의 일 실시예에서는, 소거 동작 동안 워드라인들(WL)의 전압이 제1 바이어스 전압에서 제2 바이어스 전압으로 감소할 수 있다. 따라서, 소거 전압이 공통 소스 라인(CSL) 및/또는 비트라인(BL)에 입력되는 동안 워드라인들(WL)과 채널층의 커플링에 의해 발생하는 소거 동작의 효율 저하를 최소화할 수 있다. 또한, 워드라인들(WL)의 높이에 따라 워드라인들(WL) 중 적어도 일부에 서로 다른 바이어스 전압들을 입력함으로써, 소거 동작 이후 메모리 셀들에서 나타내는 문턱 전압 산포의 차이를 줄일 수 있다. 소거 상태에서 메모리 셀들이 갖는 문턱 전압 산포의 차이를 줄임으로써, 메모리 셀들 각각에 기록된 데이터에 따라 메모리 셀들 각각이 갖는 문턱 전압 산포 사이의 마진을 충분히 확보하고 메모리 장치(10)의 성능을 개선할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 2 및 도 3을 참조하면, 하나의 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(CS)을 포함할 수 있으며, 적어도 일부의 메모리 셀 스트링들(CS)은 워드라인들(WL1-WLn) 및/또는 비트라인들(BL1-BL3)을 공유할 수 있다.
도 2에 도시한 일 실시예에서, 메모리 셀 스트링들(S) 각각은, 스트링 선택 트랜지스터들(SST11-SST23)과 접지 선택 트랜지스터(GST) 사이에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀 스트링들(S) 각각에서 제1 스트링 선택 트랜지스터(SST11-SST13) 및 제2 스트링 선택 트랜지스터(SST21-SST23)는 서로 직렬로 연결되며, 상부에 배치되는 제2 스트링 선택 트랜지스터(SST21-SST23)는 비트라인들(BL1-BL3) 중 하나와 연결될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 공통 소스 라인(CSL)은 기판에 형성되는 불순물 영역과 전기적으로 연결될 수 있다. 메모리 셀 스트링들(S) 각각에 포함되는 메모리 셀들(MC)은, 하나의 채널층을 공유할 수 있다.
도 3에 도시한 일 실시예에서, 메모리 셀 스트링들(S) 각각은 제1 소거 제어 트랜지스터(ECT1)와 제2 소거 제어 트랜지스터(ECT2)를 더 포함할 수 있다. 제1 소거 제어 트랜지스터(ECT1)는 접지 선택 트랜지스터(GST)와 공통 소스 라인(CSL) 사이에 연결되며, 제2 소거 제어 트랜지스터(ECT2)는 제2 스트링 선택 트랜지스터(SST21-SST23)와 비트라인들(BL1-BL3) 사이에 연결될 수 있다. 제1 소거 제어 트랜지스터(ECT1) 및 제2 소거 제어 트랜지스터(ECT2)는 소거 동작에서 제1 소거 제어 라인(ECL1)과 제2 소거 제어 라인(ECL2)에 입력되는 전압에 의해, 게이트 유도 드레인 누설(Gate Induced Drain Leakage) 전류를 발생시킬 수 있다.
복수의 메모리 셀들(MC)은 제1 스트링 선택 트랜지스터(SST11-SST13)와 접지 선택 트랜지스터(GST) 사이에서 서로 직렬로 연결될 수 있다. 실시예들에 따라, 스트링 선택 트랜지스터들(SST11-SST23)과 접지 선택 트랜지스터(GST)의 개수는 다양하게 변형될 수 있으며, 메모리 셀 스트링들(S) 각각은 적어도 하나의 더미 메모리 셀을 더 포함할 수 있다. 일례로 더미 메모리 셀들은 제1 스트링 선택 트랜지스터(SST11-SST13)와 메모리 셀들(MC) 사이, 및/또는 접지 선택 트랜지스터(GST)와 메모리 셀들(MC) 사이에 연결될 수 있다.
복수의 메모리 셀들(MC)의 게이트 전극들은, 워드라인들(WL1-WLn)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결되며, 스트링 선택 트랜지스터들(SST11-SST23)의 게이트 전극들은 스트링 선택 라인들(SSL11-SSL23)에 연결될 수 있다. 제1 소거 제어 트랜지스터(ECT1) 및 제2 소거 제어 트랜지스터(ECT2)의 게이트 전극들은 제1 소거 제어 라인(ECL1)과 제2 소거 제어 라인(ECL2)에 각각 연결될 수 있다.
접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 기판의 상면 위에 수직하는 제1 방향에서 적층될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 채널층을 포함하는 채널 구조체에 의해 관통될 수 있다. 채널층은 비트라인들(BL1-BL3) 중 하나에 연결될 수 있다. 또한 채널층은 공통 소스 라인(CSL)에 연결될 수 있다. 공통 소스 라인(CSL)은 메모리 블록(BLK)이 형성되는 반도체 기판 내에 형성되며, 소정의 불순물로 도핑되어 소스 영역으로 제공될 수 있다.
도 3에 도시한 일 실시예에서, 채널 구조체는 제1 및 제2 소거 제어 트랜지스터들(ECT1, ECT2)을 관통할 수 있다. 일례로, 제1 및 제2 소거 제어 트랜지스터들(ECT1, ECT2)의 채널층은, 접지 선택 트랜지스터(GST), 메모리 셀들(MC), 스트링 선택 트랜지스터들(SST11-SST23)의 채널층과 다른 도전형의 불순물을 포함할 수 있다. 일 실시예에서, 제1 및 제2 소거 제어 트랜지스터들(ECT1, ECT2)의 채널층은, N형 불순물을 포함할 수 있다.
소거 동작에서, 기판의 불순물 영역에서는 높은 레벨의 소거 전압이 입력되며, 소거 전압은 공통 소스 라인(CSL)을 통해 채널층들에 입력될 수 있다. 실시예들에 따라, 비트라인들(BL1-BL3)에도 소거 전압이 입력될 수 있다. 불순물 영역에 소거 전압이 입력되는 동안, 워드라인들(WL)에는 소정의 바이어스 전압이 입력될 수 있다. 소거 전압에 의해 메모리 셀들(MC)이 공유하는 채널층의 전압이 증가하며, 워드라인들(WL)에 입력되는 바이어스 전압과 채널층의 전압의 차이에 의해 메모리 셀들(MC)의 전하 저장층에 트랩된 전하가 제거되고 소거 동작이 실행될 수 있다.
메모리 셀들(MC)은 높이에 따라 서로 다른 특성을 가질 수 있다. 일례로, 채널층은 공통 소스 라인(CSL)으로부터 멀어질수록 더 큰 볼륨을 가질 수 있다. 따라서 메모리 셀들(MC)에 동일한 소거 동작을 적용할 경우, 상부의 메모리 셀들(MC)이 하부의 메모리 셀들(MC)보다 큰 문턱 전압 산포를 가질 수 있다.
본 발명의 일 실시예에서는 워드라인들(WL)의 높이에 따라 소거 동작에서 워드라인들(WL)에 입력되는 전압을 제어함으로써, 소거 동작 이후 메모리 셀들(MC)이 갖는 문턱 전압 산포의 차이를 줄일 수 있다. 일례로, 상부의 워드라인들(WL)에 낮은 레벨의 바이어스 전압이 입력되는 시간을, 하부의 워드라인들(WL)에 낮은 레벨의 바이어스 전압이 입력되는 시간보다 길게 설정할 수 있다. 따라서, 상부의 메모리 셀들(MC)에서 강한 소거 동작이 더 오래 실행될 수 있으며, 메모리 셀들(MC)이 갖는 문턱 전압 산포의 차이가 감소할 수 있다.
또한 본 발명의 일 실시예에서는, 소거 동작에서 워드라인들(WL)의 전압을 높은 레벨에서 낮은 레벨로 감소시킬 수 있다. 본 발명의 일 실시예와 달리 워드라인들(WL)의 전압이 증가하면, 워드라인들(WL)과 채널층의 커플링에 의해 채널층의 전압이 공통 소스 라인(CSL) 및/또는 비트라인들(BL1-BL3)에 입력되는 소거 전압보다 높은 레벨로 증가할 수 있다. 따라서, 채널층으로의 홀 주입 효율이 저하되고 소거 동작이 지연되어 메모리 셀들(MC)의 문턱 전압 산포가 열화될 수 있다. 반면 본 발명의 일 실시예에서는, 워드라인들(WL)의 전압을 감소시켜 채널층의 전압이 소거 전압보다 높은 레벨로 증가하는 것을 방지할 수 있으며, 소거 동작을 빠르게 진행하고 메모리 셀들(MC)의 문턱 전압 산포 열화를 방지할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
앞서 설명한 바와 같이 메모리 장치의 소거 동작은 메모리 블록을 단위로 실행될 수 있으며, 하나의 메모리 블록에 포함되는 메모리 셀들은 그 위치에 따라 서로 다른 특성을 가질 수 있다. 일례로, 상대적으로 높은 위치에 배치되는 메모리 셀은, 낮은 위치에 배치되는 메모리 셀과 서로 다른 특성을 가질 수 있다.
도 4에 도시한 일 실시예에서, 제1 전압 산포(40)는 상대적으로 높은 위치에 배치되는 제1 메모리 셀의 문턱 전압 산포를 나타낸 그래프이며, 제2 전압 산포(50)는 상대적으로 낮은 위치에 배치되는 제2 메모리 셀의 문턱 전압을 나타낸 그래프일 수 있다. 소거 상태에서 제1 메모리 셀이 갖는 문턱 전압 산포(E1)는, 제2 메모리 셀이 갖는 문턱 전압 산포(E2)보다 작을 수 있다. 따라서, 프로그램 상태들 각각에서 제1 메모리 셀이 갖는 문턱 전압 산포들(P11-P13) 역시 제2 메모리 셀이 갖는 문턱 전압 산포들(P21-P23)과 다를 수 있다. 한편, 도 4에 도시한 일 실시예에서는, 메모리 셀들 각각이 2비트의 데이터를 저장하는 것을 가정하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
도 4를 참조하면, 소거 상태의 문턱 전압 산포들(E1, E2) 간의 차이가 프로그램 상태에 영향을 미칠 수 있다. 따라서, 예시적으로 읽기 동작에서 제1 메모리 셀과 제2 메모리 셀에 동일한 읽기 전압을 적용할 경우 에러가 발생할 수 있다.
본 발명의 일 실시예에서는, 소거 상태에서 메모리 셀들이 갖는 문턱 전압 산포들(E1, E2)의 차이를 줄이기 위해, 소거 동작에서 제1 메모리 셀에 연결된 워드라인에 입력되는 전압과, 제2 메모리 셀에 연결된 워드라인에 입력되는 전압을 서로 다르게 제어할 수 있다. 따라서 소거 상태에서 메모리 셀들이 갖는 문턱 전압 산포들(E1, E2)의 차이를 줄이고, 메모리 장치의 성능을 개선할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치(100)의 셀 영역을 간단하게 나타낸 도면일 수 있다. 도 5를 참조하면, 셀 영역은 기판(101), 기판(101) 상에 적층되는 제1 소거 제어 라인(ECL1), 접지 선택 라인(GSL), 워드라인들(WL), 스트링 선택 라인들(SSL11, SSL12, SSL21, SSL22), 및 제2 소거 제어 라인(ECL2)을 포함할 수 있다. 채널 구조체들(CH)은 제2 소거 제어 라인(ECL2)으로부터 기판(101)까지 연장될 수 있으며, 기판(101) 상에 적층되는 구조물들은 분리층들(103)에 의해 복수의 영역들로 분리될 수 있다.
일례로, 분리층들(303)에 의해 셀 영역에 포함되는 복수의 메모리 블록들이 정의될 수 있다. 일례로, 서로 인접한 한 쌍의 분리층들(303) 사이에 하나의 메모리 블록이 정의될 수 있다.
채널 구조체들(CH) 각각은 채널층을 포함하며, 채널층은 기판(101)의 상면에 수직하는 방향으로 연장되는 기둥 형상을 가질 수 있다. 채널층의 외측에는 게이트 절연층이 배치되며, 게이트 절연층은 터널링층, 전하 저장층, 및 블록킹층 중 적어도 하나를 포함할 수 있다. 채널층은 도핑되지 않은 반도체 물질, 또는 불순물로 도핑된 반도체 물질을 포함할 수 있다. 일 실시예에서 소거 제어 라인들(ECL1, ECL2)과 같은 높이에는 N형 불순물로 도핑된 반도체 물질로 채널층이 형성되고, 접지 선택 라인(GSL), 워드라인들(WL), 스트링 선택 라인들(SSL11, SSL12, SSL21, SSL22)과 같은 높이에는 도핑되지 않거나 P형 불순물로 도핑된 반도체 물질로 채널층이 형성될 수 있다.
도 5를 참조하면, 채널 구조체들(CH) 각각의 폭은 기판(101)의 상면에 가까워질수록 감소할 수 있다. 일례로, 채널 구조체들(CH) 각각은 최상단에서 제1 폭(W1)을 갖고, 최하단에서 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 따라서, 워드라인들(WL) 각각에 연결되는 메모리 셀들의 특성이, 기판(101)의 상면으로부터의 높이에 따라 달라질 수 있다.
일례로, 기판(101)의 상면으로부터 제1 높이에 배치되는 제1 워드라인(WL1)에 연결되는 메모리 셀들은 상대적으로 큰 폭을 갖는 채널 구조체들(CH)에 의해 제공될 수 있다. 한편, 제1 높이보다 낮은 제2 높이에 배치되는 제2 워드라인(WL2)에 연결되는 메모리 셀들은 중간 정도의 폭을 갖는 채널 구조체들(CH)에 의해 제공될 수 있다.
앞서 설명한 바와 같이 채널 구조체들(CH) 각각은 채널층과 워드라인들(WL) 사이에 배치되는 전하 저장층을 포함하며, 프로그램 동작에서 전하 저장층에 트랩되는 전하에 의해 데이터가 메모리 셀들에 기록될 수 있다. 따라서, 메모리 블록에 대한 소거 동작에서, 상대적으로 작은 볼륨의 전하 저장층과 인접하는 제3 워드라인(WL3)에 연결되는 메모리 셀들에는 상대적으로 짧은 소거 시간을 적용하고, 상대적으로 큰 볼륨의 전하 저장층과 인접하는 제1 워드라인(WL1)에 연결되는 메모리 셀들에는 상대적으로 긴 소거 시간을 적용할 필요가 있다.
본 발명의 일 실시예에서는, 제1 워드라인(WL1), 제2 워드라인(WL2), 제3 워드라인(WL3) 각각에 연결되는 메모리 셀들에 서로 다른 소거 시간을 적용하기 위해, 채널 구조체들(CH)에 연결된 기판(101) 및/또는 비트라인들을 통해 채널층에 소거 전압이 입력되는 소거 시간 동안, 제1 워드라인(WL1), 제2 워드라인(WL2), 제3 워드라인(WL3) 각각에 입력되는 바이어스 전압을 서로 다르게 제어할 수 있다. 이하, 도 6을 함께 참조하여 설명하기로 한다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 6을 참조하여, 메모리 장치에 포함되는 메모리 블록들 중 적어도 하나의 타겟 메모리 블록에 대한 소거 동작을 설명하기로 한다. 도 6을 참조하여 설명하는 일 실시예에 따른 소거 동작을 진행하기 위해, 메모리 장치의 주변 회로 영역이 셀 영역에 다양한 전압들을 입력할 수 있다.
도 6을 참조하면, 공통 소스 라인(CSL) 및 비트라인들(BL)에 소거 전압(VERA)이 입력될 수 있다. 실시예들에 따라, 공통 소스 라인(CSL) 또는 비트라인들(BL)에만 소거 전압(VERA)이 입력될 수도 있다. 일례로, 소거 전압(VERA)은 기판에 형성되는 불순물 영역에 입력되며, 공통 소스 라인(CSL)을 통해 채널층들에 입력될 수 있다. 또한 비트라인들(BL)을 통해 소거 전압(VERA)이 채널층들로 입력될 수도 있다. 소거 전압(VERA)에 의해 채널층들의 전압이 증가할 수 있다.
일 실시예에서, 소거 시간(TERA)은 공통 소스 라인(CSL) 및 비트라인들(BL)의 전압이 소거 전압(VERA)까지 증가하는 트랜지션 구간(TTRANS), 및 공통 소스 라인(CSL) 및 비트라인들(BL)의 전압이 소거 전압(VERA)으로 유지되는 홀드 구간(THOLD)을 포함할 수 있다. 소거 제어 라인들(ECL1, ECL2)의 전압은, 지연 시간(TD) 동안 소정의 레벨, 예를 들어 접지 레벨로 유지되며 지연 시간(TD)이 경과한 이후에 플로팅될 수 있다.
접지 선택 라인(GSL)과 스트링 선택 라인(SSL)은 지연 시간(TD) 동안 턴-오프 전압(VOFF)을 입력받으며, 지연 시간(TD) 이후 억제 전압(VIHB)을 입력받을 수 있다. 따라서, 지연 시간(TD) 동안 접지 선택 트랜지스터와 스트링 선택 트랜지스터가 턴-오프되고, 지연 시간(TD) 이후 턴-온될 수 있다. 실시예들에 따라, 접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 각각에 턴-오프 전압(VOFF)이 입력되는 시간은 서로 다를 수 있으며, 접지 선택 라인(GSL)에 제1 억제 전압이 입력되고 스트링 선택 라인(SSL)에는 제1 억제 전압과 다른 레벨의 제2 억제 전압이 입력될 수도 있다.
한편, 주변 회로 영역은, 홀드 구간(THOLD) 내에서 워드라인들(WL)의 전압을 감소시킬 수 있다. 일례로, 제1 워드라인(WL1)의 전압은 제1 시점(t1)에 제1 바이어스 전압(V1)으로부터 제2 바이어스 전압(V2)으로 감소할 수 있다. 제2 워드라인(WL2)은, 제1 시점(t1)과 다른 제2 시점(t2)에 제3 바이어스 전압(V3)으로부터 제4 바이어스 전압(V4)으로 감소할 수 있다. 실시예들에 따라, 제1 바이어스 전압(V1)과 제3 바이어스 전압(V3)은 같은 레벨의 전압이거나 또는 다른 레벨을 가질 수도 있다. 유사하게, 제2 바이어스 전압(V2)의 레벨과 제4 바이어스 전압(V4)의 레벨은 서로 같거나 다를 수 있다.
도 6에 도시한 일 실시예에서는 제1 시점(t1)이 제2 시점(t2)보다 빠르며, 제1 워드라인(WL1)이 제2 워드라인(WL2)보다 더 높은 위치에 배치될 수 있다. 앞서 도 5를 참조하여 설명한 바와 같이, 제1 워드라인(WL1)에 연결되는 메모리 셀은, 제2 워드라인(WL2)에 연결되는 메모리 셀에 비해 더 큰 볼륨의 전하 저장층 및 채널층을 포함할 수 있다. 따라서, 소거 동작에서 제1 워드라인(WL1)에 연결되는 메모리 셀에 제2 워드라인(WL2)에 연결되는 메모리 셀보다 더 긴 소거 시간을 적용할 필요가 있다. 본 발명의 일 실시예에서는, 제1 워드라인(WL1)의 전압을 제2 워드라인(WL2)의 전압보다 더 이른 시점에 감소시켜, 제1 워드라인(WL1)에 연결되는 메모리 셀에 더 긴 소거 시간을 적용할 수 있다.
도 6을 참조하면, 소거 시간(TERA)은 제1 내지 제3 시간들(T1-T3)을 포함할 수 있다. 제1 워드라인(WL1)에 연결되는 메모리 셀에서는 제2 시간(T2) 및 제3 시간(T3) 동안 강한 소거 동작이 진행되며, 제2 워드라인(WL2)에 연결되는 메모리 셀에서는 제3 시간(T3) 동안만 강한 소거 동작이 적용될 수 있다. 따라서, 소거 동작 이후, 메모리 셀들의 위치에 따라 발생할 수 있는 문턱 전압 산포의 차이를 최소화하고 메모리 장치의 성능을 개선할 수 있다.
일례로, 제1 바이어스 전압(V1)과 제3 바이어스 전압(V3)이 같은 레벨을 갖고, 제2 바이어스 전압(V2)과 제4 바이어스 전압(V4)이 같은 레벨을 갖는 경우, 제1 시간(T1) 동안에는 워드라인들(WL)과 채널층의 전압 차이가 제1 레벨일 수 있다. 일례로 제1 레벨은 소거 전압(VERA)과 제1 바이어스 전압(V1)의 차이로 정의될 수 있다.
반면, 제2 시간(T2) 동안에는 워드라인들(WL) 중 일부, 예를 들어 제1 워드라인(WL1)과 채널층의 전압 차이가 제1 레벨보다 큰 제2 레벨로 설정될 수 있다. 제2 레벨은 소거 전압(VERA)과 제2 바이어스 전압(V2)의 차이일 수 있다. 제3 시간(T3) 동안에는 워드라인들(WL)과 채널층의 전압 차이가 상기 제2 레벨로 설정될 수 있다.
도 7에 도시한 일 실시예에서는, 제1 워드라인(WL1)에 연결되는 메모리 셀들에 대한 소거 동작의 효과를 더 높이기 위해, 제2 바이어스 전압(V2)의 크기가 소정의 전압 차이(△V)만큼 변경될 수 있다. 도 7을 참조하면, 제2 바이어스 전압(V2)이 앞서 도 6을 참조하여 설명한 일 실시예에서보다 더 작은 레벨(V2a)로 설정될 수 있다. 따라서, 제2 시간(T2) 및 제3 시간(T3) 동안 제1 워드라인(WL1)과 채널층 사이의 전압 차이가 도 7에 도시한 일 실시예에 비해 증가할 수 있으며, 제1 워드라인(WL1)에 연결되는 메모리 셀들의 문턱 전압 산포가 더 감소할 수 있다.
본 발명의 일 실시예에서는, 제1 시점(t1), 제2 시점(t2), 및 워드라인들(WL1, WL2)에 입력되는 바이어스 전압들(V1, V2, V2a, V3, V4)의 크기를 이용하여 메모리 셀들이 소거 동작 이후 갖는 문턱 전압 산포의 차이를 최소화할 수 있다. 일례로, 제1 워드라인(WL1)에 연결되는 메모리 셀들과 제2 워드라인(WL2)에 연결되는 메모리 셀들의 문턱 전압 산포 차이가 크지 않을 것으로 예상되면, 제1 시점(t1)과 제2 시점(t2) 사이의 제2 시간(T2)을 짧게 설정할 수 있다. 반대로, 제1 워드라인(WL1)에 연결되는 메모리 셀들과 제2 워드라인(WL2)에 연결되는 메모리 셀들의 문턱 전압 산포 차이가 클 것으로 예상되면, 제1 시점(t1)과 제2 시점(t2) 사이의 제2 시간(T2)을 길게 설정할 수 있다.
또한 본 발명의 일 실시예에서는, 워드라인들(WL)에 입력되는 전압을 소거 시간(TERA) 동안 증가시키지 않고 감소시킴으로써, 채널층의 전압이, 비트라인들(BL) 및/또는 공통 소스 라인(CSL)에 입력되는 소거 전압(VERA)보다 커지는 것을 방지할 수 있다. 따라서, 채널층의 전압이 소거 전압(VERA)보다 크게 증가하여 홀이 채널층으로 유입되지 않고 소거 동작의 효율이 저하되는 문제를 해결할 수 있다. 이하, 도 8 및 도 9를 함께 참조하여 설명하기로 한다.
도 8 및 도 9를 참조하면, 메모리 장치의 메모리 블록은 복수의 메모리 셀 스트링들을 포함하며, 메모리 셀 스트링들은 비트라인들(BL1-BLn) 및 공통 소스 라인(CSL)에 연결될 수 있다. 메모리 셀 스트링들 각각은 제1 및 제2 소거 제어 트랜지스터들(ECT1, ECT2), 접지 선택 트랜지스터(GST), 메모리 셀들(MC) 및 스트링 선택 트랜지스터들(SST, SST2)을 포함할 수 있다. 메모리 셀들(MC)은 워드라인들에 연결되며, 워드라인들은 상대적으로 상부에 배치되는 제1 워드라인들(WL1) 및 상대적으로 하부에 배치되는 제2 워드라인들(WL2)을 포함할 수 있다.
도 6과 도 8을 함께 참조하면, 소거 동작을 위해 비트라인들(BL) 및/또는 공통 소스 라인(CSL)에 소거 전압(VERA)이 입력됨에 따라, 메모리 셀 스트링들 각각에서 채널층의 전압이 소거 전압(VERA)까지 증가할 수 있다. 제1 시점(t1)에 제1 워드라인들(WL1)의 전압이 제1 바이어스 전압(V1)으로부터 제2 바이어스 전압(V2)으로 감소함에 따라, 도 9에 도시한 바와 같이 채널층의 전압이 소거 전압(VERA)으로부터 감소할 수 있다. 이때, 채널층의 전압이 감소하는 정도는, 제1 워드라인들(WL1)의 전압이 제2 바이어스 전압(V2)으로 감소하면서 발생하는 커플링 효과에 의해 결정될 수 있다.
도 9를 참조하면, 제1 시점(t1) 이후 채널층의 전압이 공통 소스 라인(CSL) 및/또는 비트라인들(BL1-BLn)의 전압보다 작을 수 있다. 따라서, 제1 시점(t1) 이후의 제2 시간(T2) 및 제3 시간(T3) 동안 채널층으로 홀이 원활하게 유입될 수 있으며, 메모리 셀들(MC)의 전하 저장층에 트랩된 전하가 효과적으로 제거되어 소거 동작의 성능이 개선될 수 있다.
도 10 내지 도 12는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위한 비교예를 나타낸 도면들이다.
비교예에 따른 소거 동작을 설명하기 위하여 먼저 도 10을 참조하면, 공통 소스 라인(CSL)과 비트라인들(BL)에 소거 전압(VERA)이 입력되고, 워드라인들(WL)의 전압이 소거 시간(TERA) 동안 증가할 수 있다. 도 10을 참조하면, 제2 워드라인(WL2)의 전압은 제1 시점(t1)에 먼저 증가하고, 제1 워드라인(WL1)의 전압은 제1 시점(t1)보다 늦은 제2 시점(t2)에서 증가할 수 있다. 따라서, 제1 워드라인(WL1)에 연결된 메모리 셀들에서는 제1 시점(t1)까지 강한 소거 동작이 진행되고, 제2 워드라인(WL2)에 연결된 메모리 셀들에서는 제2 시점(t2)까지 강한 소거 동작이 진행될 수 있다.
도 11을 참조하면, 소거 동작이 진행되는 메모리 블록에서, 메모리 셀 스트링들 각각에 포함되는 채널층의 전압이 소거 전압(VERA)까지 증가할 수 있다. 제1 시점(t1)에 제2 워드라인들(WL2)의 전압이 증가하면, 도 12에 도시한 바와 같이, 제2 워드라인들(WL2)과 채널층의 커플링 효과에 의해 채널층의 전압이 소거 전압(VERA)보다 높은 레벨로 증가할 수 있다.
비트라인들(BL)과 공통 소스 라인(CSL)에 입력되는 소거 전압(VERA)보다 채널층의 전압이 더 높은 레벨을 갖게 됨으로써, 홀이 채널층으로 원활하게 주입되지 않을 수 있다. 또는, 제1 시점(t1) 이후 홀이 채널층으로 원활하게 주입되는 경우, 제1 시점(t1) 이후 제2 시점(t2)까지 제1 워드라인들(WL1)에 연결된 메모리 셀들에서 매우 강한 소거 동작이 진행될 수도 있다. 따라서, 소거 동작 이후 메모리 셀들의 문턱 전압 산포 차이가 증가할 수 있다. 결론적으로, 도 10 내지 도 12를 참조하여 설명한 비교예에서는 소거 동작의 효율이 저하되거나, 또는 메모리 셀들의 문턱 전압 산포의 차이가 증가하여 메모리 장치의 성능이 저하될 수 있다.
반면 본 발명의 실시예들에서는, 소거 동작 동안 워드라인들에 입력되는 전압을 높은 레벨에서 낮은 레벨로 감소시킬 수 있다. 따라서, 채널층의 전압이, 주변 회로 영역에서 셀 영역으로 입력하는 소거 전압(VERA)보다 높은 레벨로 증가하는 현상을 방지할 수 있으며, 소거 동작 동안 전하 저장층의 전하를 효과적으로 제거하고 소거 동작 이후 메모리 셀들의 문턱 전압 산포 차이를 최소화할 수 있다.
도 13 내지 도 16은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 메모리 블록은 복수의 메모리 셀 스트링들을 포함하며, 메모리 셀 스트링들은 비트라인들(BL1-BLn) 및 공통 소스 라인(CSL)에 연결될 수 있다. 메모리 셀 스트링들 각각은 제1 및 제2 소거 제어 트랜지스터들(ECT1, ECT2), 접지 선택 트랜지스터(GST), 메모리 셀들(MC) 및 스트링 선택 트랜지스터들(SST, SST2)을 포함할 수 있다. 메모리 셀들(MC)은 워드라인들에 연결되며, 워드라인들은 상대적으로 상부에 배치되는 제1 워드라인들(WL1) 및 상대적으로 하부에 배치되는 제2 워드라인들(WL2)을 포함할 수 있다.
워드라인들은, 복수의 패스 소자들(PT)을 통해 전압을 입력받을 수 있다. 복수의 패스 소자들(PT)은 메모리 장치의 주변 회로 영역에 배치되며, 블록 워드라인 제어 신호(BLKWL)에 의해 턴-온 및 턴-오프될 수 있다. 일례로, 하나의 메모리 블록에 포함되는 워드라인들에 연결되는 패스 소자들(PT)은, 하나의 블록 워드라인 제어 신호(BLKWL)에 의해 동시에 턴-온 및 턴-오프될 수 있다.
이하, 도 13과 도 14를 함께 참조하여 소거 동작을 설명하기로 한다. 도 14를 참조하면, 공통 소스 라인(CSL) 및 비트라인들(BL)에 소거 전압(VERA)이 입력될 수 있다. 실시예들에 따라, 공통 소스 라인(CSL) 또는 비트라인들(BL)에만 소거 전압(VERA)이 입력될 수도 있다. 공통 소스 라인(CSL)과 비트라인들(BL)에 입력되는 소거 전압(VERA)에 의해 채널층들의 전압이 증가할 수 있다.
또한 소거 제어 라인들(ECL1, ECL2), 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 제1 워드라인들(WL1) 및 제2 워드라인들(WL2)에도 소거 동작을 진행하기 위한 전압들이 입력될 수 있다. 소거 제어 라인들(ECL1, ECL2), 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 제1 워드라인들(WL1) 및 제2 워드라인들(WL2)에 입력되는 전압은 앞서 도 6을 참조하여 설명한 일 실시예와 유사할 수 있다.
예를 들어, 제1 워드라인들(WL1)의 전압은 제1 시점(t1)에 제1 바이어스 전압(V1)에서 제2 바이어스 전압(V2)으로 감소할 수 있으며, 제2 워드라인들(WL2)의 전압은 제1 시점(t1)보다 늦은 제2 시점(t2)에 제3 바이어스 전압(V3)에서 제4 바이어스 전압(V4)으로 감소할 수 있다. 따라서, 상대적으로 높은 위치에 배치되는 제1 워드라인들(WL1)에 연결된 메모리 셀들에서는 제2 시간(T2)과 제3 시간(T3) 동안 강한 소거 동작이 진행되고, 상대적으로 낮은 위치에 제2 워드라인들(WL2)에 연결된 메모리 셀들에서는 제3 시간(T3) 동안만 강한 소거 동작이 진행될 수 있다.
제1 워드라인들(WL1)에 연결된 메모리 셀들은, 제2 워드라인들(WL2)에 연결된 메모리 셀들에 비해 상대적으로 큰 볼륨의 전하 저장층을 포함할 수 있다. 제1 워드라인들(WL1)에 연결된 메모리 셀들에 대해 더 긴 시간 동안 강한 소거 동작을 진행함으로써, 상대적으로 큰 볼륨을 갖는 전하 저장층의 전하를 효과적으로 제거하고, 메모리 셀들이 갖는 문턱 전압 산포의 차이를 줄일 수 있다.
도 14를 참조하면, 패스 소자들(PT)의 게이트에 입력되는 블록 워드라인 제어 신호(BLKWL)의 레벨은 트랜지션 구간(TTRANS) 동안 제1 턴-온 전압(VON1)이며, 홀드 구간(THOLD) 동안 제1 턴-온 전압(VON1)보다 작은 제2 턴-온 전압(VON2)일 수 있다. 제1 턴-온 전압(VON1)과 제2 턴-온 전압(VON2)은 모두 패스 소자들(PT)을 턴-온시킬 수 있는 전압일 수 있다.
다시 말해, 패스 소자들(PT)은 홀드 구간(THOLD)에 비해 트랜지션 구간(TTRANS) 동안 더 강하게 턴-온될 수 있다. 따라서, 트랜지션 구간(TTRANS) 동안 공통 소스 라인(CSL)과 비트라인들(BL)의 전압이 증가함으로써 채널층과 워드라인들 사이에 발생하는 커플링 성분이, 패스 소자들(PT)을 통해 효과적으로 제거될 수 있다. 트랜지션 구간(TTRANS)이 경과하면 공통 소스 라인(CSL)과 비트라인들(BL)의 전압이 소거 전압(VERA)으로 유지되고 채널층과 워드라인들 사이의 커플링 효과가 감소할 수 있다. 따라서, 홀드 구간(THOLD) 동안에는 소거 동작에 필요한 바이어스 전압들(V1-V4)이 워드라인들에 입력될 수 있도록, 블록 워드라인 제어 신호(BLKWL)의 레벨이 제2 턴-온 전압(VON2)으로 감소할 수 있다.
도 14 및 도 15를 함께 참조하면, 공통 소스 라인(CSL) 및/또는 비트라인들(BL1-BLn)에 소거 전압(VERA)이 입력되며, 채널층들의 전압이 소거 전압(VERA)까지 증가할 수 있다. 채널층들의 전압이 증가하는 동안, 채널층들과 워드라인들(WL1, WL2) 사이에서 발생하는 커플링 성분은, 제1 턴-온 전압(VON1)에 의해 강하게 턴-온된 패스 소자들(PT)을 통해 제거될 수 있다.
도 14 및 도 16을 참조하면, 제1 워드라인들(WL1)의 전압은 제1 시점(t1)에 제1 바이어스 전압(V1)으로부터 제2 바이어스 전압(V2)으로 감소할 수 있다. 따라서 제1 시점(t1) 이후 제1 워드라인들(WL1)에 연결된 메모리 셀들에서 소거 동작이 빠르게 진행될 수 있다. 한편, 제1 워드라인들(WL1)의 전압이 제2 바이어스 전압(V2)으로 감소함에 따라, 채널층 중에서 워드라인들(WL1, WL2)에 인접하며 메모리 셀들(MC)이 공유하는 제1 채널층의 전압이 감소할 수 있다. 반면, 제1 및 제2 소거 제어 라인들(ECL1, ECL2)에 인접하는 제2 채널층의 전압은 소거 전압(VERA)으로 유지될 수 있다. 제2 채널층은 제1 채널층과 다른 도전형을 가질 수 있다.
제1 워드라인들(WL1)의 전압이 제2 바이어스 전압(V2)으로 감소한 제1 시점(t1) 이후, 제2 채널층의 전압이 제1 채널층의 전압보다 높은 레벨을 가지므로, 제1 채널층으로 홀이 원활하게 유입되고 메모리 셀들(MC)의 소거 동작이 효과적으로 진행될 수 있다. 한편, 데이터를 저장하지 않는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터들(SST1, SST2)에서는 소거 동작이 억제되도록, 접지 선택 라인(GSL)과 스트링 선택 라인(SSL)에 억제 전압(VIHB)이 입력될 수 있다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 17 및 도 18에 도시한 실시예들에서는 2회의 소거 동작들이 실행될 수 있다. 다만, 도 17 및 도 18에 도시한 바와 달리, 3회 이상의 소거 동작들이 실행될 수도 있다.
먼저 도 17을 참조하면, 첫번째 소거 동작은 앞서 도 14를 참조하여 설명한 바와 동일할 수 있다. 첫번째 소거 동작이 종료되면, 메모리 장치의 주변 회로 영역은 검증 동작을 실행하여 소거 동작의 대상인 타겟 메모리 블록의 메모리 셀들에서 데이터가 모두 삭제되었는지를 검증할 수 있다. 일례로, 주변 회로 영역은 타겟 메모리 블록의 메모리 셀들의 문턱 전압이 소정의 목표 전압 이하인지 여부를 판단할 수 있다.
검증 동작 결과 타겟 메모리 블록의 메모리 셀들 중에서 문턱 전압이 목표 전압 이하까지 감소하지 않은 메모리 셀이 존재하면, 주변 회로 영역은 두번째 소거 동작을 진행할 수 있다. 두번째 소거 동작은 첫번째 소거 동작과 유사할 수 있다. 다만, 두번째 소거 동작에서는 일부의 메모리 셀들에서 소거 동작이 억제될 수 있다.
도 17을 참조하면, 두번째 소거 동작에서 제2 워드라인들(WL2)에는 억제 전압(VIHB)이 입력될 수 있다. 일례로 억제 전압(VIHB)은 소거 시간(TERA) 동안 제2 워드라인들(WL2)에 입력될 수 있다. 제2 워드라인들(WL2)은 첫번째 소거 동작에 의해 데이터가 모두 삭제되고 문턱 전압이 목표 전압 이하까지 감소한 메모리 셀들에 연결되는 워드라인들일 수 있다.
두번째 소거 동작에서 제1 워드라인들(WL1)의 전압은 제1 바이어스 전압(V1)에서 제2 바이어스 전압(V2)으로 감소할 수 있다. 일례로, 주변 회로 영역은 두번째 소거 동작 중의 제3 시점(t3)에서 제1 워드라인들(WL1)의 전압을 제2 바이어스 전압(V2)으로 감소시킬 수 있다. 두번째 소거 동작 중의 제3 시점(t3)은 첫번째 소거 동작 중의 제1 시점(t1)과 같거나 또는 다를 수 있다. 또한 실시예들에 따라, 첫번째 소거 시간(TERA1)과 두번째 소거 시간(TERA2)이 서로 같거나 다를 수 있다. 일례로, 검증 동작의 검증 결과에 따라 두번째 소거 시간(TERA2)이 첫번째 소거 시간(TERA1)보다 짧거나 길게 설정될 수 있다.
도 18에 도시한 일 실시예에서는, 첫번째 소거 동작과 두번째 소거 동작이 유사할 수 있다. 첫번째 소거 동작은 앞서 도 14를 참조하여 설명한 일 실시예와 동일할 수 있다. 두번째 소거 동작에서, 제1 워드라인들(WL1)의 전압은 제5 바이어스 전압(V5)에서 제6 바이어스 전압(V6)으로 제3 시점(t3)에 감소하고, 제2 워드라인들(WL2)의 전압은 제7 바이어스 전압(V7)에서 제8 바이어스 전압(V8)으로 제3 시점(t3)보다 늦은 제4 시점(t4)에 감소할 수 있다. 제3 시점(t3)과 제4 시점(t4)은, 제1 시점(t1) 및 제2 시점(t2)과 각각 같거나 또는 다르게 설정될 수 있다.
실시예들에 따라, 제5 바이어스 전압(V5)은 제1 바이어스 전압(V1)과 다른 레벨을 갖고, 제6 바이어스 전압(V6)은 제2 바이어스 전압(V2)과 다른 레벨을 가질 수 있다. 또한, 제7 바이어스 전압(V7)은 제3 바이어스 전압(V3)과 다른 레벨을 갖고, 제8 바이어스 전압(V8)은 제4 바이어스 전압(V4)과 다른 레벨을 가질 수 있다.
일례로, 첫번째 소거 동작 이후의 검증 동작에서 메모리 셀들의 문턱 전압이 충분히 감소하지 않은 것으로 판단되면, 두번째 소거 동작에서 더 강한 소거 동작이 진행되도록 제5 내지 제8 바이어스 전압들(V5-V8)의 레벨을 설정할 수 있다. 예를 들어, 제5 바이어스 전압(V5)이 제1 바이어스 전압(V1)보다 작은 레벨을 갖거나, 제6 바이어스 전압(V6)이 제2 바이어스 전압(V2)보다 작은 레벨을 가질 수 있다.
반대로, 첫번째 소거 동작 이후의 검증 동작에서, 메모리 셀들의 문턱 전압이 대부분 목표 전압 이하로 설정되고 문턱 전압 산포의 미세 조정만이 필요하다고 판단되면, 두번째 소거 동작에서 상대적으로 약한 소거 동작이 진행되도록 제5 내지 제8 바이어스 전압들(V5-V8)의 레벨을 설정할 수 있다. 일례로, 제5 바이어스 전압(V5)이 제1 바이어스 전압(V1)보다 큰 레벨을 갖거나, 제6 바이어스 전압(V6)이 바이어스 전압(V2)보다 큰 레벨을 가질 수 있다.
또한, 실시예들에 따라, 도 17을 참조하여 설명한 실시예와, 도 18을 참조하여 설명한 실시예가 함께 적용될 수 있다. 예를 들어, 두번째 소거 동작에서 제2 워드라인들(WL2)에는 억제 전압(VIHB)을 입력하고, 제1 워드라인들(WL1)의 전압을 제3 시점(t3)에 제5 바이어스 전압(V5)에서 제6 바이어스 전압(V6)으로 감소시킬 수 있다. 한편, 도 17 및 도 18을 참조하여 설명한 실시예들에서, 공통 소스 라인(CSL) 및 비트라인들(BL)에 입력되는 소거 전압(VERA)은 첫번째 소거 동작과 두번째 소거 동작에서 동일한 레벨을 가질 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치(200)의 셀 영역을 간단하게 나타낸 도면일 수 있다. 도 19를 참조하면, 셀 영역은 기판(201), 접지 선택 라인(GSL), 워드라인들(LWL, UWL), 스트링 선택 라인들(SSL11, SSL12, SSL21, SSL22), 소거 제어 라인들(ECL1, ECL2), 채널 구조체들, 및 분리층들(203) 등을 포함할 수 있다.
도 19에 도시한 일 실시예에서는, 채널 구조체들 각각이 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH)를 가질 수 있다. 하부 채널 구조체(LCH)는 하부 워드라인들(LWL)을 관통하여 기판(201)과 연결되고, 상부 채널 구조체(UCH)는 상부 워드라인들(UWL)을 관통하여 하부 채널 구조체(LCH)와 연결될 수 있다. 따라서, 채널 구조체들 각각의 프로파일(profile)이, 도 5에 도시한 일 실시예와 비교하여 다르게 나타날 수 있다.
채널 구조체들 각각의 프로파일이 도 5에 도시한 일 실시예와 비교하여 다르게 나타나므로, 소거 동작에서 워드라인들(LWL, UWL)에 입력되는 바이어스 전압 역시 도 6을 참조하여 설명한 바와 달라질 수 있다. 이하, 도 20을 함께 참조하여 설명하기로 한다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 20을 참조하면, 소거 동작에서 기판(201)을 통해 공통 소스 라인(CSL)에 소거 전압(VERA)이 입력될 수 있다. 다만 실시예들에 따라 채널 구조체들 각각의 상부에서 상부 채널 구조체(UCH)에 연결되는 비트라인들(BL)에도 소거 전압(VERA)이 입력될 수 있다. 소거 시간(TERA)은 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH)에 포함되는 채널층의 전압이 소거 전압(VERA)까지 증가하는 트랜지션 구간, 및 채널층의 전압이 소거 전압(VERA)으로 유지되는 홀드 구간을 포함할 수 있다. 소거 제어 라인들(ECL1, ECL2)의 전압은, 지연 시간(TD) 동안 소정의 레벨, 예를 들어 접지 레벨로 유지되며 지연 시간(TD)이 경과한 이후에 플로팅될 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인(SSL)에는 턴-오프 전압(VOFF)과 억제 전압(VIHB)이 순차적으로 입력될 수 있다.
도 19를 참조하면, 제1 워드라인(WL1)은 상부 워드라인들(UWL) 중 하나이며, 제2 워드라인(WL2)은 하부 워드라인들(LWL) 중 하나일 수 있다. 또한, 제1 워드라인(WL1)에 인접한 상부 채널 구조체(UCH)의 직경이 제2 워드라인(WL2)에 인접한 하부 채널 구조체(LCH)의 직경보다 작을 수 있다. 따라서, 제1 워드라인(WL1)이 제2 워드라인(WL2)보다 상부에 배치됨에도 불구하고, 제2 워드라인(WL2)에 강한 소거 동작이 더 오래 진행되도록 소거 동작이 실행될 수 있다.
도 20을 참조하면, 제1 워드라인(WL1)의 전압이 제1 바이어스 전압(V1)에서 제2 바이어스 전압(V2)으로 감소하는 제1 시점(t1)은, 제2 워드라인(WL2)의 전압이 제3 바이어스 전압(V3)에서 제4 바이어스 전압(V4)으로 감소하는 제2 시점(t2)보다 늦을 수 있다. 채널 구조체들 각각이 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH)를 포함하지 않는 도 5 및 도 6의 실시예와 비교하면, 상대적으로 상부에 위치한 제1 워드라인(WL1)보다 상대적으로 하부에 위치한 제2 워드라인(WL2)의 전압이 먼저 감소할 수 있다. 따라서, 제1 워드라인(WL1)에 연결된 메모리 셀들보다 제2 워드라인(WL2)에 연결된 메모리 셀들에서 강한 소거 동작이 더 오래 진행될 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치(300)의 셀 영역을 간단하게 나타낸 도면일 수 있다. 도 21을 참조하면, 셀 영역은 기판(301), 접지 선택 라인(GSL), 워드라인들(WL), 스트링 선택 라인들(SSL11, SSL12, SSL21, SSL22), 소거 제어 라인들(ECL1, ECL2), 채널 구조체들, 및 분리층들(303) 등을 포함할 수 있다.
도 21에 도시한 일 실시예에서는, 채널 구조체들(CH) 각각이 볼록부를 가질 수 있다. 일례로 볼록부는 워드라인들(WL) 중 일부와 같은 높이에 나타날 수 있다. 볼록부가 발생함에 따라, 채널 구조체들(CH) 각각의 프로파일이 도 5 및 도 19를 참조하여 설명한 실시예들과 달라질 수 있다. 또한, 소거 동작에서 워드라인들(WL)에 입력되는 바이어스 전압 역시 앞서 설명한 실시예들과 달라질 수 있다. 이하, 도 22를 함께 참조하여 설명하기로 한다.
도 22는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 22를 참조하면, 소거 동작에서 공통 소스 라인(CSL) 및/또는 비트라인들(BL)에 소거 전압(VERA)이 입력될 수 있다. 소거 시간(TERA)은 채널 구조체(CH)에 포함되는 채널층의 전압이 소거 전압(VERA)까지 증가하는 트랜지션 구간, 및 채널층의 전압이 소거 전압(VERA)으로 유지되는 홀드 구간을 포함할 수 있다. 소거 제어 라인들(ECL1, ECL2)의 전압은, 지연 시간(TD) 동안 소정의 레벨, 예를 들어 접지 레벨로 유지되며 지연 시간(TD)이 경과한 이후에 플로팅될 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인(SSL)에는 턴-오프 전압(VOFF)과 억제 전압(VIHB)이 순차적으로 입력될 수 있다.
도 21을 참조하면, 제1 워드라인(WL1)은 볼록부보다 상부에 배치되는 워드라인이며, 제2 워드라인(WL2)은 볼록부에 인접하는 워드라인일 수 있다. 한편, 제3 워드라인(WL3)은 볼록부보다 하부에 배치되는 워드라인일 수 있다. 제2 워드라인(WL2)은 제1 워드라인(WL1)의 하부에 배치됨에도 불구하고, 볼록부에 형성되는 상대적으로 큰 볼륨의 채널층 및 전하 저장층과 인접할 수 있다. 따라서, 제2 워드라인(WL2)에 연결된 메모리 셀들에 강한 소거 동작을 상대적으로 긴 시간 동안 진행해야 할 수 있다.
도 22를 참조하면, 제1 워드라인(WL1)의 전압이 제1 바이어스 전압(V1)에서 제2 바이어스 전압(V2)으로 감소하는 제1 시점(t1)은, 제2 워드라인(WL2)의 전압이 제3 바이어스 전압(V3)에서 제4 바이어스 전압(V4)으로 감소하는 제2 시점(t2)보다 이를 수 있다. 또한 제3 워드라인(WL3)의 전압이 제5 바이어스 전압(V5)에서 제6 바이어스 전압(V6)으로 감소하는 제3 시점(t3)은 제1 시점(t1)보다 늦을 수 있다. 따라서, 제2 워드라인(WL2)에 연결된 메모리 셀들에서 강한 소거 동작이 진행되는 시간이, 제1 워드라인(WL1)에 연결된 메모리 셀들 및 제3 워드라인(WL3)에 연결된 메모리 셀들에서 강한 소거 동작이 진행되는 시간보다 길 수 있다.
도 23 및 도 24는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 23 및 도 24에 도시한 실시예들에 따른 메모리 장치들(1000, 2000) 각각은, 앞서 설명한 본 발명의 다양한 실시예들에 따라 소거 동작을 실행할 수 있다. 일례로, 공통 소스 라인 및/또는 비트라인들에 소거 전압이 입력되는 소거 시간 동안 워드라인들에 바이어스 전압이 입력되며, 워드라인들 중 적어도 일부에 입력되는 바이어스 전압의 조절 타이밍이 다르게 결정될 수 있다.
또한, 소거 동작 동안 워드라인들의 바이어스 전압을 높은 레벨에서 낮은 레벨로 감소시킴으로써, 채널층의 전압이 공통 소스 라인 및/또는 비트라인들에 입력되는 소거 전압보다 높은 레벨로 증가하는 것을 방지할 수 있다. 따라서 소거 동작 동안 채널층으로 홀을 원활하게 유입시켜 소거 동작의 효율을 높일 수 있으며, 메모리 셀들의 문턱 전압 산포 차이를 줄여 메모리 장치의 성능을 개선할 수 있다.
도 23은 본 발명의 일 실시예에 따른 메모리 장치(1000)를 도시한 사시도들일 수 있다. 도 23을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1000)는 서로 상하로 배치되는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 셀 영역(C)의 하부에 배치될 수 있으며, 주변 회로 영역(P)은 제1 기판(1001)을 포함하고, 셀 영역(C)은 제1 기판(1001)과 다른 제2 기판(1002)을 포함할 수 있다.
예를 들어 주변 회로 영역(P)은 제1 기판(1001) 상에 마련되는 복수의 주변 회로 소자들(1003), 주변 회로 소자들(1003)과 연결되는 복수의 배선 라인들(1005), 및 주변 회로 소자들(1003)과 배선 라인들(1005)을 커버하는 제1 층간 절연층(1007) 등을 포함할 수 있다. 주변 회로 영역(P)에는 메모리 장치(1000)의 구동에 필요한 주변 회로들, 예를 들어 페이지 버퍼, 로우 디코더, SI 컨트롤러, 차지 펌프, 컨트롤 로직 등이 배치될 수 있다.
셀 영역(C)에 포함되는 제2 기판(1002)은 제1 층간 절연층(1007) 상에 배치될 수 있다. 셀 영역(C)은 제2 기판(1002) 상에 적층되는 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 복수의 절연층들(IL)을 포함할 수 있다. 절연층들(IL)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 교대로 적층될 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인들(SSL1, SSL2)의 개수는, 도 23에 도시한 바와 같이 한정되지 않으며, 다양하게 변형될 수 있다.
또한 셀 영역(C)은 제2 기판(1002)의 상면에 수직하는 제1 방향(Z축 방향)으로 연장되는 채널 구조체들(CH)을 포함할 수 있으며, 채널 구조체들(CH)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 관통하여 제2 기판(1002)에 연결될 수 있다. 채널 구조체들(CH)은 채널층(1010), 채널층(1010)의 내부 공간을 채우는 매립 절연층(1020), 및 비트라인 연결층(1030) 등을 포함할 수 있다. 채널층(1010)은 제2 기판(1002)에 형성되는 공통 소스 라인과 전기적으로 연결될 수 있다. 일례로, 제2 기판(1002) 내에 공통 소스 라인을 형성하고, 공통 소스 라인과 접촉하도록 채널층(1010)을 형성할 수 있다. 채널층(1010)은 하면 및/또는 측면에서 공통 소스 라인과 접촉할 수 있다. 또한 채널층(1010)은 비트라인 연결층(1030)을 통해 적어도 하나의 비트라인에 연결될 수 있다.
채널층(1010)의 외측에는 적어도 하나의 게이트 절연층이 배치될 수 있다. 일 실시예에서 게이트 절연층은 채널층(1010)으로부터 순차적으로 배치되는 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있다. 실시예에 따라, 터널링층, 전하 저장층, 블록킹층 중 적어도 하나는, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 둘러싸는 형상으로 형성될 수도 있다.
접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 층간 절연층(1050)에 의해 커버될 수 있다. 또한, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 분리층들(1040)에 의해 복수의 메모리 블록들(BLK1, BLK2)로 분리될 수 있다. 복수의 메모리 블록들(BLK1, BLK2) 각각은, 소거 동작을 실행하는 단위 영역일 수 있다. 일 실시예에서, 제2 방향(Y축 방향)으로 서로 인접한 한 쌍의 분리층들(1040) 사이에서, 스트링 선택 라인들(SSL1, SSL2)은 상부 분리층(1060)에 의해 복수의 영역들로 분리될 수 있다.
일 실시예에서, 상부 분리층(1060)이 배치되는 영역에는, 더미 채널 구조체들(DCH)이 마련될 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 같은 구조를 가질 수 있으며, 다만 비트라인과는 연결되지 않을 수 있다.
다음으로 도 24를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(2000)는 C2C(chip to chip) 구조를 가질 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 방식으로 형성되는 구조를 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(2331-2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 23에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제2 기판(2310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341-2347; 2340)와 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제2 방향을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 로우 디코더(2394)를 제공하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
소거 동작을 진행하기 위한 소거 전압은, 주변 회로 영역(PERI)에서 생성되며 공통 소스 라인 컨택 플러그(2380)를 통해 공통 소스 라인(2320)으로 입력될 수 있다. 공통 소스 라인(2320)으로 입력되는 소거 전압은 채널 구조체(CH)에 포함되는 채널층으로 전달될 수 있다. 소거 전압에 의해 채널층의 전압이 증가하고, 워드라인들(2330)에 소정의 바이어스 전압이 입력되면, 채널층과 워드라인들(2330) 사이의 전압 차이에 의해 채널 구조체(CH)의 데이터 저장층에서 전하가 제거되고 소거 동작이 실행될 수 있다. 실시예들에 따라, 채널층의 전압이 빠르게 증가할 수 있도록, 비트라인(2360c)에도 소거 전압이 입력될 수 있다.
본 발명의 일 실시예에서는, 공통 소스 라인 컨택 플러그(2380)에 소거 전압이 입력되는 소거 시간 동안, 워드라인들(2330)에 입력되는 전압이 감소할 수 있다. 워드라인들(2330) 각각의 전압을 감소시키는 타이밍은, 메모리 블록에서 워드라인들(2330) 각각의 높이, 워드라인들(2330) 각각에 인접한 채널 구조체(CH)의 프로파일 등에 따라 다양하게 결정될 수 있다.
워드라인들(2330) 각각의 전압을 감소시키는 타이밍을 적절하게 제어함으로써, 채널 구조체(CH)에 포함되는 채널층의 전압이 공통 소스 라인(2320)에 입력되는 소거 전압보다 높아지는 것을 방지하여 소거 동작의 효율을 개선할 수 있다. 또한, 소거 동작 이후 메모리 셀들의 문턱 전압 산포 차이를 최소화할 수 있다. 따라서, 프로그램 동작 이후 메모리 셀들이 갖는 문턱 전압 산포의 차이 역시 줄일 수 있으며, 메모리 셀들의 프로그램 상태에 따른 문턱 전압 산포 사이의 마진을 고르게 확보함으로써 읽기 동작 등에서 발생 가능한 오류를 줄이고 메모리 장치(2000)의 성능을 개선할 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 도 24를 참조하면, 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
도 24를 참조하면, 제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(Z축 방향)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 도 23을 참조하면, 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
도 25는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 25를 참조하면, 메모리 시스템(3000)은 메모리 장치(3100) 및 메모리 컨트롤러(3200)를 포함할 수 있다. 메모리 시스템(3000)은 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 장치(3100)와 메모리 컨트롤러(3200)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(3000)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 장치(3100)는 복수의 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 일례로, 메모리 장치들(NVM11-NVMmn)은 비휘발성 특성을 가질 수 있다. 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 일부의 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 다른 일부의 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 일 실시예에서, 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(3200)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(3200)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(3100)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(3200)는 채널들(CH1~CHm)을 통해 메모리 장치(100)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 장치(3100)로 전송하거나, 메모리 장치(100)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(3200)는 각각의 채널을 통해 해당 채널에 연결된 메모리 장치들 중 하나를 선택하고, 선택된 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)에 연결된 메모리 장치들(NVM11~NVM1n) 중 하나의 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(200)는 선택된 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(3200)는 서로 다른 채널들을 통해 메모리 장치(3100)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(3200)는 제1 채널(CH1)을 통해 메모리 장치(3100)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(3100)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치(3100)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(3100)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(3200)는 메모리 장치(3100)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(3200)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(3200)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(3200)의 제어에 따라 동작할 수 있다. 예를 들어, 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(3200)로 전송할 수 있다.
도 25에는 메모리 장치(3100)가 m개의 채널을 통해 메모리 컨트롤러(3200)와 통신하고, 메모리 장치(3100)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 25에 도시한 일 실시예에서, 메모리 장치들(NVM11-NVMmn) 중 적어도 하나는, 앞서 설명한 본 발명의 실시예들에 따른 메모리 장치로 구현될 수 있다. 일례로, 메모리 장치(NVM11)는, 제1 채널(CH1)을 통해 메모리 컨트롤러(3200)로부터 소거 동작을 실행하는 커맨드(CMD1)를 수신하고, 그에 응답하여 소거 동작을 실행할 수 있다. 일 실시예에서 메모리 장치(NVM11)는, 블록 단위로 소거 동작을 실행할 수 있으며, 소거 동작이 실행되는 동안 블록에 포함되는 제1 워드라인과 제2 워드라인 각각의 전압을 서로 다른 시점에 감소시킬 수 있다. 따라서, 채널층의 전압이 비트라인 및/또는 공통 소스 라인을 통해 입력되는 소거 전압보다 크게 증가하여 소거 동작의 효율이 저하되는 문제를 방지할 수 있으며, 서로 다른 워드라인들에 연결되는 메모리 셀들 간의 문턱 전압 산포 차이를 줄일 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 100, 200, 300, 1000, 2000: 메모리 장치
BLK: 메모리 블록
WL: 워드라인들
CSL: 공통 소스 라인
BL: 비트라인들
SSL: 스트링 선택 라인
GSL: 접지 선택 라인
ECL: 소거 제어 라인

Claims (20)

  1. 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들이 배치되는 셀 영역; 및
    상기 셀 영역을 제어하는 주변 회로들을 포함하며, 상기 메모리 블록들 각각을 단위로 소거 동작을 실행하는 주변 회로 영역; 을 포함하며,
    상기 메모리 블록들 각각은, 기판 상에 적층되는 복수의 워드라인들, 상기 기판의 상면에 수직하는 제1 방향으로 연장되어 상기 복수의 워드라인들을 관통하는 복수의 채널 구조체들, 및 상기 기판에 형성되며 상기 복수의 채널 구조체들과 연결되는 소스 영역을 포함하며,
    상기 주변 회로 영역은, 상기 메모리 블록들 중 타겟 메모리 블록의 상기 소스 영역에 소거 전압을 입력하여 상기 소거 동작을 실행하는 동안, 제1 워드라인의 전압을 제1 시점에 제1 바이어스 전압에서 제2 바이어스 전압으로 감소시키고, 상기 제1 워드라인과 다른 제2 워드라인의 전압을 제1 시점과 다른 제2 시점에 제3 바이어스 전압에서 제4 바이어스 전압으로 감소시키는 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 워드라인은 상기 제1 방향에서 상기 제1 워드라인과 상기 기판 사이에 배치되며, 상기 제2 시점은 상기 제1 시점보다 늦은 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 워드라인은 복수의 제1 워드라인들을 포함하며, 상기 제2 워드라인은 복수의 제2 워드라인들을 포함하는 메모리 장치.
  4. 제1항에 있어서,
    상기 주변 회로 영역은 상기 워드라인들에 연결되는 복수의 패스 소자들을 포함하며, 상기 소거 동작을 실행하는 동안, 상기 복수의 패스 소자들 각각의 게이트 단자에 제1 턴-온 전압 및 상기 제1 턴-온 전압보다 작은 제2 턴-온 전압을 순차적으로 입력하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 턴-온 전압은 상기 소스 영역의 전압이 상기 소거 전압까지 증가하는 트랜지션 구간 동안 상기 복수의 패스 소자들 각각의 게이트 단자에 입력되고, 상기 제2 턴-온 전압은 상기 소스 영역의 전압이 상기 소거 전압으로 유지되는 홀드 구간 동안 상기 복수의 패스 소자들 각각의 게이트 단자에 입력되는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 바이어스 전압과 상기 제3 바이어스 전압은 서로 다른 레벨을 갖는 메모리 장치.
  7. 제1항에 있어서,
    상기 제2 바이어스 전압과 상기 제4 바이어스 전압은 서로 다른 레벨을 갖는 메모리 장치.
  8. 제1항에 있어서,
    상기 소거 동작이 실행되는 소거 시간은, 상기 소스 영역의 전압이 상기 소거 전압까지 증가하는 트랜지션 구간, 및 상기 소스 영역의 전압이 상기 소거 전압으로 유지되는 홀드 구간을 포함하며,
    상기 제1 시점 및 상기 제2 시점은 상기 홀드 구간에 속하는 메모리 장치.
  9. 제8항에 있어서,
    상기 메모리 블록들 각각은, 상기 워드라인들의 상부에 배치되는 스트링 선택 라인들, 및 상기 워드라인들의 하부에 배치되는 접지 선택 라인을 포함하며,
    상기 주변 회로 영역은, 상기 스트링 선택 라인들에 상기 트랜지션 구간에 속하는 제1 턴-온 시점까지 턴-오프시키고 상기 제1 턴-온 시점 이후 제1 억제 전압을 입력하며, 상기 접지 선택 라인에 상기 트랜지션 구간에 속하는 제2 턴-온 시점까지 턴-오프시키고 상기 제2 턴-온 시점 이후 제2 억제 전압을 입력하는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 억제 전압과 상기 제2 억제 전압 각각의 레벨은, 상기 제1 바이어스 전압 및 상기 제3 바이어스 전압의 레벨보다 큰 메모리 장치.
  11. 제1항에 있어서,
    상기 주변 회로 영역은 제1 소거 동작, 검증 동작, 및 제2 소거 동작을 순차적으로 실행하며,
    상기 제1 소거 동작은 상기 소거 동작이며, 상기 검증 동작은 상기 제1 소거 동작 이후 상기 타겟 메모리 블록에 포함되는 상기 복수의 메모리 셀들의 데이터를 읽어오는 동작을 포함하는 메모리 장치.
  12. 제11항에 있어서,
    상기 주변 회로 영역은, 상기 제2 소거 동작에서, 상기 제1 워드라인의 전압을 제3 시점에 상기 제1 바이어스 전압에서 상기 제2 바이어스 전압으로 감소시키고, 상기 제2 워드라인에 상기 제1 바이어스 전압보다 큰 억제 전압을 입력하는 메모리 장치.
  13. 제11항에 있어서,
    상기 주변 회로 영역은, 상기 제2 소거 동작에서, 상기 제1 워드라인의 전압을 제3 시점에 제5 바이어스 전압에서 제6 바이어스 전압으로 감소시키고, 상기 제2 워드라인의 전압을 상기 제3 시점과 다른 제4 시점에 제7 바이어스 전압에서 제8 바이어스 전압으로 감소시키는 메모리 장치.
  14. 기판 상에 적층되는 복수의 워드라인들;
    상기 기판의 상면에 수직하는 제1 방향으로 연장되며, 상기 복수의 워드라인들을 관통하는 복수의 채널 구조체들;
    상기 기판에 형성되며 상기 복수의 채널 구조체들과 연결되는 소스 영역;
    상기 복수의 워드라인들을 복수의 메모리 블록들로 나누는 분리층들; 및
    상기 복수의 메모리 블록들 각각을 단위로 실행하는 소거 동작에서 상기 소스 영역에 소거 전압을 입력하는 주변 회로 영역; 을 포함하며,
    상기 복수의 워드라인들은 둘 이상의 워드라인들을 각각 포함하는 제1 워드라인 그룹과 제2 워드라인 그룹을 포함하고, 상기 제2 워드라인 그룹은 상기 제1 워드라인 그룹과 상기 기판 사이에 배치되며,
    상기 주변 회로 영역은 상기 소스 영역의 전압이 상기 소거 전압까지 증가하는 동안 상기 제1 워드라인 그룹과 상기 제2 워드라인 그룹에 같은 전압을 입력하고, 상기 소스 영역의 전압이 상기 소거 전압으로 유지되는 동안 상기 제1 워드라인 그룹에 입력되는 전압을 상기 제2 워드라인 그룹에 입력되는 전압보다 더 이른 시점에 감소시키는 메모리 장치.
  15. 제14항에 있어서,
    상기 복수의 워드라인들의 하부에 배치되는 제1 소거 제어 라인, 및 상기 복수의 워드라인들의 상부에 배치되는 제2 소거 제어 라인을 포함하며,
    상기 복수의 채널 구조체들 각각은 채널층을 포함하며, 상기 채널층은 상기 복수의 워드라인들에 인접하는 제1 채널층, 및 상기 제1 소거 제어 라인과 상기 제2 소거 제어 라인에 인접하며 상기 제1 채널층과 다른 도전성을 갖는 제2 채널층을 포함하는 메모리 장치.
  16. 제15항에 있어서,
    상기 제2 채널층은 N형 불순물로 도핑되는 메모리 장치.
  17. 제14항에 있어서,
    상기 복수의 채널 구조체들 각각은 채널층을 포함하며, 상기 채널층은 상기 제1 워드라인 그룹을 관통하는 제1 영역 및 상기 제2 워드라인 그룹을 관통하는 제2 영역을 포함하고,
    상기 제1 영역의 폭은 상기 제2 영역의 폭보다 큰 메모리 장치.
  18. 기판 상에 적층되는 복수의 워드라인들, 상기 기판의 상면에 수직하는 제1 방향으로 연장되어 상기 복수의 워드라인들을 관통하는 복수의 채널층들, 및 상기 기판에 형성되며 상기 복수의 채널층들과 연결되는 소스 영역을 각각 포함하는 복수의 메모리 블록들이 배치되는 셀 영역; 및
    상기 셀 영역을 제어하는 주변 회로들을 포함하며, 상기 메모리 블록들 각각을 단위로 소거 동작을 실행하는 주변 회로 영역; 을 포함하며,
    상기 소스 영역에 소거 전압이 입력되는 소거 시간은 상기 소스 영역의 전압이 상기 소거 전압까지 증가하는 트랜지션 구간 및 상기 소스 영역의 전압이 상기 소거 전압으로 유지되는 홀드 구간을 포함하며,
    상기 주변 회로 영역은 상기 홀드 구간의 제1 시간 동안 상기 워드라인들과 상기 복수의 채널층들 사이의 전압차를 제1 레벨로 설정하고, 상기 제1 시간 이후의 제2 시간 동안 상기 워드라인들 중 일부와 상기 복수의 채널층들 사이의 전압차를 상기 제1 레벨보다 큰 제2 레벨로 설정하며, 상기 제2 시간 이후의 제3 시간 동안 상기 워드라인들과 상기 복수의 채널층들 사이의 전압차를 상기 제2 레벨로 설정하는 메모리 장치.
  19. 제18항에 있어서,
    상기 셀 영역에 포함되는 상기 기판은 제1 기판이고, 상기 주변 회로 영역은 상기 주변 회로들이 배치되며 상기 제1 기판과 다른 제2 기판을 포함하며,
    상기 셀 영역과 상기 주변 회로 영역은 상기 제1 기판의 상면에 수직하는 방향으로 적층되는 메모리 장치.
  20. 제19항에 있어서,
    상기 셀 영역은 제1 메탈 패드들을 포함하고, 상기 주변 회로 영역은 제2 메탈 패드들을 포함하며,
    상기 셀 영역과 상기 주변 회로 영역은 상기 제1 메탈 패드들과 상기 제2 메탈 패드들에 의해 상기 제1 기판의 상면에 수직하는 방향에서 서로 연결되는 메모리 장치.

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* Cited by examiner, † Cited by third party
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IT1247650B (it) 1990-10-31 1994-12-28 Sgs Thomson Microelectronics Memoria flash eprom con aumentata immunita' da soft programming su una linea di riferimento
US6744675B1 (en) 2002-11-26 2004-06-01 Advanced Micro Devices, Inc. Program algorithm including soft erase for SONOS memory device
US7995392B2 (en) 2007-12-13 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
US8670285B2 (en) 2012-02-02 2014-03-11 Sandisk Technologies Inc. Reducing weak-erase type read disturb in 3D non-volatile memory
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US10824352B2 (en) * 2017-12-06 2020-11-03 International Business Machines Corporation Reducing unnecessary calibration of a memory unit for which the error count margin has been exceeded

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