CN118173148A - 存储器装置和存储器装置的擦除方法 - Google Patents

Abstract

公开了存储器装置和存储器装置的擦除方法。所述存储器装置包括：存储器单元阵列，存储器单元阵列中具有包括目标存储器块的多个存储器块。提供了电压生成器，电压生成器被配置为生成擦除电压和行线电压，擦除电压和行线电压被提供给将被执行擦除操作的目标存储器块。提供了控制逻辑，控制逻辑被配置为控制存储器单元阵列和电压生成器。此外，在操作期间，擦除电压被提供给与目标存储器块相关联的位线和共源极线中的至少一条，并且在擦除电压被提供给目标存储器块的位线和共源极线中的所述至少一条之前，被提供擦除电压的晶体管的栅极线被预充电。

Description

存储器装置和存储器装置的擦除方法

本申请要求于2022年12月9日提交的第10-2022-0171531号韩国专利申请的优先权，所述韩国专利申请的公开通过引用包含于此。

技术领域

本公开涉及半导体装置，并且更具体地，涉及具有三维结构的存储器装置以及操作存储器装置的方法。

背景技术

存储器装置通常用于存储数据，并且可被分类为易失性存储器装置和非易失性存储器装置。作为非易失性存储器装置的示例的闪存装置可被用在移动电话、数码相机、个人数字助理(PDA)、移动计算机装置、固定计算机装置和其他装置中。随着信息通信装置的多功能性的最新趋势，存在对具有高容量和高集成密度的存储器装置的需求。因此，已经提出了包括沿垂直方向堆叠在基底上的多条字线的三维(3D)非易失性存储器装置。最近，已经对这种3D非易失性存储器装置进行了对栅极诱导漏极泄漏(GIDL)擦除方案的研究。这种GIDL擦除方案可需要高电平电压。

发明内容

示例实施例提供了一种能够在GIDL擦除操作期间基本旁路提供有擦除电压的晶体管的存储器装置。

根据示例实施例，一种存储器装置包括：存储器单元阵列，包括多个存储器块；电压生成器，被配置为：生成擦除电压和行线电压，擦除电压和行线电压被提供给所述多个存储器块之中的将被执行擦除操作的目标块；以及控制逻辑，被配置为：控制存储器单元阵列和电压生成器。擦除电压可被提供给目标块的位线和共源极线中的至少一条；并且在擦除电压被提供给目标块的位线和共源极线中的所述至少一条之前，被提供擦除电压的晶体管的栅极线可被预充电。

根据另一示例实施例，提供了一种存储器装置的擦除方法，用于包括在垂直于基底的方向上形成的多个存储器单元串的存储器块。所述方法包括：(i)对连接到串选择晶体管的栅极的串选择线进行预充电，(ii)电浮置串选择线，(iii)在串选择线被电浮置之后，经由位线将升高的擦除电压提供给串选择晶体管的栅极。

根据进一步的示例实施例，提供了一种存储器装置，所述存储器装置包括垂直于底层基底延伸的多个存储器单元串。多个存储器单元串中的至少一个可包括沟道结构，设置在基底上以垂直于基底；串选择沟道结构，设置在沟道结构上；选择线，设置在与串选择沟道结构同一高度处；以及多条行线，与沟道结构邻近地设置。擦除电压可经由位线被提供给串选择通道结构的上端，并且在擦除电压被提供之前，选择线可被预充电到预定电压电平。

附图说明

通过以下结合附图的详细描述，将更清楚地理解本公开的以上和其他方面、特征和优点。

图1是示出根据示例实施例的存储器装置的框图。

图2是示出包括在图1的存储器单元阵列中的多个存储器块中的单个存储器块的电路图。

图3是示出图1的存储器装置的擦除操作的示例的示图。

图4A是示出根据示例实施例的存储器装置的示例的平面图。

图4B是示出其中没有形成串选择沟道结构的存储器装置的示例的平面图。

图5是示出沿图4的线A-A'截取的剖面的示例的示图。

图6是图5的区域“A”的放大剖面图。

图7是示出在GIDL擦除操作期间被旁路的串选择晶体管SST的电压条件的示例的示图。

图8是示出其中串选择线的电压被生成为具有高电平的示例实施例的示图。

图9是示出其中串选择线的电压被生成为具有高电平的另一示例实施例的示图。

图10是提供用于描述根据示例实施例的GIDL擦除操作的时序图。

图11是提供用于描述根据示例实施例的GIDL擦除操作的时序图。

图12A和图12B是示出在预充电时段中传输晶体管的电压电平的示例的示图。

图13是提供用于描述根据示例实施例的GIDL擦除操作的时序图。

图14A和图14B是示出在建立时段和执行时段中传输晶体管的电压电平的示例的示图。

图15是示出根据示例实施例的能够在预充电时段、建立时段和执行时段中防止泄漏电流的存储器装置的操作的示例的示图。

图16是提供用于描述根据示例实施例的GIDL擦除操作的时序图。

图17至图19是提供用于描述根据示例实施例的存储器装置的示图。

图20是示出根据示例实施例的存储器装置的存储器单元串的结构的示例的示图。

图21是示出根据示例实施例的具有多堆叠结构的存储器装置的存储器串的结构的示例的示图。

图22是图21的存储器单元串的等效电路图。

图23是提供用于描述图21的存储器装置的GIDL擦除操作的时序图。

具体实施方式

在下文中，将参照附图描述示例实施例。

图1是根据示例实施例的存储器装置100的框图，存储器装置100可支持栅极诱导漏极泄漏(GIDL)擦除操作。在该操作期间，可通过位线BL或共源极线CSL将擦除电压提供给晶体管，并且存储器装置100可旁路(bypass)提供有擦除电压的晶体管。术语“旁路”可表示在没有显著的电压降的情况下，将提供给晶体管的一端(例如，漏极)的擦除电压传输到晶体管的另一端(例如，源极)。通过旁路提供有擦除电压的晶体管，根据示例实施例的存储器装置100可以以各种结构稳定地执行GIDL擦除操作。

如图1所示，存储器装置100可包括存储器单元阵列110和外围电路120，外围电路120包括：地址解码器130、页缓冲器电路140、输入/输出(I/O)电路150、电压生成器160以及控制逻辑170。存储器单元阵列110可在其中包括多个存储器块，并且每个存储器块可具有例如二维(2D)结构或三维(3D)结构。例如，多个存储器块可包括目标存储器块。在具有二维结构(或水平结构)的存储器块内，存储器单元可形成在跨基底的表面的横向方向上；然而，在具有三维结构(或垂直结构)的存储器块内，存储器单元可被堆叠在与基底的表面垂直的方向上。地址解码器130可经由行线RL连接到存储器单元阵列110。行线RL可包括串选择线SSL、地选择线GSL、字线WL、虚设字线DWL和GIDL线GIDL。

在擦除操作期间，地址解码器130可响应于控制逻辑170的控制而选择将经受擦除操作的存储器块(例如，目标存储器块)。此外，在擦除操作期间，地址解码器130可响应于控制逻辑170的控制而浮置行线RL中的至少一条。页缓冲器电路140可经由位线BL连接到存储器单元阵列110。页缓冲器电路140可暂时地存储将被编程到选择的页中的数据或从选择的页读取的数据。输入/输出电路150可经由数据线DL在内部连接到页缓冲器电路140，并可经由输入/输出(I/O)线外部地连接到存储器控制器。

电压生成器160可生成存储器装置100的操作所需的各种电压。例如，电压生成器160可被配置为在读取操作或编程操作期间向行线RL生成电压(诸如，多个编程电压、多个编程验证电压、多个通过电压、多个读取电压、多个读取通过电压等)。此外，电压生成器160可生成在GIDL擦除操作期间将被使用的擦除电压和行线电压。例如，可在GIDL擦除操作期间将擦除电压提供给共源极线和/或位线。可在GIDL擦除操作期间将行线电压提供给行线(诸如，字线、虚设字线、地选择线、串选择线或GIDL线)。电压生成器160可使用目标电压被逐步增大的升压方法，来生成擦除电压和行线电压。

控制逻辑170可控制存储器装置100的总体操作。例如，控制逻辑170可控制存储器单元阵列110和电压生成器160。在一个示例实施例中，控制逻辑170可控制存储器装置100，使得提供有擦除电压的晶体管在GIDL擦除操作期间被旁路。例如，可通过连接到特定晶体管(例如，串选择晶体管)的漏极的位线或通过连接到特定晶体管(例如，地选择晶体管)的源极的共源极线(CSL)将擦除电压施加到特定晶体管。例如，串选择晶体管可具有电耦合到位线的载流端子。在这种情况下，可在擦除电压被施加之前对对应的晶体管的栅极线进行预充电。然后，对应的晶体管的栅极线可被浮置。然后，当擦除电压被提供给对应的晶体管的漏极或源极时，耦合到沟道的对应的晶体管的栅极线的电压电平可被增大/上升(例如，经由电容耦合)。当此发生时，对应的晶体管的栅极线的电压电平可高于或等于擦除电压的电平。由于栅极线的电压电平高于或等于擦除电压的电平，因此通过晶体管的一端(例如，漏极)提供的擦除电压可在没有显著的漏极到源极或源极到漏极损失的情况下被传输到晶体管的另一端(例如，源极)。因此，如上所述，可在GIDL擦除操作期间旁路提供有擦除电压的晶体管，使得即使在各种结构中也可稳定地执行GIDL擦除操作。

图2是示出包括在图1的存储器单元阵列110中的多个存储器块之中的单个存储器块的电路图。为了便于描述，将假设单个存储器块包括四个串STR1至STR4。此外，将假设串选择晶体管SST设置在串STR1至SRT4的最上端。如图2所示，存储器块BLKa可包括垂直地堆叠在基底上的多个串STR1至STR4。多个串STR1至STR4中的每个可被设置在第一方向(X轴方向)和第二方向(Y轴方向)上。

在多个串STR1至STR4之中，设置在同一列中的串可连接到同一位线。例如，第一串STR1和第二串STR2可连接到第一位线BL1，并且第三串STR3和第四串STR4可连接到第二位线BL2。

多个串STR1至STR4中的每个可包括多个单元晶体管。多个单元晶体管中的每个可以是电荷捕获闪速(CTF)存储器单元，但是示例实施例不限于此。多个单元晶体管可被堆叠在第三方向(Z轴方向)上。多个串STR1至STR4可共同地连接到共源极线CSL。例如，如图3中所示，共源极线CSL可共同地连接到多个串STR1至STR4的下端。然而，这仅是示例性的，并且共源极线CSL不限于物理地设置在串STR1至STR4的下端，只要共源极线CSL电连接到串STR1至STR4的下端即可。在下文中，为了便于描述，将关于第一串STR1描述串的结构和配置。其他串STR2、STR3和STR4中的每个可具有与第一串STR1的结构类似的结构，因此其详细描述将被省略。

多个单元晶体管可串联在第一位线BL1与共源极线CSL之间。例如，多个单元晶体管可包括GIDL晶体管GDT1和GDT2、串选择晶体管SST、存储器单元MC1至MC5、虚设存储器单元DMC和地选择晶体管GST。

第一GIDL晶体管GDT1可被设置在串STR1的下端。例如，第一GIDL晶体管GDT1可连接到串STR1的下端上的共源极线CSL。然而，这仅是示例性的，并且如以下将在图16和图18中描述的那样，第一GIDL晶体管GDT1可被设置在串STR1的下端，并且可被设置在地选择晶体管GST与虚设存储器单元DMC之间。第一GIDL晶体管GDT1的栅极可连接到第一GIDL线GIDL1a。

第二GIDL晶体管GDT2可被设置在串STR1的上端，并且可被设置在串选择晶体管SST与存储器单元MC5之间。例如，第二GIDL晶体管GDT2可通过串选择晶体管SST连接到第一位线BL1。第二GIDL晶体管GDT2的栅极可连接到第二GIDL线GIDL2a。

在图2中，GIDL晶体管GDT1和GDT2被示出为处于串STR1的上端和下端。然而，这仅是示例性的，并且在一些实施例中，GIDL晶体管可仅被设置在串STR1的上端，或者GIDL晶体管可仅被设置在串STR1的下端。此外，可设置与串STR2、STR4相关联的电连接到GIDL线GIDL1b和GIDL2b的附加的GIDL晶体管。

单个串选择晶体管SST可设置在串STR的最上端。串选择晶体管SST可在串STR1的最上端连接到第一位线BL1。串选择晶体管SST的栅极可连接到串选择线SSLa。然而，这仅是示例性的，并且在一些实施例中，可在第一位线BL1与第二GIDL晶体管GDT2之间设置串联的多个串选择晶体管。

可在虚设存储器单元DMC与第一GIDL晶体管GDT1之间设置单个地选择晶体管GST。地选择晶体管GST的栅极可连接到地选择线GSLa。然而，这仅是示例性的，并且在一些实施例中，可在虚设存储器单元DMC与第一GIDL晶体管GDT1之间设置串联的多个地选择晶体管。

第一存储器单元MC1至第五存储器单元MC5可串联在串选择晶体管SST与虚设存储器单元DMC之间。第一存储器单元MC1至第五存储器单元MC5的栅极可分别连接到第一字线WL1至第五字线WL5。

可在第一存储器单元MC1与第一GIDL晶体管GDT1之间设置单个虚设存储器单元DMC。虚设存储器单元DMC的栅极可连接到虚设字线DWL。然而，这仅是示例性的，并且在一些实施例中，可在第一存储器单元MC1与第一GIDL晶体管GDT1之间设置串联的多个虚设存储器单元。可选地，可在串选择晶体管SST与第五存储器单元MC5之间设置附加的虚设存储器单元。可选地，可在存储器单元MC1至MC5之间设置附加的虚设存储器单元。可选地，虚设存储器单元DMC可不被设置。

在GIDL擦除操作期间，第一GIDL晶体管GDT1或第二GIDL晶体管GDT2可操作为用于生成空穴的晶体管。例如，擦除电压可被施加到第二GIDL晶体管GDT2的漏极，并且GIDL电压可被施加到第二GIDL晶体管GDT2的栅极。在这种情况下，由于擦除电压与GIDL电压之间的电势差，可在与第二GIDL晶体管GDT2邻近的沟道区域中生成强电场。由于这样的强电场，可在与第二GIDL晶体管GDT2邻近的沟道区域中生成空穴。类似地，擦除电压可被施加到第一GIDL晶体管GDT1的源极，并且GIDL电压可被施加到第一GIDL晶体管GDT1的栅极。在这种情况下，可在与第一GIDL晶体管GDT1邻近的沟道区域中生成空穴。

在一些实施例中，如图2中所示，串选择晶体管SST可被设置在提供擦除电压的第一位线BL1与生成空穴的第二GIDL晶体管GDT2之间。在这种情况下，根据示例实施例，通过第一位线BL1提供的擦除电压可通过旁路串选择晶体管SST而被传输到第二GIDL晶体管GDT2。通过旁路提供有擦除电压的串选择晶体管SST，即使在其中串选择晶体管SST被设置在串STR1的最上端的结构中，根据示例实施例的存储器装置100也可稳定地执行GIDL擦除操作。

在一些实施例中，地选择晶体管GST可被设置在串STR1的下端以连接到共源极线CSL。即使在这种结构中，通过旁路地选择晶体管GST，根据示例实施例的存储器装置100也可稳定地执行GIDL擦除操作。

图3是示出图1的存储器装置100的擦除操作的示例的示图。在操作S110中，旁路晶体管(TR)的栅极线可被预充电。术语“旁路晶体管”可表示除了在GIDL擦除操作期间通过位线或共源极线提供有擦除电压的GIDL晶体管之外的晶体管。例如，参照图2，连接到第一位线BL1的串选择晶体管SST可以是旁路晶体管。在这种情况下，连接到串选择晶体管SST的栅极的串选择线SSLa可被预充电到预定电压电平。

接下来，在操作S120中，旁路晶体管的栅极线可被浮置。例如，参照图2，连接到串选择晶体管SST的串选择线SSLa可被浮置(例如，电浮置)。然后，在操作S130中，耦合到旁路晶体管的栅极线的沟道的电势可被增大。因此，旁路晶体管的栅极线的电压电平也可被增大。

例如，参照图2，可通过第一位线BL1提供升高的擦除电压。因此，沟道的电压电势可被升高。由于串选择线SSLa处于浮置状态，因此耦合到沟道的串选择线SSLa的电压电平也可被升高。在这种情况下，串选择线SSLa的电压电平可被增大到“足以旁路提供给串选择晶体管SST的漏极的擦除电压”的电压电平。例如，串选择线SSLa的电压电平可被增大到高于或等于擦除电压的电平的电平。

最后，在操作S140中，GIDL擦除操作可被执行。例如，参照图2，通过第一位线BL1提供的电压可旁路串选择晶体管SST并且可被提供给第二GIDL晶体管GDT2。因此，GIDL擦除操作可成功地被执行。

如上所述，根据示例实施例的存储器装置100可在GIDL擦除操作期间旁路连接到位线或共源极线的晶体管。因此，通过位线或共源极线提供的擦除电压可在没有显著损失的情况下，被提供给GIDL晶体管，因此GIDL擦除操作可稳定地被执行。有利地，根据示例实施例的GIDL擦除操作可被应用于各种结构并且可在其中被使用。在下文中，各种实施例将更详细地被描述。

图4A是示出根据示例实施例的存储器装置的示例的平面图。图4B是示出其中串选择沟道结构不被形成的存储器装置的示例的平面图。参照图4A，根据示例实施例的存储器装置100A可包括沟道结构CH和串选择沟道结构SCH。

沟道结构CH均可构成单个串STR，并且当从上方观察时可被布置为行和列以彼此间隔开。如图4A中所示，当从上方观察时，可以以Z字形图案布置沟道结构CH。然而，这仅是示例性的，并且可以以各种图案布置沟道结构CH。

当从上方观察时，串选择沟道结构SCH可被布置为行和列以彼此间隔开。当从上方观察时，串选择沟道结构SCH的至少一部分可被设置为与沟道结构CH叠置。在一个示例中，当从上方观察时，串选择沟道结构SCH的中心和沟道结构CH的中心可彼此不匹配。如图4A中所示，当从上方观察时，可以以Z字形图案布置串选择沟道结构SCH。然而，这仅是示例性的，并且可以以各种图案布置串选择沟道结构SCH。此外，每个串选择沟道结构SCH可连接到沿第二方向(Y轴方向)延伸的位线BL。

字线间隔区域WLC可沿第一方向(X轴方向)延伸，并且可将在第三方向(Z轴方向)上堆叠的行线彼此间隔开。由一对字线间隔区域WLC间隔开的行线可构成单个存储器块。然而，这仅是示例性的，并且存储器块的范围不限于此。

子间隔区域SLC可沿第一方向(X轴方向)延伸，并且可形成在与串选择晶体管SST(参见图2)同一高度处。子间隔区域SLC可将与串选择晶体管SST对应的串选择线SSL彼此间隔开(例如，物理间隔开)。例如，形成在同一高度处的第一串选择线SSLa和第二串选择线SSLb可通过子间隔区域SLC彼此间隔开。

在一个示例实施例中，串选择沟道结构SCH可形成为具有小于沟道结构CH的直径的直径。此外，当从上方观察时，串选择沟道结构SCH可被设置为与沟道结构CH叠置，但是可在一个方向上被移位以与沟道结构CH部分地叠置。因此，可在沿第二方向(Y轴方向)设置在同一行中的串选择沟道结构SCH之间形成足够的距离D2，并且甚至可在设置在不同行中的串选择沟道结构SCH之间形成足够的距离D1。结果，可在没有虚设沟道结构的情况下在串选择沟道结构SCH之间形成子间隔区域SLC。

将参照图4B提供更详细的描述。在根据现有技术的存储器装置的情况下，用于形成子间隔区域SLC的空间可能是不充足的。因此，可在沟道结构上形成子间隔区域SLC，并且可将与子间隔区域SLC叠置的沟道结构定义为虚设沟道结构DCH。虚设沟道结构DCH不能存储数据，导致数据存储容量的减小。

此外，在根据示例实施例的存储器装置100A中，子间隔区域SLC可在没有虚设沟道结构的情况下形成在串选择沟道结构SCH之间。因此，根据示例实施例的存储器装置100A可具有增大的数据存储容量，或者提供相同数据容量所需的空间可被减小。

图5是示出沿图4A的线A-A'截取的剖面的示例的示图。参照图5，串STR1和STR2中的每个可包括串选择沟道结构SCH和沟道结构CH，并且串选择沟道结构的一部分可形成为与沟道结构CH叠置。

沟道结构CH可包括垂直沟道层12、填充垂直沟道层12的内部空间的掩埋绝缘层11、以及设置在垂直沟道层12与行线之间的垂直绝缘层13。在一些实施例中，沟道结构CH可具有具备在朝向基底的方向上减小的直径的倾斜的侧表面。可选地，在一些实施例中，沟道结构CH可具有具备在朝向基底的方向上增大的直径的倾斜的侧表面。可选地，在一些实施例中，串STR1和STR2中的每个可包括在垂直方向上堆叠的两个或更多个沟道结构CH。

垂直沟道层12可包括半导体材料(诸如，多晶硅或单晶硅)。例如，半导体材料可以是未掺杂材料。在一些实施例中，垂直沟道层12可具有柱状形状(诸如，圆柱形状或棱柱形状)，而不具有掩埋绝缘层11。垂直绝缘层13可包括阻挡层13a、电荷存储层13b和隧穿绝缘层13c。

阻挡层13a可置于电荷存储层13b与行线之间。阻挡层13a的至少一部分可形成为具有围绕将被设置在阻挡层13a上的行线的形状。阻挡层13a可包括具有大于电荷存储层13b的能带隙的能带隙的材料。例如，阻挡层13a可以是氧化硅层、氮化硅层和/或氮氧化硅层。

电荷存储层13b可置于阻挡层13a与隧穿绝缘层13c之间。例如，电荷存储层13b可包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层和层压捕获层中的至少一种。

隧穿绝缘层13c可置于电荷存储层13b与垂直沟道层12之间。隧穿绝缘层13c可包括大于电荷存储层13b的带隙的带隙的材料。例如，隧穿绝缘层13c可以是氧化硅层。

多条行线可交替地被堆叠在共源极线CSL上。多条行线可包括例如第一GIDL线GIDL1a、地选择线GSLa、虚设字线DWL、第一字线WL1至第五字线WL5以及第二GIDL线GIDL2a。多条行线可包括例如多晶硅、金属(诸如，钨(W))和/或导电金属氮化物。

串选择沟道结构SCH可形成在沟道结构CH上。串选择沟道结构SCH的一部分可与沟道结构CH叠置。串选择沟道结构SCH和沟道结构CH可通过沟道垫PAD_CH彼此电连接。串选择沟道结构SCH可包括串选择沟道层15、串选择绝缘层16和串选择沟道垫17。

串选择沟道层15可形成为具有围绕其中的绝缘层的环形形状。在一些实施例中，串选择沟道层15可具有柱形形状(诸如，圆柱形状或棱柱形状)。串选择沟道层15可连接到设置在其下方的沟道结构CH，并且可与沟道垫PAD_CH接触。串选择沟道层15可包括半导体材料(诸如，多晶硅或单晶硅)，并且半导体材料可以是未掺杂材料或包括P型或N型杂质的材料。例如，串选择沟道层15可包括与垂直沟道层12的材料相同的材料。此外，串选择绝缘层16可形成为围绕串选择沟道层15。例如，串选择绝缘层16可包括与垂直绝缘层13的材料相同的材料。

串选择沟道垫17可形成在串选择沟道结构SCH的上端，并且可电连接到位线BL。例如，串选择沟道垫17可由导电材料(诸如，掺杂多晶硅)形成。位线BL可设置在串选择沟道垫17上。

串选择线SSLa和SSLb中的每个可沿第二方向(Y轴方向)延伸，并且可形成在与串选择沟道结构SCH同一高度处。第一串选择线SSLa和第二串选择线SSLb可通过子间隔区域SLC彼此间隔开。串选择线SSLa和SSLb的数量不限于图中所示的数量，并且附加的串选择线可被设置在第三方向(Z轴方向)上。

串选择线SSLa和SSLb可包括半导体材料(诸如，多晶硅或单晶硅)，并且半导体材料可以是未掺杂材料或包括P型或N型杂质的材料。在GIDL擦除操作期间，可通过位线BL和共源极线CSL中的一条将擦除电压提供给串STR。可选地，在GIDL擦除操作期间，可通过位线BL和共源极线CSL将擦除电压提供给串STR的相对端。

图6是图5的区域“A”的放大剖面图。为了便于描述，假设在GIDL擦除操作期间通过位线BL提供擦除电压Vers。参照图6，可在GIDL擦除操作期间将擦除电压Vers施加到位线BL。可通过串选择沟道结构SCH将擦除电压Vers提供给沟道垫PAD_CH。在这种情况下，可通过旁路与串选择沟道结构SCH对应的串选择晶体管SST(参见图2)来将擦除电压Vers提供给沟道垫PAD_CH。

在GIDL擦除操作期间，第二GIDL电压Vgidl2可被施加到第二GIDL线GIDL2a。例如，擦除电压Vers的目标电压电平可以是18V。可在保持与擦除电压Vers的恒定的电势差的同时施加第二GIDL电压Vgidl2。字线电压Vwl5也可在擦除操作期间被施加到第五字线WL5。例如，该电压可以是Vwl5＝0V。

擦除电压Vers可被升高，直到达到目标电压电平为止。擦除电压Vers上升到目标电压电平的时间段可被称为建立(set-up)时段。在建立时段期间，可在保持与擦除电压Vers的恒定的电势差的同时升高第二GIDL电压Vgidl2。

在这种情况下，擦除电压Vers的单位阶跃电压的大小和脉冲宽度可分别与第二GIDL电压Vgidl2的单位阶跃电压的大小和脉冲宽度相同。例如，当擦除电压Vers从0V升高到18V时，第二GIDL电压Vgidl2可从-11V升高到7V。因此，第二GIDL电压Vgidl2可在擦除操作期间与擦除电压Vers保持恒定的电势差(例如，11V)。由于第二GIDL电压Vgidl2和擦除电压Vers在保持恒定的电势差(例如，11V)时升高，因此在第二GIDL线GIDL2a与第一位线BL1之间可出现电势差(例如，11V)。当在第二GIDL线GIDL2a与第一位线BL1之间出现第一电势差时，在垂直沟道层12与第一位线BL1之间的结区“a”中可出现带间隧穿效应。

由于带间隧穿效应，垂直沟道层12的电子可移动到结区“a”，并且可在存在有电子的位置生成空穴(+)。电隔离区可形成在垂直沟道层12的与第二GIDL线GIDL2a邻近的部分中，并且空穴(+)可被累积在电隔离区中。随着第二GIDL线GIDL2a与第一位线BL1之间出现的第一电势差被增大，累积在电隔离区中的空穴(+)的绝对量可被增加。

第五字线电压Vwl5可在建立时段期间被施加到第五字线WL5。第五字线电压Vw15可以是例如0V。串选择晶体管SST可处于截止状态，因此垂直沟道层12可处于浮置状态。在这种情况下，第五字线电压Vw15可被耦合到具有置于第五字线WL5与垂直沟道层12之间的垂直绝缘层13(13a至13c)的垂直沟道层12。由于耦合效应，与第五字线电压Vwl5相同的电压(例如，0V)也可被施加到与第五字线WL5邻近的垂直沟道层“b”。因此，在结区“a”与同第五字线WL5邻近的垂直沟道层“b”之间可出现第二电势差(例如，0V至18V)。

当在结区“a”与同第五字线WL5邻近的垂直沟道层“b”之间出现第二电势差时，累积在电隔离区中的空穴(+)可在第五字线WL5的方向上沿垂直沟道层12被移动。随着结区“a”与同第五字线WL5邻近的垂直沟道层“b”之间的第二电势差被增大，可在第五字线WL5的方向上更快速地从电隔离区移动空穴(+)。

在建立时段之后，擦除电压Vers可保持在目标电压电平。擦除电压Vers保持在目标电压电平的时间段可被称为执行时段。在执行时段期间，与第五字线WL5邻近的垂直沟道层“b”的空穴(+)可被移动到与第五字线WL5邻近的电荷存储层13b(“c”)。在执行时段期间，在与第五字线WL5邻近的垂直沟道层“b”和电荷存储层13b之间可出现第三电势差。随着第三电势差被增大，移动到电荷存储层13b的空穴(+)的绝对量可被增加。

如上参照图6所述，在串(STR)上端的沟道垫(PAD_CH)的结区“a”中生成的空穴(+)可在GIDL擦除操作的建立期间被注入到垂直沟道层12中，并且注入到垂直沟道层12的空穴(+)可在擦除操作的执行时段期间被迁移到电荷存储层13b。因此，存储在存储器单元中的数据可被擦除。

图7是示出在GIDL擦除操作期间旁路的串选择晶体管SST的电压条件的示例的示图。如以上在图6中所述，通过位线BL施加的擦除电压Vers应当通过旁路串选择晶体管SST而被传输到第二GIDL晶体管GDT2的漏极，来执行GIDL擦除操作。为此，高于擦除电压Vers的电压应当被提供给串选择晶体管SST的栅极。例如，串选择线SSLa的电压电平可以是Vers+α，其中α可高于或等于串选择晶体管SST的阈值电压Vth。

图8是示出串选择线的电压被生成为具有高电平的示例实施例的示图。图9是示出串选择线的电压被生成为具有高电平的另一示例实施例的示图。参照图8，高电压可被直接施加到串选择线SSLa，使得串选择线SSLa的电压被生成为具有高于擦除电压Vers的电平的电平。

例如，高电压生成器161可生成高于擦除电压Vers的高电压，并且可将高电压提供给串选择行线RL_SSLa。串选择行线RL_SSLa可通过传输晶体管PT_SSL连接到串选择线SSLa。传输晶体管PT_SSL可响应于第一块字线BLKWL1的电压电平而导通，以将串选择行线RL_SSLa的电压以小电压降传输到串选择线SSLa。在这种情况下，第一块字线BLKWL1的电压电平Vers+β可高于串选择行线RL_SSLa的电压电平Vers+α。

如上所述，图8的存储器装置可附加地包括生成高于擦除电压Vers的电压的高电压生成器，使得串选择线SSLa的电压被生成为具有高于擦除电压Vers的电平的电平。此外，由于高于擦除电压Vers的电压应当被施加到与串选择线SSLa对应的传输晶体管PT_SSL的栅极，因此可独立于其他传输晶体管PT来驱动传输晶体管PT_SSL。在一个实施例中，其他传输晶体管PT中的每个可响应于第二块字线BLKWL2的电压电平而被导通。

参照图9，在根据示例实施例的存储器装置100A中，串选择线SSLa可在建立时段之前被预充电，使得串选择线SSLa的电压可被生成为具有高于擦除电压Vers的电平的电平。

例如，电压生成器160可生成预充电电压Vpre，并且可将预充电电压Vpre传输到串选择行线RL_SSLa。预充电电压Vpre可具有低于擦除电压Vers的电平但高于串选择晶体管SST的阈值电压的电平的电平。

传输晶体管PT_SSL可响应于块字线BLKWL的电压电平而导通，以将串选择行线RL_SSLa的预充电电压Vpre传输到串选择线SSLa。在这种情况下，块字线BLKWL的电压电平Vpre+γ可高于预充电电压，其中γ可高于或等于传输晶体管PT_SSL的阈值电压Vth。当串选择线SSLa的电压电平预充电到预充电电压Vpre时，串选择线SSLa可被浮置。例如，块字线BLKWL的电压电平和串选择行线RL_SSLa的电压电平被调节为彼此相等，使得串选择线SSLa可被浮置。

然后，建立时段可被执行。因此，沟道的电势可被升高，并且耦合到沟道的串选择线SSLa的电压电平也可被升高。结果，串选择线SSLa的电压电平可增大到高于擦除电压Vers的电平的电平“Vpre+ΔVf”，并且通过位线BL提供的擦除电压Vers可通过旁路串选择晶体管SST被提供给第二GIDL晶体管GDT2的漏极。如上所述，串选择线SSLa可被预充电，使得根据示例实施例的存储器装置100A在不包括附加的高电压生成器的情况下，可生成串选择线SSLa的电压以具有高电平。因此，串选择晶体管SST可在GIDL擦除操作期间基本上被旁路，以允许GIDL擦除操作稳定地被执行。

图10是提供用于描述根据示例实施例的GIDL擦除操作的时序图。为了便于描述，将参照图9描述根据示例实施例的GIDL擦除操作。在t0与t1之间的时间段期间，初始化操作可被执行。例如，起始电压V0可被提供给位线BL、块字线BLKWL、串选择行线RL_SSLa和串选择线SSLa。起始电压V0可以是例如地电压GND。因此，位线BL、块字线BLKWL、串选择行线RL_SSLa和串选择线SSLa可被放电。然而，这仅是示例性的，并且起始电压V0可具有除地电压GND之外的各种电压电平(诸如，电源电压VDD)。在一些实施例中，具有不同电平的电压可被施加，例如，可将地电压GND施加到位线BL、块字线BLKWL、串选择行线RL_SSLa和串选择线SSLa的一部分，并且可将电源电压VDD施加到其另外的部分。在一些实施例中，初始化操作可被跳过，并且随后的预充电操作可立即地被执行。

接下来，在t1与t2之间的时间段期间，预充电操作可被执行。例如，由电压生成器160生成的预充电电压Vpre可被传输到串选择行线RL_SSLa。由于块字线BLKWL的电压电平是高于预充电电压Vpre的电平的Vpre+γ，因此传输晶体管PT_SSL可导通。因此，串选择线SSLa的电压电平也可被增大到预充电电压Vpre的电平。

此后，在时间点t2处，串选择线SSLa可被浮置。例如，当块字线BLKWL的电压电平和串选择行线RL_SSLa的电压电平都转变为相同电平V1时，传输晶体管PT_SSL可截止，并且串选择线SSLa可被浮置。

接下来，在t2至t3之间的时间段期间，建立操作可被执行。例如，通过位线BL提供的擦除电压Vers可被升高。在这种情况下，与位线BL电连接的沟道的电势也可被升高。此外，电耦合到沟道的串选择线SSLa的电压电平也可被升高。例如，增大的擦除电压Vers的大小ΔVf和串选择线SSLa的增大的电压电平的大小ΔVf可以是相同的。

在这种情况下，串选择线SSLa的电压电平Vpre+ΔVf可在与擦除电压Vers的电压电平V0+ΔVf保持预充电电压Vpre的电势差的同时被升高。结果，串选择晶体管SST可基本被旁路，以允许通过位线BL提供的擦除电压Vers以小的电压降被传输到第二GIDL晶体管GDT2的漏极。

然后，在t3与t4之间的时段期间，执行操作可被执行。例如，串选择线SSLa的电压电平Vpre+ΔVf可被保持，并且通过位线BL提供的擦除电压Vers的电压电平V0+ΔVf可被保持。因此，空穴(+)可被移动到与在其上将被执行擦除操作的第五字线WL5邻近的电荷存储层13b(参见图6)。

如上所述，串选择线SSLa可被预充电，使得根据示例实施例的存储器装置100A可在不包括附加的高电压生成器的情况下，生成串选择线SSLa的电压以具有高电平。因此，串选择晶体管SST可在GIDL擦除操作期间旁路，以允许GIDL擦除操作稳定并且有效地被执行。

图11、图12A和图12B是提供用于描述根据示例实施例的能够防止预充电时段中的泄漏电流的存储器装置的操作的示例的示图。例如，图11是提供用于描述根据示例实施例的GIDL擦除操作的时序图，并且图12A和图12B是示出在预充电时段中传输晶体管的电压电平的示例的示图。图11、图12A和图12B的存储器装置的配置以及操作与图9和图10的存储器装置的配置以及操作类似。因此，相同或相似的组件将由相同或相似的附图标记表示，并且重复的描述将被省略。

参照图11，在t1与t2_2之间的时间段中，预充电操作可被执行。在这种情况下，块字线BLKWL的电压电平在串选择行线RL_SSLa的电压电平之前转变为低电平，使得可防止由于预充电时段中的泄漏电流而发生串选择线SSLa的电压降。

例如，在t1与t2_1之间的时段中，块字线BLKWL的电压电平可转变为高于预充电电压Vpre的电压电平的电平Vpre+γ，使得传输晶体管PT_SSL可导通。因此，串选择行线RL_SSLa的预充电电压Vpre可被传输到串选择线SSLa，并且串选择线SSLa的电压电平可被增大到预充电电压Vpre的电压电平。

在时间点t2_1处，块字线BLKWL的电压电平可转变为起始电压V0的电压电平。在这种情况下，串选择行线RL_SSLa可由图9的电压生成器160连续地被保持在预充电电压Vpre的电压。例如，串选择行线RL_SSLa的电压电平可被保持在预充电电压Vpre的电压电平，直到传输晶体管PT_SSL完全截止为止。在时间点t2_2处，块字线BLKWL的电压电平和串选择行线RL_SSLa的电压电平两者可转变为相同的电压电平V1。

如图12A中所示，当在传输晶体管PT_SSL截止之前串选择行线RL_SSLa的电压电平降低到第一电压电平V1时，可在从串选择线SSLa朝向串选择行线RL_SSLa的方向上生成泄漏电流I_leakage。因此，串选择线SSLa的电压电平可被降低，并且因此串选择晶体管SST可不完全地被旁路。

为了防止这样的泄漏电流，串选择行线RL_SSLa的电压电平可保持在预充电电压Vpre的电压电平达预定时间，直到传输晶体管PT_SSL完全截止为止。在这种情况下，如图12B中所示，可防止在从串选择线SSLa朝向串选择行线RL_SSLa的方向上生成泄漏电流I_leakage，因此串选择线SSLa的电压电平可稳定地被保持在预充电电压Vpre的电压电平。

图13、图14A和图14B是提供用于描述根据示例实施例的能够在建立时段和执行时段中防止泄漏电流的存储器装置的操作的示例的示图。例如，图13是提供用于描述根据示例实施例的GIDL擦除操作的时序图，并且图14A和图14B是示出在建立时段和执行时段中传输晶体管PT_SSL的电压电平的示例的示图。图13、图14A、图14B和图15的存储器装置的配置以及操作与图9和图10的存储器装置的配置以及操作类似。因此，相同或相似的组件将由相同或相似的附图标记表示，并且重复的描述将被省略。

参照图13，在t2至t4之间的时段中，建立操作和执行操作可被执行。在这种情况下，串选择行线RL_SSLa的电压电平可被设置为高于块字线BLKWL的电压电平。例如，如图13中所示，串选择行线RL_SSLa的电压电平可以是预充电电压Vpre的电压电平，或者可以是高于预充电电压Vpre的电压电平的Vpre+δ。

如图14A中所示，当串选择行线RL_SSLa的电压电平是第一电压电平V1时，串选择线SSLa与串选择行线RL_SSLa之间的电压差可随着串选择线SSLa的电压电平升高而逐渐地被增大。这可能导致在从串选择线SSLa朝向串选择行线RL_SSLa的方向上生成泄漏电流I_leakage。因此，串选择线SSLa的电压可被减小。结果，串选择晶体管SST可能不完全地被旁路。

为了防止这样的泄漏电流I_leakage，串选择行线RL_SSLa的电压电平可被设置为高于块字线BLKWL的电压电平。在这种情况下，如图14B中所示，串选择行线RL_SSLa的电压电平比块字线BLKWL的电压电平越高，流过传输晶体管PT_SSL的泄漏电流I_leakage越小。因此，串选择线SSLa的电压电平可连续地被保持为高于擦除电压Vers的电压电平。结果，串选择晶体管SST可更有效地被旁路，其允许GIDL擦除操作更稳定地被执行。

图15是示出根据示例实施例的能够在预充电时段、建立时段和执行时段中防止泄漏电流的存储器装置的操作的示例的示图。参照图15，在串选择行线RL_SSLa的电压电平之前，块字线BLKWL的电压电平可在预充电时段期间转变为低电平。因此，可防止串选择线SSLa的电压降由于预充电时段中的泄漏电流而发生。此外，在建立时段和执行时段期间，串选择行线RL_SSLa的电压电平可被保持为高于块字线BLKWL的电压电平。因此，可防止串选择线SSLa的电压降由于建立时段和执行时段中的泄漏电流而发生。结果，在GIDL擦除操作期间可抑制泄漏电流，以允许GIDL擦除操作更稳定地被执行。

图16是提供用于描述根据示例实施例的GIDL擦除操作的时序图。例如，图16示出可防止恢复时段中的泄漏电流的示例实施例。图16的存储器装置的配置以及操作类似于图9、图10以及图15的存储器装置的配置以及操作。因此，相同或相似的组件将由相同或相似的附图标记表示，并且重复的描述将被省略。

参照图16，在t5与t6之间的时段中，恢复操作RCY可被执行。在这种情况下，串选择行线RL_SSLa的电压电平可被保持为高于块字线BLKWL的电压电平，直到块字线BLKWL的电压电平转变为起始电压V0的电压电平为止。因此，恢复时段中的泄漏电流可被防止。

例如，当串选择行线RL_SSLa的电压电平在块字线BLKWL的电压电平之前在恢复时段中转变为起始电压V0的电压电平时，传输晶体管PT_SSL可略微地导通，以在从串选择线SSLa朝向串选择行线RL_SSLa的方向上生成泄漏电流。为了防止这样的泄漏电流，串选择行线RL_SSLa的电压电平可连续地被保持在高电平，直到块字线BLKWL的电压电平转变为起始电压V0为止。因此，恢复操作可更稳定地被执行。

图17至图19是提供用于描述根据示例实施例的存储器装置100B的示图。图17至图19的存储器装置100B与图4A至图16的存储器装置100A类似。因此，相同或相似的组件将由相同或相似的附图标记表示，并且重复的描述将被省略。

在图4A至图6中已经描述了在图4A至图16的存储器装置100A中，串选择晶体管SST连接到位线BL，并且串选择晶体管SST在GIDL擦除操作期间被旁路。然而，这仅是示例性的，并且示例实施例不限于此。例如，如在以下将被描述的存储器装置100B中，地选择晶体管GST可连接到共源极线CSL，并且在GIDL擦除操作期间地选择晶体管GST可被旁路。可选地，串选择晶体管SST可连接到位线BL，并且地选择晶体管GST可连接到共源极线CSL，并且在GIDL擦除操作期间，串选择晶体管SST和地选择晶体管GST两者可被旁路。

例如，如图17中所示，存储器块BLKb可包括垂直地堆叠在基底上的多个串STR1至STR4，地选择晶体管GST可设置在串STR1的最下端处。例如，地选择晶体管GST可被设置在共源极线CSL与第一GIDL晶体管GDT1之间，并且地选择线GSLa可连接到地选择晶体管GST的栅极。

在GIDL擦除操作期间，可通过共源极线CSL施加擦除电压Vers。在这种情况下，如图18中所示，高于擦除电压Vers的电压电平的电压电平Vers+α可被提供给地选择线GSLa。因此，施加到共源极线CSL的擦除电压Vers可旁路地选择晶体管GST并且可被传输到第一GIDL晶体管GDT1的源极。

如图19中所示，地选择线GSLa可预充电到预充电电压以将高于擦除电压Vers的电压电平的电压电平Vers+α提供给地选择线GSLa。例如，电压生成器160可生成预充电电压Vpre，并且可将预充电电压Vpre传输到地选择行线RL_GSLa。例如，传输晶体管PT_SSL可响应于块字线BLKWL的电压电平而导通，以将地选择行线RL_GSLa的预充电电压Vpre传输到地选择线GSLa。然后，当地选择线GSLa被浮置并且沟道的电势被升高时，地选择线GSLa的电压电平也可被增大。因此，地选择线GSLa的电压电平可被增大到高于擦除电压Vers的电压电平的Vpre+ΔVf，并且通过共源极线CSL提供的擦除电压Vers可通过旁路地选择晶体管GST被传输到第一GIDL晶体管GDT1的源极。结果，地选择晶体管GST可被旁路，以允许GIDL擦除操作稳定地被执行。

图20是示出根据示例实施例的存储器装置的串的结构的示例的示图。图20的串STR1A的结构与图4A至图6的串的结构类似。因此，相同或相似的组件将由相同或相似的附图标记表示，并且重复的描述将被省略。

在图4A至图6中，串STR1被示出为包括串选择沟道结构SCH和沟道结构CH。然而，这仅是示例性的，并且示例实施例不限于此。例如，如图20中所示，根据示例实施例的串STR1A可不包括串选择沟道结构SCH。此外，根据示例实施例的串STR1A可包括多条串选择线或多条地选择线。

例如，如图20中所示，串选择线SSLa1和SSLa2可被堆叠在第三方向(Z轴方向)上，并且可与沟道结构CH邻近地形成。类似地，地选择线GSLa1和GSLa2可被堆叠在第三方向(Z轴方向)上，并且可与沟道结构CH邻近地形成。

高于擦除电压Vers的电压可被提供给串选择线SSLa1和SSLa2或地选择线GSLa1和GSLa2。因此，可旁路对应于串选择线SSLa1和SSLa2的串选择晶体管或对应于地选择线GSLa1和GSLa2的地选择晶体管，以允许GIDL擦除操作稳定地被执行。

图21至图23是提供用于描述根据示例实施例的存储器装置的串的结构和操作的示图。例如，图21是示出根据示例实施例的具有多堆叠结构的存储器装置的串的结构的示例的示图，图22是图21的串STR1B的等效电路图，并且图23是提供用于描述图21的存储器装置的GIDL擦除操作的时序图。

图21至图23的存储器装置的配置以及操作与图5至图10的存储器装置的配置以及操作相同。因此，相同或相似的组件将由相同或相似的附图标记表示，并且重复的描述将被省略。

参照图21和图22，根据示例实施例的存储器装置可具有多堆叠结构。例如，串STR1B可包括第一子沟道结构Sub_CH1和第二子沟道结构Sub_CH2。第二子沟道结构Sub_CH2可被堆叠在第一子沟道结构Sub_CH1上。作为示例，在第一子沟道结构Sub_CH1中，共源极线CSL、第一GIDL线GIDL1a、地选择线GSLa、字线WL1和WL2以及第一虚设字线DWL1可彼此邻近地形成。在第二子沟道结构Sub_CH2中，第二虚设字线DWL2、字线WL3和WL4、第二GIDL线GIDL2a和串选择线SSLa可彼此邻近地形成。

第一子沟道结构Sub_CH1和第二子沟道结构Sub_CH2中的每个可具有直径在朝向基底的方向上减小的形状。例如，对应于第一虚设字线DWL1的沟道的直径可大于对应于第二虚设字线DWL2的沟道的直径。可选地，第一虚设字线DWL1和第二虚设字线DWL2之间的距离可大于其他字线之间的距离。

由于这种物理或结构特性，连接到第一虚设字线DWL1和第二虚设字线DWL2的虚设存储器单元DMC1和DMC2可不用于存储实际数据，并且可被设置为具有特定的阈值电压。例如，可通过调节第一虚设字线DWL1在GIDL擦除操作期间浮置的时间点来设置第一虚设存储器单元DMC1的阈值电压，并且可通过调节第二虚设字线DWL2在GIDL擦除操作期间浮置的时间点来设置第二虚设存储器单元DMC2的阈值电压。

例如，参照图23，第一虚设字线DWL1可在时间点t2a处被浮置。在这种情况下，随着沟道的电势电平升高，耦合到沟道的第一虚设字线DWL1的电压电平也可升高。因此，第一虚设字线DWL1与沟道之间的电势差可在时间点t2a处恒定地被保持为沟道的电势值(例如，Vcha)。因此，第一虚设存储器单元DMC1的阈值电压可被设置为在GIDL擦除操作期间具有特定值。类似地，第二虚设存储器单元DMC2的阈值电压也可被设置为具有特定值。此外，连接到位线或共源极线的晶体管在GIDL擦除操作期间被旁路，以允许GIDL擦除操作在具有多层结构的串上稳定地被执行。

如上所述，在根据示例实施例的存储器装置中，提供有擦除电压的晶体管可在GIDL擦除操作期间被旁路。结果，即使在各种结构中也可稳定地执行GIDL擦除操作。

虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可进行修改和变化。

Claims (20)

1.一种存储器装置，所述存储器装置包括：

存储器单元阵列，存储器单元阵列中具有包括目标存储器块的多个存储器块；

电压生成器，被配置为：生成擦除电压和行线电压，擦除电压和行线电压被提供给将被执行擦除操作的目标存储器块；以及

控制逻辑，被配置为：控制存储器单元阵列和电压生成器；

其中，擦除电压被提供给与目标存储器块相关联的位线和共源极线中的至少一条；并且

其中，在擦除电压被提供给目标存储器块的位线和共源极线中的所述至少一条之前，被提供擦除电压的晶体管的栅极线被预充电。

2.根据权利要求1所述的存储器装置，其中，所述晶体管的栅极线在被预充电之后被设置在电浮置状态。

3.根据权利要求2所述的存储器装置，其中，当所述晶体管的栅极线处于电浮置状态时，擦除电压被提供给与目标存储器块相关联的位线和共源极线中的所述至少一条。

4.根据权利要求1所述的存储器装置，

其中，所述晶体管是具有电耦合到位线的载流端子的串选择晶体管；

其中，擦除电压通过位线被提供给串选择晶体管的漏极；并且

其中，提供给串选择晶体管的漏极的擦除电压被传送到串选择晶体管的源极。

5.根据权利要求4所述的存储器装置，其中，电连接到串选择晶体管的栅极的栅极线包括多晶硅。

6.根据权利要求1所述的存储器装置，其中，所述晶体管是连接到共源极线的地选择晶体管；其中，擦除电压通过共源极线被提供给地选择晶体管的源极；并且其中，擦除电压被传送到地选择晶体管的漏极。

7.根据权利要求1所述的存储器装置，其中，目标存储器块包括多个存储器单元串；其中，所述多个存储器单元串中的至少一个包括沟道结构以及设置在沟道结构上的串选择沟道结构；并且其中，位线电连接到串选择沟道结构的一端，并且所述晶体管的栅极线设置在与串选择沟道结构同一高度处。

8.根据权利要求7所述的存储器装置，其中，当从上方观察时，串选择沟道结构的一部分与沟道结构叠置，并且串选择沟道结构的中心和沟道结构的中心彼此不匹配。

9.根据权利要求7所述的存储器装置，

其中，所述多个存储器单元串包括：

第一存储器单元串，包括第一沟道结构以及设置在第一沟道结构上的第一串选择沟道结构；以及

第二存储器单元串，包括第二沟道结构以及设置在第二沟道结构上的第二串选择结构；并且

其中，与第一串选择沟道结构对应的第一串选择线和与第二串选择沟道结构对应的第二串选择线通过子间隔区域彼此物理间隔开。

10.根据权利要求9所述的存储器装置，其中，当从上方观察时，子间隔区域与和第一沟道结构和第二沟道结构对应的至少一条字线叠置。

11.根据权利要求1至10中的任一项所述的存储器装置，还包括：

传输晶体管，在电压生成器与所述晶体管的栅极线之间串联延伸，传输晶体管被配置为：响应于块字线的电压电平，将由电压生成器生成的预充电电压传送到所述晶体管的栅极线；并且

其中，当传输晶体管截止时，提供给传输晶体管的漏极的预充电电压保持在高电平。

12.根据权利要求11所述的存储器装置，其中，在擦除电压被提供给位线和共源极线中的所述至少一条时，提供给传输晶体管的漏极的电压的电平高于提供给块字线的电压的电平。

13.一种存储器装置的擦除方法，存储器装置包括存储器块，存储器块具有在垂直于基底的方向上形成的多个存储器单元串，所述擦除方法包括：

对连接到串选择晶体管的栅极的串选择线进行预充电；然后

电浮置串选择线；并且然后

在串选择线被电浮置之后，通过位线将升高的擦除电压提供给串选择晶体管的漏极。

14.根据权利要求13所述的擦除方法，其中，当擦除电压通过位线被提供给串选择晶体管的漏极时，电浮置的串选择线的电压电平被增大。

15.根据权利要求13或14所述的擦除方法，

其中，对串选择线进行预充电的步骤包括：

将第一电压电平提供给在串选择线与电压生成器之间延伸的传输晶体管的栅极，从而导通传输晶体管；以及

通过电压生成器将低于第一电压电平的第二电压电平提供给传输晶体管的漏极。

16.根据权利要求15所述的擦除方法，

其中，电浮置串选择线的步骤包括：

将低于第二电压电平的第三电压电平提供给传输晶体管的栅极；以及

将第三电压电平提供给传输晶体管的漏极。

17.根据权利要求16所述的擦除方法，

其中，对串选择线进行预充电的步骤还包括：

将低于第三电压电平的第四电压电平提供给传输晶体管的栅极；并且

其中，第四电压电平被提供给传输晶体管的栅极的时间点早于第三电压电平被提供给传输晶体管的漏极的时间点。

18.根据权利要求15所述的擦除方法，

其中，电浮置串选择线的步骤包括：

将低于第二电压电平的第三电压电平提供给传输晶体管的栅极；以及

将高于第三电压电平的第四电压电平提供给传输晶体管的漏极。

19.一种存储器装置，所述存储器装置包括：

多个存储器单元串，设置在基底上以垂直于基底；

其中，所述多个存储器单元串中的至少一个包括：

沟道结构，设置在基底上以垂直于基底；

串选择沟道结构，设置在沟道结构上；

串选择线，设置在与串选择沟道结构同一高度处；以及

多条行线，与沟道结构邻近地设置；

其中，擦除电压通过位线被提供给串选择沟道结构的上端，并且在擦除电压被提供之前串选择线被预充电到预定电压电平。

20.根据权利要求19所述的存储器装置，其中，在擦除电压被预充电到预定电压电平之后，串选择线被电浮置。