KR101929087B1 - 제어가능한 게이트-유발 드레인 누설 전류를 갖는 3d 비휘발성 메모리에 대한 소거 동작 - Google Patents

제어가능한 게이트-유발 드레인 누설 전류를 갖는 3d 비휘발성 메모리에 대한 소거 동작 Download PDF

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Abstract

3D 적층 메모리 디바이스에 대한 소거 동작이 개시되며, 이 소거 동작은 중간 레벨(Vgidl) 및 피크 레벨(Verase)을 포함하는 소거 펄스를 일 세트의 메모리 셀들에 인가하고, 그리고 소거 동작의 소거 반복들에서 Vgidl을 스텝 상승시킨다. 셀들의 특정 부분이 소거 검증 레벨에 도달할 때 Vgidl은 스텝 상승될 수 있다. 이러한 경우에, 대부분의 셀들은 소거 검증 레벨에 도달했을 수 있고, 이에 따라 잔존하는 셀들은 소거 검증 레벨에 도달하기 위해 더 높은 게이트-유발 드레인 누설(GIDL) 전류로부터 혜택을 받을 수 있게 된다. Verase는 Vgidl이 스텝 상승되기 이전에 그리고 선택에 따라서는 Vgidl이 스텝 상승된 이후에 스텝 상승할 수 있으며, 하지만 Vgidl이 스텝핑되는 동안에는 고정된 상태로 유지될 수 있다. Vgidl은 최대 허용 레벨(Vgidl_max)에 도달할 때까지 스텝 상승될 수 있다. Vgidl은 비트 라인 혹은 소스 라인을 통해 NAND 스트링의 드레인-측 및/또는 소스-측에 각각 인가될 수 있다.

Description

제어가능한 게이트-유발 드레인 누설 전류를 갖는 3D 비휘발성 메모리에 대한 소거 동작{ERASE OPERATION FOR 3D NON VOLATILE MEMORY WITH CONTROLLABLE GATE-INDUCED DRAIN LEAKAGE CURRENT}
본 발명은 3D-비-휘발성 메모리 디바이스(3D-non-volatile memory device)에서 메모리 셀(memory cell)들을 소거하기 위한 기법들에 관한 것이다.
최근, 비트당 가격 감축가능(Bit Cost Scalable, BiCS) 아키텍처(architecture)로서 때때로 지칭되는 3D 적층 메모리 구조(3D stacked memory structure)를 사용하여 초고밀도 저장 디바이스(ultra high density storage device)들이 제안되고 있다. 예를 들어, 3D NAND 적층 메모리 디바이스는 교번하는 전도성 및 유전성 층들의 어레이(array)로부터 형성될 수 있다. 다수의 메모리 층들을 동시에 정의하기 위해 이러한 층들 내에 메모리 홀(memory hole)이 드릴링(drilling)된다. 그 다음에, 메모리 홀을 적절한 물질들로 충전함으로써 NAND 스트링(string)이 형성된다. 직선형 NAND 스트링이 하나의 메모리 홀 내에서 연장되며, 파이프-형상(pipe-shaped) 혹은 U자-형상(U-shaped)의 NAND 스트링(P-BiCS)이 메모리 셀들의 수직 기둥들의 쌍(pair)을 포함하고, 여기서 메모리 셀들의 수직 기둥들의 쌍은 두 개의 메모리 홀들 내에서 연장되어 하부 백 게이트(bottom back gate)에 의해 결합된다. 메모리 셀들의 제어 게이트들은 전도성 층들에 의해 제공된다.
상이한 도면들에서 도면번호가 동일한 요소들은 공통되는 컴포넌트들을 나타낸다.
도 1a는 3D 적층 비-휘발성 메모리 디바이스의 사시도이다.
도 1b는 도 1a의 3D 적층 비-휘발성 메모리 디바이스(100)의 기능적 블록도이다.
도 2a는 도 1a에서의 BLK0의 예시적 구현예로서, 블록(200)의 U자-형상 NAND 실시예의 상면도를 도시하며, 예시적인 SGD 라인 서브세트들(SGDL-SB0 및 SGDL-SB1)을 보여주고 있다.
도 2b는 도 2a의 블록(200)을 도시하며, 예시적인 워드 라인 서브세트들(WL3D-SB 및 WL3S-SB) 및 예시적인 비트 라인 서브세트들(BL-SB0 및 BL-SB1)을 보여주고 있다.
도 2c는 도 2a에서 라인(220)을 따라 절단된, 도 2a의 블록(200)의 일부분(210)의 단면도를 도시한다.
도 2d는 도 2c의 기둥 C0의 영역(236)의 클로즈-업(close-up) 도면을 도시하며, 드레인-측 선택 게이트 SGD0 및 메모리 셀 MC303을 보여 주고 있다.
도 2e는 도 2d의 기둥 C0의 단면도를 도시한다.
도 3a는 도 2a의 블록의 일부분(210)과 일관되는, U자-형상의 NAND 스트링들의 드레인-측들 간의 전기적 연결들을 보여주는 회로(300)의 일 실시예를 도시한다.
도 3b는 도 3a의 회로와 일관되는, U자-형상의 NAND 스트링들의 소스-측들 간의 연결들의 일 실시예를 도시한다.
도 3c는 도 3a 및 도 3b와 일관되는, 도 2a의 SGD 라인 서브세트(SGDL-SB0)의 예를 도시한다.
도 3d는 도 3a 및 도 3b와 일관되는, 도 2b의 비트 라인 서브세트(BL-SB0)의 예를 도시한다.
도 3e는 도 3a 및 도 3b와 일관되는, U자-형상의 NAND 스트링들의 드레인-측들에 대한, 도 2b의 워드 라인 서브세트(WL3D-SB)의 예를 도시한다.
도 3f는 도 3a 및 도 3b와 일관되는, U자-형상의 NAND 스트링들의 소스-측들에 대한, 도 2b의 워드 라인 서브세트(WL3S-SB)의 예를 도시한다.
도 3g는 도 3a 및 도 3b의 U자-형상의 NAND 스트링들의 회로와 일관되는 메모리 셀들의 예시적인 정렬을 도시한다.
도 4a는 도 1a의 블록(BLK0)의 직선형 NAND 스트링 실시예(480)의 상면도를 도시하며, 예시적인 SGD 라인 서브세트들(SGDL-SB0A 및 SGDL-SB1A) 및 예시적인 비트 라인 서브세트들을 보여주고 있다.
4b는 도 4a의 블록(BLK0)을 도시하며, 예시적인 WL 라인 서브세트(WL3-SB) 및 예시적인 비트 라인 서브세트들(BL-SB0A 및 BL-SB1A)을 보여주고 있다.
도 4c는 도 4a에서 라인(486)을 따라 절단된, 도 4a의 블록(480)의 일부분(488)의 단면도를 도시한다.
도 4d는 도 4a의 직선형 NAND 스트링들의 회로와 일관되는 메모리 셀들의 예시적인 정렬을 도시한다.
도 5는 셀들을 선택적으로 금지시키는 것을 사용하는 예시적인 소거 프로세스의 흐름도를 도시하며, 도 5에서는 셀들의 서브세트의 한 가지 타입이 존재한다.
도 6은 셀들을 선택적으로 금지시키는 것을 사용하는 예시적인 소거 프로세스의 흐름도를 도시하며, 도 6에서는 셀들의 서브세트의 두 가지 타입들이 존재한다.
도 7은 셀들을 선택적으로 금지시키는 것을 사용하는 예시적인 소거 프로세스의 흐름도를 도시하며, 도 7에서는 셀들의 서브세트의 세 가지 타입들이 존재한다.
도 8은 소거 동작을 도시하며, 도 8의 소거 동작에서는 메모리 셀들의 서브세트들의 다수의 상이한 타입들이 소거 동작의 상이한 소거 반복들에서 조정된다.
도 9a는 예시적인 소거 프로세스의 흐름도를 도시하면, 도 9a에서는 하나 이상의 연속적인 소거-검증 반복들 중 소거 부분에서 Vgidl이 스텝 상승된다.
도 9b는 하나의 예시적 소거 동작에 관한 깊은 소거 상태, 최종 소거 상태, 그리고 상위 데이터 상태들의 임계 전압 분포들을 도시한다.
도 9c는 또 다른 하나의 예시적 소거 동작에 관한 소프트 소거 상태, 그리고 상위 데이터 상태들의 임계 전압 분포들을 도시한다.
도 10a 내지 도 10i는 소거 동작의 소거-검증 반복 중 소거 부분 동안의 예시적인 전압들을 도시한다.
도 10a는 1-측 소거 혹은 2-측 소거에 대해, 비트 라인에 대한 예시적인 전압들을 도시한다.
도 10b는 1-측 소거 혹은 2-측 소거에 대해, SGD 트랜지스터에 대한 예시적인 전압들을 도시한다.
도 10c는 1-측 소거에 대해, SGS 트랜지스터에 대한 예시적인 전압들을 도시한다.
도 10d는 1-측 소거에 대해, SL에 대한 예시적인 전압들을 도시한다.
도 10e는 1-측 소거 혹은 2-측 소거에 대해, WL에 대한 예시적인 전압들을 도시한다.
도 10f는 1-측 소거 혹은 2-측 소거에 대해, 필러 전압(pillar voltage)을 도시하며, 도 10f에서는 Vgidl이 스텝 상승되는 옵션(점선 라인)을 보여주고 있다.
도 10g는 1-측 소거 혹은 2-측 소거에 대해, 소거되는 메모리 셀의 임계 전압(Vth)을 도시한다.
도 10h는 2-측 소거에 대해, SL에 대한 예시적인 전압들을 도시한다.
도 10i는 2-측 소거에 대해, SGS 트랜지스터에 대한 예시적인 전압들을 도시한다.
도 11a 내지 도 11c는 소거 동작의 소거-검증 반복 중 검증 부분에서의 전압들을 도시한다.
도 11a는 비트 라인 전압(1100)을 도시한다.
도 11b는 SGS 트랜지스터 및 SGD 트랜지스터 전압(1102)을 도시한다.
도 11c는 비선택된 워드 라인 전압(1104) 및 선택된 워드 라인 전압(1106)을 도시한다.
도 12는 소거 동작에서의 일련의 소거 펄스들 및 검증 펄스들을 도시하며, 도 12에서 Verase는 소거 동작이 종결되는 포인트인 Verase_max에 도달할 때까지 스텝 상승된다.
도 13은 소거 동작에서의 일련의 소거 펄스들 및 검증 펄스들을 도시하며, 도 13에서 Verase는 검증 조건이 충족될 때까지 스텝 상승되고, 그 다음에 Vgidl은 Vgidl_max에 도달할 때까지 스텝 상승되고, 그 다음에 Verase는 소거 동작이 종결되는 포인트인 Verase_max에 도달할 때까지 다시 스텝 상승된다.
도 14는 소거 동작에서의 일련의 소거 펄스들 및 검증 펄스들을 도시하며, 도 14에서 Verase는 Verase_max에 도달할 때까지 스텝 상승되고, 그 다음에 Vgidl은 Vgidl_max에 도달할 때까지 스텝 상승된다.
3D 적층 비-휘발성 메모리 디바이스는 복수의 블록(block)들 내에 정렬될 수 있고, 여기서 소거 동작은 전형적으로 한 번에 한 블록에 대해 수행된다. 소거 동작은 복수의 소거-검증 반복들을 포함할 수 있는바, 여기서 소거-검증 반복들은 해당 블록에 대한 검증 조건이 충족될 때까지(이 포인트에서 소거 동작은 끝남) 수행된다. 하나의 접근법에서, 메모리 디바이스는 NAND 스트링들을 포함하는바, 여기서 NAND 스트링들은 일 말단 상에는 드레인-측 선택 게이트(drain-side select gate)(SGD) 트랜지스터를 가지고 있으며, 다른 말단 상에는 소스-측 선택 게이트(source-side select gate)(SGS) 트랜지스터를 가지고 있다. 선택 게이트 트랜지스터들은 소거 동작에서 중요한 역할을 하는데, 왜냐하면 선택 게이트 트랜지스터들은 합당한 시간 프레임(time frame)에서 NAND 스트링의 플로팅 바디(floating body)를 충전하기에 충분한 양의 게이트-유발 드레인 누설(Gate-Induced Drain Leakage, GIDL) 전류를 발생시키기 위해 사용되기 때문이다. GIDL은 선택 게이트 트랜지스터들의 드레인-게이트 간 전압(drain-to-gate voltage)(Vdg)에 비례하여 증가한다. 소거 동작 동안 다양한 해결과제들에 직면하게 된다. 예를 들어, 소거된 셀들 아래의 과잉 정공(hole)들은 프로그램-소거(Program-Erase)(P/E) 싸이클 스트레스(cycle stress)에 의해 유발되는 트랩 상태(trap state)들을 피하기 위해 최소화돼야만 한다. 이러한 스트레스는 횡단하는 전기장에 의해 일어난다. P/E 싸이클 스트레스에 의한 저하(degradation)를 최소화시키기 위해, 소거된 셀들 아래의 과잉 정공들의 존재는, 소거 검증 레벨(erase verify level)(Vv-erase)을 사용하여 메모리 셀들을 소거하고(이들의 Vth를 감소시키고), 그 다음에 소프트 프로그램 검증 레벨(soft program verify level)(Vv-sgpm)을 사용하여 메모리 셀들을 소프트 프로그래밍함으로써(이들의 Vth를 증가시킴으로써), 감소될 수 있다. 도 9b 및 도 9c를 또한 참조하기 바란다. 과잉 정공들은 소프트 프로그래밍 동안 전자들로 대체될 것으로 예측된다.
그러나, (예를 들어, 진폭 및 지속시간에 있어서) 상대적으로 강한 소거 전압이 가장 높은 데이터 상태로 프로그래밍된 셀들 및/또는 느린-소거 셀(slow-erasing cell)들의 소거를 완료하기 위해 일반적으로 사용된다. 전형적으로, 4개, 8개, 혹은 16개의 데이터 상태들이 사용될 수 있다. 가장 높은 데이터 상태들에 있는 셀들을 소거하기 위해 필요한 상대적으로 강한 소거 전압은 결과적으로 깊은-소거 현상(deep-erase phenomenon)이 일어나게 하는바, 이는 하위 데이터 상태들에 있는 셀들의 과도-소거(over-erase)에 의해 야기되는 것이고, 이러한 과도-소거는 후속의 소프트 프로그래밍에 의해 완벽하게 고쳐질 수 없다. 또한, Vv-spgm은 깊은 소거 상태에서 과잉 정공들을 상쇄시키기 위해 소프트 프로그래밍이 가능하도록 상승될 필요가 있을 수 있다. 그러나, Vv-spgm을 증가시키는 것은 BiCS 기술에서 복수-레벨 셀들(Multi-Level Cells, MLC)을 구현하기 위해 필요한 Vth 버짓(budget)을 수용가능한 레벨 아래로 감소시킬 수 있다.
본 명세서에서 제공되는 다양한 소거 기법들은, 소거되는 셀들의 세트(set) 내의 셀들의 하나 이상 서브세트(subset)들을 금지시킨다. 예를 들어, 서브세트들은 공통 비트 라인과 관련된 셀들의 그룹일 수 있거나, 공통 SGD 라인과 관련된 셀들의 그룹일 수 있거나, 혹은 공통 워드 라인과 관련된 셀들의 그룹일 수 있다. 각각의 서브세트는 검증 조건(예를 들어, 실패 비트(fail bit)들의 수가 최대 허용가능한 수보다 많지 않은 것)을 충족시킬 때 금지될 수 있다. 실패 비트는 소정의 소거-검증 반복에서 검증 테스트를 통과하지 못한 메모리 셀(예를 들어, 메모리 셀의 Vth가 Vv-erase 아래에 있지 않은 그러한 메모리 셀)일 수 있다.
또 다른 실시형태에서는, 소거 속도가 GIDL 전류에 의해 제한될 수 있는 상황에 대처할 수 있다. 이러한 상황에 대처하기 위해, 3D 적층 비-휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법은, 중간 레벨(intermediate level)(Vgidl) 및 피크 레벨(peak level)(Verase)을 포함하는 소거 펄스를 인가할 수 있고, 그리고 소거 동작의 소거 반복들 중 일부에서 Vgidl을 스텝 상승(step up)시킬 수 있다. 예를 들어, Vgidl은 셀들 중 특정된 일부분이 소거 검증 레벨에 도달할 때 스텝 상승될 수 있다. 이러한 경우에, 대부분의 셀들은 소거 검증 레벨에 도달했을 수 있고, 이에 따라 잔존하는 셀들은 Vgidl을 증가시킴으로써 제공되는 더 높은 GDL 레벨로부터 혜택을 받을 수 있게 된다.
아래에 제시되는 논의에서, 도 1a 내지 도 4d는 3D 적층 비-휘발성 메모리 디바이스의 구조적 세부사항들을 제공하고, 도 5 내지 도 9a는 소거 동작들의 예시적인 방법들의 흐름도들을 제공하고, 도 9b 및 도 9c는 예시적인 Vth 분포들을 제공하고, 그리고 도 10 내지 도 15는 소거 동작에서의 예시적인 파형(waveform)들을 제공한다.
도 1a는 3D 적층 비-휘발성 메모리 디바이스의 사시도이다. 메모리 디바이스(100)는 기판(101)을 포함한다. 기판 상에는 메모리 셀들의 예시적 블록들 BLK0과 BLK1, 그리고 주변 영역(104)이 있으며, 주변 영역(104)에는 블록들이 사용하기 위한 회로가 있다. 기판(101)은 또한 블록들 아래에 회로를 가질 수 있는바, 이 회로의 신호들을 운반하기 위한 전도성 경로들로 패터닝된 하나 이상의 하위 금속 층들도 함께 구비할 수 있다. 블록들은 메모리 디바이스의 중간 영역(102) 내에 형성된다. 메모리 디바이스의 상위 영역(103)에서는, 하나 이상의 상위 금속 층들이 회로의 신호들을 운반하기 위한 전도성 경로들로 패터닝된다. 각각의 블록은 메모리 셀들의 적층된 영역을 포함하는바, 여기서 적층의 교번하는 레벨들은 워드 라인들을 나타낸다. 하나의 가능한 접근법에서, 각각의 블록은 대향하는 층상 면(tiered side)들을 갖는바, 이러한 층상 면들로부터 수직 콘택(vertical contact)들이 전도성 경로들에 대한 연결들을 형성하기 위해 상위 금속 층까지 상향으로 연장된다. 두 개의 블록들이 예로서 도시되어 있지만, x-방향 및/또는 y-방향으로 연장되는 추가적인 블록들이 사용될 수 있다.
하나의 가능한 접근법에서, x-방향에서의 평면의 길이는 워드 라인들에 대한 신호 경로들이 하나 이상의 상위 금속 층들에서 연장되는 방향(워드 라인 방향 혹은 SGD 라인 방향)을 나타내고, y-방향에서의 평면의 폭은 비트 라인들에 대한 신호 경로들이 하나 이상의 상위 금속 층들에서 연장되는 방향(비트 라인 방향)을 나타낸다. z-방향은 메모리 디바이스의 높이를 나타낸다.
도 1b는 도 1a의 3D 적층 비-휘발성 메모리 디바이스(100)의 기능적 블록도이다. 메모리 디바이스(100)는 하나 이상의 메모리 다이(memory die)(108)를 포함할 수 있다. 메모리 다이(108)는 (예를 들어, 블록들 BLK0 및 BLK1을 포함하는) 저장 소자들의 3D(3-차원(three-dimensional)) 메모리 어레이, 제어 회로(110), 및 판독/기입 회로들(128)을 포함한다. 메모리 어레이(126)는 로우 디코더(row decoder)(124)를 통해 워드 라인들에 의해 어드레싱가능하고, 컬럼 디코더(column decoder)(132)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기입 회로들(128)은 복수의 감지 블록(sense block)들(130)(감지 회로)을 포함하고 저장 소자들의 페이지가 병렬로 판독 혹은 프로그래밍될 수 있게 한다. 전형적으로, 제어기(122)는 하나 이상의 메모리 다이(108)와 동일한 메모리 디바이스(100)(예를 들어, 탈착가능한 저장 카드)에 포함된다. 커맨드(command)들 및 데이터는, 라인(line)들(120)을 통해 호스트와 제어기(122) 간에 전달되고, 그리고 라인들(118)을 통해 제어기와 하나 이상의 메모리 다이(108) 간에 전달된다.
제어 회로(110)는, 메모리 어레이(126)에 관한 메모리 동작들을 수행하기 위해 판독/기입 회로들(128)과 협력하고, 상태 머신(state machine)(112), 온-칩 어드레스 디코더(on-chip address decoder)(114), 그리고 파워 제어 모듈(power control module)(116)을 포함한다. 상태 머신(112)은 메모리 동작들의 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(114)는, 호스트 혹은 메모리 제어기에 의해 사용되는 어드레스와 디코더들(124 및 132)에 의해 사용되는 하드웨어 어드레스 간의 어드레스 인터페이스(address interface)를 제공한다. 파워 제어 모듈(116)은, 메모리 동작 동안 워드 라인들 및 비트 라인들에 공급되는 파워 및 전압들을 제어한다. 이것은 워드 라인 층들 및 워드 라인 층 일부분들에 대한 구동기(driver)들, 드레인-측 및 소스-측 선택 게이트 구동기들(이것은 예컨대, NAND 스트링과 같은 메모리 셀들의 스트링의 드레인-측 및 소스-측 또는 드레인-말단 및 소스-말단으로 지칭됨), 그리고 소스 라인들을 포함할 수 있다. 감지 블록들(130)은 일 접근법에서 비트 라인 구동기들을 포함할 수 있다.
일부 구현예들에서, 컴포넌트들 중 일부는 결합될 수 있다. 다양한 설계에서, 메모리 어레이(126) 이외의 컴포넌트들 중 하나 이상의 컴포넌트는 (단독으로 혹은 결합되어) 적어도 하나의 제어 회로로서 고려될 수 있다. 예를 들어, 제어 회로는, 제어 회로(110), 상태 머신(112), 디코더들(114/132), 파워 제어(116), 감지 블록들(130), 판독/기입 회로들(128), 및 제어기(122) 등 중 어느 하나를 포함할 수 있거나 혹은 이들의 조합을 포함할 수 있다.
또 다른 실시예에서, 비-휘발성 메모리 시스템은 듀얼(dual) 로우/컬럼 디코더들 및 판독/기입 회로들을 사용한다. 다양한 주변 회로들에 의한 메모리 어레이(126)로의 액세스(access)는 어레이의 양 측 상에서 대칭적으로 구현되는바, 이에 따라 각 측 상의 액세스 라인들 및 회로의 밀도는 1/2로 감소하게 된다. 따라서, 로우 디코더는 두 개의 로우 디코더들로 분할되고, 컬럼 디코더는 두 개의 컬럼 디코더들로 분할된다. 유사하게, 판독/기입 회로들은 어레이(126)의 상부로부터 비트 라인들에 연결되는 판독/기입 회로들, 그리고 하부로부터 비트 라인들에 연결되는 판독/기입 회로들로 분할된다. 이러한 방식으로, 판독/기입 모듈들의 밀도는 1/2로 감소하게 된다.
NAND 플래시 메모리에 추가하여 다른 타입의 비-휘발성 메모리가 또한 사용될 수 있다.
도 2a는 도 1a에서의 BLK0의 예시적 구현예로서, 블록(200)의 U자-형상 NAND 실시예의 상면도를 도시하며, 예시적인 SGD 라인 서브세트들(SGDL-SB0 및 SGDL-SB1)을 보여주고 있다. 이 도면은 적층 내의 복수의 워드 라인 층들 중에서 대표적인 층의 도면이다. 도 2c를 또한 참조하면, 적층은 교번하는 유전성 및 전도성 층들을 포함한다. 유전성 층들은 D0 내지 D5을 포함하고, 예를 들어, SiO2로 만들어질 수 있다. 전도성 층들은 BG, WL0 내지 WL3, 그리고 SG를 포함하는바, 여기서 BG는 백 게이트 층(Back Gate layer)이고, WL0 내지 WL3은 워드 라인 층들을 형성하는바, 예를 들어, 해당 층에서 메모리 셀들의 제어 게이트들에 대한 전도성 경로들을 형성하고, 그리고 SG는 선택 게이트 층을 형성하는바, 예를 들어, NAND 스트링들의 선택 게이트 트랜지스터들의 제어 게이트들에 대한 전도성 경로를 형성한다. 도 2a의 워드 라인 층은 예를 들어, WL0 내지 WL3 중 어느 하나를 나타낼 수 있다. 전도성 층들은 예를 들어, 도핑(doping)된 폴리실리콘(polysilicon) 혹은 금속 실리사이드(metal silicide)를 포함할 수 있다. 전도성 상태를 유지시키기 위해 5V 내지 10V의 예시적인 전압이 드레인-측 기둥과 소스-측 기둥을 연결시키는 백 게이트에 인가될 수 있다.
각각의 블록에 대해서, 워드 라인 층은 두 개의 워드 라인 층 일부분들(202 및 204)로 분할된다. 각각의 블록은 슬릿 패턴(slit pattern)을 포함한다. 슬릿은 예를 들어, 적층 내에서 (전형적으로는 하부에서의 에칭 정지 층으로부터 적어도 적층의 상부 층까지) 수직으로 연장되는 보이드(void)를 말한다. 슬릿은 워드 라인 층 일부분들을 서로로부터 절연시키기 위해 절연체로 충전될 수 있다. 슬릿(206)은 블록 내에서 지그-재그 패턴(zig-zag pattern)으로 연장되는 단일의 연속하는 슬릿이며, 이에 따라 블록은 두 개의 부분들(202 및 204)로 분할되고, 이들은 서로로부터 절연되어 있다. 이러한 접근법은 워드 라인 층 일부분들이 독립적으로 구동될 수 있기 때문에, 메모리 셀들을 제어함에 있어 더 큰 융통성(flexibility)을 제공할 수 있다.
각각의 블록은 기둥형(columnar)의 예컨대 수직의 메모리 홀(memory hole)들 혹은 필러(pillar)들의 로우(row)들을 포함한다(원(circle)들로 나타내어짐). 각각의 로우는 도면에서 수직의 기둥 그룹을 나타낸다. 메모리 홀들은 적층 내에서 수직으로 연장되고, 메모리 셀들을 포함하는바, 예를 들어, 수직 NAND 스트링 내에서와 같은 그러한 메모리 셀들을 포함한다. 라인(220)을 따라 메모리 셀들의 예시적인 기둥들은 C0 내지 C11을 포함한다. 도면에서 좌측 및 우측으로 연장되는 메모리 홀들의 매우 많은 로우들이 전형적으로 사용될 것이기 때문에, 본 도면은 단순화된 도면을 나타낸다. 또한, 도면들은 반드시 일정한 비율로 도시된 것이 아니다. 메모리 셀들의 기둥들은 서브세트들 혹은 서브-블록들 내에 정렬될 수 있다.
메모리 셀들의 서브세트들은, WL 서브세트들, SGD 라인 서브세트들, 및 BL 서브세트들과 같은, 상이한 타입들을 가질 수 있다.
도 2b는 도 2a의 블록(200)을 도시하며, 예시적인 워드 라인 서브세트들(WL3D-SB 및 WL3S-SB) 및 예시적인 비트 라인 서브세트들(BL-SB0 및 BL-SB1)을 보여주고 있다. 본 예는 WL3 층이 도시된 것으로 가정한다. WL3S-SB는 각각의 U자-형상의 NAND 스트링의 소스-측에서 하나의(예를 들어, 정확히 하나의) 메모리 셀과 통신하는 워드 라인 층 혹은 워드 라인 층 일부분이고, WL3D-SB는 각각의 U자-형상의 NAND 스트링의 드레인-측에서 하나의(예를 들어, 정확히 하나의) 메모리 셀과 통신하는 워드 라인 층 혹은 워드 라인 층 일부분이다.
각각의 서브세트는 소거되는 것으로부터 독립적으로 금지될 수 있다. 예를 들어, WL 서브세트는, WL의 전압을 플로팅(floating)시킴으로써, 소거되는 것으로부터 독립적으로 금지될 수 있다. SGD 라인 서브세트는, SGD 라인의 전압을 (소거를 금지시키는) 충분히 높은 레벨(그러나 선택된 BL 바이어스(bias)보다는 낮은 레벨)로 설정함으로써, 소거되는 것으로부터 독립적으로 금지될 수 있다. 만약 Vdg가 비선택된 채널들의 충전을 위해 GIDL를 발생시킬 수 없을 정도로 충분히 작다면, 비선택된 SGD 라인 서브세트는 소거되는 것으로부터 금지될 수 있다. 유사하게, BL 서브세트는, BL의 전압을 (소거를 금지시키는) 충분히 낮은 레벨로 설정함으로써, 소거되는 것으로부터 독립적으로 금지될 수 있다. 용어 "소거 금지" 혹은 이와 유사한 것은 예를 들어, 소거를 실질적으로 막거나 혹은 촉진시키지 않는 것을 말한다. 본 명세서에서 사용되는 바와 같은 "서브세트"는 일반적으로 진부분집합(proper subset)을 말한다. A⊂B 그리고 A≠B인 관계를 가질 때, 서브세트 "A"는 세트 "B"의 진부분집합이다. 즉, A는 B 내에도 또한 포함되어 있는 하나 이상의 셀들을 포함하지만, A는 B 내의 모든 셀들을 포함하지는 않는다. A는 B보다 더 적은 메모리 셀들을 포함한다. 동일한 타입의 서브세트들은 전형적으로 서로 완전히 다르며 공통 셀들을 포함하지 않는다. 상이한 타입의 서브세트들은 하나 이상 공통 셀들을 포함할 수 있다.
U자-형상의 NAND 스트링들이 사용되는 경우, 각각의 SGD 라인 서브세트는 메모리 셀들의 기둥들의 두 개의 인접하는 로우들을 포함할 수 있다. 임의의 서브세트 내에서, 인접하는 로우들은 슬릿에 의해 분리된다. 슬릿의 일측 상에 있는 메모리 셀들의 기둥들은 NAND 스트링들의 드레인-측 기둥들(예를 들어, 도 2c에서 C0, C3, C4 및 C7), 그리고 슬릿의 타측 상에 있는 메모리 셀들의 기둥들은 NAND 스트링들의 소스-측 기둥들(예를 들어, 도 2c에서 C1, C2, C5 및 C6)이다. 두 개의 드레인-측 기둥들 사이에 두 개의 소스-측 기둥들이 있는 패턴이 y-방향으로 반복됨에 유의해야 한다.
워드 라인 구동기들은 워드 라인 층 일부분들(202 및 204)에 전압 파형들과 같은 신호들을 독립적으로 제공할 수 있다.
도면들은 일정한 비율을 도시되지 않았으며 모든 메모리 기둥들을 보여주지 않는다. 예를 들어, 더 실재적인 블록은, 블록 내의 총 384k개의 메모리 기둥들에 대해서, y 방향으로는 도시된 바와 같은 12개의 메모리 기둥들을 가질 수 있지만 x 방향으로는 32k개의 메모리 기둥들과 같은 매우 많은 수의 기둥들을 가질 수 있다. U자-형상의 NAND 스트링들의 경우, 본 예에서는 192K개의 NAND 스트링들이 제공된다. 직선형 NAND 스트링들의 경우, 본 예에서는 384k개의 NAND 스트링들이 제공된다. 기둥 하나 당 네 개의 메모리 셀들이 존재하고 이에 따라 세트 내에는 총 384k×4=l,536k개 혹은 1,536,000개의 셀들이 존재하다고 가정한다.
블록(200)의 일부분(210)은 도 3a와 연계하여 아래에서 더 상세히 설명된다.
도 2c는 도 2a에서 라인(220)을 따라 절단된, 도 2a의 블록(200)의 일부분(210)의 단면도를 도시한다. 메모리 셀들의 기둥들(C0 내지 C7)은 복수-층 적층(multi-layer stack)으로 도시된다. 적층(230)은 기판(101), 기판 상의 절연 필름(insulating film)(250), 그리고 절연 필름 상의 전도성 층인 백 게이트 층(BG)을 포함한다. U자-형상의 NAND 스트링의 메모리 셀들의 기둥들의 쌍들 아래의 백 게이트의 일부분들 내에는 트렌치(trench)가 제공된다. 메모리 셀들을 형성하기 위해 기둥들 내에 제공되는 물질들의 층들이 트렌치들 내에 또한 제공되고, 그리고 트렌치들 내의 나머지 공간은 기둥들을 연결시키는 연결 부분들(263 내지 266)을 제공하기 위해 반도체 물질로 충전된다. 따라서, 백 게이트는 각각의 U자-형상의 NAND 스트링의 두 개의 기둥들을 연결시킨다. 예를 들어, NS0(여기서, NS=NAND 스트링(NAND String))은 기둥들(C0 및 C1) 그리고 연결 부분(263)을 포함한다. NS0은 드레인 말단(232) 및 소스 말단(240)을 갖는다. NS1은 기둥들(C2 및 C3) 그리고 연결 부분(264)을 포함한다. NS1은 드레인 말단(244) 및 소스 말단(242)을 갖는다. NS2는 기둥들(C4 및 C5) 그리고 연결 부분(265)을 포함한다. NS3은 기둥들(C6 및 C7) 그리고 연결 부분(266)을 포함한다.
소스 라인(SL0)은 두 개의 인접하는 메모리 스트링들(NS0 및 NS1)의 소스 말단들(240 및 242)에 연결된다. 소스 라인(SL0)은 또한, x 방향으로 NS0 및 NS1 뒤에 있는 메모리 스트링들의 다른 세트들에 연결된다. 단면으로 도시된 U자-형상의 NAND 스트링들 뒤로, 예를 들어 x-축을 따라, SGD 라인 방향으로, 적층(230) 내의 추가적인 U자-형상의 NAND 스트링들이 연장됨을 상기하기 바란다. U자-형상의 NAND 스트링들(NS0 내지 NS3)은 각각 상이한 SGD 라인 서브세트 내에 있지만, 공통 BL 서브세트 내에 있다.
도 2a로부터의 슬릿 부분(206)이 또한 예로서 도시된다. 이러한 단면도에서, 복수의 슬릿 부분들이 보여지는바, 여기서 각각의 슬릿 부분은 U자-형상의 NAND 스트링의 드레인-측 기둥과 소스-측 기둥 사이에 있다. 비트 라인(BL0)의 일부분이 또한 도시된다.
짧은 파선(dashed line)들은 아래에서 더 논의되는 바와 같이, 메모리 셀들 및 선택 게이트 트랜지스터들을 도시한다. 적층의 영역(236)이 도 2d에서 더 상세히 제시된다.
도 2d는 도 2c의 기둥 C0의 영역(236)의 클로즈-업(close-up) 도면을 도시하며, 드레인-측 선택 게이트 트랜지스터 SGD0 및 메모리 셀 MC303을 보여 주고 있다. 절연성 층들(D3 내지 D5) 및 전도성 층들(WL3 및 SG)의 일부분들이 이 영역에서 보여진다. 각각의 기둥은 기둥의 측벽들을 따라 증착된 다수의 층들을 포함한다. 이러한 층들은 예를 들어, 원자 층 증착(atomic layer deposition)을 사용하여 증착되는 옥사이드-나이트라이드-옥사이드(oxide-nitride-oxide) 및 폴리실리콘(polysilicon) 층들을 포함할 수 있다. 예를 들어, 블록 옥사이드(block oxide)가 층(296)으로서 증착될 수 있고, 전하 트랩핑 층(charge trapping layer)으로서 SiN과 같은 나이트라이드가 층(297)으로서 증착될 수 있고, 터널 옥사이드(tunnel oxide)가 층(298)으로서 증착될 수 있고, 폴리실리콘 바디(body) 혹은 채널(channel)이 층(299)으로서 증착될 수 있고, 그리고 코어 필러 유전체(core filler dielectric)가 영역(300)으로서 증착될 수 있다. 추가적인 메모리 셀들이 유사하게 기둥들에 걸쳐 형성된다.
메모리 셀이 프로그래밍되는 경우, 메모리 셀과 관련된 전하 트랩핑 층의 일부분 내에 전자들이 저장된다. 예를 들어, 전자들은 MC303에 대한 전하 트랩핑 층(297) 내에서 "-" 기호들로 나타나 있다. 이러한 전자들은 폴리실리콘 바디로부터 터널 옥사이드를 통해 전하 트랩핑 층으로 끌어 당겨진다. 메모리 셀의 임계 전압은 저장된 전하의 양에 비례하여 증가한다. 예를 들어, 도 10a 내지 도 10i와 연계하여 아래에서 더 상세히 논의되는 바와 같이, 소거 동작 동안, 폴리실리콘 바디 내의 전압은, 하나 이상의 선택된 워드 라인 층들의 전압이 플로팅 상태에 있는 동안, 앞서 언급된 바와 같이, 게이트-유발 드레인 누설(GIDL)로 인해 상승된다. 그 다음에, 하나 이상 선택된 워드 라인 층들의 전압은 0V와 같은 낮은 레벨로 급격하게 아래로 구동되어 터널 옥사이드를 가로지르는 전기장이 생성되게 하는바, 이 전기장은 정공들로 하여금 메모리 셀의 바디로부터 전하 트랩핑 층으로 주입되게 하고, 이것은 결과적으로 소거-검증 레벨(Vv-erase)을 향하는 Vth 다운시프트(downshift)를 일으키게 된다. 이러한 프로세스는, 아래에서 더 논의되는 바와 같이, 검증 조건이 충족될 때까지 연속적인 반복들에서 되풀이될 수 있다. 비선택된 워드 라인들에 대해서, 이 워드 라인들은 플로팅되지만 낮은 레벨로 구동되지 않고, 이에 따라 터널 옥사이드를 가로지르는 전기장은 상대적으로 작게 되어 어떠한 정공 터널링도 일어나지 않거나 혹은 매우 적은 정공 터널링이 일어나게 될 것이다. 비선택된 워드 라인들의 메모리 셀들은 작은 Vth 다운시프트를 겪거나 혹은 Vth 다운시프트를 겪지 않을 것이며, 결과적으로 이들은 소거되지 않을 것이다.
도 2e는 도 2d의 기둥 C0의 단면도를 도시한다. 한 가지 가능한 접근법에서, 원통형인 코어 필러 이외에, 각각의 층은 링-형상(ring-shaped)을 갖는다.
도 3a는 도 2a의 블록의 일부분(210)과 일관되는, U자-형상의 NAND 스트링들의 드레인-측들 간의 전기적 연결들을 보여주는 회로(300)의 일 실시예를 도시한다. 다수의 NAND 스트링들 NS0 내지 NS3이 비트 라인 BL0과 통신하고, 다수의 NAND 스트링들 NS4 내지 NS7이 비트 라인 BL1과 통신한다. 각각의 NAND 스트링은 4개의 메모리 셀들 및 SGD 트랜지스터를 갖는 드레인-측 기둥, 그리고 4개의 메모리 셀들 및 SGS 트랜지스터를 갖는 소스-측 기둥을 구비한다. 예를 들어, 드레인-측 상에서, NS0은 CG0 내지 CG3 및 SGD0를 가지며, NS1은 CG8 내지 CG11 및 SGD1를 가지며, NS2는 CG8 내지 CG11 및 SGD2를 가지며, NS3은 CG16 내지 CG19 및 SGD3을 가지며, NS4는 CG20 내지 CG23 및 SGD4를 가지며, NS5는 CG28 내지 CG31 및 SGD5를 가지며, NS6은 CG28 내지 CG31 및 SGD6을 가지며, 그리고 NS7은 CG36 내지 CG39 및 SGD7를 갖는다. 소스-측 상에서, NS0은 CG4 내지 CG7 및 SGS0을 가지며, NS1은 CG4 내지 CG7 및 SGS1을 가지며, NS2는 CG12 내지 CG15 및 SGS2를 가지며, NS3은 CG12 내지 CG15 및 SGS3을 가지며, NS4는 CG24 내지 CG27 및 SGS4를 가지며, NS5는 CG24 내지 CG27 및 SGS5를 가지며, NS6은 CG32 내지 CG35 및 SGS6을 가지며, 그리고 NS7은 CG32 내지 CG35 및 SGS7을 갖는다. 드레인-측 기둥들은 NS0 내지 NS7에 대해 각각, C0, C3, C4, C7, C0A, C3A, C4A 및 C7A이다. 소스-측 기둥들은 NS0 내지 NS7에 대해 각각, C1, C2, C5, C6, C1A, C2A, C5A 및 C6A이다.
더욱이, 각각의 NAND 스트링은 소스-측 말단(NS0과 NSl에 의해 공유된 SSE0, NS2와 NS3에 의해 공유된 SSE1, NS4와 NS5에 의해 공유된 SSE2, 그리고 NS6과 NS7에 의해 공유된 SSE3) 및 드레인 측 말단(NS0의 DSE0, NS1의 DSE1, NS2의 DSE2, NS3의 DSE3, NS4의 DSE4, NS5의 DSE5, NS6의 DSE6, 그리고 NS7의 DSE7)을 갖는다. 각각의 NAND 스트링은 백 게이트(NS0에 대한 BG0, NS1에 대한 BG1, NS2에 대한 BG2, 그리고 NS3에 대한 BG3)를 갖는다. 백 게이트들은 서로 연결될 수 있다. 소스 라인(SL0)은 SSE0과 SSE2를 연결하고, 소스 라인(SL1)은 SSE1과 SSE3을 연결한다. 선택에 따라서는, 소스 라인 커넥터(Source Line Connector)(SLC)가 SL0과 SL1을 연결한다. 전형적으로, 1-측 소거에 있어서, 소스 라인들은 함께 결부(tie)되고, SLC가 사용된다. 2-측 소거에 있어서, 소스 라인들은 함께 결부되지 않으며, SLC는 사용되지 않는다.
드레인-측 메모리 셀들의 제어 게이트들(CG)은 워드 라인 층들에 의해 서로 연결된다. 예를 들어, CG0 내지 CG3은 CG20 내지 CG23에 각각 연결되고, CG8 내지 CG11은 CG28 내지 CG31에 각각 연결되고, 그리고 CG16 내지 CG19는 CG36 내지 CG39에 각각 연결된다. 소스-측 메모리 셀들의 제어 게이트들(CG)은 또한, 워드 라인 층들에 의해 서로 연결된다. 예를 들어, CG4 내지 CG7은 CG24 내지 CG27에 각각 연결되고, CG12 내지 CG15는 CG32 내지 CG35에 각각 연결된다.
추가적으로, 적층된 3D 메모리 디바이스의 소정의 레벨에서 메모리 셀들의 드레인-측 제어 게이트들은 서로 연결된다. 예를 들어, CG0, CG8, CG16, CG20, CG28 및 CG36은 제 1 워드 라인들 레벨(WL0)에서 서로 연결된다. CG1, CG9, CG17, CG21, CG29 및 CG37은 제 2 워드 라인들 레벨(WL1)에서 서로 연결된다. CG2, CG1O, CG18, CG22, CG30 및 CG38은 제 3 워드 라인들 레벨(WL2)에서 서로 연결된다. CG3, CG11, CG19, CG23, CG31 및 CG39는 (도 3e와 일관되는) 제 4 워드 라인들 레벨(WL3)에서 서로 연결된다.
추가적으로, SGD 트랜지스터 제어 게이트들은 각각의 SGD 라인 서브세트들에서 서로 연결된다. 예를 들어, SGD0은 SGD 라인(390)에 의해 SGD4에 연결되고, SGD1은 SGD 라인(391)에 의해 SGD5에 연결되고, SGD2는 SGD 라인(392)에 의해 SGD6에 연결되고, 그리고 SGD3은 SGD 라인(393)에 의해 SGD7에 연결된다.
일 구현예에서, 예를 들어, 공통 SGD 라인과 통신하는 SGD 라인 서브세트에서의 SGD 트랜지스터들은 다른 SGD 라인 서브세트들에서의 SGD 트랜지스터들로부터 독립되어 있다. 예를 들어, SGD0 및 SGD4는 SGD1 및 SGD5로부터 독립되어 있고, SGD2 및 SGD6으로부터 독립되어 있고, 그리고 SGD3 및 SGD7로부터 독립되어 있다.
추가적으로, 적층된 3D 메모리 디바이스의 소정의 레벨에서 메모리 셀들의 소스-측 제어 게이트들은 서로 연결된다. 예를 들어, CG4, CG12, CG24 및 CG32는 제 1 워드 라인들 레벨(WL0)에서 서로 연결된다. CG5, CG13, CG25 및 CG33은 제 2 워드 라인들 레벨(WL1)에서 서로 연결된다. CG6, CG14, CG26 및 CG34는 제 3 워드 라인들 레벨(WL2)에서 서로 연결된다. CG7, CG15, CG27 및 CG35는 (도 3f와 일관되는) 제 4 워드 라인들 레벨(WL3)에서 서로 연결된다.
제어 게이트들은 도 3g를 또한 참조함으로써 알 수 있는 바와 같이 메모리 셀들과 관련된다. 구체적으로, CG0 내지 CG3은 MC300 내지 MC303과 각각 관련된다. CG4 내지 CG7은 MC304 내지 MC307과 각각 관련됨과 아울러, MC308 내지 MC311과 각각 관련된다. CG8 내지 CG11은 MC312 내지 MC315와 각각 관련됨과 아울러, MC316 내지 MC319와 각각 관련된다. CG12 내지 CG15는 MC320 내지 MC323과 각각 관련됨과 아울러, MS324 내지 MC327과 각각 관련된다. CG16 내지 CG19는 MC328 내지 MC321과 각각 관련된다. 더욱이, CG20 내지 CG23은 MC340 내지 MC343과 각각 관련된다. CG24 내지 CG27은 MC344 내지 MC347과 각각 관련됨과 아울러, MC348 내지 MC351과 각각 관련된다. CG28 내지 CG31은 MC352 내지 MC355와 각각 관련됨과 아울러, MS356 내지 MC359와 각각 관련되다. CG32 내지 CG35는 MC360 내지 MC363과 각각 관련됨과 아울러, MC364 내지 MC367과 각각 관련된다. CG36 내지 CG39는 MC368 내지 MC371과 각각 관련된다.
검정색 동그란 원들은 메모리 셀들의 드레인-측 제어 게이트들, 그리고 SGD 트랜지스터들을 표시한다. 도 3b는 도 3a의 회로와 일관되는, U자-형상의 NAND 스트링들의 소스-측들 간의 연결들의 일 실시예를 도시한다.
SGS 트랜지스터 제어 게이트들은 x-방향으로 서로 연결된다. 예를 들어, SGS0은 SGS4에 연결되고, SGS1은 SGS5에 연결되고, SGS2는 SGS6에 연결되고, 그리고 SGS3은 SGS7에 연결된다. 검정색 동그란 원들은 메모리 셀들의 소스-측 제어 게이트들, 그리고 SGS 트랜지스터들을 표시한다.
도 3a 및 도 3b의 회로 연결들은 명료한 설명을 위해 따로 보여지고 있지만 공통 회로 내에 제공된다.
도 3c는 도 3a 및 도 3b와 일관되는, 도 2a의 SGD 라인 서브세트(SGDL-SB0)의 예를 도시한다. 이러한 서브세트는 하나의(예를 들어, 정확히 하나의) SGD 라인과 관련된 NAND 스트링들을 포함하는바, 예를 들어, NS0 및 NS4(그리고 이들 사이에 있는 임의의 추가적인 NAND 스트링들)를 포함한다. 다른 예시적 SGD 라인 서브세트들은, SGD 라인(391)과 통신하는 NS1 및 NS5(그리고 이들 사이에 있는 임의의 추가적인 NAND 스트링들)에 의해 제공될 수 있고, SGD 라인(392)과 통신하는 NS2 및 NS6(그리고 이들 사이에 있는 임의의 추가적인 NAND 스트링들)에 의해 제공될 수 있고, 그리고 SGD 라인(393)과 통신하는 NS3 및 NS7(그리고 이들 사이에 있는 임의의 추가적인 NAND 스트링들)에 의해 제공될 수 있다.
달리 말하면, SGD 라인 서브세트는 NAND 스트링들의 SGD 트랜지스터들이 하나의(예를 들어, 정확히 하나의) SGD 라인과 통신하는 그러한 NAND 스트링들을 포함한다. SGD 라인 서브세트의 NAND 스트링들은 SGD 라인의 제어에 의해 소거되는 것으로부터 함께 금지될 수 있다. 예를 들어, SGDL-SB0에서, NS0 및 NS4는 SGD 라인(390)을 제어함으로써 금지될 수 있다.
하나의 SGD 라인 서브세트의 NAND 스트링들은 또 다른 하나의 SGD 라인 서브세트의 NAND 스트링들과는 독립적으로 금지될 수 있다. SGD 라인은 SGD 라인 서브세트 내의 각각의 NAND 스트링의 SGD 트랜지스터와 통신하고 그리고 소거를 금지시킬 수 있는바, 예를 들어, 비트 라인 전압이 NAND 스트링들의 드레인-측 말단에 인가될 때, GIDL이 일어나 NAND 스트링의 채널을 충전하는 것을 허용하지 않는 전압을 설정함으로써 소거를 금지시킬 수 있다. 예를 들어, SGD 라인(390)은 SGD0 및 SGD4와 통신하고, 이에 따라 이들 선택 게이트 트랜지스터들의 제어 게이트들에서의 전압을 설정할 수 있다. SGD 트랜지스터는 NAND 스트링의 채널과 비트 라인 간의 게이트로서 고려될 수 있다.
예를 들어, 제 1 SGD 라인 서브세트는 비금지된 상태를 갖고, 이에 따라 현재 소거 반복에서 소거되는 것으로부터 금지되지 않았으며, 제 2 SGD 라인 서브세트는 금지된 상태를 갖고, 이에 따라 현재 소거 반복에서 소거되는 것으로부터 금지되었다고 가정한다. 제 1 SGD 라인 서브세트의 NAND 스트링들 내의 메모리 셀들을 소거시키기 위해 소거 전압이 비트 라인에 인가될 때, 제 1 SGD 라인 서브세트의 SGD 라인은 제 1 SGD 라인 서브세트 내의 NAND 스트링들의 채널들의 충전을 허용하도록 제어될 수 있고, 반면 제 2 SGD 라인 서브세트의 SGD 라인은 제 2 SGD 라인 서브세트 내의 NAND 스트링들의 채널들의 충전을 막도록 혹은 억제하도록 제어될 수 있다.
도 3d는 도 3a 및 도 3b와 일관되는, 도 2b의 비트 라인 서브세트(BL-SB0)의 예를 도시한다.
이러한 서브세트는 하나의(예를 들어, 정확히 하나의) 비트 라인과 통신하는 NAND 스트링들을 포함한다. BL 서브세트의 NAND 스트링들은 BL의 제어에 의해 소거되는 것으로부터 함께 금지될 수 있다. 하나의 BL 서브세트의 NAND 스트링들은 또 하나의 다른 BL 서브세트의 NAND 스트링들과는 독립적으로 금지될 수 있다. BL은 BL 서브세트 내의 각각의 NAND 스트링의 드레인-측 말단과 통신하고 그리고 소거를 금지시킬 수 있는바, 예를 들어, 비트 라인 전압이 인가될 때, GIDL이 일어나 NAND 스트링의 채널을 충전하는 것을 허용하지 않는 전압을 설정함으로써 소거를 금지시킬 수 있다. 예를 들어, 비트 라인 서브세트(BL-SB0)에서 BL0은 DSE0 내지 DSE3과는 통신하지만 DSE4 내지 DSE7과는 통신하지 않는다. 또 하나의 다른 비트 라인 서브세트에서 BL1은 DSE4 내지 DSE7과는 통신하지만 DSE0 내지 DSE3과는 통신하지 않는다.
예를 들어, (BL0과 관련된) 제 1 BL 서브세트는 비금지된 상태를 갖고, 이에 따라 현재 소거 반복에서 소거되는 것으로부터 금지되지 않았으며, (BL1과 관련된) 제 2 BL 서브세트는 금지된 상태를 갖고, 이에 따라 현재 소거 반복에서 소거되는 것으로부터 금지되었다고 가정한다. 제 1 BL 서브세트에서의 NAND 스트링들의 채널들의 충전을 허용하기 위해 충분히 높은 소거 전압이 BL0에 인가되고, 반면 제 2 BL 서브세트 내의 NAND 스트링들의 채널의 충전을 실질적으로 막거나 억제하기 위해 더 낮은 전압이 BL1에 인가된다.
도 3e는 도 3a 및 도 3b와 일관되는, U자-형상의 NAND 스트링들의 드레인-측들에 대한, 도 2b의 워드 라인 서브세트(WL3D-SB)의 예를 도시한다.
이러한 서브세트는 하나의(예를 들어, 정확히 하나의) 워드 라인 혹은 워드 라인 일부분과 관련된 메모리 셀들을 포함한다. U자-형상의 NAND 스트링 혹은 직선형 NAND 스트링 구성을 포함할 수 있는 일 구현예에서, 이러한 서브세트는 블록 혹은 다른 세트의 각각의 NAND 스트링 내에서의 하나의(예를 들어, 정확히 하나의) 메모리 셀을 포함한다. U자-형상의 NAND 스트링 구성에서, 각각의 NAND 스트링은 소스-측 혹은 드레인-측에서 메모리 셀들을 갖는다. 예를 들어, NAND 스트링의 메모리 셀들은 소스-측과 드레인-측 사이에서 균등하게 분할될 수 있다. 언급된 바와 같이, 전도성 층은 두 개의 독립적인 전도성 부분들을 포함할 수 있다. 3D 비-휘발성 메모리 디바이스의 소정의 레벨에서, 전도성 부분들 중 하나의 전도성 부분에 대한 워드 라인 서브세트는 블록 혹은 다른 세트 내의 각각의 NAND 스트링의 드레인-측 상에서 하나의(예를 들어, 정확히 하나의) 메모리 셀을 포함할 수 있다. WL3D-SB는 이러한 서브세트의 예이다. 하위 전도성 층들에서의 다른 예들은 WL2D-SB, WL1D-SB 및 WL0D-SB이다(미도시).
WL3D-SB는 다른 서브세트들과 함께 공유되는 메모리 셀들을 포함함에 유의해야 한다. 예를 들어, CG3(MC303), CG11(MC315 및 MC319), CG19(MC331)는 BL-SB0과 공유되어 있다. 또한, CG23(MC343), CG31(MC355 및 MC359) 그리고 CG39(MC371)는 BL1의 BL 서브세트와 공유되어 있다. WL3D-SB는 메모리 디바이스의 다른 레벨들에 있는 제어 게이트들과 통신하지 않으며, 또는 도 3f에서 보여지는 바와 같이, 동일 레벨에 있는 소스-측 메모리 셀들의 제어 게이트들과 통신하지 않는다.
워드 라인 서브세트의 메모리 셀들은 워드 라인의 제어에 의해 소거되는 것으로부터 함께 금지될 수 있다. 하나의 워드 라인 서브세트의 메모리 셀들은, 메모리 디바이스의 동일 레벨 홀은 상이한 레벨에서의 또 하나의 다른 워드 라인 서브세트의 메모리 셀들과는 독립적으로 금지될 수 있다. 워드 라인 혹은 워드 라인 일부분은 그 층에서의 각각의 소스-측 혹은 드레인-측 메모리 셀의 제어 게이트와 통신하고 그리고 소거를 금지시킬 수 있는바, 예를 들어, 워드 라인 상의 전압을 프로팅 상태가 되게 하여 메모리 셀의 소거가 방지 혹은 억제되도록 함으로써 소거를 금지시킬 수 있다. 메모리 셀에 대한 소거 동작은 NAND 스트링 채널이 충전되고 메모리 셀의 제어 게이트가 더 낮게 구동될 때 일어난다. 메모리 셀의 제어 게이트를 플로팅시키고 메모리 셀의 제어 게이트를 더 낮게 구동시키지 않음으로써, 소거 동작은 일어나지 않는다.
예를 들어, 제 1 워드 라인 서브세트(예컨대, WL3D-SB)는 비금지된 상태를 갖고, 이에 따라 현재 소거 반복에서 소거되는 것으로부터 금지되지 않았으며, 제 2 워드 라인 서브세트(예컨대, WL2D-SB, WL3D-SB보다 한 레벨 아래에 있는 것, 그리고 MC302, MS314, MS318, MC330, MC342, MS354, MS358 및 MC370과 통신하는 것)는 금지된 상태를 갖고, 이에 따라 현재 소거 반복에서 소거되는 것으로부터 금지되었다고 가정한다. NAND 스트링들의 채널들을 충전하기 위해 소거 전압이 비트 라인에 인가될 때, 제 1 워드 라인 서브세트의 워드 라인은 제 1 워드 라인 서브세트의 메모리 셀들의 소거를 허용하기 위해 그 전압을 낮게 구동시킴으로써 제어될 수 있고, 반면 제 2 워드 라인 서브세트의 워드 라인은 제 2 워드 라인 서브세트의 메모리 셀들의 소거를 막기 위해 그 전압을 플로팅시킴으로써 제어될 수 있다.
또 다른 예에서, 제 1 워드 라인 서브세트는 비금지된 상태를 갖는 WL3D-SB이고, 제 2 워드 라인 서브세트는 WL3D-SB(도 3f 참조, WL3D-SB와 동일한 레벨에 있는 것, 그리고 MC307, MS311, MS323, MC327, MC347, MS351, MS363 및 MC367과 통신하는 것)이며 금지된 상태를 갖고, 이에 따라 현재 소거 반복에서 소거되는 것으로부터 금지되었다고 가정한다. NAND 스트링들의 채널들을 충전하기 위해 소거 전압이 비트 라인에 인가될 때, 제 1 워드 라인 서브세트의 워드 라인은 제 1 워드 라인 서브세트의 메모리 셀들의 소거를 허용하기 위해, 낮게 구동됨으로써 제어될 수 있고, 반면 제 2 워드 라인 서브세트의 워드 라인은 제 2 워드 라인 서브세트의 메모리 셀들의 소거를 막기 위해 플로팅됨으로써 제어될 수 있다.
도 3f는 도 3a 및 도 3b와 일관되는, U자-형상의 NAND 스트링들의 소스-측들에 대한, 도 2b의 워드 라인 서브세트(WL3S-SB)의 예를 도시한다. 3D 비-휘발성 메모리 디바이스의 소정의 레벨에서, WL3S는 전도성 부분들 중 하나의 전도성 부분에 대한 워드 라인 서브세트의 예이고, 이것은 블록 혹은 다른 세트 내의 각각의 NAND 스트링의 소스-측 상에서 하나의(예를 들어, 정확히 하나의) 메모리 셀을 포함한다. 하위 전도성 층들에서의 다른 예들은 WL2S-SB, WL1S-SB 및 WL0S-SB이다.
WL3S-SB는 다른 서브세트들과 공유되는 메모리 셀들을 포함함에 유의해야 한다. 예를 들어, CG7(MC307 및 MC311) 그리고 CG15(MC323 및 MC327)는 BL-SB0과 공유되어 있다. 또한, CG27(MC347 및 MC351) 그리고 CG35(MC363 및 MC367)는 BL1의 BL 서브세트와 공유되어 있다.
일 접근법에서, WL3S-SB는 메모리 디바이스의 다른 레벨들에 있는 제어 게이트들과 통신하지 않으며, 또는 도 3e에서 보여지는 바와 같이, 동일 레벨에 있는 드레인-측 메모리 셀들의 제어 게이트들과 통신하지 않는다.
메모리 셀들의 워드 라인 서브세트를 독립적으로 소거 혹은 금지시키는 능력은 도 3e와 연계하여 앞에서 논의된 바와 같이 달성될 수 있다.
도 3g는 논의된 바와 같이 도 3a 및 도 3b의 U자-형상의 NAND 스트링들의 회로와 일관되는 메모리 셀들의 예시적인 정렬을 도시한다. 도 3b의 설명을 또한 참조하기 바란다.
도 4a는 도 1a의 블록(BLK0)의 직선형 NAND 스트링 실시예(480)의 상면도를 도시하며, 예시적인 SGD 라인 서브세트들(SGDL-SB0A 및 SGDL-SB1A)을 보여주고 있다. 이러한 구성에서, NAND 스트링은 단지 하나의 기둥만을 갖고, 소스-측 선택 게이트는 U자-형상의 NAND 스트링에서와 같이 기둥의 상부 상에 있는 것이 아니라 기둥의 하부 상에 있다. 더욱이, 블록의 소정의 레벨은 하나의 워드 라인 층을 갖는바, 이러한 워드 라인 층은 그 층의 메모리 셀들 각각에 연결된다. 예를 들어, 도 4b는 도 4a의 블록(BLK0)을 도시하며, 예시적인 WL 라인 서브세트(WL3-SB) 및 예시적인 비트 라인 서브세트들(BL-SB0A 및 BL-SB1A)을 보여주고 있다. 다수의 슬릿들(예컨대, 예시적인 슬릿(482))이 또한 사용될 수 있다. 절연체로 충전되는 이러한 슬릿들은, 도핑되지 않은 폴리실리콘 층(undoped polysilicon layer)들이 습식 에칭(wet etch)에 의해 제거되는 경우 및 교번하는 유전성 층들이 형성되도록 유전체가 증착되는 경우, 적층에 대한 구조적 지지체(structural support)를 제공하기 위해, 제조 프로세스에서 사용된다. 점선(486)은 기둥들(C12 내지 C17)을 관통해 연장된다. 라인(486)을 따라 절단된, 일부분(488)의 단면도가 도 4c에서 제시된다.
도 4c는 도 4a에서 라인(486)을 따라 절단된, 도 4a의 블록(480)의 일부분(488)의 단면도를 도시한다. NAND 스트링들(NS8 내지 NS11)에 대응하는 메모리 셀들의 기둥들이 복수-층 적층으로 도시된다. 적층(490)은 기판(101), 기판 상의 절연 필름(250), 그리고 소스 라인(SL0A)의 일부분을 포함한다. 단면으로 도시된 NAND 스트링들 앞뒤로, 예를 들어, x-축을 따라, SGD 라인 서브세트 내의 추가적인 직선형 NAND 스트링들이 연장됨을 상기하기 바란다. NS8은 소스 말단(494) 및 드레인 말단(492)을 갖는다. 도 4a로부터의 슬릿(482)이 또한 다른 슬릿들과 함께 도시된다. 비트 라인(BL0A)의 일부분이 또한 도시된다. 점선들은 메모리 셀들 및 선택 트랜지스터들을 도시한다.
도 4d는 도 4a의 직선형 NAND 스트링의 회로와 일관되는 메모리 셀들의 예시적인 정렬을 도시한다. 하나의 예시적 비트 라인 서브세트는 NAND 스트링들(NS0B 내지 NS7B)의 메모리 셀들에 의해 나타내어지고, 이들은 비트 라인(BL0A) 및 소스 라인(SL0A)과 통신하며, 또 다른 하나의 예시적 비트 라인 서브세트는 NAND 스트링들(NS0C 내지 NS7C)의 메모리 셀들에 의해 나타내어 지고, 이들은 비트 라인(BL1A) 및 소스 라인(SL1A)과 통신한다. 하나의 비트 라인 서브세트에서, NAND 스트링들 및 이들의 메모리 셀들은, NS0B(MC400 내지 MC403), NS1B(MC404 내지 MC407), NS2B (MC408 내지 MC411), NS3B(MC412 내지 MC415), NS4B(MC416 내지 MC419), NS5B(MC420 내지 MC423), NS6B(MC424 내지 MC427), 그리고 NS7B (MC428 내지 MC431)이다. 다른 비트 라인 서브세트에서, NAND 스트링들 및 이들의 메모리 셀들은, NS0C(MC440 내지 MC443), NS1C(MC444 내지 MC447), NS2C(MC448 내지 MC451), NS3C(MC452 내지 MC455), NS4C(MC456 내지 MC459), NS5C(MC460 내지 MC463), NS6C(MC464 내지 MC467), 그리고 NS7C(MC468 내지 MC471)이다.
더욱이, 8개의 예시적인 SGD 라인 서브세트들은, NS0B 및 NS0C(그리고 이들 사이의 임의의 NAND 스트링들), NS1B 및 NS1C(그리고 이들 사이의 임의의 NAND 스트링들), NS2B 및 NS2C(그리고 이들 사이의 임의의 NAND 스트링들), NS3B 및 NS3C(그리고 이들 사이의 임의의 NAND 스트링들), NS4B 및 NS4C(그리고 이들 사이의 임의의 NAND 스트링들), NS5B 및 NS5C(그리고 이들 사이의 임의의 NAND 스트링들), NS6B 및 NS6C(그리고 이들 사이의 임의의 NAND 스트링들), 그리고 NS7B 및 NS7C(그리고 이들 사이의 임의의 NAND 스트링들)에 의해 나타내어 진다.
더욱이, 제 1 워드 라인 레벨(WL0)에서의 예시적인 워드 라인 서브세트는, MC400, MC404, MC408, MC412, MC416, MC420, MC424, MC428, MC440, MC444, MC448, MC452, MC456, MC460, MC464 및 MC468에 의해 나타내어 진다. 제 2 워드 라인 레벨(WL1)에서의 예시적인 워드 라인 서브세트는, MC401, MC405, MC409, MC413, MC417, MC421, MC425, MC429, MC441, MC445, MC449, MC453, MC457, MC461, MC465 및 MC469에 의해 나타내어 진다. 제 3 워드 라인 레벨(WL2)에서의 예시적인 워드 라인 서브세트는, MC402, MC406, MC410, MC414, MC418, MC422, MC426, MC430, MC442, MC446, MC450, MC454, MC458, MC462, MC466 및 MC470에 의해 나타내어 진다. 제 4 워드 라인 레벨(WL3)에서의 예시적인 워드 라인 서브세트는, MC403, MC407, MC411, MC415, MC419, MC423, MC427, MC431, MC443, MC447, MC451, MC455, MC459, MC463, MC467 및 MC471에 의해 나타내어 진다.
각각의 NAND 스트링은, 비트 라인과 그 메모리 셀들 사이의 SGD 트랜지스터를 포함하고, 그리고 소스 라인과 그 메모리 셀들 사이의 SGS 트랜지스터를 포함한다. NAND 스트링들에 대한 SGD 및 SGS 트랜지스터들은, NS0B(SGD0B 및 SGS0B), NS1B(SGD1B 및 SGS1B), NS2B(SGD2B 및 SGS2B), NS3B(SGD3B 및 SGS3B), NS4B(SGD4B 및 SGS4B), NS5B(SGD5B 및 SGS5B), NS6B(SGD6B 및 SGS6B), NS7B(SGD7B 및 SGS7B), NS0C(SGD0C 및 SGS0C), NS1C(SGD1C 및 SGS1C), NS2C(SGD2C 및 SGS2C), NS3C(SGD3C 및 SGS3C), NS4C(SGD4C 및 SGS4C), NS5C(SGD5C 및 SGS5C), NS6C(SGD6C 및 SGS6C), 그리고 NS7C(SGD7C 및 SGS7C)이다.
도 5는 셀들을 선택적으로 금지시키는 것을 사용하는 예시적인 소거 프로세스의 흐름도를 도시하며, 도 5에서는 셀들의 서브세트의 한 가지 타입이 존재한다. 논의된 바와 같이, 서브세트들의 예시적인 타입들은 SGD 라인 서브세트, WL 서브세트, 및 BL 서브세트를 포함한다. 서브세트들의 하나 이상의 타입들이 소거 동작을 위해 정의될 수 있고 사용될 수 있다.
메모리 셀들의 서브세트들은 서브세트들이 검증 조건에 도달하는 경우 소거 동작의 나머지 부분에서 더 소거되는 것으로부터 독립적으로 금지될 수 있다. 결과적으로, 과도-소거와 관련된 문제들은 감소될 수 있고 혹은 이러한 문제를 피할 수 있다. 메모리 셀들의 서브세트가 검증 조건을 충족시키는 경우, 메모리 셀들은 후속 소거 신호들을 겪지 않을 것이다. 이러한 접근법은 소거 분포들을 조일(tighten) 수 있고, 검증된 메모리 셀들의 과도-스트레싱(over-stressing)을 피할 수 있으며, 메모리 셀들이 깊게 소거되는 것을 막을 수 있고, 그리고 횡단하는 전기장을 최소화시킬 수 있다. 만약 깊게 소거되는 것이 일어난다면, 그 소거된 셀들 내에는 과잉 정공들이 저장되게 된다. 그리고, 만약 이웃하는 셀들이 프로그래밍된 셀들이라면, 그 프로그래밍된 셀들 내에 과잉 전자들이 저장되게 된다. 전하 트랩핑 층이 전체 스트링을 통해 연결되기 때문에, 소거된 셀들 내의 과잉 정공들 및 프로그래밍된 셀들 내의 과잉 전자들로 인해, 전하 트랩핑 층 내에서 임의의 횡단하는 전기장이 발생할 것이다.
더욱이, 일부 경우들에서, 디바이스 성능에 미치는 깊은-소거의 영향을 최소화하기 위해 소거 이후 소프트 프로그램을 사용하는 것이 필요하지 않을 수 있다.
단계(500)는 셀들의 세트에 대한 소거 동작을 시작하며, 여기서 셀들의 세트는 서브세트의 한 가지 타입을 포함한다. 예를 들어, 세트는 셀들의 블록일 수 있다. 각각의 서브세트에 대한 상태 데이터가 유지될 수 있는바, 여기서 상태 데이터는 서브세트가 "금지됨(inhibited)"의 상태를 갖는지 아니면 "비금지됨(uninhibited)"의 상태를 갖는지를 표시하는데, "금지됨"의 상태는 서브세트가 소거 동작의 연속적인 소거 반복의 소거 부분에서 후속 소거로부터 금지됨을 표시하고, "비금지됨"의 상태는 서브세트가 소거 동작의 연속적인 소거 반복의 소거 부분에서 후속 소거로부터 금지되지 않음(즉, 서브세트는 계속해서 소거를 겪게 됨)을 표시한다. 상태 데이터는 예를 들어, 온-칩 제어 회로(on-chip control circuitry)(110) 혹은 오프-칩 제어기(off-chip controller)(122)에 의해 유지될 수 있고, 각각의 소거 반복의 검증 테스트(verify test)의 결과들에 근거하여 업데이트(update)될 수 있다.
처음에 언급된 바와 같이, 가장 높은 데이터 상태들에 있는 셀들을 소거하기 위해서는 상대적으로 강한 소거 전압이 필요하고, 이것은 결과적으로 깊은-소거 현상이 일어나게 할 수 있다. 소거 이후 소프트 프로그래밍(soft programming)이 대부분의 과잉 정공들을 전자들로 대체할 수 있어도, 강한 소거 조건에 의해 야기되는 과도 스트레스로 인한 저하는 영구적일 수 있다. 미리정의된 허용된 개수의 실패 비트들을 갖는 검증 알고리즘을 이용한 소거는 이러한 영구적인 저하를 최소화시킬 수 있다. 그러나, 만약 통과한 비트(passed bit)들(예를 들어, 검증 테스트에 근거하여 검증 조건을 충족시키는 메모리 셀들)이 금지되지 않는다면, 이들은 여전히 후속적인 소거 신호들을 겪을 것이고 과도-소거될 것이다. 본 명세서에서 제공되는 기법들은 이러한 문제를 감소시키거나 혹은 피하기 위해, 통과한 비트들이 후속적인 소거 신호들 동안 금지될 수 있게 한다.
단계(502)는 Verase를 초기화하는바, 이는 1-측 소거 동작에서 비트 라인에 인가되는 피크 전압이며, 혹은 2-측 소거 동작에서 비트 라인과 소스 라인 모두에 인가되는 피크 전압이다. 선택에 따라서는, 예를 들어, 도 9a와 연계되어 설명되는 바와 같이 Vgidl이 또한 초기화된다.
단계(504)는 상태=비금지됨을 갖는 서브세트들에 대한 소거 반복을 수행한다. 이러한 서브세트들은 소거를 겪는다. 단계(506)는 상태=비금지됨을 갖는 서브세트들에 대한 검증 테스트를 수행한다. 검증 테스트는 어떤 메모리 셀들이 검증 전압(Vv-erase)보다 낮은 Vth를 갖는지를 표시한다. 메모리 셀의 Vth가 Vv-erase보다 낮을 때 메모리 셀은 검증 테스트를 통과한 것으로 고려되고, 메모리 셀의 Vth가 Vv-erase보다 낮지 않을 때 메모리 셀은 검증 테스트에 실패한 것으로 고려된다. 서브세트 내에서 검증 테스트에 실패한 메모리 셀들의 수를 표시하는 실패 비트 카운트(fail bit count)가 제공될 수 있다. 또는, 서브세트 내에서 검증 테스트를 통과한 메모리 셀들의 수를 표시하는 통과 비트 카운트(pass bit count)가 제공될 수 있다.
결정 단계(508)는 메모리 셀들의 세트에 대한 검증 조건이 충족되는지를 결정한다. 예를 들어, 검증 조건은 ≤N1개인 실패 비트들이 존재할 때 충족될 수 있는데, 여기서 N1은 자연수이다. 예를 들어, N1은 세트 내의 메모리 셀들의 총 수의 1% 내지 10%일 수 있다. 만약 결정 단계(508)가 참(true)이라면, 동작은 단계(520)에서 성공적으로 끝난다. 만약 결정 단계(508)가 거짓(false)이라면, 결정 단계(510)는 Verase=Verase_max인지를 결정하는데, 여기서 Verase_max는 최대 허용가능한 전압이다. 손상을 피하기 위해, 이러한 전압은 최대치로 제한된다. 만약 결정 단계(510)가 참이면, 소거 동작은 단계(520)에서 성공적으로 끝난다. 만약 결정 단계(510)가 거짓이라면, 결정 단계(512)는 (상태=비금지됨을 갖는 서브세트들 내에서의) 임의의 셀들이 검증 테스트를 통과하는지를 결정한다. 만약 결정 단계(512)가 거짓이라면, 단계(522)에서 Verase는 스텝 상승되고, 단계(504)에서 다음 소거 반복이 수행된다. 단계(522)는 선택에 따라서는, 예를 들어, 도 9a와 연계되어 더 설명되는 바와 같이 Vgidl로서 지칭되는 전압을 스텝 상승시킨다.
만약 결정 단계(512)가 참이면, 단계(514)는 서브세트에 대한 검증 테스트의 결과를 고려한다. 결과는 예를 들어, 서브세트 내에서의 실패 비트들의 수를 표시할 수 있다. 단계(516)에서, 만약 서브세트가 각각의 검증 조건(예를 들어, 제 1 검증 조건)을 충족시킨다면, 서브세트의 상태는 금지됨으로 설정된다. 결과적으로, 메모리 셀들의 서브세트(예를 들어, 제 1 서브세트)는 소거 동작의 나머지 부분에서(예를 들어, 소거 동작의 후속적인 소거 반복의 소거 부분에서) 소거되는 것으로부터 금지될 것이다. 만약 서브세트가 각각의 검증 조건을 충족시키지 못한다면, 서브세트의 상태는 비금지됨으로서 유지된다. 각각의 검증 조건은, 예를 들어, 서브세트 내의 실패 비트들의 수가 최대 허용가능한 수보다 작을 때 충족될 수 있다.
서브세트 당 실패 비트들의 최대 허용가능한 수는 동일한 타입의 서브세트들에 대해서는 동일할 수 있고, 서브세트의 상이한 타입들이 존재할 때 서브세트의 각각의 상이한 타입에 대해서는 상이할 수 있다. 서브세트 당 실패 비트들의 최대 허용가능한 수는 또한, 동일한 타입의 상이한 서브세트들에 대해 다르게 설정될 수 있는데, 예컨대 메모리 디바이스 내의 서브세트의 위치에 근거하여 다르게 설정될 수 있다. 하나의 접근법에서, 서브세트 당 실패 비트들의 최대 허용가능한 수는, 소거하기에 상대적으로 더 어려운 서브세트에 대해서는 더 클 수 있고, 소거하기에 상대적으로 더 쉬운 서브세트에 대해서는 더 작을 수 있다. 서브세트 소거의 난이도는, 메모리 디바이스 내에서의 서브세트의 위치, 감지 회로에 대한 근접성, 간섭의 원인들, 제조 변동과 같은 인자들 혹은 다른 인자들에 기반을 둘 수 있다. 실험을 통해 서브세트의 소거가 어느 정도의 난이도를 갖는지의 확률적 측정치들이 표시될 수 있다. 더욱이, 서브세트 당 실패 비트들의 최대 허용가능한 수는, 메모리 디바이스의 시간적 수명, 프로그램-소거의 누적된 횟수, 및/또는 온도와 같은 조건들에 근거하여 조정될 수 있다.
예를 들어, 도 2b와 연계되어 논의된 예를 사용하여, 세트 내에 총 1,536,000개의 메모리 셀들에 대해서, y 방향으로 12개의 메모리 기둥들이 있고, x 방향으로 32k개의 메모리 기둥들이 있으며, (레벨 당 2개의 워드 라인 일부분들을 갖는) 메모리 셀들의 4개의 레벨들이 있다고 가정한다. 세트 내에서의 허용가능한 실패 비트들의 수는 N1=1,536,000×2%=30,720개라고 가정한다. 서브세트의 제 1 타입은 BL 서브세트이고, 이러한 서브세트들은 32k개 있으며, 서브세트 당 12×4=48개의 셀들을 갖는다. 서브세트의 제 2 타입은 WL 서브세트이고, 이러한 서브세트들은 4×2=8개 있으며, 서브세트 당 32,000×12/2=192,000개의 셀들을 갖는다. 서브세트의 제 3 타입은 SGD 라인 서브세트이고, 이러한 서브세트들은 6개 있으며, 서브세트 당 32,000×2×4=256,000개의 셀들을 갖는다. 2%의 비율을 사용하여, BL 서브세트 당 실패 비트들의 최대 허용가능한 수는 48×0.02=l개의 비트(bit)이고, WL 서브세트 당 실패 비트들의 최대 허용가능한 수는 192,000×0.02=3,840개의 비트들이고, 그리고 SGD 라인 서브세트 당 실패 비트들의 최대 허용가능한 수는 256,000×0.02=5,120개의 비트들이다.
상이한 타입들의 서브세트들 간의 오버랩(overlap)으로 인해, 상이한 타입들 중 2개 혹은 3개의 서브세트들 내에 동일한 메모리 셀이 존재할 수 있다. 소정의 소거-검증 반복에 대해, 만약 메모리 셀이 실패 비트라면, 상이한 타입들의 2개 혹은 3개의 서브세트들 각각에서의 실패 비트들의 최대 허용가능한 수를 향해 카운트가 일어날 것이다.
만약 결정 단계(518)에서, 고려할 다음 서브세트가 존재한다면, 다음 서브세트에 대해 단계(514)가 반복된다. 만약 결정 단계(518)가 거짓이면, 앞서 논의된 단계(522)에 도달한다.
도 6은 셀들을 선택적으로 금지시키는 것을 사용하는 예시적인 소거 프로세스의 흐름도를 도시하며, 도 6에서는 셀들의 서브세트의 두 가지 타입들이 존재한다. 서브세트들의 두 가지 타입들에 대한 예시적인 시나리오들은, BL 서브세트, 그 다음에 SGD 라인 서브세트; BL 서브세트, 그 다음에 WL 서브세트; SGD 라인 서브세트, 그 다음에 BL 서브세트; SGD 라인 서브세트, 그 다음에 WL 서브세트; WL 서브세트, 그 다음에 BL 서브세트; 그리고 WL 서브세트, 그 다음에 SGD 라인 서브세트를 포함한다. 이러한 순서는 서브세트를 금지시키기 위한 결정이 행해지는 순서를 나타낸다. 일부 경우들에서, 이러한 순서는 중요하지 않을 수 있다. 그러나, 실험 및 테스트는 하나의 순서가 또 하나의 다른 순서보다 더 바람직한지를 결정할 수 있다.
단계(600)는 셀들의 세트에 대한 소거 동작을 시작하며, 여기서 셀들의 세트는 서브세트의 제 1 타입 및 제 2 타입(예를 들어, BL 서브세트, WL 서브세트 및 SGD 라인 서브세트 중 두 가지 타입)을 포함한다. 단계(602)는 Verase를 초기화한다. 선택에 따라서는, 예를 들어, 도 9a와 연계되어 설명되는 바와 같이 Vgidl이 또한 초기화된다.
단계(604)는 상태=비금지됨을 갖는 서브세트들에 대한 소거 반복을 수행한다. 단계(606)는 상태=비금지됨을 갖는 서브세트들에 대한 검증 테스트를 수행한다. 결정 단계(608)는 메모리 셀들의 세트에 대한 검증 조건이 충족되는지를 결정한다. 만약 결정 단계(608)가 참이면, 동작은 단계(626)에서 성공적으로 끝난다. 제 1 옵션에서, 세트에 대한 검증 조건은 모든 서브세트들이 각각의 검증 조건을 충족시킬 것을 요구할 수 있다. 예시적 설명을 위해, 이전의 예에서, 8개의 WL 서브세트들이 존재하고, WL 서브세트 당 실패 비트들의 최대 허용가능한 수는 WL 서브세트 당 3,840개의 비트들이고, 세트 내의 실패 비트들의 최대 허용가능한 수는 30,720개이다. 따라서, 제 1 옵션은 세트 내에 30,720개보다 더 많지 않은 실패 비트들이 존재하여도 WL 서브세트 당 3,840개보다 많지 않은 실패 비트들이 존재할 것을 요구한다. 이러한 경우에, 만약 적어도 하나의 WL 서브세트가 3,840개보다 많은 실패 비트들을 갖는다면, 결정 단계(608)는 거짓이다. 이러한 사실들을 갖는 제 2 옵션에서, 결정 단계(608)는 참인데, 왜냐하면 검증 조건이 전체 세트에 근거하고 있기 때문이다. 제 1 옵션은 더 관대하며 일부 경우들에서 소거 동작이 비성공적이라고 선언하는 것을 피하게 되는 반면, 제 2 옵션은 더 엄격하고 일 서브세트에서의 비소거된 셀들의 농도가 상대적으로 커지는 것을 피하게 된다.
만약 결정 단계(608)가 거짓이면, 결정 단계(610)는 Verase=Verase_max인지를 결정한다. 만약 결정 단계(610)가 참이면, 단계(626)에서 소거 동작은 비성공적으로 끝난다. 만약 결정 단계(610)가 거짓이면, 결정 단계(612)는 (상태=비금지됨을 갖는 서브세트들 내에서의) 임의의 셀들이 검증 테스트를 통과하는지를 결정한다. 만약 결정 단계(612)가 거짓이라면, 단계(628)에서 Verase는 스텝 상승되고, 단계(604)에서 다음 소거 반복이 수행된다. 단계(628)는 선택에 따라서는, 예를 들어, 도 9a와 연계되어 더 설명되는 바와 같이 Vgidl을 스텝 상승시킨다.
만약 결정 단계(612)가 참이면, 단계(614)는 제 1 타입의 서브세트에 대한 검증 테스트의 결과를 고려한다. 단계(616)에서, 만약 서브세트가 각각의 검증 조건(예를 들어, 제 1 검증 조건)을 충족시킨다면, 서브세트의 상태는 금지됨으로 설정된다. 만약 서브세트가 각각의 검증 조건을 충족시키지 못한다면, 서브세트의 상태는 비금지됨으로서 유지된다. 각각의 검증 조건은, 예를 들어, 서브세트 내의 실패 비트들의 수가 최대 허용가능한 수보다 작을 때 충족될 수 있다. 각각의 검증 조건은 서브세트의 각각의 상이한 타입에 대해 상이할 수 있다. 예를 들어, 실패 비트들의 최대 허용가능한 수는, 서브세트의 하나의 타입(예를 들어, BL 서브세트, WL 서브세트 및 SGD 라인 서브세트 중 하나)에 대해서는 하나의 값을 가질 수 있고, 서브세트의 또 다른 하나의 타입(예를 들어, BL 서브세트, WL 서브세트 및 SGD 라인 서브세트 중 또 다른 하나)에 대해서는 또 다른 하나의 상이한 값을 가질 수 있다.
예를 들어, 서브세트의 제 2 타입보다 더 많은 메모리 셀들을 갖는 서브세트의 제 1 타입은, 실패 비트들의 최대 허용가능한 수에 관해 더 큰 수를 가질 수 있다. 서브세트들의 상이한 타입들의 소거 특성들은 서로 다를 수 있고, 이에 따라 서브세트의 하나의 타입은 서브세트의 또 다른 하나의 타입보다 소거하기 더 어렵게 되는데, 이러한 경우 서브세트의 소거가 더 어려운 경우에 사용될 수 있는 실패 비트들의 최대 허용가능한 수는 더 클 수 있다. 그러나 다른 접근법들이 또한 사용될 수 있다.
만약 결정 단계(618)에서 고려할 제 1 타입의 다음 서브세트가 존재한다면, 제 1 타입의 다음 서브세트에 대해 단계(614)가 반복된다. 만약 결정 단계(618)가 거짓이면, 단계(620)는 제 2 타입의 서브세트에 대한 검증 테스트의 결과를 고려한다. 단계(622)에서, 만약 서브세트가 각각의 검증 조건(예를 들어, 제 2 검증 조건)을 충족시킨다면, 서브세트의 상태는 금지됨으로 설정된다. 만약 서브세트가 각각의 검증 조건을 충족시키지 못한다면, 서브세트의 상태는 비금지됨으로서 유지된다. 만약 결정 단계(624)에서 고려할 제 2 타입의 다음 서브세트가 존재한다면, 제 2 타입의 다음 서브세트에 대해 단계(620)가 반복된다. 만약 결정 단계(624)가 거짓이면, 앞서 논의된 단계(628)에 도달한다.
도 7은 셀들을 선택적으로 금지시키는 것을 사용하는 예시적인 소거 프로세스의 흐름도를 도시하며, 도 7에서는 셀들의 서브세트의 세 가지 타입들이 존재한다.
서브세트들의 세 가지 타입들에 대한 예시적인 시나리오들은, BL 서브세트, 그 다음에 SGD 라인 서브세트, 그 다음에 WL 서브세트; BL 서브세트, 그 다음에 WL 서브세트, 그 다음에 SGD 라인 서브세트; SGD 라인 서브세트, 그 다음에 WL 서브세트, 그 다음에 BL 서브세트; SGD 라인 서브세트, 그 다음에 BL 서브세트, 그 다음에 WL 서브세트; WL 서브세트, 그 다음에 BL 서브세트, 그 다음에 SGD 라인 서브세트; 그리고 WL 서브세트, 그 다음에 SGD 라인 서브세트, 그 다음에 BL 서브세트를 포함한다. 이러한 순서는 서브세트를 금지시키기 위한 결정이 행해지는 순서를 나타낸다.
단계(700)는 셀들의 세트에 대한 소거 동작을 시작하며, 여기서 셀들의 세트는 서브세트의 제 1 타입, 제 2 타입 및 제 3 타입(예를 들어, BL 서브세트, WL 서브세트 및 SGD 라인 서브세트 중 두 가지 타입)을 포함한다. 단계(702)는 Verase를 초기화한다. 선택에 따라서는, 예를 들어, 도 9a와 연계되어 설명되는 바와 같이 Vgidl이 또한 초기화된다.
단계(704)는 상태=비금지됨을 갖는 서브세트들에 대한 소거 반복을 수행한다. 단계(706)는 상태=비금지됨을 갖는 서브세트들에 대한 검증 테스트를 수행한다. 결정 단계(708)는 메모리 셀들의 세트에 대한 검증 조건이 충족되는지를 결정한다. 만약 결정 단계(708)가 참이면, 동작은 단계(732)에서 성공적으로 끝난다. 만약 결정 단계(708)가 거짓이면, 결정 단계(710)는 Verase=Verase_max인지를 결정한다. 만약 결정 단계(710)가 참이면, 단계(732)에서 소거 동작은 비성공적으로 끝난다. 만약 결정 단계(710)가 거짓이면, 결정 단계(712)는 (상태=비금지됨을 갖는 서브세트들 내에서의) 임의의 셀들이 검증 테스트를 통과하는지를 결정한다. 만약 결정 단계(712)가 거짓이라면, 단계(734)에서 Verase는 스텝 상승되고, 단계(704)에서 다음 소거 반복이 수행된다. 단계(734)는 선택에 따라서는, 예를 들어, 도 9a와 연계되어 더 설명되는 바와 같이 Vgidl을 스텝 상승시킨다.
만약 결정 단계(712)가 참이면, 단계(714)는 제 1 타입의 서브세트에 대한 검증 테스트의 결과를 고려한다. 단계(716)에서, 만약 서브세트가 각각의 검증 조건(예를 들어, 제 1 검증 조건)을 충족시킨다면, 서브세트의 상태는 금지됨으로 설정된다. 만약 서브세트가 각각의 검증 조건을 충족시키지 못한다면, 서브세트의 상태는 비금지됨으로서 유지된다.
만약 결정 단계(718)에서 고려할 제 1 타입의 다음 서브세트가 존재한다면, 제 1 타입의 다음 서브세트에 대해 단계(714)가 반복된다. 만약 결정 단계(718)가 거짓이면, 단계(720)는 제 2 타입의 서브세트에 대한 검증 테스트의 결과를 고려한다. 단계(722)에서, 만약 서브세트가 각각의 검증 조건(예를 들어, 제 2 검증 조건)을 충족시킨다면, 서브세트의 상태는 금지됨으로 설정된다. 만약 서브세트가 각각의 검증 조건을 충족시키지 못한다면, 서브세트의 상태는 비금지됨으로서 유지된다. 만약 결정 단계(724)에서 고려할 제 2 타입의 다음 서브세트가 존재한다면, 제 2 타입의 다음 서브세트에 대해 단계(720)가 반복된다.
만약 결정 단계(724)가 거짓이면, 단계(726)는 제 3 타입의 서브세트에 대한 검증 테스트의 결과를 고려한다. 단계(728)에서, 만약 서브세트가 각각의 검증 조건(예를 들어, 제 3 검증 조건)을 충족시킨다면, 서브세트의 상태는 금지됨으로 설정된다. 만약 서브세트가 각각의 검증 조건을 충족시키지 못한다면, 서브세트의 상태는 비금지됨으로서 유지된다. 만약 결정 단계(730)에서 고려할 제 3 타입의 다음 서브세트가 존재한다면, 제 3 타입의 다음 서브세트에 대해 단계(726)가 반복된다. 만약 결정 단계(730)가 거짓이면, 앞서 논의된 단계(734)에 도달한다.
도 8은 소거 동작을 도시하며, 도 8의 소거 동작에서는 메모리 셀들의 서브세트들의 다수의 상이한 타입들이 소거 동작의 상이한 소거 반복들에서 조정된다. 단계(800)는 셀들의 세트에 대한 소거 동작을 서브세트의 한 가지 타입을 사용하여 시작한다. 단계(802)는 제 1 조건이 충족될 때 서브세트들의 두 가지 타입들을 사용하는 것으로 스위칭한다. 단계(804)는 제 2 조건이 충족될 때 서브세트들의 세 가지 타입들을 사용하는 것으로 스위칭한다. 일반적으로, 서브세트들의 상이한 타입들의 수가 더 많은 경우, 서브세트들 중 하나 이상의 서브세트들이 각각의 검증 조건을 충족시키고 소거 동작의 나머지 부분에서 소거로부터 금지될 확률은 더 커지게 된다. 이것은 바람직한데, 왜냐하면 과도-소거가 감소될 수 있고 내구력이 향상될 수 있기 때문이다. 그러나, 서브세트들의 수가 증가함에 따라 추가적인 계산 및 소거 시간이 필요하다. 소정의 소거 반복 혹은 소거 동작에서 사용될 서브세트들의 타입들의 수를 결정하는 것은 소거 시간과 내구력 손상 간의 트레이드오프(tradeoff)에 근거하여 행해질 수 있다. 서브세트들의 타입들이 더 많아질수록, 소거 시간은 더 커지지만, 내구력 손상은 더 작아진다.
따라서, 한 가지 접근법은 소거 동작이 진행됨에 따라 서브세트들의 상이한 타입들의 수를 점진적으로 증가시키는 것인데, 이 경우 각각의 검증 조건에 도달하게 되는 메모리 셀들의 수가 더 커질 확률이 더 높아진다. 예를 들어, 소거 반복들의 특정된 고정 수 NE1 및 NE2가 수행되었을 때 제 1 조건 및 제 2 조건이 각각 충족될 수 있다(여기서, N2>N1이고 N1 및 N2는 자연수들(양의 정수들)임). 또는, 적응형 접근법에서, 실패 비트들의 수가 임의의 특정된 수 FB1 및 FB2보다 작을 때 제 1 조건 및 제 2 조건이 각각 충족될 수 있다(여기서, FB1>FB2이고 FB1 및 FB2는 자연수들임). 또는, 하나의 조건, 예를 들어, 제 1 조건은 고정될 수 있고, 반면 다른 조건, 예를 들어, 제 2 조건은 적응적으로 조정될 수 있다.
도 9a는 예시적인 소거 프로세스의 흐름도를 도시하면, 도 9a에서는 하나 이상의 연속적인 소거-검증 반복들 중 소거 부분에서 Vgidl이 스텝 상승된다. 이러한 접근법은, 도 5 내지 도 8과 연계하여 논의된 바와 같은 셀들의 서브세트들을 금지시키는 소거 기법과 별개로 사용될 수 있거나 혹은 이러한 소거 기법에 통합될 수 있다.
단계(900)는 셀들의 세트에 대한 소거 동작을 시작한다. 단계(902)는 Verase 및 Vgidl을 초기화한다. 단계(904)는 상태=비금지됨을 갖는 서브세트들에 대한 소거 반복을 수행한다. 단계(906)는 세트에 대한 검증 테스트를 수행한다. 결정 단계(908)는 세트에 대한 검증 조건(실패 비트들의 수 ≤ N1)이 충족되는지를 결정한다. 만약 결정 단계(908)가 참이면, 동작은 단계(918)에서 성공적으로 끝난다. 만약 결정 단계(908)가 거짓이면, 결정 단계(910)는 Verase=Verase_max인지를 결정한다. 만약 결정 단계(910)가 참이면, 단계(918)에서 소거 동작은 비성공적으로 끝난다.
선택에 따라서는, 소거 동작은 계속될 수 있고, 그리고 도 14와 연계하여 논의되는 바와 같이 Verase_max에 도달할 때 하나 이상의 반복들에서 Vgidl은 증가될 수 있다.
만약 결정 단계(910)가 거짓이면, 결정 단계(912)는 세트 내에서의 임의의 셀들이 검증 테스트를 통과하는지를 결정한다. 만약 결정 단계(912)가 거짓이라면, 단계(922)에서 Verase는 스텝 상승되고(그러나 Vgidl은 그렇지 않음), 단계(904)에서 다음 소거 반복이 수행된다. 만약 결정 단계(912)가 참이라면, 결정 단계(914)는 세트에 대한 검증 조건(실패 비트들의 수 ≤ N2)이 충족되는지를 결정한다(여기서, N2>N1이고, Nl 및 N2는 자연수들임). 만약 결정 단계(914)가 거짓이라면, 선택에 따라서는, 단계(920)는 검증 조건을 충족시키는 셀들의 서브세트들을 금지시킨다. 개개의 서브세트들이 각각의 검증 조건을 충족시키는지를 결정하는 것과 같은, 앞서 논의된 추가적인 단계들은 그러한 것이 가능한지를 결정하기 위해 수행될 수 있다. 후속적으로, 단계(922)에 도달한다.
결정 단계(914)가 거짓인 것은, 다수의 셀들이 소거 검증 레벨에 도달할 수 없음을 표시한다. 가장 가능성있는 이유는, 터널링 필드(tunneling field)(소거 전압)가 충분히 크지 않은 것이고, 이에 따라 우리는 Vgidl 대신에 Verase이 증가되도록 된다. 만약 결정 단계(914)가 참이면, 결정 단계(916)는 Vgidl=Vgidl_max인지를 결정한다. 결정 단계(914)가 참인 것은, 단지 느린 소거 셀들(이들의 Vth는 셀들의 세트의 Vth 분포 중 보다 더 느린 테일(tail)을 형성함)만이 소거 검증 레벨에 도달하지 않았음을 표시한다. 가장 가능성있는 것으로, 이것은 특정 NAND 스트링들에서의 불충분한 GIDL로 인한 것이고, 이에 따라 우리는 Verase 대신에 Vgidl이 증가되도록 한다. 또 하나의 다른 옵션에서, Vgidl 및 Verase은 동일한 소거 반복에서 스텝 상승될 수 있다.
만약 결정 단계(916)가 거짓이라면, 선택에 따라서는, 단계(924)는 검증 조건을 충족시키는 셀들의 서브세트들을 금지시킨다. 단계(926)에서 Vgidl은 스텝 상승되고(그러나 Verase는 그렇지 않음), 단계(904)에서 다음 소거 반복이 수행된다. 만약 결정 단계(916)가 참이라면, 단계(920)에 도달한다.
따라서, 두 개의 검증 조건들이 부과된다. 결정 단계(908)에서의 제 1 조건은 더 엄격한 조건으로, 이것은 조건 충족시 소거 동작을 성공적으로 끝낸다. 결정 단계(914)에서의 제 2 조건은 덜 엄격한 조건으로, 이것은 조건 충족시 메모리 셀들 중 많은 메모리 셀들이 소거되었고 세트는 완전히 소거된 것으로 종결됨을 표시한다. 예를 들어, 결정 단계(914)는 메모리 셀들 중 약 75%가 소거되었을 때 충족될 수 있다. 실패 비트들의 최대 허용가능한 수인 N2는 세트 내의 셀의 수의 25%로 설정될 수 있다.
따라서, N1 및 N2는 두 개의 상이한 미리정의된 실패 비트 카운트들이다. 검증 조건(실패 비트들의 수 ≤ N2)이 충족되는 경우, 피크 소거 전압(peak erase voltage)(Verase)은 소거 동작의 하나 이상의 연속적인 소거 반복들에서 고정될 수 있고, 반면 Vgidl(이것은 SGD 및/또는 SGS 선택 디바이스들의 게이티드 접합(gated junction)들의 전압 차인 GIDL 전압임)은 증가하게 된다. GIDL 전압이 더 높아지면, 비트들은 소거가 GIDL 전류에 의해 제한되는 경우 소거 검증 조건에 도달할 수 있다. 이러한 접근법은 소거 분포를 조일 수 있으며, (GIDL 전압을 일으키는) Verase가 과도하게 커지게 되는 경우 일어날 수 있는 게이티트 접합들의 과도스트레스를 피할 수 있다. 더욱이, 일부 경우들에서, 소거 동작을 완료하기 위해 필요한 가장 높은 Verase는 Verase_max보다 더 낮을 수 있다. 더 세부사항들에 대해서는 도 12 내지 도 14를 참조하기 바란다.
또 하나의 다른 옵션에서, Vgidl은 검증 조건이 충족됨을 대표하는 고정된 소거-검증 반복 횟수에서 스텝 상승을 시작할 수 있다. 또는, Vgidl은 검증 조건과 Verase의 레벨의 조합에 근거하는 소거-검증 반복에서 스텝 상승을 시작할 수 있다. 또는, Vgidl은 검증 조건이 충족되는지 여부에 상관없이 Verase_max에 도달할 때 스텝 상승을 시작할 수 있다(도 14 참조).
도 9b는 하나의 예시적 소거 동작에 관한 깊은 소거 상태, 최종 소거 상태, 그리고 상위 데이터 상태들의 임계 전압 분포들을 도시한다. 메모리 셀들은 이들의 임계 전압들이 (데이터 상태들을 나타내는) 각각의 범위들 내에 있도록 프로그래밍될 수 있다. 초기에, 메모리 셀들 모두를 소거된 상태(E)에 있도록 하는 소거 동작이 수행된다. 후속적으로, 메모리 셀들 중 일부는, 예를 들어, A, B 혹은 C 데이터 상태들을 나타내도록, 더 높은 임계 전압으로 프로그래밍될 수 있다.
x-축은 임계 전압을 표시하고, y-축은 저장 소자들의 수를 표시한다. 본 예에서는, 4개의 데이터 상태들(이들 각각은 임계 전압 분포에 의해 나타내어짐)이 존재한다(초기 (깊게) 소거된 상태(950), 소프트 프로그래밍된 소거 상태(E)(952), A 상태(954), B 상태(956), 및 C 상태(958)). 추가적인 데이터 상태들(예를 들어, 8개 혹은 16개의 데이터 상태들)을 갖는 메모리 디바이스들이 또한 사용될 수 있다. 분포(950)는, 저장 소자들이 소거 상태(952)를 지나 전형적으로 과도-소거될 때의 소거 동작 이후에 실현된다. 소거 동작에서는, 하나 이상의 소거 펄스들이 NAND 스트링의 소스 및/또는 드레인 말단들에 인가되는바, 이러한 펄스들의 인가는 소거되는 저장 소자들의 임계 전압이 소거-검증 레벨(Vv-erase)(이것은 일 접근법에서, 0V일 수 있거나 혹은 0V에 가까울 수 있음) 아래로 전이(transition)할 때까지 행해진다. 블록에 대한 소거 동작이 완료되는 경우, 소프트 프로그래밍 동작이 수행될 수 있고, 여기서 하나 이상의 양의 전압 펄스들이 예를 들어, 워드 라인을 통해 저장 소자들의 제어 게이트들에 인가되고, 이에 따라 소프트 프로그래밍(soft programming)(SPGM) 검증 레벨(Vv-spgm) 아래에 있음과 아울러 이 검증 레벨에 더 가까이 있는 분포(950) 내의 저장 소자들 일부 혹은 모두의 임계 전압들을 소거 상태(952)로 증가시키게 된다. 예를 들어, 저장 소자들 중 특정의 작은 일부분은 Vv-spgm보다 높은 Vth를 갖도록 소프트 프로그래밍될 수 있고, 이러한 때에 소프트 프로그래밍은 끝나게 되는데, 이 경우 대부분의 다른 저장 소자들은 Vv-spgm 가까이 있는 그러나 Vv-spgm 아래에 있는 Vth를 갖은 채 남아 있게 된다. Vv-spgm은 전형적으로 Vv-erase보다 크거나 혹은 Vv-erase과 같다. 유리한 것으로 소프트 프로그래밍 동작은 결과적으로 소거 상태 분포(952)의 폭을 좁혀준다. 소프트 프로그래밍 동작이 완료되는 경우, 더 높은 데이터 상태들로의 프로그래밍, 예를 들어, 검증 레벨들(VvA, VvB 및 VvC)을 사용하여 상태들(A, B 및 C) 각각으로의 프로그래밍이 일어날 수 있다. 후속하는 판독 동작은 레벨들(VreadA, VreadB 및 VreadC)을 사용할 수 있다.
도 9c는 또 다른 하나의 예시적 소거 동작에 관한 소프트 소거 상태, 그리고 상위 데이터 상태들의 임계 전압 분포들을 도시한다. 이러한 접근법에서는, 소프트 소거 이후에 소거 상태(960)에 도달한다. 하나의 옵션에서는, 어떠한 소프트 프로그래밍도 수행되지 않는다. Vv-erase는 도 9b 및 도 9c에서 동일할 수 있거나 상이할 수 있다.
도 10a 내지 도 10i는 소거 동작의 소거-검증 반복 중 소거 부분 동안의 예시적인 전압들을 도시한다. 소거 동작은 복수의 소거-검증 반복들을 포함할 수 있는바, 예를 들어, 도 12 내지 도 14와 연계하여 논의되는 바와 같은 EV0, EV1, EV2, ...을 포함할 수 있다. 각각의 소거-검증 반복은 소거 부분(혹은 소거 반복), 그리고 후속해서 일어나는 검증 부분(혹은 검증 반복)을 포함할 수 있다. 더욱이, 각각의 소거 부분은 복수의 레벨들을 가질 수 있다. 일 접근법에서, 2-레벨 소거 부분이 사용된다. 더욱이, 소거 동작은 1-측 소거 혹은 2-측 소거를 포함할 수 있다. 1-측 소거는 NAND 스트링을 충전하기 위해 비트 라인을 통해 NAND 스트링의 드레인-말단에 전압을 인가하며, 반면 NAND 스트링의 소스-말단은 NAND 스트링을 충전하는데 사용되지 않는다. 2-측 소거는 드레인-말단 및 소스-말단 양쪽 모두를 통해 NAND 스트링을 충전한다. 2-측 소거 혹은 양-측 소거는 1-측 소거보다 더 빠르지만, 더 커다란 칩 크기를 요구한다. 일반적으로, 소거 부분은 3개 파트(part)들(준비 국면(t0 내지 t2), 충전 국면(t2 내지 t4), 그리고 소거 국면(t4 내지 t7))을 포함할 수 있다.
도 10a 내지 도 10i는 공통의 시간 축을 가지고 있지만, 시간 증분값들은 반드시 동등한 간격으로 이격되어 있지 않으며, 도면들은 반드시 일정한 비율로 도시되지 않았다.
도 10a는 1-측 소거 혹은 2-측 소거에 대해, 비트 라인에 대한 예시적인 전압들을 도시한다. 선택된 비트 라인은 현재 소거 반복에서 소거될 메모리 셀들 혹은 NAND 스트링들과 통신하며, 반면 비선택된 비트 라인은 현재 소거 반복에서 소거될 메모리 셀들 혹은 NAND 스트링들과 통신하지 않는다. 선택된 비트 라인(파형(1000))에 대해, 전압 Vbl_selected는, 예를 들어, t0 내지 t1에서 Vss=0V로부터 Vgidl로 증가하고, 그 다음에 t2 내지 t3에서 Vgidl로부터 Verase로 증가하고, t3 내지 t6 동안 Verase에 설정되어 있으며, 그 다음에 t6 내지 t7에서 Verase로부터 Vss로 낮아진다. Vbl_selected를 Vss=0V로부터 Vgidl로 증가시키는 것은 SGD 드레인 에지에서 정공들이 발생되도록 한다. 비선택된 비트 라인(파형(1002))에 대해, 전압 Vbl_unselected는, t2 내지 t3에서 Vss로부터 Vbl_inhibit로 증가하고, t3 내지 t6 동안 Vbl_inhibit에 설정되어 있으며, 그 다음에 t6 내지 t7에서 Vbl_inhibit로부터 Vss로 낮아진다. 예시적 전압 레벨들은 Verase = 15V 내지 20V 및 Vgidl=10V이다.
도 10b는 1-측 소거 혹은 2-측 소거에 대해, SGD 트랜지스터에 대한 예시적인 전압들을 도시한다. 선택된 SGD 트랜지스터는 현재 소거 반복에서 소거될 메모리 셀들 혹은 NAND 스트링들과 통신하며, 반면 비선택된 SGD 트랜지스터는 현재 소거 반복에서 소거될 메모리 셀들 혹은 NAND 스트링들과 통신하지 않는다. 선택된 SGD 트랜지스터(파형(1006))에 대해, 전압 Vsgd_selected는, t2 내지 t3에서 Vss로부터 Verase-Vgidl로 증가하고, t3 내지 t6 동안 Verase-Vgidl에 설정되어 있으며, 그 다음에 t6 내지 t7에서 Verase-Vgidl로부터 Vss로 낮아진다. Verase-Vgidl은 Verase와 Vgidl 간의 차이를 표시한다. 비선택된 SGD 트랜지스터(파형(1004))에 대해, 전압 Vsgd_unselected는, t2 내지 t3에서 Vss로부터 Verase-Vrev로 증가하고, t3 내지 t6 동안 Verase-Vrev에 설정되어 있으며, 그 다음에 t6 내지 t7에서 Verase-Vrev로부터 Vss로 낮아진다. Verase-Vrev는 Verase와 Vrev 간의 차이를 표시한다. 예시적 전압 레벨들은 Vrev = 2V 내지 3V, Verase-Vrev = 17V 내지 18V, Verase-Vgidl=10V이다. "rev"는 리버스 바이어스(reverse bias)를 표시한다.
도 10c는 1-측 소거에 대해, SGS 트랜지스터에 대한 예시적인 전압들을 도시한다. 1-측 소거에 대해, SGS 트랜지스터는 비-전도성 상태에 있고, 이에 따라 소스 라인은 NAND 스트링과 통신하지 않는다. SGS 트랜지스터(파형(1008))에 대해, 전압은, t0 내지 t1에서 Vss로부터 Vsgs_off로 증가하고, t1 내지 t6 동안 Vsgs_off에 설정되어 있으며, 그 다음에 t6 내지 t7에서 Vsgs_off로부터 Vss로 낮아진다. 예시적 전압 레벨들은 Vsgs_off=10V이다.
도 10d는 1-측 소거에 대해, SL에 대한 예시적인 전압들을 도시한다. 소스 라인(SL)(파형(1010))에 대해, 전압은, t0 내지 t1에서 Vss로부터 Vsl_com으로 증가하고, t1 내지 t6 동안 Vsl_com에 설정되어 있으며, 그 다음에 t6 내지 t7에서 Vsl_com으로부터 Vss로 낮아진다. 예시적인 전압 레벨들은 Vsl_com=12V이다. "sl_com"은 1-측 소거를 위해 사용되는 공통 혹은 결부된 소스 라인을 표시한다.
도 10e는 1-측 소거 혹은 2-측 소거에 대해, WL에 대한 예시적인 전압들을 도시한다. 선택된 워드 라인(WL)은 현재 소거 반복에서 소거될 메모리 셀들 혹은 NAND 스트링들과 통신하며, 반면 비선택된 WL은 현재 소거 반복에서 소거될 메모리 셀들 혹은 NAND 스트링들과 통신하지 않는다. 선택된 WL(파형(1014))에 대해, 전압 Vwl_selected는, t2 내지 t3에서 Vss=0V로부터 상승 레벨로 더 높게 플로팅될 수 있고, 그 다음에 t3 내지 t4 동안 상승 레벨에서 유지되며, 그 다음에 t4 내지 t5에서 상승 레벨로부터 Vss로 더 낮게 구동되고, 그리고 t5 내지 t7 동안 Vss에 설정된다. 비선택된 WL(파형(1012))에 대해, 전압 Vwl_unselected는, t2 내지 t3에서 Vss=0V로부터 상승 레벨로 더 높게 플로팅될 수 있고, 그 다음에 t3 내지 t6 동안 상승 레벨에서 유지되며, 그 다음에 t6 내지 t7에서 상승 레벨로부터 Vss로 더 낮게 구동된다. 상승 레벨은 Verase에 가까울 수 있다. WL 전압은 Vpillar로부터의 용량성 커플링(capacitive coupling)으로 인해 더 높게 플로팅된다.
도 10f는 1-측 소거 혹은 2-측 소거에 대해, 필러 전압(pillar voltage)을 도시하며, 도 10f에서는 Vgidl이 스텝 상승되는 옵션(점선 라인)을 보여주고 있다. Vpillar, 혹은 Vchannel은 NAND 스트링 채널에서의 대표 전압이다. 만약 Vgidl이 충분히 높다면, 예를 들어, 5V 혹은 그 이상이라면, t1 내지 t2로부터 Vpillar에서의 증가를 볼 수 있다(파형(1018)). 또한, 도 12 내지 도 14를 참조하기 바라며, 이 도면들은 연속적인 소거 반복들에서 Vgidl의 레벨을 증가시키는 예들을 보여주며, 이에 따라 Vpillar는 곧바로 충전 레벨(charged up level)에 도달할 수 있게 된다. t2 내지 t3으로부터 비트 라인 상에서 Verase가 증가될 때, Vpillar는 예를 들어, Verase의 레벨에 가깝게 충전된다. 선택된 WL 및 비선택된 WL 양쪽 모두에 대해, Vpillar는 t3 내지 t6 동안 충전 레벨에서 유지되고, t6 내지 t7에서 다시 Vss로 낮아진다. 파형(1016)은 Vgidl이 t1 내지 t2에서 Vpillar를 인식가능하게 증가시키기에는 충분히 높지 않은 경우를 나타낸다. 대신에, Vpillar는 t2 내지 t3에서 증가한다.
구체적으로, Vbl은 초기 레벨(Vgidl), 그리고 최종 피크 레벨(Verase)을 갖는다. 또한, (선택된) Vsgd는 초기 레벨(0V), 그리고 Verase-Vgidl의 최종 피크 레벨을 갖는다. 따라서, Vbl과 Vsgd 간의 전위차는 소거 이벤트가 완료될 때까지 동일하게 유지될 수 있다. Vgidl에 관하여, 예를 들어, 이것은 10V일 수 있다. 게이티드 접합이 10V(Vbl과 Vsgd 간의 전위차)에서 리버스 바이어스되기 때문에, 전자-정공 쌍들은 BL 접합들 가까이에서 발생될 것이다. 전자들은 전기장에 의해 일소(sweep away)될 것이고 BL 단자들에서 모일 것이며, 반면 정공들은 채널로 플로팅될 것이고 채널 전위를 충전하는 것을 도울 것이다. 충분히 긴 사전-충전 시간이 주어지면, Vpillar는 t1 내지 t2에서 Vgidl에 가깝게 부스팅(boosting)될 것이며, 이는 Verase에 가깝게 더 부스팅되기 전에 일어난다. Vpillar는 t1와 t2 사이에서 충전이 일어날 때 자신의 피크치에 곧바로 도달할 것이다. 만약 Vgidl이 충분히 크지 않다면, 어떤 NAND 스트링들은 최종 Vbl(Verase)로 충전될 수 없다. 따라서, 채널에서의 정공들이 전하 트랩핑 층으로 터널링하는 것을 돕는 터널링 필드(혹은 Vchannel과 Vss 간의 전위차)도 또한 충분히 크지 않다. 이러한 문제점은 본 명세서에 설명되는 바와 같이 Vgidl을 스텝 상승시킴으로써 피할 수 있다(도 9a, 도 13 및 도 14).
도 10g는 1-측 소거 혹은 2-측 소거에 대해, 소거되는 메모리 셀의 임계 전압(Vth)을 도시한다. t4 내지 t5에서 Vwl_selected가 더 낮게 구동될 때(파형(1014)) Vth에서의 감소가 일어난다(파형(1020)). Vth는 전형적으로, A, B, 혹은 C 상태에서 어떤 비-제로 레벨(non-zero level), 예컨대 0V보다 큰 레벨, 대게는 1V 내지 6V에 있다.
도 10h는 2-측 소거에 대해, SL에 대한 예시적인 전압들을 도시한다. 선택된 소스 라인(SL)은 현재 소거 반복에서 소거될 메모리 셀들 혹은 NAND 스트링들과 통신하며, 반면 비선택된 SL은 현재 소거 반복에서 소거될 메모리 셀들 혹은 NAND 스트링들과 통신하지 않는다. 2-측 소거에 있어서, SL 전압들은 Vbl과 동일할 수 있다. 선택된 SL(파형(1030))에 대해, 전압 Vsl_selected는, t0 내지 t1에서 Vss=0V로부터 Vgidl로 증가하고, 그 다음에 t2 내지 t3에서 Vgidl로부터 Verase로 증가하고, t3 내지 t6 동안 Verase에 설정되어 있으며, 그 다음에 t6 내지 t7에서 Verase로부터 Vss로 낮아진다. Vsl_selected를 Vss=0V로부터 Vgidl로 증가시키는 것은 SGS 소스 에지에서 정공들이 발생되도록 한다. 비선택된 SL(파형(1032))에 대해, 전압 Vsl_unselected는, t2 내지 t3에서 Vss로부터 Vbl_inhibit로 증가하고, t3 내지 t6 동안 Vbl_inhibit에 설정되어 있으며, 그 다음에 t6 내지 t7에서 Vbl_inhibit로부터 Vss로 낮아진다.
도 10i는 2-측 소거에 대해, SGS 트랜지스터에 대한 예시적인 전압들을 도시한다. 선택된 SGS 트랜지스터는 현재 소거 반복에서 소거될 하나 이상의 메모리 셀들을 갖는 NAND 스트링과 관련되며, 반면 비선택된 SGS 트랜지스터는 현재 소거 반복에서 소거될 메모리 셀들을 갖지 않는 NAND 스트링과 관련된다. 2-측 소거에 있어서, SGS 트랜지스터 전압들은 SGD 트랜지스터 전압들과 동일할 수 있다.
선택된 SGS 트랜지스터(파형(1036))에 대해, 전압 Vsgs_selected는, t2 내지 t3에서 Vss로부터 Verase-Vgidl로 증가하고, t3 내지 t6 동안 Verase-Vgidl에 설정되어 있으며, 그 다음에 t6 내지 t7에서 Verase-Vgidl로부터 Vss로 낮아진다. 비선택된 SGS 트랜지스터(파형(1034))에 대해, 전압 Vsgs_unselected는, t2 내지 t3에서 Vss로부터 Verase-Vrev로 증가하고, t3 내지 t6 동안 Verase-Vrev에 설정되어 있으며, 그 다음에 t6 내지 t7에서 Verase-Vrev로부터 Vss로 낮아진다.
일반적으로, 통과한 비트들을 금지시키는 것을 갖는 1-측 소거에서, 모든 SL들은 함께 결부된다. 검증 레벨을 통과한 비트들의 서브세트와 통신하는 BL은 비선택된 BL 혹은 금지된 BL로 불리며, 후속의 소거를 겪을 필요가 있는 비트들의 서브세트와 통신하는 BL은 선택된 BL로 불린다. 소거 반복의 제 1 국면(준비 국면) 동안, 선택된 BL들은 Vgidl(예를 들어, 10V)에서 바이어스된다. 따라서, BL 측 선택 디바이스들(SGD 트랜지스터들)의 게이티드 접합들은 Vgidl을 겪게 되고 GIDL 전류를 발생시킨다.
선택 게이트에서의 GIDL 전류는 선택 게이트의 드레인 전압(Vd)과 게이트 전압(Vg) 간의 바이어스 차(Vdg=Vd-Vg)에 의해 결정된다. GIDL 전류 밀도는 J=A*Es*exp(-B/Es)에 의해 모델링될 수 있으며, 여기서 Es는 표면에서의 횡단하는 전기장이고, Es=(Vdg+C)/Tox. 따라서, J=A'*(Vdg+C)*exp(-B'/(Vdg+C)), 여기서 A', B' 및 C는 어떤 물리적 파라미터들에 의해 결정된 상수들이다. 보통의 경우, 상당량의 GIDL 전류를 획득하기 위해 선택 게이트에서의 전압 관계는 Vdg>>Vth이다. 일 구성에서, 대략 1 msec의 소거 펄스 폭 동안 충분한 GIDL을 발생시키기 위해서는 Vdg>5V가 필요하다. Vdg가 작은 경우, GIDL은 무시가능하고, 소거를 일으키도록 그 금지된 채널을 충전할 수 없다.
비선택된 BL들은 Vbl_inhibit에서 바이어스된다. 예를 들어, 만약 선택된 BL이 채널을 충전하기에 충분히 큰 GIDL 전류를 갖도록 20V(Verase)에서 바이어스된다면, SGD는 10V(Verase-Vgidl)에서 바이어스될 필요가 있다. 만약 비선택된 BL들이 0V(Vss)에서 바이어스된다면, 비선택된 SGD는 전도성 상태에 있을 것이고, 이는 소거 동안 심각한 누설을 도입할 것이다.
공통 SL들은 Vsl_com에서 바이어스되고, 그리고 SGS 트랜지스터들은 Vsgs_off에서 바이어스된다. SL 바이어스(Vsl_com)는 SGS 바이어스(Vsgs_off)보다 약간 더 클 수 있고(예를 들어, 12V 대 10V), 이에 따라 그 선택된 BL들과 비선택된 BL들 양쪽 모두와 통신하는 NAND 스트링들의 소스 측들에서 채널들은 컷오프(cutoff)되며, 하지만 이 경우 오프 누설(off leakage)은 작다. SL 측 접합에서 일어나는 펀치-쓰루(punch-through)를 피하기 위해, Vsl_com 및 Vsgs_off는 부스팅된 채널 전위(예를 들어, 20 V)보다 대략 10V 더 낮은 전압(예를 들어, 10V)으로 상승된다.
소거 반복의 제 2 국면(충전 국면) 동안, 선택된 BL들의 BL 측 선택 디바이스들(SGD 트랜지스터)의 게이트디 접합들은 Vgidl에서 유지되고, 이에 따라 정공 발생이 유지되게 되며 필러 전위(Vpillar)는 거의 Verase로 상승하게 된다. 비선택된 SGD 트랜지스터들은 Verase-Vrev에서 바이어스되고, 그리고, 비선택된 BL들은 Vbl_inhibit에서 바이어스되며, 이것의 레벨은 비선택된 SGD 트랜지스터 바이어스(Verase-Vrev)보다 약간 더 높을 수 있는바, 이는 결과적으로 오프 누설을 작게 할 수 있다. 또한, 선택된 BL과 통신하는 비선택된 NAND 스트링에 대해서, 게이티드 접합 상에는 리버스 바이어스(Vrev)가 존재하는데, 이것은 또한 결과적으로 오프 누설을 일으킨다. 리버스 누설(GIDL 전류)은 채널을 완전히 충전할 수 있도록 하기 위해 아울러 소거 속도가 GIDL 전류에 의해 제한되지 않는 상황을 피하기 위해, 대략 10pA보다 더 커야한다. 대략 2V 내지 3V와 같은 적절한 레벨에서 바이어스된 Vrev는 완전히 충전되는 채널을 없앨 수 있게 된다.
소거 반복의 제 3 국면(소거 국면) 동안, 선택된 CG 라인들(WL들)은 Vss로 풀 다운(pull down)된다. 선택된 스트링들에서, 셀의 전하 트랩 층(charge trap layer)에 대한 정공 주입이 달성된다. 선택된 BL들과 통신하는 비선택된 스트링들에서, 선택된 스트링들에서의 비트들과 동일한 CG들/WL들을 공유하는 비트들에 대해, BL 측들에서의 게이티드 접합 바이어스는 Vrev이다. 이것은 비선택된 채널들을 완전히 충전하기에 충분한 전류를 발생시킬 만큼 충분히 크기 않다. CG들이 강제로 Vss로 될지라도, 선택된 BL과 통신하는 비선택된 스트링은 소거로부터 금지될 수 있다. 때때로, 비선택된 채널들은 이러한 오프 누설로 부분적으로 충전될 수 있지만, 소거 속도는 GIDL 전류에 의해 제한될 수 있다. 따라서, 선택된 BL과 통신하는 비선택된 스트링은 소거로부터 부분적으로 금지될 수 있다. 비선택된(금지된) BL에 대해, BL 바이어스(Vb_inhibit)는 SGD 바이어스(Verase-Vrev)보다 간신히 더 크기 때문에, 누설은 채널들을 완전히 충전할 만큼 충분히 크지않다. 또한, BL 바이어스는 금지된 비트들을 교란(disturb)시킬 만큼 충분히 크지 않다. 따라서, 비선택된 BL들과 통신하는 NAND 스트링들에서 소거 검증 레벨을 통과한 비트들은 성공적으로 금지된다.
통과한 비트들을 금지시키는 것을 갖는 2-측 소거는 몇 가지 차이점을 제외하고는 1-측 소거와 유사한다. 예를 들어, SL들은 독립적으로 제어되며 함께 결부되어 있지 않다. 검증 레벨을 통과한 비트들과 통신하는 SL은 비선택된 SL 혹은 금지된 SL로 불리며, 후속의 소거를 겪을 필요가 있는 비트를 갖는 SL은 선택된 SL로 불린다. 소거 반복의 제 1 국면 동안, 선택된 BL들 및 선택된 SL들은 Vgidl(예를 들어, 10V)에서 바이어스된다. 따라서, BL 및 SL 측 선택 트랜지스터들(각각 SGD 및 SGS 트랜지스터들)의 게이티드 접합들은 Vgidl을 겪게 되고 NAND 스트링의 양쪽 측들로부터 GIDL 전류를 발생시킨다. 비선택된 BL들 및 SL들은 Vbl_inhibit 및 Vsl_inhibit에서 각각 바이어스된다.
소거 반복의 제 2 국면 동안, BL 및 SL 측 선택 디바이스들(각각 SGD 및 SGS 트랜지스터들)의 게이트디 접합들은 Vgidl에서 유지되고, 이에 따라 정공 발생이 유지되게 되며 필러 전위는 거의 Verase로 상승하게 된다. 비선택된 SGD 및 SGS 트랜지스터들은 Verase-Vrev에서 바이어스되고, 그리고, 비선택된 BL들 및 비선택된 SL들은 Vbl_inhibit 및 Vsl_inhibit에서 각각 바이어스된다. 이러한 레벨들은 비선택된 SGD 혹은 SGS 트랜지스터 바이어스(Verase-Vrev)보다 약간 더 높을 수 있는바, 이는 결과적으로 오프 누설을 작게 할 수 있다. 또한, 선택된 BL 혹은 선택된 SL과 통신하는 비선택된 NAND 스트링에 대해서, 게이티드 접합 상에는 리버스 바이어스(Vrev)가 존재하는 데, 이것은 또한 결과적으로 오프 누설을 일으킨다. 리버스 누설(GIDL 전류)은 채널을 완전히 충전할 수 있도록 하기 위해 아울러 소거 속도가 GIDL 전류에 의해 제한되지 않는 상황을 피하기 위해, 대략 10pA보다 더 커야한다. 대략 2V 내지 3V와 같은 적절한 레벨에서 바이어스된 Vrev는 완전히 충전되는 채널을 없앨 수 있게 된다.
소거 반복의 제 3 국면 동안, 선택된 CG 라인들(WL들)은 Vss로 풀 다운된다. 선택된 스트링들에서, 셀의 전하 트랩 층에 대한 정공 주입이 달성된다. 선택된 BL들 혹은 선택된 SL들과 통신하는 비선택된 스트링들에서, 선택된 스트링들에서의 비트들과 동일한 CG들/WL들을 공유하는 비트들에 대해, BL 및 SL 측들에서의 게이티드 접합 바이어스는 Vrev이다. 이것은 비선택된 채널들을 완전히 충전하기에 충분한 전류를 발생시킬 만큼 충분히 크기 않다. CG들이 강제로 Vss로 될지라도, 선택된 BL과 통신하는 비선택된 스트링은 금지될 수 있다. 때때로, 비선택된 채널들은 이러한 오프 누설로 부분적으로 충전될 수 있지만, 소거 속도는 GIDL 전류에 의해 제한될 수 있다. 따라서, 선택된 BL 혹은 선택된 SL과 통신하는 비선택된 스트링은 부분적으로 금지될 수 있다. 비선택된(금지된) BL 혹은 비선택된 SL에 대해, BL 바이어스(Vbl-inhibit) 혹은 SL 바이어스(Vsl_inhibit)는 SGD 혹은 SGS 트랜지스터 바이어스(Verase-Vrev)보다 간신히 더 크기 때문에, 누설은 채널들을 완전히 충전할 만큼 충분히 크지않다. 또한, BL 바이어스 혹은 SL 바이어스는 금지된 비트들을 교란시킬 만큼 충분히 크지 않다. 따라서, 비선택된 BL들 혹은 비선택된 SL들과 통신하는 NAND 스트링들에서 검증 레벨을 통과한 비트들은 성공적으로 금지된다.
도 11a 내지 도 11c는 소거 동작의 소거-검증 반복 중 검증 부분에서의 전압들을 도시한다. 도 11a는 비트 라인 전압(1100)을 도시한다. 도 11b는 SGS 트랜지스터 및 SGD 트랜지스터 전압(1102)을 도시한다. 도 11c는 비선택된 워드 라인 전압(1104) 및 선택된 워드 라인 전압(1106)을 도시한다. 검증 부분 동안, NAND 스트링들의 선택된 세트들은 선택된 메모리 셀들의 임계 전압들이 검증 테스트를 통과했는지 여부를 결정하기 위해 감지 회로를 사용하여 감지된다. 감지 동안, Vbl은 감지 전압(Vsense)(도 11a에서의 파형(1100))으로 설정된다. Vsgs 및 Vsgd(도 11b에서의 파형(1102))는 이들이 전도성 상태가 되게 하는 Vsg와 같은 레벨로 설정된다. Vsgs 및 Vsgd는 동일한 레벨 혹은 상이한 레벨로 설정될 수 있다. Vwl_unselected(도 11c에서의 파형(1104))는 비선택된 메모리 셀들이 전도성 상태에 있도록 하기 위해 충분히 높은 레벨(예를 들어, 8V)로 설정된다. Vwl_selected(도 11c에서의 파형(1106))는 Vv-erase로 설정된다. NAND 스트링에 연결된 감지 회로는 NAND 스트링이 전도성 상태에 있는지 여부를 감지하는바, 이러한 전도성 상태는 NAND 스트링의 선택된 메모리 셀들이 소거되었고 따라서 검증 테스트를 통과했음을 표시한다.
일 접근법에서, 검증 부분은 하나의 BL(예를 들어, BL 서브세트)에 연결된 선택된 NAND 스트링들에 대한 검증 테스트를 한번에 수행하는 것을 포함한다. 도 11a 내지 도 11c는 공통의 시간 축을 가지고 있지만, 시간 증분값들은 반드시 동등한 간격으로 이격되어 있지 않으며, 도면들은 반드시 일정한 비율로 도시되지 않았다.
도 12는 소거 동작에서의 일련의 소거 펄스들 및 검증 펄스들을 도시하며, 도 12에서 Verase는 소거 동작이 종결되는 포인트인 Verase_max에 도달할 때까지 스텝 상승된다. 파형(1200)은 다수의 소거-검증 반복들(EV0, EV1, EV2, ...)을 나타낸다. 각각의 소거-검증 반복은 소거 펄스(1201 내지 1205), 그리고 후속하는 검증 펄스(예를 들어, Vv-erase 크기를 갖는 1209)를 포함한다. 소거 펄스들은 2개의 레벨들을 갖는다. 제 1 레벨은 Vgidl이고 제 2 레벨은 Verase이다. 본 예에서, Verase는 스텝 크기 Verase_step만큼 각각의 반복에서 스텝 상승되며, 이에 따라 소거 펄스(1201)는 Verase0의 피크 진폭을 갖게 되고, 소거 펄스(1202)는 Verase1의 피크 진폭을 갖게 되고, 소거 펄스(1203)는 Verase2의 피크 진폭을 갖게 되고, 소거 펄스(1204)는 Verase3의 피크 진폭을 갖게 되고, 그리고 소거 펄스(1205)는 Verase의 최대 허용 레벨(maximum allowed level)인 Verase_max의 피크 진폭을 갖게 된다. 본 경우에서는, 소거 반복에서 최대 소거 전압에 상대적으로 곧바로 도달한다.
도 13은 소거 동작에서의 일련의 소거 펄스들 및 검증 펄스들을 도시하며, 도 13에서 Verase는 검증 조건이 충족될 때까지 스텝 상승되고, 그 다음에 Vgidl은 Vgidl_max에 도달할 때까지 스텝 상승되고, 그 다음에 Verase는 소거 동작이 종결되는 포인트인 Verase_max에 도달할 때까지 다시 스텝 상승된다. 파형(1300)은 다수의 소거-검증 반복들(EV0, EV1, EV2, ...)을 나타낸다. 각각의 소거-검증 반복은 소거 펄스(1301-1308) 혹은 소거 반복, 그리고 후속하는 검증 펄스(예를 들어, Vv-erase 크기를 갖는 1309)를 포함한다. 소거 펄스들은 2개의 레벨들을 갖는다. 제 1 중간 레벨은 Vgidl이고 제 2 레벨은 Verase이다. 본 예에서, Verase는 반복들 중 일부 반복에서 (스텝 크기 Verase_step만큼) 스텝 상승된다. 특히, 소거 펄스(1301)는 Verase0의 피크 진폭을 갖고, 소거 펄스(1302)는 Verase1의 피크 진폭을 갖고, 그리고 소거 펄스(1303)는 Verase2의 피크 진폭을 갖는다. 추가적으로, Vgidl은 소거 펄스들(1301 내지 1303)에서 Vgidl0의 시작 레벨에 고정되어 있다. Verase는 다음 3개의 소거-검증 반복들에서 스텝 상승되지 않는다. 대신, Vgidl은 스텝 크기 Vgidl_step만큼 스텝 상승하기 시작하며, 이에 따라 소거 펄스(1304)는 Vgidl1의 레벨을 갖게 되고, 소거 펄스(1305)는 Vgidl2의 레벨을 갖게 되고, 그리고 소거 펄스(1306)는 Vgidl의 최대 허용 레벨인 Vgidl_max의 레벨을 갖게 된다. 소거 펄스의 피크 레벨은 소거-검증 반복들(1304 내지 1306)에서 Verase2이다. 다음 소거-검증 반복들(1307 및 1308)에서, Verase는 다시 스텝 상승되고, 반면 Vgidl은 Vgidl_max에 고정되어 있다. 소거 펄스(1307)는 Verase3의 피크 레벨을 갖고, 그리고 소거 펄스(1308)는 Verase_max의 피크 레벨을 갖는다. 본 예의 장점은 Vgidl의 증가하는 레벨이, 검증 조건 충족에 더 가깝게 셀들을 계속 이동시키기 위해 Verase를 증가시킴 없이, 메모리 셀들을 계속 소거한다는 것이다.
Vgidl에 대한 스텝 크기는 고정될 수 있거나 혹은 가변적일 수 있다. 일 접근법에서, 첫 번째 스텝은 후속 스텝들과 비교하여 상대적으로 크다. Vgidl 및 Verase 양쪽 모두를 동일한 반복들 혹은 상이한 반복들에서 스텝 상승시키는 것은, 빠른-소거 비트들에 스트레스를 가함이 없이 느린-소거 비트들의 문제에 대처한다. 느린-소거 비트들의 한 가지 원인은 채널을 충전하기에 불충분한 GIDL 전류이고, 이것은 Vgidl을 스텝 상승시킴으로써 대처하게 된다. 불충분한 GIDL 전류는 선택 게이트 접합에서의 제조 변동들에 의해 유발될 수 있다. 느린-소거 비트들의 또 하나의 다른 원인은 불충분한 터널링 필드이고, 이것은 Verase를 스텝 상승시킴으로써 대처하게 된다. 불충분한 터널링 필드는 MONOS에서의 제조 변동들에 의해 유발될 수 있다.
도 14는 소거 동작에서의 일련의 소거 펄스들 및 검증 펄스들을 도시하며, 도 14에서 Verase는 Verase_max에 도달할 때까지 스텝 상승되고, 그 다음에 Vgidl은 Vgidl_max에 도달할 때까지 스텝 상승된다. 본 경우에 있어서, Vgidl의 스텝 상승은 반드시 검증 조건의 충족에 기반을 둘 필요가 없다. 대신, Vgidl의 스텝 상승은 Verase가 Verase_max에 도달하는지에 기반을 둔다. 이러한 접근법은 소거 동작을 성공적으로 완료하기 위해 Verase_max에서 추가적인 반복들을 사용한다. Verase는 손상을 막기 위해 제한되며, 반면 Vgidl의 증가하는 레벨은, 검증 조건 충족에 더 가깝게 셀들을 이동시키기 위해 메모리 셀들을 계속 소거한다. 파형(1400)은 다수의 소거-검증 반복들(EV0, EV1, EV2, ...)을 나타낸다. 각각의 소거-검증 반복은 소거 펄스(1401 내지 1408), 그리고 후속하는 검증 펄스(예를 들어, Vv-erase 크기를 갖는 1409)를 포함한다. 소거 펄스들은 2개의 레벨들을 갖는다. 제 1 레벨은 Vgidl이고 제 2 레벨은 Verase이다. 본 예에서, Verase는 Verase_max에 도달할 때까지 연속적인 반복들(1401 내지 1405)에서 (스텝 크기 Verase_step만큼) 스텝 상승된다. 다음 반복(1406)에서, Vgidl은 스텝 상승을 시작하며, 이것은 Vgidl_max에 도달할 때까지 혹은 검증 조건이 충족될 때까지 각각의 연속적인 반복(1406 내지 1408)에서 행해진다.
따라서, 각각의 소거 반복을 수행하는 것은, 비트 라인의 전압을 시작 레벨(Vss)로부터 중간 레벨(Vgidl)로 상승시키는 것, 그리고 비트 라인의 전압을 중간 레벨(Vgidl)로부터 피크 레벨(Verase)로 상승시키는 것을 포함할 수 있다. 더욱이, 비트 라인의 전압이 시작 레벨 및 중간 레벨에 있을 때, SGD 트랜지스터의 제어 게이트는, NAND 스트링에서의 게이트-유발 드레인 누설(GIDL) 전류를 발생시키기에 충분히 높은 SGD 트랜지스터의 게이트 드레인 간 전압을 제공하도록 제어될 수 있다. SGD 트랜지스터에 있어서, 트랜지스터의 드레인은 비트 라인에 연결되고 그리고 비트 라인과 통신하고, 트랜지스터의 소스는 NAND 스트링 채널과 통신한다. 따라서, 게이트 드레인 간 전압은 Vsgd-Vbl이다. SGS 트랜지스터에 있어서, 트랜지스터의 드레인은 소스 라인에 연결되고 그리고 스스 라인과 통신하고, 트랜지스터의 소스는 NAND 스트링 채널과 통신한다. 따라서, 게이트 드레인 간 전압은 Vsgs-Vbl이다.
각각의 소거 반복을 수행하는 것은 또한, 복수의 소거 반복들 중 적어도 하나의 소거 반복(예를 들어, 1304 내지 1306, 1406 내지 1408)에서 중간 레벨을 스텝 상승시키는 것을 포함한다.
중간 레벨(Vgidl)은, 중간 레벨이 각각의 최대 허용 레벨(Vgidl_max)에 도달할 때까지 혹은 소거 동작이 종결될 때까지, 어느 것이건 먼저 일어날 때까지, 복수의 소거 반복들의 연속적인 소거 반복들(예를 들어, 1304 내지 1306, 1406 내지 1408)에서 스텝 상승될 수 있다.
중간 레벨이 스텝 상승되는 복수의 소거 반복들 중 적어도 하나의 소거 반복 이전에는, 복수의 소거 반복들 중 적어도 하나의 소거 반복(예를 들어, 1302, 1303, 1402 내지 1405)에서 중간 레벨은 스텝 상승되지 않을 수 있다.
소거 동작은, 중간 레벨(Vgidl)이 스텝 상승되는 복수의 소거 반복들 중 적어도 하나의 소거 반복 이전에는, 복수의 소거 반복들 중 적어도 하나의 소거 반복(예를 들어, 1302, 1303, 1402 내지 1405)에서 피크 레벨(Verase)을 스텝 상승시키는 것, 그리고 중간 레벨이 스텝 상승되는 복수의 소거 반복들 중 적어도 하나의 소거 반복 동안에는, 피크 레벨의 스텝 상승을 중단시키는 것을 포함할 수 있다.
소거 동작은, 중간 레벨이 스텝 상승되는 복수의 소거 반복들 중 적어도 하나의 소거 반복 이후에, 복수의 소거 반복들의 후속 소거 반복(예를 들어, 1307, 1308)에서 중간 레벨의 스텝 상승은 중단시키고 피크 레벨(Verase)의 스텝 상승은 재개(resume)하는 것을 포함할 수 있다.
소거 동작은, 재개 이후에, 피크 레벨이 각각의 최대 허용 레벨(Verase_max)에 도달할 때까지 혹은 소거 동작이 종결될 때까지, 어느 것이건 먼저 일어날 때까지, 피크 레벨(Verase)의 스텝 상승을 계속 수행하는 것을 포함할 수 있다.
중간 레벨의 스텝 상승을 중단시키는 것은 중간 레벨이 각각의 최대 허용 레벨(Vgidl_max)에 도달하는 것에 응답하여 일어날 수 있다.
소거 동작은, 일 세트의 메모리 셀들에 대한 검증 테스트를 수행하는 것과; 그리고 검증 테스트를 통과하지 못한 메모리 셀들의 수를 결정하는 것을 포함할 수 있으며, 여기서 만약 검증 테스트를 통과하지 못한 메모리 셀들의 수가 하나의 최대 허용가능한 수(maximum allowable number)(N2)보다 작다면, 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 중간 레벨의 스텝 상승이 일어난다. 소거 동작은, 만약 검증 테스트를 통과하지 못한 메모리 셀들의 수가 앞서의 하나의 최대 허용가능한 수(N2)보다 작은 또 다른 하나의 최대 허용가능한 수(N1)보다 작다면, 일 세트의 메모리 셀들에 대한 소거 동작을 종결하는 것을 포함할 수 있다.
소거 동작은, 피크 레벨이 각각의 최대 허용 레벨(Verase_max)에 도달할 때까지, 복수의 소거 반복들의 연속적인 소거 반복들에서 피크 레벨을 스텝 상승시키는 것을 포함할 수 있고, 여기서 피크 레벨이 각각의 최대 허용 레벨에 도달함에 응답하여 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 중간 레벨의 스텝 상승이 일어난다.
소거 동작은, 비트 라인의 전압이 중간 레벨 및 피크 레벨에 있을 때 SGD 트랜지스터의 제어 게이트의 전압을 제어함으로써 SGD 트랜지스터의 게이트 드레인 간 전압을 최대 허용 전압 아래로 유지시키는 것을 포함할 수 있다. 더욱이, 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 중간 레벨의 스텝 상승은 복수의 소거 반복들 중 미리결정된 소거 반복에서 일어날 수 있다.
또 하나의 다른 옵션은 하나 이상의 동일한 소거 반복들 동안 Vgidl 및 Verase를 스텝 상승시키는 것이다.
본 명세서에서 설명되는 기법들의 이점들은, 소프트 프로그래밍을 생략함으로써 최대 검증 레벨을 낮추는 능력, 소프트 프로그램 검증 레벨(Vv-spgm)을 소거 레벨(Vv-erase)로 대체하는 능력, 판독 마진(read margin)을 증가시키는 능력, 연결된 SiN 영역들에서의 일어날 수 있는 횡단하는 전기장을 감소시키는 능력, P/E 싸이클 스트레스로 인해 유발되는 저하를 감소시키는 능력, 과도-소거되는 통과한 비트들을 피하는 능력, 소거 분포를 조이는 능력, 그리고 선택된 디바이스들의 접합들의 과도 스트레스를 피하는 능력을 포함한다. 다양한 구현예는, 통과한 비트들의 서브세트들을 금지시키는 것을 갖는 소프트 소거(soft erase), 통과한 비트들의 서브세트들을 금지시키는 것을 갖는 1-측 소프트 소거(one-sided soft erase), 통과한 비트들의 서브세트들을 금지시키는 것을 갖는 선택적인 BL 서브-블록 1-측 소프트 소거(selective BL sub-block one-sided soft erase); 통과한 비트들의 서브세트들을 금지시키는 것을 갖는 선택적인 SGD 라인 서브-블록 1-측 소프트 소거(selective SGD line sub-block one-sided soft erase); 통과한 비트들의 서브세트들을 금지시키는 것을 갖는 선택적인 WL 서브-블록 1-측 소프트 소거(selective WL sub-block onesided soft erase); 통과한 비트들의 서브세트들을 금지시키는 것을 갖는 블록 1-측 소프트 소거(block one-sided soft erase); 통과한 비트들의 서브세트들을 금지시키는 것을 갖는 2-측 소프트 소거(two-sided soft erase), 통과한 비트들의 서브세트들을 금지시키는 것을 갖는 선택적인 SGD 라인 서브-블록 양-측 소프트 소거(selective SGD line sub-block both-sided soft erase); 통과한 비트들의 서브세트들을 금지시키는 것을 갖는 선택적인 WL 서브-블록 양-측 소프트 소거(selective WL sub-block both-sided soft erase); 통과한 비트들의 서브세트들을 금지시키는 것을 갖는 선택적인 블록 양-측 소프트 소거(selective block both-sided soft erase), 그리고 통과한 비트들의 서브세트들을 금지시키는 것을 갖는 제어가능한 GIDL 소프트 소거(controllable GIDL soft erase)를 포함한다.
일 실시예의 경우, 3D 적층 비-휘발성 메모리 디바이에서 소거 동작을 수행하기 위한 방법이 개시되며, 이 방법은, (a) 적어도 하나의 NAND 스트링 내의 일 세트의 메모리 셀들에 대한 소거 동작의 복수의 소거 반복들 중 각각의 소거 반복을 수행하는 단계를 포함하고, 여기서 적어도 하나의 NAND 스트링은 비트 라인과 통신하는 드레인-측 말단, 그리고 선택 게이트 드레인측(Select Gate, Drain, SGD) 트랜지스터를 포함하고, SGD 트랜지스터는 드레인-측 말단과 통신하는 드레인을 포함하고, 그리고 SGD 트랜지스터는 제어 게이트를 포함하고, 그리고 각각의 소거 반복을 수행하는 단계는: (ⅰ) 비트 라인의 전압을 시작 레벨(starting level)(Vss)로부터 중간 레벨(intermediate level)(Vgidl)로 상승시키는 것과; (ⅱ) 비트 라인의 전압을 중간 레벨(Vgidl)로부터 피크 레벨(peak level)(Verase)로 상승시키는 것과; (ⅲ) 비트 라인의 전압이 시작 레벨 및 중간 레벨에 있을 때, 적어도 하나의 NAND 스트링 내에 게이트-유발 드레인 누설(GIDL) 전류를 발생시키기에 충분히 높은 SGD 트랜지스터의 게이트 드레인 간 전압을 제공하기 위해 SGD 트랜지스터의 제어 게이트를 제어하는 것을 포함하고; 그리고 본 방법은 또한, (b) 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 중간 레벨을 스텝 상승시키는 단계를 포함한다.
또 다른 실시예에서, 3D 적층 비-휘발성 메모리 디바이스가 제공되며, 이 디바이스는, 비트 라인과; 적어도 하나의 NAND 스트링 내의 일 세트의 메모리 셀들과; 그리고 제어 회로를 포함하며, 여기서 적어도 하나의 NAND 스트링은 비트 라인과 통신하는 드레인-측 말단, 그리고 선택 게이트 드레인측(SGD) 트랜지스터를 포함하고, SGD 트랜지스터는 드레인-측 말단과 통신하는 드레인을 포함하고, 그리고 SGD 트랜지스터는 제어 게이트를 포함하며, 제어 회로는, 일 세트의 메모리 셀들에 대한 소거 동작의 복수의 소거 반복들 중 각각의 소거 반복을 수행하기 위해, 비트 라인의 전압을 시작 레벨(Vss)로부터 중간 레벨(Vgidl)로 상승시키고; 비트 라인의 전압을 중간 레벨(Vgidl)로부터 피크 레벨(Verase)로 상승시키고; 그리고 비트 라인의 전압이 시작 레벨 및 중간 레벨에 있을 때, 적어도 하나의 NAND 스트링 내에 게이트 유발 드레인 누설(GIDL) 전류를 발생시키기에 충분히 높은 SGD 트랜지스터의 게이트 드레인 간 전압을 제공하기 위해 SGD 트랜지스터의 제어 게이트를 제어하며, 그리고 제어 회로는, 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 중간 레벨을 스텝 상승시킨다.
또 다른 실시예의 경우, 3D 적층 비-휘발성 메모리 디바이에서 소거 동작을 수행하기 위한 방법이 개시되며, 이 방법은, 적어도 하나의 NAND 스트링 내의 일 세트의 메모리 셀들에 대한 소거 동작의 복수의 소거 반복들 중 임의의 소거 반복을 수행하는 단계를 포함하고, 여기서 소거 반복을 수행하는 단계는, 적어도 하나의 NAND 스트링과 통신하는 비트 라인의 전압을 시작 레벨(Vss)로부터 중간 레벨(Vgidl)로 상승시키는 것과, 비트 라인의 전압을 중간 레벨(Vgidl)로부터 피크 레벨(Verase)로 상승시키는 것을 포함하고; 본 방법은, 일 세트의 메모리 셀들에 대한 검증 테스트를 수행하는 단계와; 소거 동작에서의 일 세트의 메모리 셀들의 진행을 표시하는 검증 조건이 검증 테스트에 근거하여 충족되는지 여부를 결정하는 단계와; 만약 검증 조건이 충족되면, 복수의 소거 반복들 중 다음 소거 반복에서 중간 레벨을 스텝 상승시키는 단계와; 그리고 만약 검증 조건이 충족되지 않는다면, 복수의 소거 반복들 중 다음 소거 반복에서 중간 레벨을 스텝 상승시키지 않는 단계를 포함한다.
예시 목적 및 설명 목적으로 본 발명의 앞서의 상세한 설명이 제공되었다. 이것은 개시되는 형태에 정확히 본 발명을 한정시키려는 것이 아니며 또한 가능한 실시예 모두를 말하려는 것도 아니다. 앞서의 가르침을 고려하여 많은 수정 및 변형이 가능하다. 앞서 설명된 실시예들은 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하도록 선택되었고, 그럼으로써 본 발명의 기술분야에서 다른 숙련된 자들이 고려되는 특정 용도에 적합하도록 다양한 수정을 통해 다양한 실시예들로 본 발명을 가장 잘 이용할 수 있도록 선택된 것이다. 본 발명의 범위는 본 명세서에 첨부되는 특허청구범위에 의해 정의되도록 의도되었다.

Claims (18)

  1. 3D 적층 비휘발성 메모리 디바이스(3D stacked non-volatile memory device)에서 소거 동작(erase operation)을 수행하기 위한 방법으로서,
    적어도 하나의 NAND 스트링 내의 하나의 세트의 메모리 셀들에 대한 소거 동작의 복수의 소거 반복들 중 각각의 소거 반복을 수행하는 단계 - 상기 적어도 하나의 NAND 스트링은 비트 라인과 통신하는 드레인측 말단(drain-side end), 및 SGD(select gate, drain) 트랜지스터를 포함하고, 상기 SGD 트랜지스터는 상기 드레인측 말단과 통신하는 드레인을 포함하고, 상기 SGD 트랜지스터는 제어 게이트를 포함하며,
    상기 각각의 소거 반복을 수행하는 단계는,
    상기 비트 라인의 전압을 시작 레벨(starting level)로부터 중간 레벨(intermediate level)로 상승시키는 단계;
    상기 비트 라인의 전압을 상기 중간 레벨로부터 피크 레벨(peak level)로 상승시키는 단계; 및
    상기 비트 라인의 전압이 상기 시작 레벨 및 상기 중간 레벨에 있을 때, 상기 적어도 하나의 NAND 스트링 내에 게이트 유발 드레인 누설(gate-induced drain leakage) 전류를 발생시키기에 충분히 높은 상기 SGD 트랜지스터의 게이트-대-드레인 전압(gate-to-drain voltage)을 제공하기 위해 상기 SGD 트랜지스터의 제어 게이트를 제어하는 단계를 포함함 - ; 및
    상기 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 상기 중간 레벨을 스텝 상승(step up)시키는 단계
    를 포함하는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  2. 제1항에 있어서,
    상기 중간 레벨은, 상기 중간 레벨이 각각의 최대 허용 레벨(maximum allowed level)에 도달할 때까지 혹은 상기 소거 동작이 종결될 때까지 중 어느 것이든 먼저 일어날 때까지, 상기 복수의 소거 반복들의 연속적인 소거 반복들에서 스텝 상승되는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  3. 제1항에 있어서,
    상기 중간 레벨이 스텝 상승되는 복수의 소거 반복들 중 적어도 하나의 소거 반복 이전에는, 상기 복수의 소거 반복들 중 상기 적어도 하나의 소거 반복에서 상기 중간 레벨이 스텝 상승되지 않는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  4. 제1항에 있어서,
    상기 중간 레벨이 스텝 상승되는 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복 이전에는, 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 상기 피크 레벨을 스텝 상승시키는 단계; 및
    상기 중간 레벨이 스텝 상승되는 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복 동안에는, 상기 피크 레벨의 스텝 상승을 중단시키는 단계
    를 더 포함하는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  5. 제4항에 있어서,
    상기 중간 레벨이 스텝 상승되는 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복 이후에, 상기 복수의 소거 반복들의 후속 소거 반복에서 상기 중간 레벨의 스텝 상승은 중단시키고 상기 피크 레벨의 스텝 상승은 재개(resume)하는 단계를 더 포함하는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  6. 제5항에 있어서,
    상기 재개 이후에, 상기 피크 레벨이 각각의 최대 허용 레벨에 도달할 때까지 혹은 상기 소거 동작이 종결될 때까지 중 어느 것이든 먼저 일어날 때까지, 상기 피크 레벨의 스텝 상승은 계속되는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  7. 제5항에 있어서,
    상기 중간 레벨의 스텝 상승의 중단은 상기 중간 레벨이 각각의 최대 허용 레벨에 도달하는 것에 응답하는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  8. 제1항에 있어서,
    상기 하나의 세트의 메모리 셀들에 대한 검증 테스트(verify test)를 수행하는 단계; 및
    상기 검증 테스트를 통과하지 못한 메모리 셀들의 수를 결정하는 단계
    를 더 포함하고,
    만약 상기 검증 테스트를 통과하지 못한 메모리 셀들의 수가 하나의 최대 허용가능한 수(maximum allowable number)보다 작다면, 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 상기 중간 레벨의 스텝 상승이 일어나는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  9. 제8항에 있어서,
    만약 상기 검증 테스트를 통과하지 못한 메모리 셀들의 수가 상기 하나의 최대 허용가능한 수보다 작은 또 다른 최대 허용가능한 수보다 작다면, 상기 하나의 세트의 메모리 셀들에 대한 상기 소거 동작을 종결하는 단계를 더 포함하는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  10. 제1항에 있어서,
    상기 피크 레벨이 각각의 최대 허용 레벨에 도달할 때까지, 상기 복수의 소거 반복들의 연속적인 소거 반복들에서 상기 피크 레벨을 스텝 상승시키는 단계를 더 포함하고,
    상기 피크 레벨이 상기 각각의 최대 허용 레벨에 도달함에 응답하여 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 상기 중간 레벨의 스텝 상승이 일어나는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  11. 제1항에 있어서,
    상기 비트 라인의 전압이 상기 중간 레벨 및 상기 피크 레벨에 있을 때 상기 SGD 트랜지스터의 제어 게이트의 전압을 제어함으로써 상기 SGD 트랜지스터의 게이트-대-드레인 전압을 최대 허용 전압 아래로 유지시키는 단계를 더 포함하는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  12. 제1항에 있어서,
    상기 복수의 소거 반복들 중 적어도 하나의 소거 반복에서의 상기 중간 레벨의 스텝 상승은 상기 복수의 소거 반복들 중 미리결정된 소거 반복에서 일어나는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  13. 제1항에 있어서,
    상기 적어도 하나의 NAND 스트링은 소스와 통신하는 소스측 말단(source-side end), 및 SGS(select gate, source) 트랜지스터를 포함하고, 상기 SGS 트랜지스터는 상기 소스측 말단과 통신하는 소스를 포함하고, 상기 SGS 트랜지스터는 제어 게이트를 포함하며,
    상기 각각의 소거 반복을 수행하는 단계는,
    소스 라인의 전압을 각각의 시작 레벨로부터 각각의 중간 레벨로 상승시키는 단계;
    상기 소스 라인의 전압을 상기 각각의 중간 레벨로부터 각각의 피크 레벨로 상승시키는 단계; 및
    상기 소스 라인의 전압이 상기 각각의 시작 레벨 및 상기 각각의 중간 레벨에 있을 때, 상기 적어도 하나의 NAND 스트링 내에 게이트 유발 드레인 누설 전류를 발생시키기에 충분히 높은 상기 SGS 트랜지스터의 게이트-대-드레인 전압을 제공하기 위해 상기 SGS 트랜지스터의 제어 게이트를 제어하는 단계를 더 포함하고,
    상기 방법은,
    상기 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 상기 각각의 중간 레벨을 스텝 상승시키는 단계를 더 포함하는, 3D 적층 비휘발성 메모리 디바이스에서 소거 동작을 수행하기 위한 방법.
  14. 3D 적층 비휘발성 메모리 디바이스로서,
    비트 라인;
    적어도 하나의 NAND 스트링 내의 하나의 세트의 메모리 셀들; 및
    제어 회로
    를 포함하며,
    상기 적어도 하나의 NAND 스트링은 상기 비트 라인과 통신하는 드레인측 말단, 및 SGD(select gate, drain) 트랜지스터를 포함하고, 상기 SGD 트랜지스터는 상기 드레인측 말단과 통신하는 드레인을 포함하고, 상기 SGD 트랜지스터는 제어 게이트를 포함하며,
    상기 제어 회로는, 하나의 세트의 메모리 셀들에 대한 소거 동작의 복수의 소거 반복들 중 각각의 소거 반복을 수행하기 위해,
    상기 비트 라인의 전압을 시작 레벨로부터 중간 레벨로 상승시키고;
    상기 비트 라인의 전압을 상기 중간 레벨로부터 피크 레벨로 상승시키고;
    상기 비트 라인의 전압이 상기 시작 레벨 및 상기 중간 레벨에 있을 때, 상기 적어도 하나의 NAND 스트링 내에 게이트 유발 드레인 누설 전류를 발생시키기에 충분히 높은 상기 SGD 트랜지스터의 게이트-대-드레인 전압을 제공하도록 상기 SGD 트랜지스터의 제어 게이트를 제어하도록 구성되며, 그리고
    상기 제어 회로는, 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 상기 중간 레벨을 스텝 상승시키도록 구성되는, 3D 적층 비휘발성 메모리 디바이스.
  15. 제14항에 있어서,
    상기 중간 레벨은, 상기 중간 레벨이 각각의 최대 허용 레벨에 도달할 때까지 혹은 상기 소거 동작이 종결될 때까지 중 어느 것이든 먼저 일어날 때까지, 상기 복수의 소거 반복들의 연속적인 소거 반복들에서 스텝 상승되며,
    상기 중간 레벨이 스텝 상승되는 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복 이전에는, 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 상기 중간 레벨은 스텝 상승되지 않는, 3D 적층 비휘발성 메모리 디바이스.
  16. 제14항에 있어서,
    상기 제어 회로는,
    상기 하나의 세트의 메모리 셀들에 대한 검증 테스트를 수행하고,
    상기 검증 테스트를 통과하지 못한 메모리 셀들의 수를 결정하도록 구성되며,
    만약 상기 검증 테스트를 통과하지 못한 메모리 셀들의 수가 하나의 최대 허용가능한 수보다 작다면, 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 상기 중간 레벨의 스텝 상승이 일어나는, 3D 적층 비휘발성 메모리 디바이스.
  17. 제14항에 있어서,
    상기 제어 회로는,
    상기 중간 레벨이 스텝 상승되는 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복 이전에는, 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복에서 상기 피크 레벨을 스텝 상승시키고, 그리고
    상기 중간 레벨이 스텝 상승되는 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복 동안에는, 상기 피크 레벨의 스텝 상승을 중단시키도록 구성되는, 3D 적층 비휘발성 메모리 디바이스.
  18. 제17항에 있어서,
    상기 제어 회로는,
    상기 중간 레벨이 스텝 상승되는 상기 복수의 소거 반복들 중 적어도 하나의 소거 반복 이후에, 상기 복수의 소거 반복들의 후속 소거 반복에서 상기 중간 레벨의 스텝 상승은 중단시키고 상기 피크 레벨의 스텝 상승은 재개하도록 구성되는, 3D 적층 비휘발성 메모리 디바이스.
KR1020147032214A 2012-04-18 2013-04-15 제어가능한 게이트-유발 드레인 누설 전류를 갖는 3d 비휘발성 메모리에 대한 소거 동작 KR101929087B1 (ko)

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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9019775B2 (en) 2012-04-18 2015-04-28 Sandisk Technologies Inc. Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current
US8787094B2 (en) 2012-04-18 2014-07-22 Sandisk Technologies Inc. Soft erase operation for 3D non-volatile memory with selective inhibiting of passed bits
US8995202B2 (en) 2012-05-21 2015-03-31 Freescale Semiconductor, Inc. Test flow to detect a latent leaky bit of a non-volatile memory
US8908444B2 (en) * 2012-08-13 2014-12-09 Sandisk Technologies Inc. Erase for 3D non-volatile memory with sequential selection of word lines
US8921891B2 (en) 2012-08-22 2014-12-30 Micron Technology, Inc. Vertical memory cell string with dielectric in a portion of the body
US8947958B2 (en) * 2012-10-09 2015-02-03 Freescale Semiconductor, Inc. Latent slow bit detection for non-volatile memory
KR102210520B1 (ko) * 2013-12-19 2021-02-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
US9875801B2 (en) * 2014-02-03 2018-01-23 Micron Technology, Inc. Methods and apparatuses including an asymmetric assist device
US9324437B2 (en) 2014-07-30 2016-04-26 Macronix International Co., Ltd. Systems and methods for trimming control transistors for 3D NAND flash
US9343159B2 (en) 2014-08-21 2016-05-17 Sandisk Technologies Inc. Avoiding unintentional program or erase of a select gate transistor
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR20160072706A (ko) * 2014-12-15 2016-06-23 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9588702B2 (en) 2014-12-30 2017-03-07 International Business Machines Corporation Adapting erase cycle parameters to promote endurance of a memory
US9478558B2 (en) * 2015-01-20 2016-10-25 Sandisk Technologies Llc Semiconductor structure with concave blocking dielectric sidewall and method of making thereof by isotropically etching the blocking dielectric layer
US9343160B1 (en) * 2015-02-11 2016-05-17 Sandisk Technologies Inc. Erase verify in non-volatile memory
US9496043B1 (en) 2015-06-24 2016-11-15 International Business Machines Corporation Dynamically optimizing flash data retention or endurance based on data write frequency
US9378809B1 (en) 2015-08-05 2016-06-28 Apple Inc. Relaxing verification conditions in memory programming and erasure operations
US9721668B2 (en) * 2015-08-06 2017-08-01 Macronix International Co., Ltd. 3D non-volatile memory array with sub-block erase architecture
KR102411026B1 (ko) * 2015-09-24 2022-06-21 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법, 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US9852795B2 (en) * 2015-09-24 2017-12-26 Samsung Electronics Co., Ltd. Methods of operating nonvolatile memory devices, and memory systems including nonvolatile memory devices
US10453535B2 (en) * 2015-10-26 2019-10-22 Intel Corporation Segmented erase in memory
US9397111B1 (en) * 2015-10-30 2016-07-19 Sandisk Technologies Llc Select gate transistor with single crystal silicon for three-dimensional memory
KR102377469B1 (ko) 2015-11-02 2022-03-23 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법
KR102650333B1 (ko) * 2016-08-10 2024-03-25 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR102461730B1 (ko) 2016-08-29 2022-11-02 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10095568B2 (en) 2017-02-08 2018-10-09 Seagate Technology Llc Background reads to condition programmed semiconductor memory cells
US9940232B1 (en) 2017-02-08 2018-04-10 Seagate Technology Llc Post-program conditioning of stacked memory cells prior to an initial read operation
US10026486B1 (en) * 2017-03-06 2018-07-17 Sandisk Technologies Llc First read countermeasures in memory
US9922714B1 (en) 2017-04-10 2018-03-20 Sandisk Technologies Llc Temperature dependent erase in non-volatile storage
KR102242565B1 (ko) 2017-06-08 2021-04-20 삼성전자주식회사 소거 상태 정보를 기초로 메모리 장치를 제어하는 메모리 컨트롤러 및 이의 동작 방법
US9922705B1 (en) 2017-06-13 2018-03-20 Sandisk Technologies Llc Reducing select gate injection disturb at the beginning of an erase operation
US10068651B1 (en) 2017-06-13 2018-09-04 Sandisk Technologies Llc Channel pre-charge to suppress disturb of select gate transistors during erase in memory
US10636504B2 (en) 2017-10-31 2020-04-28 Sandisk Technologies Llc Read verify for improved soft bit information for non-volatile memories with residual resistance
CN109767805B (zh) * 2017-11-09 2020-12-11 旺宏电子股份有限公司 用于三维存储器的擦除验证方法以及存储器系统
US10170493B1 (en) * 2017-12-20 2019-01-01 Micron Technology, Inc. Assemblies having vertically-stacked conductive structures
US10546870B2 (en) 2018-01-18 2020-01-28 Sandisk Technologies Llc Three-dimensional memory device containing offset column stairs and method of making the same
US10381095B1 (en) 2018-02-28 2019-08-13 Sandisk Technologies Llc Non-volatile memory with smart erase verify
US10804284B2 (en) 2018-04-11 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device containing bidirectional taper staircases and methods of making the same
KR102442218B1 (ko) * 2018-05-08 2022-09-08 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US11227660B2 (en) 2018-05-31 2022-01-18 Samsung Electronics Co., Ltd. Memory device and operating method thereof
KR102581331B1 (ko) 2018-05-31 2023-09-25 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
US11289170B2 (en) 2018-06-01 2022-03-29 Samsung Electronics Co., Ltd. Nonvolatile memory device with capability of determing degradation of data erase characteristics
KR102545044B1 (ko) 2018-06-01 2023-06-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
KR102606826B1 (ko) * 2018-06-08 2023-11-27 삼성전자주식회사 비휘발성 메모리 장치 및 그 소거 방법
US11081186B2 (en) 2018-06-08 2021-08-03 Samsung Electronics Co., Ltd. Non-volatile memory device and erasing method of the same
US10381083B1 (en) 2018-06-25 2019-08-13 Sandisk Technologies Llc Bit line control that reduces select gate transistor disturb in erase operations
KR102549622B1 (ko) 2018-07-03 2023-06-28 삼성전자주식회사 반도체 패키지
JP2020042885A (ja) * 2018-09-13 2020-03-19 キオクシア株式会社 半導体記憶装置
US10910064B2 (en) 2018-11-06 2021-02-02 Sandisk Technologies Llc Location dependent impedance mitigation in non-volatile memory
US10650898B1 (en) 2018-11-06 2020-05-12 Sandisk Technologies Llc Erase operation in 3D NAND flash memory including pathway impedance compensation
US10755788B2 (en) 2018-11-06 2020-08-25 Sandisk Technologies Llc Impedance mismatch mitigation scheme that applies asymmetric voltage pulses to compensate for asymmetries from applying symmetric voltage pulses
KR102644525B1 (ko) * 2018-11-07 2024-03-07 삼성전자주식회사 수직형 반도체 소자
US10741253B1 (en) 2019-02-20 2020-08-11 Sandisk Technologies Llc Memory device with compensation for erase speed variations due to blocking oxide layer thinning
KR102635466B1 (ko) * 2019-04-02 2024-02-13 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20200130573A (ko) 2019-05-09 2020-11-19 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 및 불휘발성 메모리 장치를 포함하는 스토리지 시스템
US11139237B2 (en) 2019-08-22 2021-10-05 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
US11074976B2 (en) 2019-08-26 2021-07-27 Sandisk Technologies Llc Temperature dependent impedance mitigation in non-volatile memory
US11114459B2 (en) 2019-11-06 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device containing width-modulated connection strips and methods of forming the same
US10923196B1 (en) * 2020-02-04 2021-02-16 Sandisk Technologies Llc Erase operation in 3D NAND
US11133252B2 (en) 2020-02-05 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
JP2021140853A (ja) * 2020-03-09 2021-09-16 キオクシア株式会社 半導体記憶装置
KR20210132970A (ko) 2020-04-28 2021-11-05 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 이의 제조 방법
KR20210141239A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11127467B1 (en) * 2020-06-19 2021-09-21 Western Digital Technologies, Inc. Hybrid erase mode for high data retention in memory device
US11302378B2 (en) 2020-07-07 2022-04-12 International Business Machines Corporation Semiconductor circuit including an initialization circuit for initializing memory cells and clearing of relatively large blocks of memory
US11557335B2 (en) 2020-07-07 2023-01-17 International Business Machines Corporation Erasing a partition of an SRAM array with hardware support
JP7404203B2 (ja) * 2020-09-17 2023-12-25 キオクシア株式会社 半導体記憶装置
CN112234066B (zh) * 2020-10-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
US11636905B2 (en) * 2020-12-07 2023-04-25 Sandisk Technologies Llc Temperature compensation for unselected sub-block inhibit bias for mitigating erase disturb
US11335411B1 (en) * 2021-03-03 2022-05-17 Sandisk Technologies Llc Erase operation for memory device with staircase word line voltage during erase pulse
US11557358B2 (en) 2021-04-15 2023-01-17 Sandisk Technologies Llc Memory apparatus and method of operation using adaptive erase time compensation for segmented erase
US11551765B2 (en) 2021-05-25 2023-01-10 Sandisk Technologies Llc Non-volatile memory with speed control
US11769560B2 (en) * 2021-08-13 2023-09-26 Sandisk Technologies Llc String based erase inhibit
US20230395157A1 (en) * 2022-06-03 2023-12-07 Sandisk Technologies Llc Non-volatile memory with tuning of erase process

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5978276A (en) 1997-04-11 1999-11-02 Programmable Silicon Solutions Electrically erasable nonvolatile memory
US20030235080A1 (en) 2002-06-20 2003-12-25 Toshitake Yaegashi Nonvolatile semiconductor memory device
US7855918B2 (en) 2007-12-31 2010-12-21 Powerflash Technology Corporation Method for programming a memory structure
US20130163336A1 (en) 2011-12-21 2013-06-27 Haibo Li Erase Operation With Controlled Select Gate Voltage For 3D Non-Volatile Memory

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844842A (en) 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US6987696B1 (en) 2004-07-06 2006-01-17 Advanced Micro Devices, Inc. Method of improving erase voltage distribution for a flash memory array having dummy wordlines
DE112004003023B4 (de) 2004-11-30 2017-11-02 Spansion Llc (N.D.Ges.D. Staates Delaware) Halbleiterbauelement und Verfahren zum Steuern des Halbleiterbauelements
US7457166B2 (en) 2005-03-31 2008-11-25 Sandisk Corporation Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7522457B2 (en) 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
DE602006015930D1 (de) 2005-03-31 2010-09-16 Sandisk Corp Löschen nichtflüchtiger speicher unter verwendung individueller überprüfung und zusätzlichen löschens von untergruppen von speicherzellen
US7403424B2 (en) 2005-03-31 2008-07-22 Sandisk Corporation Erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells
KR100754894B1 (ko) 2005-04-20 2007-09-04 삼성전자주식회사 더미 메모리 셀을 가지는 낸드 플래시 메모리 장치
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7495954B2 (en) 2006-10-13 2009-02-24 Sandisk Corporation Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory
US7499338B2 (en) 2006-10-13 2009-03-03 Sandisk Corporation Partitioned soft programming in non-volatile memory
US7535766B2 (en) 2006-10-13 2009-05-19 Sandisk Corporation Systems for partitioned soft programming in non-volatile memory
US7499317B2 (en) 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
KR101392431B1 (ko) 2007-08-14 2014-05-08 삼성전자주식회사 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5072723B2 (ja) * 2008-06-11 2012-11-14 株式会社東芝 不揮発性半導体記憶装置
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
JP5275052B2 (ja) 2009-01-08 2013-08-28 株式会社東芝 不揮発性半導体記憶装置
US8644046B2 (en) 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
JP5279560B2 (ja) 2009-03-11 2013-09-04 株式会社東芝 不揮発性半導体記憶装置
US8004900B2 (en) 2009-03-17 2011-08-23 Sandisk Technologies Inc. Controlling select gate voltage during erase to improve endurance in non-volatile memory
JP5450013B2 (ja) 2009-07-15 2014-03-26 株式会社東芝 不揮発性半導体記憶装置
US8036044B2 (en) 2009-07-16 2011-10-11 Sandisk Technologies Inc. Dynamically adjustable erase and program levels for non-volatile memory
JP4975794B2 (ja) 2009-09-16 2012-07-11 株式会社東芝 不揮発性半導体記憶装置
JP4913188B2 (ja) * 2009-09-18 2012-04-11 株式会社東芝 不揮発性半導体記憶装置
JP2011138579A (ja) 2009-12-28 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
JP5248541B2 (ja) * 2010-03-05 2013-07-31 株式会社東芝 半導体記憶装置の動作方法
US8542534B2 (en) 2010-04-08 2013-09-24 Micron Technology, Inc. Select gate programming in a memory device
KR101732585B1 (ko) 2010-08-26 2017-05-04 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8488382B1 (en) 2011-12-21 2013-07-16 Sandisk Technologies Inc. Erase inhibit for 3D non-volatile memory
US9019775B2 (en) 2012-04-18 2015-04-28 Sandisk Technologies Inc. Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current
US8787094B2 (en) 2012-04-18 2014-07-22 Sandisk Technologies Inc. Soft erase operation for 3D non-volatile memory with selective inhibiting of passed bits
US20130314995A1 (en) 2012-05-24 2013-11-28 Deepanshu Dutta Controlling Dummy Word Line Bias During Erase In Non-Volatile Memory
US8867271B2 (en) 2012-05-30 2014-10-21 Sandisk Technologies Inc. Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device
US8908444B2 (en) 2012-08-13 2014-12-09 Sandisk Technologies Inc. Erase for 3D non-volatile memory with sequential selection of word lines
US8988937B2 (en) 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5978276A (en) 1997-04-11 1999-11-02 Programmable Silicon Solutions Electrically erasable nonvolatile memory
US20030235080A1 (en) 2002-06-20 2003-12-25 Toshitake Yaegashi Nonvolatile semiconductor memory device
US7855918B2 (en) 2007-12-31 2010-12-21 Powerflash Technology Corporation Method for programming a memory structure
US20130163336A1 (en) 2011-12-21 2013-06-27 Haibo Li Erase Operation With Controlled Select Gate Voltage For 3D Non-Volatile Memory

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