KR20210141239A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 교대로 적층된 층간 절연막들 및 제1 도전패턴들을 포함하는 제1 적층체; 상기 제1 적층체에 중첩된 제2 도전패턴, 및 상기 제2 도전패턴을 사이에 두고 상기 제1 적층체에 중첩되고 상기 제2 도전패턴과 산화율이 다른 제3 도전패턴을 포함하는 제2 적층체; 상기 제1 적층체 및 상기 제2 적층체를 관통하는 채널구조들; 및 상기 제2 적층체를 사이에 두고 상기 제1 적층체에 중첩된 비트라인을 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가될수록 3차원 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시 예는 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 교대로 적층된 층간 절연막들 및 제1 도전패턴들을 포함하는 제1 적층체; 상기 제1 적층체에 중첩된 제2 도전패턴, 및 상기 제2 도전패턴을 사이에 두고 상기 제1 적층체에 중첩되고 상기 제2 도전패턴과 산화율이 다른 제3 도전패턴을 포함하는 제2 적층체; 상기 제1 적층체 및 상기 제2 적층체를 관통하는 채널구조들; 및 상기 제2 적층체를 사이에 두고 상기 제1 적층체에 중첩된 비트라인을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 부분 및 상기 제1 부분으로부터 연장된 제2 부분을 포함하는 코어 절연막; 상기 코어 절연막의 상기 제2 부분을 사이에 두고 상기 코어 절연막의 상기 제1 부분에 중첩된 도프트 반도체 패턴; 상기 코어 절연막의 측벽 및 상기 도프트 반도체 패턴의 측벽을 따라 연장되고, 상기 코어 절연막의 상기 제2 부분을 향해 돌출된 제1 블로킹 절연막; 상기 제1 블로킹 절연막과 상기 코어 절연막 사이로부터 상기 제1 블로킹 절연막과 상기 도프트 반도체 패턴 사이로 연장된 채널막; 상기 채널막과 상기 제1 블로킹 절연막 사이에 배치된 터널 절연막; 상기 터널 절연막과 상기 제1 블로킹 절연막 사이에 배치된 데이터 저장막; 및 상기 제1 블로킹 절연막을 감싸는 게이트 적층체를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 제1 적층체를 형성하는 단계; 상기 제1 적층체에 중첩된 제1 도전패턴을 형성하는 단계; 상기 제1 도전패턴을 사이에 두고 상기 제1 적층체에 중첩된 제2 도전패턴을 형성하는 단계; 상기 제1 적층체, 상기 제1 도전패턴 및 상기 제2 도전패턴을 관통하는 홀을 형성하는 단계; 상기 제1 적층체의 측벽을 따라 연장된 제1 부분, 상기 제1 도전패턴의 측벽을 따라 연장된 제2 부분, 및 상기 제2 도전패턴의 측벽을 따라 연장된 제3 부분을 포함하고, 상기 제2 부분의 폭이 상기 제1 부분 및 상기 제2 부분 각각의 폭보다 넓은 다층막을 상기 홀의 측벽 상에 형성하는 단계; 및 상기 다층막의 내벽 상에 상기 홀을 채우는 채널구조를 형성하는 단계를 포함할 수 있다.
본 기술은 산화율이 상이한 도전패턴들을 이용하여, 산화율이 높은 도전패턴의 측벽을 따라 연장된 블로킹 절연막의 일부 영역의 폭을 블로킹 절연막의 나머지 영역의 폭보다 상대적으로 넓게 형성할 수 있고, 블로킹 절연막의 일부 영역이 돌출될 수 있다.
본 기술은 돌출된 블로킹 절연막의 일부 영역을 이용하여 도프트 반도체 패턴의 위치가 타겟 범위에서 벗어나는 변동(variation)을 줄일 수 있다. 이로써, 본 기술은 소거 동작을 위한 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 전류를 안정적으로 발생시킬 수 있으므로 반도체 메모리 장치의 동작 신뢰성을 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 블록을 나타내는 회로도이다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치들을 개략적으로 나타내는 사시도들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 게이트 적층체들을 나타내는 사시도이다.
도 5는 도 4에 도시된 A영역을 확대하여 나타낸 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 소스막 및 채널구조를 나타내는 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 소스막 및 채널구조를 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c 및 도 12d는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 제조방법을 나타내는 단면도들이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 14는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시 될 수 있으며, 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않아야 한다.
이하, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하기 위해 사용되며, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 주변회로(PC: peripheral circuit) 및 메모리 셀 어레이(20)를 포함한다.
주변회로(PC)는 메모리 셀 어레이(20)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(20)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(20)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 제어하도록 구성될 수 있다.
일 실시 예로서, 주변회로(PC)는 전압생성부(Voltage Generator: 31), 로우디코더(Row decoder: 33), 제어회로(Control circuit: 35), 및 페이지 버퍼 그룹(Page Buffer Group: 37)을 포함할 수 있다.
메모리 셀 어레이(20)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 셀 어레이(20)는 워드라인들(WL)을 통해 로우디코더(33)에 연결될 수 있고, 비트라인들(BL)을 통해 페이지 버퍼 그룹(37)에 연결될 수 있다.
제어회로(35)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(PC)를 제어할 수 있다.
전압생성부(31)는 제어회로(35)의 제어에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 프리 소거전압, 소거전압, 접지전압, 프로그램 전압, 검증전압, 패스전압, 리드전압 등의 다양한 동작 전압들을 생성할 수 있다.
로우디코더(33)는 제어회로(35)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 워드라인들(WL)에 동작 전압들을 인가하도록 구성될 수 있다.
페이지 버퍼 그룹(37)은 비트라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 비트라인들(BL)을 선택할 수 있다.
구조적으로, 메모리 셀 어레이(20)는 주변회로(PC)의 일부에 중첩될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 블록을 나타내는 회로도이다.
도 2를 참조하면, 메모리 블록은 소스막(SL) 및 다수의 워드라인들(WL1 내지 WLn)에 공통으로 연결된 다수의 셀 스트링들(CS1, CS2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 다수의 비트라인들(BL)에 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2) 각각은 소스막(SL)에 연결된 적어도 하나의 소스 셀렉트 트랜지스터(SST), 비트라인(BL)에 연결된 적어도 하나의 드레인 셀렉트 트랜지스터(DST), 및 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 다수의 메모리 셀들(MC1 내지 MCn)을 포함할 수 있다.
다수의 메모리 셀들(MC1 내지 MCn)의 게이트들은 서로 이격되어 적층된 다수의 워드라인들(WL1 내지 WLn)에 각각 연결될 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL)과 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2) 사이에 배치될 수 있다. 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 동일레벨에서 서로 이격될 수 있다.
소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 트랜지스터(DST)의 게이트에 대응하는 드레인 셀렉트 라인에 연결될 수 있다.
소스막(SL)은 소스 셀렉트 트랜지스터(SST)의 소스에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 드레인은 드레인 셀렉트 트랜지스터(DST)의 드레인에 대응하는 비트라인에 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)에 각각 연결된 스트링 그룹들로 구분될 수 있다. 동일한 워드라인 및 동일한 비트라인에 연결된 셀 스트링들은 서로 다른 드레인 셀렉트 라인들에 의해 독립적으로 제어될 수 있다. 또한, 동일한 드레인 셀렉트 라인에 연결된 셀 스트링들은 서로 다른 비트라인들에 의해 독립적으로 제어될 수 있다.
일 실시 예로서, 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 제1 드레인 셀렉트 라인(DSL1)에 연결된 제1 스트링 그룹의 제1 셀 스트링(CS1) 및 제2 드레인 셀렉트 라인(DSL2)에 연결된 제2 스트링 그룹의 제2 셀 스트링(CS2)을 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치들(10A, 10B)을 개략적으로 나타내는 사시도들이다.
도 3a 및 도 3b를 참조하면, 반도체 메모리 장치들(10A, 10B) 각각은 기판(SUB) 상에 배치된 주변회로(PC) 및 주변회로(PC)에 중첩된 게이트 적층체들(GST)을 포함할 수 있다.
게이트 적층체들(GST) 각각은 소스 셀렉트 라인(SSL), 다수의 워드라인들(WL1 내지 WLn) 및 제1 슬릿(S1)에 의해 동일레벨에서 서로 분리된 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)을 포함할 수 있다.
소스 셀렉트 라인(SSL) 및 다수의 워드라인들(WL1 내지 WLn)은 제1 방향(X) 및 제2 방향(Y)으로 확장되고, 기판(SUB)의 상면에 나란한 평판형으로 형성될 수 있다. 제1 방향(X)은 XYZ좌표계의 X축이 향하는 방향일 수 있고, 제2 방향(Y)은 XYZ좌표계의 Y축이 향하는 방향일 수 있다.
다수의 워드라인들(WL1 내지 WLn)은 제3 방향(Z)으로 서로 이격되어 적층될 수 있다. 제3 방향(Z)은 XYZ좌표계의 Z축이 향하는 방향일 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)과 소스 셀렉트 라인(SSL) 사이에 배치될 수 있다.
게이트 적층체들(GST)은 제2 슬릿(S2)에 의해 서로 분리될 수 있다. 제1 슬릿(S1)은 제2 슬릿(S2)보다 제3 방향(Z)으로 짧게 형성되고, 다수의 워드라인들(WL1 내지 WLn)에 중첩될 수 있다.
제1 슬릿(S1) 및 제2 슬릿(S2) 각각은 직선형으로 연장되거나, 지그재그형으로 연장되거나, 웨이브 형으로 연장될 수 있다. 제1 슬릿(S1) 및 제2 슬릿(S2) 각각의 폭은 디자인 룰에 따라 다양하게 변경될 수 있다.
도 3a를 참조하면, 일 실시 예에 따른 소스 셀렉트 라인(SSL)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)보다 주변회로(PC)에 더 가깝게 배치될 수 있다.
반도체 메모리 장치(10A)는 게이트 적층체들(GST)과 주변회로(PC) 사이에 배치된 소스막(SL) 및 소스막(SL)보다 주변회로(PC)로부터 더 멀리 이격된 다수의 비트라인들(BL)을 포함할 수 있다. 게이트 적층체들(GST)은 다수의 비트라인들(BL)과 소스막(SL) 사이에 배치될 수 있다.
도 3b를 참조하면, 일 실시 예에 따른 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 소스 셀렉트 라인(SSL) 보다 주변회로(PC)에 더 가깝게 배치될 수 있다.
반도체 메모리 장치(10B)는 게이트 적층체들(GST)과 주변회로(PC) 사이에 배치된 다수의 비트라인들(BL) 및 다수의 비트라인들(BL) 보다 주변회로(PC)로부터 더 멀리 이격된 소스막(SL)을 포함할 수 있다. 게이트 적층체들(GST)은 다수의 비트라인들(BL)과 소스막(SL) 사이에 배치될 수 있다.
다시, 도 3a 및 도 3b를 참조하면, 다수의 비트라인들(BL)은 다양한 도전물로 형성될 수 있다. 소스막(SL)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 소스막(SL)은 n형 도프트 실리콘막을 포함할 수 있다.
도면에 도시되진 않았으나, 주변회로(PC)는 다양한 구조의 인터커넥션들을 통해 다수의 비트라인들(BL), 소스막(SL), 및 다수의 워드라인들(WL1 내지 WLn)에 전기적으로 연결될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 게이트 적층체들(GSTa, GSTb, GSTc)을 나타내는 사시도이다.
도 4를 참조하면, 게이트 적층체들(GSTa, GSTb, GSTc) 각각은 제1 적층체(ST1) 및 제2 적층체(ST2)를 포함할 수 있다. 제1 적층체(ST1) 및 제2 적층체(ST2)는 다수의 비트라인들(BL)과 소스막(SLa) 사이에 배치될 수 있다.
다수의 비트라인들(BL)은 제1 적층체(ST1)에 중첩될 수 있고, 제2 적층체(ST2)는 제1 적층체(ST1)와 다수의 비트라인들(BL) 사이에 배치될 수 있다. 다수의 비트라인들(BL)은 소스막(SLa)에 중첩될 수 있다.
제1 적층체(ST1)는 교대로 적층된 제1 층간 절연막들(ILD1) 및 제1 도전패턴들(CP1)을 포함할 수 있다. 제1 도전패턴들(CP1)은 소스 셀렉트 라인(SSL) 및 다수의 워드라인들(WL1 내지 WLn)로 이용될 수 있다.
제2 적층체(ST2)는 제2 도전패턴(CP2), 제3 도전패턴(CP3) 및 제2 층간 절연막(ILD2)를 포함할 수 있다. 제2 도전패턴(CP2)은 제3 도전패턴(CP3)과 제1 적층체(ST1) 사이에 배치되고, 제1 적층체(ST1)에 중첩될 수 있다. 제3 도전패턴(CP3)은 제2 도전패턴(CP2)과 제2 층간 절연막(ILD2) 사이에 배치되고, 제1 적층체(ST1)에 중첩될 수 있다. 제3 도전패턴(CP3)은 제2 도전패턴(CP2)에 접촉된 접촉면을 포함할 수 있다. 제3 도전패턴(CP3)은 제2 도전패턴(CP2)과 산화율이 다른 도전물을 포함할 수 있다. 제3 도전패턴(CP3)보다 다수의 비트라인들(BL)로부터 더 멀리 이격된 제2 도전패턴(CP2)은 제3 도전패턴(CP3)보다 산화율이 높은 도전물을 포함할 수 있다. 일 실시 예로서, 제2 도전패턴(CP2)은 실리콘을 포함할 수 있고, 제3 도전패턴(CP3)은 실리콘보다 저항이 낮은 도전물을 포함할 수 있다. 일 실시 예로서, 제3 도전패턴(CP3)은 텅스텐 실리사이드막 등의 금속 실리사이드막을 포함할 수 있다. 제2 도전패턴(CP2)보다 저항이 낮은 제3 도전패턴(CP3)을 통해 드레인 셀렉트 라인들(DSL1, DSL2) 각각의 RC지연을 개선할 수 있다.
제2 적층체(ST2)는 제1 슬릿(S1)에 의해 관통될 수 있다. 제2 적층체(ST2)의 제2 도전패턴(CP2)과 제3 도전패턴(CP3) 각각은 제1 슬릿(S1)에 의해 드레인 셀렉트 라인들(DSL1, DSL2)로 분리될 수 있다. 일 실시 예로서, 게이트 적층체들(GSTa, GSTb, GSTc) 각각은 제1 슬릿(S1)에 의해 분리된 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다.
게이트 적층체들(GSTa, GSTb, GSTc)은 제1 슬릿(S1) 보다 깊게 형성된 제2 슬릿들(S2)에 의해 서로 분리될 수 있다. 제2 슬릿들(S2) 각각의 측벽 상에 스페이서 절연막(SP)이 형성될 수 있고, 제2 슬릿들(S2) 각각의 내부에 수직구조(60)가 형성될 수 있다. 일 실시 예로서, 수직구조(60)는 소스막(SLa)에 접촉되고, 제2 슬릿들(S2) 각각의 내부를 채우는 도전물을 포함할 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 수직구조(60)는 절연물을 포함할 수 있다.
게이트 적층체들(GSTa, GSTb, GSTc) 각각의 제1 적층체(ST1) 및 제2 적층체(ST2)는 다수의 채널구조들(CH)에 의해 관통될 수 있다. 다수의 채널구조들(CH)은 다수의 채널열들에 배열될 수 있다. 각 채널열에 배열된 채널구조들은 비트라인들(BL)이 연장된 방향으로 일렬로 배열된 채널구조들을 포함할 수 있다. 일 실시 예로서, 각 채널열에 배열된 채널구조들은 제1 채널구조들(CH11, CH12) 및 제2 채널구조들(CH21, CH22)을 포함할 수 있다. 제1 채널구조들(CH11, CH12)은 제1 슬릿(S1)의 일측에 배치되고, 제2 채널구조들(CH21, CH22)은 제1 슬릿(S1)의 타측에 배치될 수 있다. 다시 말해, 제1 채널구조들(CH11, CH12)과 제2 채널구조들(CH21, CH22) 사이에 제1 슬릿(S1)이 배치될 수 있다.
일 실시 예로서, 제1 채널구조들(CH11, CH12)은 제1 드레인 셀렉트 라인(DSL1) 및 제1 적층체(ST1)를 관통하도록 연장될 수 있다. 제2 채널구조들(CH21, CH22)은 제2 드레인 셀렉트 라인(DSL2) 및 제1 적층체(ST1)를 관통하도록 연장될 수 있다. 제1 도전패턴들(CP1) 및 제1 층간 절연막들(ILD1) 각각은 제1 채널구조들(CH11, CH12) 및 제2 채널구조들(CH21, CH22)을 감싸도록 연장될 수 있다.
비트라인들(BL) 각각은 드레인 콘택 플러그들(DCT)를 경유하여 제1 채널구조들(CH11, CH12) 중 어느 하나와 제2 채널구조들(CH21, CH22) 중 어느 하나에 전기적으로 연결될 수 있다.
제1 채널구조들(CH11, CH12)과 제2 채널구조들(CH21, CH22) 사이에 더미 채널구조(DCH)가 배치될 수 있다. 더미 채널구조(DCH)는 제1 적층체(ST1)를 관통할 수 있다. 제1 슬릿(S1)은 더미 채널구조(DCH)에 중첩될 수 있다.
채널구조들(CH) 각각은 코어 절연막(CO), 도프트 반도체 패턴(DP), 및 채널막(CL)을 포함할 수 있다. 더미 채널구조(DCH)는 더미 코어 절연막(CO') 및 더미 채널막(CL')을 포함할 수 있다.
코어 절연막(CO)은 제1 적층체(ST1) 및 제2 도전패턴(CP2)으로 둘러싸일 수 있다. 일 실시 예로서, 코어 절연막(CO)은 제1 적층체(ST1)로 둘러싸인 제1 부분(PA) 및 제1 부분(PA)으로부터 연장되고 제2 도전패턴(CP2)으로 둘러싸인 제2 부분(PB)을 포함할 수 있다. 더미 코어 절연막(CO')은 코어 절연막(CO)의 제1 부분(PA)에 나란하게 연장될 수 있다.
도프트 반도체 패턴(DP)은 코어 절연막(CO)에 중첩되고, 제3 도전패턴(CP3) 및 제2 층간 절연막(ILD2)으로 둘러싸일 수 있다. 일 실시 예로서, 도프트 반도체 패턴(DP)은 코어 절연막(CO)의 제2 부분(PB)을 사이에 두고, 코어 절연막(CO)의 제1 부분(PA)에 중첩될 수 있다. 일 실시 예로서, 도프트 반도체 패턴(DP)은 n형 도프트 실리콘막을 포함할 수 있다.
도프트 반도체 패턴(DP)은 제3 도전패턴(CP3)의 적어도 일부로 둘러싸일 수 있으므로, 반도체 메모리 장치의 소거 동작 동안, 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 전류를 증가시킬 수 있다. GIDL 전류는 비트라인(BL)에 인가되는 소거 전압과 제3 도전패턴(CP3)에 가해지는 게이트 전압의 차이에 의해 발생될 수 있다.
다수의 워드라인들(WL1 내지 WLn) 중 도프트 반도체 패턴(DP)에 가장 가까운 워드라인(WLn)과 도프트 반도체 패턴(DP) 사이의 거리는 제2 도전패턴(CP2)의 두께(D2)를 조절하여 제어될 수 있다. 제2 도전패턴(CP2)은 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2)에 연결된 드레인 셀렉트 트랜지스터들의 오프 특성을 향상시킬수 있도록 두껍게 형성될 수 있다. 일 실시 예로서, 제2 도전패턴(CP2)의 두께(D2)는 제1 도전패턴들(CP1) 각각의 두께(D1) 및 제3 도전패턴(CP3)의 두께(D3)보다 두껍게 형성될 수 있다. 일 실시 예로서, 제2 도전패턴(CP2)의 두께(D2)는 제1 도전패턴들(CP1) 각각의 두께(D1)의 2배 이상일 수 있다.
채널막(CL)은 코어 절연막(CO)의 측벽 및 도프트 반도체 패턴(DP)의 측벽을 따라 연장될 수 있다. 채널막(CL)은 제1 부분(PP1), 제1 부분(PP1)으로부터 연장된 제2 부분(PP2), 및 제2 부분(PP2)으로부터 연장된 제3 부분(PP3)을 포함할 수 있다. 제1 부분(PP1)은 제1 적층체(ST1)와 코어 절연막(CO) 사이에 배치될 수 있다. 제1 부분(PP1)은 소스막(SLa)과 코어 절연막(CO) 사이로 연장되고, 소스막(SLa)에 접촉될 수 있다. 제2 부분(PP2)은 제2 도전패턴(CP2)과 코어 절연막(CO) 사이에 배치될 수 있다. 제3 부분(PP3)은 도프트 반도체 패턴(DP)의 측벽을 감쌀 수 있다. 더미 채널막(CL') 채널막(CL)의 제1 부분(PP1)에 나란하게 연장될 수 있다. 채널막(CL) 및 더미 채널막(CL') 각각은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(CL) 및 더미 채널막(CL') 각각은 실리콘막을 포함할 수 있다.
채널구조들(CH) 각각의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 더미 채널구조(DCH)의 측벽은 더미 메모리막(ML')으로 둘러싸일 수 있다. 더미 메모리막(ML')은 더미 채널구조(DCH)의 측벽 상으로부터 제2 적층체(ST2)를 관통하도록 연장될 수 있다. 더미 메모리막(ML')은 분리 절연막(50)의 측벽 상으로 연장될 수 있다. 분리 절연막(50)은 제1 드레인 셀렉트 라인(DSL1)과 제2 드레인 셀렉트 라인(DSL2) 사이에 배치될 수 있다. 분리 절연막(50)은 제1 슬릿(S1)을 채우고, 더미 채널구조(DCH)에 중첩될 수 있다. 더미 메모리막(ML')은 메모리막(ML)과 동일한 물질막들을 포함할 수 있다.
도면에 도시되진 않았으나, 다수의 비트라인들(BL)과 제2 적층체(ST2) 사이에 드레인 콘택 플러그(DCT)에 의해 관통되는 상부 절연막이 배치될 수 있다.
도 5는 도 4에 도시된 A영역을 확대하여 나타낸 단면도이다.
도 5를 참조하면, 메모리막(ML)은 터널 절연막(TI), 데이터 저장막(DL), 및 제1 블로킹 절연막(BI1)을 포함할 수 있다.
터널 절연막(TI)은 도 4에 도시된 채널구조들(CH) 각각의 측벽을 감쌀 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 절연물을 포함할 수 있다. 일 실시 예로서, 터널 절연막(TI)은 실리콘 산화막을 포함할 수 있다.
데이터 저장막(DL)은 터널 절연막(TI)의 측벽을 감쌀 수 있다. 데이터 저장막(DL)은 데이터를 저장할 수 있는 물질막을 포함할 수 있다. 일 실시 예로서, 데이터 저장막(DL)은 F-N 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막(DL)은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 본 발명은 이에 한정되지 않으며, 데이터 저장막(DL)은상변화 물질, 나노닷 등을 포함할 수 있다.
제1 블로킹 절연막(BI1)은 데이터 저장막(DL)의 측벽을 감쌀 수 있다. 제1 블로킹 절연막(BI1)은 코어 절연막(CO)의 측벽 및 도프트 반도체 패턴(DP)의 측벽을 따라 연장될 수 있다. 제1 블로킹 절연막(BI1)은 제1 부분(P1), 제2 부분(P2) 및 제3 부분(P3)을 포함할 수 있다. 제1 부분(P1)은 데이터 저장막(DL)과 도 4에 도시된 제1 적층체(ST1) 사이에 배치된다. 제2 부분(P2)은 제1 부분(P1)으로부터 연장되고, 데이터 저장막(DL)과 제2 도전패턴(CP2) 사이에 배치된다. 제3 부분(P3)은 제2 부분(P2)으로부터 연장되고, 데이터 저장막(DL)과 제3 도전패턴(CP3) 사이에 배치된다.
제1 블로킹 절연막(BI1)은 산화물을 포함할 수 있다. 제1 블로킹 절연막(BI1)의 제2 부분(P2)의 폭(W2)은 제1 부분(P1)의 폭(W1) 및 제3 부분(P3)의 폭(W3) 각각보다 넓게 형성될 수 있다. 제2 부분(P2)은 채널구조의 채널막(CL)을 향해 제1 부분(P1) 및 제3 부분(P3)보다 돌출될 수 있다. 일 실시 예로서, 제1 블로킹 절연막(BI1)은 도프트 반도체 패턴(DP)과 코어 절연막(CO)의 제1 부분(PA) 사이에서 코어 절연막(CO)의 제2 부분(PB)을 향해 돌출될 수 있다. 제2 부분(P2)은 제3 도전패턴(CP3)과 도 4에 도시된 제1 적층체(ST1) 사이에서 제2 도전패턴(CP2)을 향해 돌출될 수 있다.
상술한 제1 블로킹 절연막(BI1)의 돌출된 제2 부분(P2)에 의해 데이터 저장막(DL)에 접촉된 제1 블로킹 절연막(BI1)의 내벽에 요철면이 정의될 수 있다. 제1 블로킹 절연막(BI1)과 채널막(CL) 사이에 배치된 데이터 저장막(DL) 및 데이터 저장막(DL)과 채널막(CL) 사이에 배치된 터널 절연막(TI) 각각은 제1 블로킹 절연막(BI1)의 요철면을 따라 증착될 수 있다.
채널막(CL)은 제1 블로킹 절연막(BI1)과 코어 절연막(CO) 사이로부터 제1 블로킹 절연막(BI1)과 도프트 반도체 패턴(DP) 사이로 연장될 수 있다. 채널막(CL)의 제2 부분(PP2)은 제1 부분(PP1) 및 제3 부분(PP3)보다 코어 절연막(CO)을 향해 돌출되도록 제1 블로킹 절연막(BI1)의 요철면을 따라 형성될 수 있다.
도프트 반도체 패턴(DP)은 채널막(CL)의 돌출된 제2 부분(PP2) 상에 정렬될 수 있다. 이로써, 본 발명의 실시 예는 도프트 반도체 패턴(DP)의 위치가 타겟 범위에서 벗어나는 변동(variation)을 줄일 수 있다.
제1 도전패턴(CP1)은 제1 층간 절연막들(ILD1) 사이에서 메모리막(ML)을 감쌀 수 있다. 제1 도전패턴(CP1)은 실리콘보다 저항이 낮은 도전물을 포함할 수 있다. 일 실시 예로서, 제1 도전패턴(CP1)은 금속막을 포함할 수 있다.
제1 도전패턴(CP1)과 제1 블로킹 절연막(BI1) 사이에 제2 블로킹 절연막(BI2)이 더 형성될 수 있다. 제2 블로킹 절연막(BI2)은 제1 블로킹 절연막(BI2)보다 유전율이 높은 절연물을 포함할 수 있다. 일 실시 예로서, 제2 블로킹 절연막(BI2)은 금속 산화막을 포함할 수 있다. 일 실시 예로서, 금속 산화물은 알루미늄 산화막을 포함할 수 있다. 제2 블로킹 절연막(BI2)은 제1 도전패턴(CP1)과 제1 층간 절연막들(ILD1) 사이의 계면을 따라 연장될 수 있다.
제2 도전패턴(CP2) 및 제3 도전패턴(CP3)은 제1 블로킹 절연막(BI1)에 접촉될 수 있다. 다시 말해, 제2 블로킹 절연막(BI2)은 제2 도전패턴(CP2) 및 제3 도전패턴(CP3)을 포함하는 드레인 셀렉트 라인과 채널막(CL) 사이에서 생략될 수 있다.
도 4 및 도 5에 도시된 반도체 메모리 장치는 도 3a에 도시된 반도체 메모리 장치(10A)에 적용될 수 있다. 도 4 및 도 5에 도시된 반도체 메모리 장치는 상하 반전되어 도 3b에 도시된 반도체 메모리 장치(10B)에 적용될 수 있다.
채널막(CL)은 도 4에 도시된 바와 같이, 메모리막(ML)을 관통하고, 소스막(SLa)에 접촉된 바닥면을 포함할 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다.
도 6은 본 발명의 일 실시 예에 따른 소스막(SLb) 및 채널구조(CH)를 나타내는 단면도이다. 도 6에 도시된 구조는 도 3a에 도시된 반도체 메모리 장치(10A)에 적용될 수 있다.
도 6을 참조하면, 소스막(SLb)은 제1 막(SL1) 및 제2 막(SL2)을 포함하거나, 제1 막(SL1), 제2 막(SL2) 및 제3 막(SL3)을 포함할 수 있다. 제1 막(SL1)은 제1 적층체(ST1)에 중첩될 수 있다. 제2 막(SL2)은 제1 적층체(ST1)와 제1 막(SL1) 사이에 배치될 수 있다. 제3 막(SL3)은 제2 막(SL2)과 제1 적층체(ST1) 사이에 배치될 수 있다.
제1 막(SL1), 제2 막(SL2) 및 제3 막(SL3) 각각은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 제1 막(SL1), 제2 막(SL2) 및 제3 막(SL3) 각각은 n형 도프트 실리콘을 포함할 수 있다.
제1 적층체(ST1)는 도 4를 참조하여 설명한 바와 같이 교대로 적층된 제1 층간 절연막들(ILD1) 및 제1 도전패턴들(CP1)을 포함할 수 있고, 채널구조(CH)에 의해 관통될 수 있다.
채널구조(CH)의 단부(EP)는 제3 막(SL3) 및 제2 막(SL2)을 관통하고, 제1막(SL1) 내부로 연장될 수 있다. 일 실시 예로서, 채널막(CL) 및 코어 절연막(CO)은 제3 막(SL3) 및 제2 막(SL2)을 관통하고, 제1 막(SL1) 내부로 연장될 수 있다.
제1 블로킹 절연막(BI1), 데이터 저장막(DL) 및 터널 절연막(TI) 각각은 제2 막(SL2)에 의해 제1 메모리 패턴(ML1)과 제2 메모리 패턴(ML2)으로 분리될 수 있다. 제2 막(SL2)은 채널막(CL)을 향해 제1 막(SL1) 및 제3 막(SL3)보다 돌출되고, 채널막(CL)에 접촉될 수 있다.
제1 메모리 패턴(ML1)의 제1 블로킹 절연막(BI1), 데이터 저장막(DL) 및 터널 절연막(TI)은 제1 적층체(ST1)와 채널막(CL) 사이로부터 제3 막(SL3)과 채널막(CL) 사이로 연장될 수 있다. 제2 메모리 패턴(ML2)의 제1 블로킹 절연막(BI1), 데이터 저장막(DL) 및 터널 절연막(TI)은 제1 막(SL1)과 채널막(CL) 사이로 연장될 수 있다.
제2 블로킹 절연막(BI2)은 제1 메모리 패턴(ML1)의 제1 블로킹 절연막(BI1)과 제1 도전패턴(CP1) 사이에 배치될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 소스막(SLc) 및 채널구조(CH)를 나타내는 단면도이다. 도 7에 도시된 구조는 도 3b에 도시된 반도체 메모리 장치(10B)에 적용될 수 있다.
도 7을 참조하면, 소스막(SLc)은 제1 적층체(ST1)에 중첩되고, 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 소스막(SLc)은 n형 도프트 실리콘을 포함할 수 있다. 제1 적층체(ST1)는 소스막(SLc)과 도 4를 참조하여 설명한 제2 적층체(ST2) 사이에 배치될 수 있다.
제1 적층체(ST1)는 도 4를 참조하여 설명한 바와 같이 교대로 적층된 제1 층간 절연막들(ILD1) 및 제1 도전패턴들(CP1)을 포함할 수 있고, 채널구조(CH)에 의해 관통될 수 있다.
채널구조(CH)의 단부(EP')는 메모리막(ML)의 제1 블로킹 절연막(BI1), 데이터 저장막(DL) 및 터널 절연막(TI)을 관통하고 소스막(SLc) 내부로 연장될 수 있다. 일 실시 예로서, 채널막(CL) 및 코어 절연막(CO)은 소스막(SLc) 내부로 연장될 수 있다. 채널구조(CH)의 단부(EP')를 구성하는 채널막(CL)의 일부는 소스막(SLc)에 접촉될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 8을 참조하면, 반도체 메모리 장치의 제조방법은 기판 상에 주변회로를 형성하는 S1단계 및 주변회로 상에 메모리 셀 어레이를 형성하는 S3단계를 포함할 수 있다.
S1 단계를 통해, 기판 상에 주변회로가 제공될 수 있다. 주변회로는 다수의 트랜지스터들을 포함할 수 있다. 트랜지스터들의 정션들이 기판의 일부 영역 내에 형성될 수 있고, 트랜지스터들의 게이트 전극들이 기판 상에 형성될 수 있다.
S3 단계를 통해, 주변회로 상에 메모리 셀 어레이를 형성할 수 있다. S3 단계는 도 3a에 도시된 소스막(SL)을 형성하는 단계, 도 3a에 도시된 게이트 적층체들(GST)을 형성하는 단계, 및 도 3a에 도시된 비트라인들(BL)을 형성하는 단계를 포함할 수 있다.
도면에 도시되진 않았으나, S3단계 이전, 주변회로 상에 인터커넥션들을 위한 도전패턴들이 형성될 수 있고, 메모리 셀 어레이는 인터커넥션들 상에 형성될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 9를 참조하면, 반도체 메모리 장치의 제조방법은 주변회로를 포함하는 제1 칩을 형성하는 S11단계, 메모리 셀 어레이를 포함하는 제2 칩을 형성하는 S13단계, 제1 칩과 제2 칩을 본딩하는 S15 단계, 제2 칩의 보조기판을 제거하는 S17단계, 및 소스막을 형성하는 S19 단계를 포함할 수 있다.
S11 단계를 통해, 메인기판 상에 주변회로가 제공될 수 있다. 제1 칩은 주변회로에 접속된 제1 인터커넥션들을 포함할 수 있다.
S13 단계를 통해, 보조기판 상에 메모리 셀 어레이를 형성할 수 있다. S13단계는 도 3b에 도시된 게이트 적층체들(GST)을 형성하는 단계 및 도 3b에 도시된 비트라인들(BL)을 형성하는 단계를 포함할 수 있다. 도 3b에 도시된 게이트 적층체들(GST) 및 비트라인들(BL)을 포함하는 구조는 상하 반전되어 보조기판 상에 형성될 수 있다. 제2 칩은 메모리 셀 어레이에 접속된 제2 인터커넥션들을 더 포함할 수 있다.
S15 단계를 통해, 제1 인터커넥션들 및 제2 인터커넥션들이 서로 마주하도록 제1 칩 상에 제2 칩이 정렬되고, 제1 인터커넥션들 중 일부 및 제2 인터커넥션들 중 일부가 서로 본딩될 수 있다.
S17 단계를 통해, 제2 칩의 보조기판을 제거할 수 있다. 이 때, 메모리 셀 어레이의 채널구조들이 노출될 수 있다.
S19 단계를 통해 채널구조들에 접촉된 소스막을 형성할 수 있다. 이로써, 도 3b에 도시된 반도체 메모리 장치(10B)가 제공될 수 있다.
도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c 및 도 12d는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 제조방법을 나타내는 단면도들이다. 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c 및 도 12d를 참조하여 후술되는 메모리 셀 어레이의 제조방법은 도 8에 도시된 S3단계에 포함되거나, 도 9에 도시된 S13 단계에 포함될 수 있다.
도 10a 내지 도 10d는 예비 적층체(110)를 형성하는 단계 및 예비 적층체(110)를 관통하고 메모리막들(130A)로 각각 둘러싸인 채널구조들(140A)을 형성하는 단계를 나타내는 단면도들이다.
도 10a를 참조하면, 예비 적층체(110)를 형성하는 단계는 제1 적층체(110A)를 형성하는 단계 및 제1 적층체(110A) 상에 제2 적층체(110B)를 형성하는 단계를 포함할 수 있다.
제1 적층체(110A)를 형성하는 단계는 제1 층간 절연막들(101) 및 희생막들(103)을 교대로 적층하는 단계를 포함할 수 있다. 희생막들(103) 각각은 제1 층간 절연막들(101)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예로서, 제1 층간 절연막들(101)은 실리콘 산화물을 포함할 수 있고, 희생막들(103)은 실리콘 질화물을 포함할 수 있다.
제2 적층체(110B)를 형성하는 단계는 제1 도전패턴(111), 제2 도전패턴(113) 및 제2 층간 절연막(115)을 순차로 적층하는 단계를 포함할 수 있다. 제1 도전패턴(111), 제2 도전패턴(113) 및 제2 층간 절연막(115) 각각은 제1 적층체(110A)에 중첩될 수 있다. 제1 도전패턴(111)은 제2 도전패턴(113)과 제1 적층체(110A) 사이에 배치되고, 제2 도전패턴(113)은 제2 층간 절연막(115)과 제1 도전패턴(111) 사이에 배치될 수 있다.
제2 도전패턴(113)은 제1 도전패턴(111)보다 산화율이 낮은 도전물을 포함할 수 있다. 일 실시 예로서, 제1 도전패턴(111)은 실리콘을 포함할 수 있고, 제2 도전패턴(113)은 실리콘보다 저항이 낮은 도전물을 포함할 수 있다. 일 실시 예로서, 제2 도전패턴(113)은 텅스텐 실리사이드막 등의 금속 실리사이드막을 포함할 수 있다.
제1 도전패턴(111)은 희생막들(103) 각각보다 두껍게 형성될 수 있다. 제2 도전패턴(113)의 두께는 다양하게 제어될 수 있다. 일 실시 예로서, 제2 도전패턴(113)은 제1 도전패턴(111)보다 얇게 형성될 수 있다.
예비 적층체(110)를 형성한 후, 예비 적층체(110) 상에 마스크막(121)을 형성할 수 있다. 마스크막(121)은 질화막을 포함할 수 있다.
도 10b를 참조하면, 마스크막(121) 및 예비 적층체(110)를 식각함으로써, 홀들(125A)을 형성할 수 있다. 홀들(125A)은 예비 적층체(110)를 관통할 수 있다. 홀들(125A)을 형성하는 단계에서, 예비 적층체(110)를 관통하는 더미홀(125B)이 홀들(125A)과 동시에 형성될 수 있다.
홀들(125A) 및 더미홀(125B)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴(미도시)을 식각 베리어로 이용하여 마스크막(121) 및 예비 적층체(110)의 식각함으로써 정의될 수 있다. 홀들(125A) 및 더미홀(125B) 형성 후, 포토레지스트 패턴은 제거될 수 있다.
도 10c를 참조하면, 홀들(125A) 및 더미홀(125B)의 표면들을 덮고 마스크막(121)의 표면 상으로 연장된 다층막(130L)을 형성할 수 있다. 다층막(130L)은 도 11c에 도시된 제1 블로킹 절연막(133), 데이터 저장막(135), 및 터널 절연막(137)을 포함할 수 있다.
다층막(130L)은 제1 부분(Pa), 제2 부분(Pb), 제3 부분(Pc) 및 제4 부분(Pd)을 포함할 수 있다. 다층막(130L)의 제1 부분(Pa), 제2 부분(Pb) 및 제3 부분(Pc)은 홀들(125A) 및 더미홀(125) 각각의 측벽 상에 배치될 수 있다. 제1 부분(Pa)은 제1 적층체(110A)의 측벽을 따라 연장될 수 있다. 제2 부분(Pb)은 제1 부분(Pa)으로부터 연장될 수 있고, 제1 도전패턴(111)의 측벽을 따라 연장될 수 있다. 제3 부분(Pc)은 제2 부분(Pb)으로부터 연장될 수 있고, 제2 도전패턴(113)의 측벽, 제2 층간 절연막(115)의 측벽 및 마스크막(121)의 측벽을 따라 연장될 수 있다. 제4 부분(Pd)은 제3 부분(Pc)으로부터 연장될 수 있고, 마스크막(121)의 상면을 따라 연장될 수 있다. 다층막(130L)의 제2 부분(Pb)은 나머지 부분들(Pa, Pc, Pd)보다 넓은 폭으로 형성될 수 있다.
홀들(125A) 및 더미홀(125B) 각각의 중심영역은 제1 부분(Pa)으로 둘러싸인 제1 중심영역(C1), 제2 부분(Pb)으로 둘러싸인 제2 중심영역(C2) 및 제3 부분(Pc)으로 둘러싸인 제3 중심영역(C3)을 포함할 수 있다. 홀들(125A) 및 더미홀(125B) 각각의 중심영역을 향하는 다층막(130L)의 내벽이 요철면을 갖도록 제2 부분(Pb)은 제1 부분(Pa) 및 제3 부분(Pc)보다 제2 중심영역(C2)을 향하여 돌출될 수 있다.
도 11a 내지 도 11d는 확대 단면도들로서, 도 11a 내지 도 11c는 다층막(130L)을 형성하는 단계에 대한 일 실시 예를 나타낸다.
도 11a를 참조하면, 도 10c에 도시된 다층막(130L)을 형성하는 단계는 도 10b에 도시된 홀들(125A) 및 더미홀(125B) 각각의 표면 상에 라이너막(131)을 형성하는 단계를 포함할 수 있다. 라이너막(131)은 단차 피복성(step coverage)이 높은 증착방식을 이용하여 형성될 수 있다. 일 실시 예로서, 라이너막(131)은 원자층증착방식(ALD: atomic layer deposition)을 이용하여 형성될 수 있다. 라이너막(131)은 제1 도전패턴(111)에 비해 산화율이 낮은 물질을 포함할 수 있다. 일 실시 예로서, 라이너막(131)은 질화막을 포함할 수 있다.
도 11b를 참조하면, 도 10c에 도시된 다층막(130L)을 형성하는 단계는 산화공정을 통해 도 11a에 도시된 라이너막(131) 및 제1 도전패턴(111)을 산화시켜서 블로킹 절연막(133)을 형성하는 단계를 포함할 수 있다.
산화공정동안, 제1 도전패턴(111)의 일부가 산화될 수 있다. 산화공정은 도 11a에 도시된 라이너막(131) 및 제2 도전패턴(113)에 비해 제1 도전패턴(111)에 대한 산화율이 높은 라디컬 산화공정을 포함할 수 있다. 본 발명의 실시 예에 따른 산화공정의 의해 정의되는 블로킹 절연막(133)의 내벽은 요철면을 가질 수 있다. 블로킹 절연막(133)은 도 11b에 도시된 라이너막(131)의 산화영역 및 제1 도전패턴(111)의 일부가 산화된 영역을 포함할 수 있다.
블로킹 절연막(133)은 제1 부분(133a), 제1 부분(133a)으로부터 연장된 제2 부분(133b), 및 제2 부분(133b)으로부터 연장된 제3 부분(133c)을 포함할 수 있다. 제1 부분(133a)은 제1 적층체(110A)의 측벽을 따라 연장되고, 제2 부분(133b)은 제1 도전패턴(111)의 측벽을 따라 연장되고, 제3 부분(133c)은 제2 도전패턴(113)의 측벽, 제2 층간 절연막(115)의 측벽 및 마스크막(121)의 표면을 따라 연장될 수 있다. 도 11b에 도시된 라이너막(131)과 제1 도전패턴(111)의 산화율 차이로 인하여, 블로킹 절연막(133)의 제2 부분(133b)의 폭(Wb)은 제1 부분(133a)의 폭(Wa) 및 제3 부분(133c)의 폭(Wc)보다 넓게 형성될 수 있다.
산화공정 동안, 희생막(103)의 일부, 제2 도전패턴(113)의 일부 및 마스크막(121)의 일부가 산화될 수 있다. 제1 도전패턴(111)의 산화율이 희생막(103), 제2 도전패턴(113) 및 마스크막(121) 각각의 산화율에 비해 빠르다. 따라서, 희생막(103)의 일부, 제2 도전패턴(113)의 일부 및 마스크막(121)의 일부가 산화되더라도, 제2 부분(133b)의 폭(Wb)은 제1 부분(133a)의 폭(Wa) 및 제3 부분(133c)의 폭(Wc)보다 넓게 형성될 수 있다.
도 11c를 참조하면, 다층막(130L)을 형성하는 단계는 블로킹 절연막(133)의 요철면을 따라 데이터 저장막(135) 및 터널 절연막(137)을 순차로 증착하는 단계를 포함할 수 있다. 데이터 저장막(135)은 블로킹 절연막(133)의 내벽을 따라 연장되고, 터널 절연막(137)은 데이터 저장막(135)의 내벽을 따라 연장될 수 있다.
도 10d를 참조하면, 도 10c에 도시된 다층막(130L)에 의해 개구된 홀들(125A)의 내부에 채널구조들(140A)을 형성할 수 있다. 채널구조들(140A)을 형성하는 단계에서, 도 10c에 도시된 더미홀(125B)을 채우는 예비 더미 채널구조(140B)가 채널구조들(140A)과 동시에 형성될 수 있다.
마스크막(121)의 상면은 도 10c에 도시된 도시된 다층막(130L)의 제4 부분(Pd)이 제거됨으로써 노출될 수 있다. 다층막(130L)은 메모리막들(130A) 및 더미 메모리막(130B)으로 분리될 수 있다. 제2 부분(Pb)은 메모리막들(130A) 및 더미 메모리막(130B) 각각의 내벽에 요철면을 정의하는 돌출부로 정의될 수 있다.
메모리막들(130A)은 도 10c에 도시된 홀들(125A)의 측벽들 상에 각각 잔류될 수 있다. 더미 메모리막(130B)은 도 10c에 도시된 더미홀(125B)의 측벽 상에 잔류될 수 있다. 채널구조들(140A)은 메모리막들(130A)의 내벽들 상에 각각 배치되고, 홀들(125A)을 채울 수 있다. 예비 더미 채널구조(140B)는 더미 메모리막(130B)의 내벽 상에 배치되고, 더미홀(125B)을 채울 수 있다.
도 11c 및 도 11d는 채널구조(140A) 및 예비 더미 채널구조(140B)를 형성하는 단계에 대한 일 실시 예를 나타낸다.
도 11c를 참조하면, 채널구조(140A) 및 예비 더미 채널구조(140B)를 형성하는 단계는 다층막(130L)의 요철면을 따라 채널막(141)을 형성하는 단계 및 채널막(141)에 의해 개구된 제1 중심영역(C1) 및 제2 중심영역(C2)을 코어 절연막(143)으로 채우는 단계를 포함할 수 있다.
채널막(141)은 도 10c에 도시된 다층막(131L)의 제2 부분(Pb)을 덮는 돌출부(141PP)를 포함할 수 있다.
코어 절연막(143)은 원자층증착방식으로 절연막을 증착함으로써 형성될 수 있다. 이로써, 코어 절연막(143)은 제2 중심영역(C2)을 보이드 없이 채울 수 있으므로 보이드로 인한 공정 결함을 개선할 수 있다.
코어 절연막(143)을 위한 절연막은 제3 중심영역(C3) 내부로 연장될 수 있다. 제3 중심영역(C3) 내부에 형성된 절연막의 일부는 식각 공정에 의해 제거될 수 있다. 일 실시 예로서, 식각 공정은 습식 식각 방식 또는 건식 식각 방식으로 수행될 수 있다. 절연막의 일부를 식각하는 동안, 채널막(141)의 돌출부(141PP)는 식각 정지막 역할을 할 수 있다. 이로써, 코어 절연막(143)의 잔류 높이를 균일하게 제어할 수 있다.
도 11d를 참조하면, 코어 절연막(143) 상에서 개구된 제3 중심영역(C3)을 도프트 반도체 패턴(145)으로 채울 수 있다. 도프트 반도체 패턴(145), 도 11c에 도시된 채널막(141), 및 도 11c에 도시된 다층막(131)은 마스크막(121)의 상면이 노출되도록 평탄화될 수 있다. 이로써, 도 10d에 도시된 바와 같이, 서로 분리된 메모리막들(130A) 및 더미 메모리막(130B)과, 서로 분리된 채널구조들(140A) 및 예비 더미 채널구조(140B)가 형성될 수 있다.
도프트 반도체 패턴(145)의 측벽 일부는 제2 도전패턴(113)으로 둘러싸일 수 있다. 도프트 반도체 패턴(145)의 상면은 제1 적층체(110A) 및 제2 적층체(110B)로 덮이지 않고 개구될 수 있다. 이에 따라, 열 확산 공정을 이용하지 않더라도, 도프트 반도체 패턴(145) 내부에 불순물을 직접 주입할 수 있다. 도프트 반도체 패턴(145) 내부에 불순물을 직접 주입함으로써, 도프트 반도체 패턴(145)에 의한 메모리 셀 스트링의 정션 오버랩(junction overlap)을 안정적으로 형성할 수 있다. 일 실시 예로서, 불순물은 도프트 반도체 패턴(145)에 접촉된 채널막(141)의 일부 영역 내부에도 주입될 수 있다.
도 12a 내지 도 12d는 도 10d에 도시된 채널구조들(140A) 및 예비 더미 채널구조(140B)을 형성한 이 후 실시되는 후속공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 12a를 참조하면, 도 10d에 도시된 마스크막(121)을 제거한 후, 도 10d에 도시된 채널구조들(140A) 및 예비 더미 채널구조(140B)의 덮는 제1 상부 절연막(151)을 형성할 수 있다.
이 후, 제1 상부 절연막(151) 및 제2 적층체(110B)를 관통하는 제1 슬릿(153)을 형성할 수 있다. 제1 슬릿(153)에 의해 제2 적층체(110B)의 제1 도전패턴(111) 및 제2 도전패턴(113) 각각이 예비 셀렉트 라인들(SELa)로 분리될 수 있다. 제1 슬릿(153)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴(미도시)을 식각 베리어로 이용하여 제1 상부 절연막(151), 제2 층간 절연막(115), 제2 도전패턴(113) 및 제1 도전패턴(111)을 식각함으로써 정의될 수 있다. 제1 슬릿(153) 형성 후, 포토레지스트 패턴은 제거될 수 있다.
제1 도전패턴(111) 및 산화막 사이의 식각 선택비를 이용하여 제1 도전패턴(111)을 선택적으로 식각함으로써, 제1 슬릿(153)의 위치는 제1 적층체(110A) 상으로 제어될 수 있다.
제1 슬릿(153)은 도 10d에 도시된 예비 더미 채널구조(140B)에 중첩될 수 있다. 제1 슬릿(153)에 중첩된 예비 더미 채널구조(140B)의 일부는 제1 슬릿(153)을 형성하는 동안 제거될 수 있다. 도 10d에 도시된 예비 채널구조(140B)는 도 11d에 도시된 도프트 반도체 패턴(145), 채널막(141), 및 코어 절연막(143)을 포함할 수 있다. 제1 슬릿(153)을 형성하는 동안, 예비 채널구조(140B)의 도프트 반도체 패턴(145)이 제거되고, 예비 채널구조(140B)의 채널막(141)의 일부가 제거될 수 있다. 채널막(141)의 일부가 제거된 후, 더미홀 내부에 잔류하는 채널막(141)의 일부는 더미 채널막(141')으로 정의될 수 있다. 제1 슬릿(153)을 형성하는 동안, 예비 채널구조(140B)의 코어 절연막(143)의 일부가 제거될 수 있다. 코어 절연막(143)의 일부가 제거된 후, 더미홀 내부에 잔류하는 코어 절연막(143)의 일부는 더미 코어 절연막(143')으로 정의될 수 있다. 더미 코어 절연막(143') 및 더미 채널막(141')은 더미 채널구조(140B')를 정의할 수 있다.
제1 슬릿(153)에 의해 더미 채널구조(140B')보다 돌출된 더미 메모리막(130B)의 일부가 노출될 수 있다. 이어서, 제1 슬릿(153)을 채우는 분리 절연막(155)을 형성할 수 있다. 분리 절연막(155)은 더미 채널구조(140B')보다 돌출된 더미 메모리막(130B)의 일부를 덮고, 제1 상부 절연막(151)을 덮도록 연장될 수 있다.
도 12b를 참조하면, 분리 절연막(155) 상에 제2 상부 절연막(157)을 형성할 수 있다. 이 후, 제2 상부 절연막(157), 분리 절연막(155), 제1 상부 절연막(151), 제2 적층체(110B) 및 도 12a에 도시된 제1 적층체(110A)를 관통하는 제2 슬릿(161)을 형성할 수 있다. 제1 슬릿(153) 및 제2 슬릿(161)에 의해 제2 적층체(110B)의 제1 도전패턴(111) 및 제2 도전패턴(113) 각각이 셀렉트 라인들(SELb)로 분리될 수 있다. 제2 슬릿(161)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴(미도시)을 식각 베리어로 이용하여 제2 상부 절연막(171),분리 절연막(155), 제1 상부 절연막(151), 제2 적층체(110B) 및 도 12a에 도시된 제1 적층체(110A)를 식각함으로써 정의될 수 있다. 제2 슬릿(161) 형성 후, 포토레지스트 패턴은 제거될 수 있다.
이어서, 도 12a에 도시된 제1 적층체(110A)의 희생막들(103)을 제2 슬릿(161)을 통해 선택적으로 제거할 수 있다. 이로써, 제1 층간 절연막들(101) 사이에 수평공간들(163)이 정의될 수 있다.
도 12c를 참조하면, 도 12b에 도시된 수평공간들(163) 내부에 제3 도전패턴들(165)을 형성할 수 있다. 제3 도전패턴들(165)을 형성하기 전, 수평공간들(163) 각각의 표면 상에 제2 블로킹 절연막을 형성할 수 있다. 제2 블로킹 절연막은 도 11d에 도시된 제1 블로킹 절연막(133)보다 고유전율의 절연물을 포함할 수 있다. 일 실시 예로서, 제2 블로킹 절연막은 알루미늄 산화막을 포함할 수 있다.
도 12b 및 도 12c를 참조하여 설명한 바와 같이, 제2 슬릿(161)을 통해 희생막들(103)을 제3 도전패턴들(165)로 교체할 수 있다. 상대적으로 두꺼운 셀렉트 라인(SELb)을 형성함에 있어서, 두꺼운 두께의 희생막을 도전패턴으로 교체하여 형성하는 경우, 다양한 공정 결함이 발생될 수 있다. 본 발명의 실시 예에 따르면, 제1 도전패턴(111) 및 제3 도전패턴(113)이 제3 도전패턴들(165)로 교체되지 않고, 식각 공정에 의해 상대적으로 두꺼운 두께의 셀렉트 라인(SELb)으로서 패터닝된다. 이에 따라, 상이한 두께의 희생막들을 도전패턴들로 교체하는 과정에서 발생하는 공정 결함들을 원천적으로 차단할 수 있다.
도 12d를 참조하면, 도 12c에 도시된 제2 슬릿(161)의 측벽 상에 스페이서 절연막(171)을 형성하는 단계, 스페이서 절연막(171)에 의해 개구된 제2 슬릿(161) 내부를 수직구조(173)로 채우는 단계, 및 채널구조들(140A)에 연결된 드레인 콘택 플러그들(175)를 형성하는 단계 등의 후속 공정들을 실시할 수 있다.
일 실시 예로서, 수직구조(173)는 도전물을 포함할 수 있다. 일 실시 예로서, 드레인 콘택 플러그들(175)은 제2 상부 절연막(157) 및 분리 절연막(155)을 관통하고, 제1 상부 절연막(151) 내부로 연장될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 13을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 홀에 의해 관통되는 셀렉트 라인, 홀의 측벽 상에 형성된 메모리막, 및 홀의 일부를 채우는 도프트 반도체 패턴을 포함할 수 있다. 셀렉트 라인은 산화율이 상이한 도전패턴들의 적층체를 포함할 수 있다. 메모리막은 상대적으로 산화율이 높은 도전패턴의 측벽 상에서 홀의 중심영역을 향해 돌출된 돌출부를 가질 수 있다. 도프트 반도체 패턴은 메모리막의 돌출부 상에 정렬될 수 있다. 메모리 장치(1120)는 소거 동작 시, 도프트 반도체 패턴에 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 전류를 발생시킬 수 있다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 14을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 홀에 의해 관통되는 셀렉트 라인, 홀의 측벽 상에 형성된 메모리막, 및 홀의 일부를 채우는 도프트 반도체 패턴을 포함할 수 있다. 셀렉트 라인은 산화율이 상이한 도전패턴들의 적층체를 포함할 수 있다. 메모리막은 상대적으로 산화율이 높은 도전패턴의 측벽 상에서 홀의 중심영역을 향해 돌출된 돌출부를 가질 수 있다. 도프트 반도체 패턴은 메모리막의 돌출부 상에 정렬될 수 있다. 메모리 장치(1212)는 소거 동작 시, 도프트 반도체 패턴에 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 전류를 발생시킬 수 있다.
GST, GSTa, GSTb, GSTc: 게이트 적층체 110: 예비 적층체
ST1, ST2, 110A, 110B: 적층체 CH, 140A: 채널구조
CP1, CP2, CP3, 111, 113, 165: 도전패턴 DCH, 140B': 더미 채널구조
ILD1, ILD2, 101, 115: 층간 절연막 140B: 예비 더미 채널구조
CL, 141: 채널막 CO, 143: 코어 절연막
DP, 145: 도프트 반도체 패턴 ML, 130A: 메모리막
ML1, ML2: 메모리 패턴 ML', 130B: 더미 메모리막
130L: 다층막 TI, 137: 터널 절연막
DL, 135: 데이터 저장막 BI1, BI2, 133: 블로킹 절연막
BL: 비트라인 WL1 내지 WLn: 워드라인
DSL1, DSL2, SSL, SELa, SELb: 셀렉트 라인 SI1, SI2, 153, 161: 슬릿
SL, SLa, SLb, SLc: 소스막 131: 라이너막
C1, C2, C3: 중심영역 103: 희생막

Claims (34)

  1. 교대로 적층된 층간 절연막들 및 제1 도전패턴들을 포함하는 제1 적층체;
    상기 제1 적층체에 중첩된 제2 도전패턴, 및 상기 제2 도전패턴을 사이에 두고 상기 제1 적층체에 중첩되고 상기 제2 도전패턴과 산화율이 다른 제3 도전패턴을 포함하는 제2 적층체;
    상기 제1 적층체 및 상기 제2 적층체를 관통하는 채널구조들; 및
    상기 제2 적층체를 사이에 두고 상기 제1 적층체에 중첩된 비트라인을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제3 도전패턴보다 상기 비트라인으로부터 더 멀리 이격된 상기 제2 도전패턴은 상기 제3 도전패턴보다 높은 산화율을 갖는 도전물을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제2 도전패턴은 실리콘을 포함하고,
    상기 제3 도전패턴은 상기 실리콘보다 저항이 낮은 도전물을 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제2 적층체를 관통하는 슬릿을 더 포함하고,
    상기 제2 도전패턴 및 상기 제3 도전패턴 각각은 상기 슬릿에 의해 제1 셀렉트 라인 및 제2 셀렉트 라인으로 분리되는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 채널구조들은,
    상기 제1 셀렉트 라인 및 상기 제1 적층체를 관통하는 제1 채널구조; 및
    상기 제2 셀렉트 라인 및 상기 제1 적층체를 관통하는 제2 채널구조를 포함하고,
    상기 제1 도전패턴들 각각은 상기 제1 채널구조 및 상기 제2 채널구조를 감싸도록 연장된 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 채널구조와 상기 제2 채널구조 사이에서 상기 제1 적층체를 관통하는 더미 채널구조;
    상기 더미 채널구조의 측벽을 감싸는 더미 메모리막; 및
    상기 더미 채널구조에 중첩되고, 상기 제1 셀렉트 라인과 상기 제2 셀렉트 라인 사이에 배치된 분리 절연막을 더 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 채널구조들 각각의 측벽을 감싸는 터널 절연막;
    상기 터널 절연막의 측벽을 감싸는 데이터 저장막; 및
    상기 데이터 저장막의 측벽을 감싸는 블로킹 절연막을 더 포함하고,
    상기 블로킹 절연막은 상기 제1 적층체와 상기 데이터 저장막 사이의 제1 부분, 상기 데이터 저장막과 상기 제2 도전패턴 사이의 제2 부분, 및 상기 데이터 저장막과 상기 제3 도전패턴 사이의 제3 부분을 포함하고,
    상기 제2 부분은 상기 제1 부분 및 상기 제3 부분 각각보다 큰 폭으로 형성된 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제2 부분은 상기 채널구조를 향해 상기 제1 부분 및 제3 부분보다 돌출된 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제1 적층체 및 상기 제2 적층체를 사이에 두고 상기 비트라인에 중첩된 소스막을 더 포함하고,
    상기 채널구조들 각각은 상기 터널 절연막, 상기 데이터 저장막, 및 상기 블로킹 절연막을 관통하고, 상기 소스막에 접촉된 바닥면을 포함하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제1 적층체에 중첩된 제1 소스막; 및
    상기 제1 소스막과 상기 제1 적층체 사이에 배치된 제2 소스막을 더 포함하고,
    상기 채널구조들은 상기 제1 소스막 내부로 연장된 단부들을 포함하고,
    상기 제2 소스막은 상기 채널구조들의 측벽들에 접촉되고,
    상기 터널 절연막, 상기 데이터 저장막, 및 상기 블로킹 절연막은, 상기 제2 소스막에 의해 상기 채널구조들 각각과 상기 제1 적층체 사이의 제1 메모리 패턴과, 상기 채널구조들 각각과 상기 제1 소스막 사이의 제2 메모리 패턴으로 분리되는 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 제1 적층체에 중첩된 소스막을 더 포함하고,
    상기 채널구조들 각각은, 상기 터널 절연막, 상기 데이터 저장막, 및 상기 블로킹 절연막보다 상기 소스막 내부로 확장되고, 상기 소스막에 접촉된 단부를 포함하는 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 채널구조들 각각은,
    상기 제1 적층체 및 상기 제2 도전패턴으로 둘러싸인 코어 절연막;
    상기 코어 절연막에 중첩되고, 상기 제3 도전패턴으로 둘러싸인 도프트 반도체 패턴; 및
    상기 코어 절연막의 측벽 및 상기 도프트 반도체 패턴의 측벽을 따라 연장된 채널막을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 채널막은,
    상기 제1 적층체와 상기 코어 절연막 사이에 배치된 제1 부분;
    상기 제1 부분으로부터 연장되고, 제2 도전패턴과 상기 코어 절연막 사이에 배치된 제2 부분; 및
    상기 제2 부분으로부터 연장되고, 상기 도프트 반도체 패턴의 측벽을 감싸는 제3 부분을 포함하고,
    상기 제2 부분은 상기 제1 부분 및 상기 제3 부분보다 상기 코어 절연막을 향해 돌출된 반도체 메모리 장치.
  14. 제 1 항에 있어서,
    상기 제2 도전패턴은 상기 제1 도전패턴들 및 상기 제3 도전패턴 각각보다 두껍게 형성된 반도체 메모리 장치.
  15. 제1 부분 및 상기 제1 부분으로부터 연장된 제2 부분을 포함하는 코어 절연막;
    상기 코어 절연막의 상기 제2 부분을 사이에 두고 상기 코어 절연막의 상기 제1 부분에 중첩된 도프트 반도체 패턴;
    상기 코어 절연막의 측벽 및 상기 도프트 반도체 패턴의 측벽을 따라 연장되고, 상기 코어 절연막의 상기 제2 부분을 향해 돌출된 제1 블로킹 절연막;
    상기 제1 블로킹 절연막과 상기 코어 절연막 사이로부터 상기 제1 블로킹 절연막과 상기 도프트 반도체 패턴 사이로 연장된 채널막;
    상기 채널막과 상기 제1 블로킹 절연막 사이에 배치된 터널 절연막;
    상기 터널 절연막과 상기 제1 블로킹 절연막 사이에 배치된 데이터 저장막; 및
    상기 제1 블로킹 절연막을 감싸는 게이트 적층체를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 게이트 적층체는,
    상기 코어 절연막의 상기 제1 부분을 감싸고, 교대로 적층된 제1 도전패턴 및 층간 절연막을 포함하는 제1 적층체;
    상기 제1 적층체에 중첩되고, 상기 코어 절연막의 상기 제2 부분을 감싸는 제2 도전패턴; 및
    상기 제2 도전패턴에 중첩되고, 상기 도프트 반도체 패턴을 감싸는 제3 도전패턴을 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제1 블로킹 절연막은 상기 제3 도전패턴과 상기 제1 적층체 사이에서 상기 제2 도전패턴을 향해 돌출된 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제2 도전패턴은 실리콘을 포함하고, 상기 제3 도전패턴은 상기 실리콘보다 저항이 낮은 도전물을 포함하는 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 제2 도전패턴은 상기 제1 도전패턴 및 상기 제3 도전패턴 각각보다 두껍게 형성된 반도체 메모리 장치.
  20. 제 16 항에 있어서,
    상기 제1 도전패턴과 상기 제1 블로킹 절연막 사이로부터 상기 제1 도전패턴과 상기 층간 절연막의 사이로 연장된 제2 블로킹 절연막을 더 포함하고,
    상기 제1 블로킹 절연막은 상기 제2 도전패턴 및 상기 제3 도전패턴 각각에 접촉된 반도체 메모리 장치.
  21. 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 제1 적층체를 형성하는 단계;
    상기 제1 적층체에 중첩된 제1 도전패턴을 형성하는 단계;
    상기 제1 도전패턴을 사이에 두고 상기 제1 적층체에 중첩된 제2 도전패턴을 형성하는 단계;
    상기 제1 적층체, 상기 제1 도전패턴 및 상기 제2 도전패턴을 관통하는 홀을 형성하는 단계;
    상기 제1 적층체의 측벽을 따라 연장된 제1 부분, 상기 제1 도전패턴의 측벽을 따라 연장된 제2 부분, 및 상기 제2 도전패턴의 측벽을 따라 연장된 제3 부분을 포함하고, 상기 제2 부분의 폭이 상기 제1 부분 및 상기 제2 부분 각각의 폭보다 넓은 다층막을 상기 홀의 측벽 상에 형성하는 단계; 및
    상기 다층막의 내벽 상에 상기 홀을 채우는 채널구조를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 제2 도전패턴은 상기 제1 도전패턴보다 산화율이 낮은 도전물을 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 제1 도전패턴은 실리콘을 포함하고, 상기 제2 도전패턴은 상기 실리콘보다 저항이 낮은 도전물을 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 21 항에 있어서,
    상기 제1 도전패턴은 상기 희생막들 각각보다 두껍게 형성되고,
    상기 제2 도전패턴은 상기 제1 도전패턴보다 얇게 형성된 반도체 메모리 장치의 제조방법.
  25. 제 21 항에 있어서,
    상기 다층막을 형성하는 단계는,
    상기 홀의 표면 상에 라이너막을 형성하는 단계;
    상기 라이너막 및 상기 제2 도전패턴에 비해 상기 제1 도전패턴에 대한 산화율이 높은 산화공정을 이용하여 상기 라이너막 및 상기 제1 도전패턴을 산화시켜서 블로킹 절연막을 형성하는 단계;
    상기 블로킹 절연막의 내벽을 따라 연장된 데이터 저장막을 형성하는 단계; 및
    상기 데이터 저장막의 내벽을 따라 연장된 터널 절연막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 블로킹 절연막의 상기 내벽이 요철면을 갖도록, 상기 제1 도전패턴의 상기 측벽을 따라 연장된 상기 블로킹 절연막의 일부는 상기 제1 적층체의 상기 측벽 및 상기 제2 도전패턴의 상기 측벽을 따라 연장된 상기 블로킹 절연막의 일부들보다 넓은 폭으로 형성되는 반도체 메모리 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 데이터 저장막 및 상기 터널 절연막 각각은 상기 요철면을 따라 연장된 반도체 메모리 장치의 제조방법.
  28. 제 21 항에 있어서,
    상기 홀의 중심영역은, 상기 다층막의 상기 제1 부분으로 둘러싸인 제1 중심영역, 상기 다층막의 상기 제2 부분으로 둘러싸인 제2 중심영역, 및 상기 다층막의 상기 제3 부분으로 둘러싸인 제3 중심영역을 포함하고,
    상기 다층막의 내벽이 요철면을 갖도록 상기 다층막의 상기 제1 부분 및 상기 제3 부분보다 상기 다층막의 상기 제2 부분이 상기 홀의 상기 제2 중심영역을 향해 돌출된 반도체 메모리 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 채널구조를 형성하는 단계는,
    상기 요철면을 따라 연장된 채널막을 형성하는 단계;
    상기 채널막에 의해 개구된 상기 제1 중심영역 및 상기 제2 중심영역을 코어 절연막으로 채우는 단계; 및
    상기 채널막에 의해 개구된 상기 제3 중심영역을 도프트 반도체 패턴으로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  30. 제 29 항에 있어서,
    상기 도프트 반도체 패턴의 측벽 일부는 상기 제2 도전패턴으로 둘러싸인 반도체 메모리 장치의 제조방법.
  31. 제 21 항에 있어서,
    상기 홀을 형성하는 단계에서, 상기 제1 적층체, 상기 제1 도전패턴 및 상기 제2 도전패턴을 관통하는 더미홀을 형성하는 단계; 및
    상기 채널구조를 형성하는 단계에서, 상기 더미홀의 내부에 예비 더미 채널구조를 형성하는 단계를 더 포함하고,
    상기 다층막은 상기 더미홀의 측벽 상으로 연장되는 반도체 메모리 장치의 제조방법.
  32. 제 31 항에 있어서,
    상기 다층막은 상기 더미홀의 중심영역을 향해 돌출된 돌출부를 포함하는 반도체 메모리 장치의 제조방법.
  33. 제 32 항에 있어서,
    상기 제1 도전패턴 및 상기 제2 도전패턴을 관통하고, 상기 제1 도전패턴 및 상기 제2 도전패턴 각각을 예비 셀렉트 라인들로 분리하는 제1 슬릿을 형성하는 단계를 더 포함하고,
    상기 제1 슬릿을 형성하는 동안, 상기 예비 더미 채널구조의 일부가 제거되는 반도체 메모리 장치의 제조방법.
  34. 제 21 항에 있어서,
    상기 제1 적층체, 상기 제1 도전패턴 및 상기 제2 도전패턴을 관통하는 제2 슬릿을 형성하는 단계; 및
    상기 제2 슬릿을 통해 상기 희생막들을 제3 도전패턴들로 교체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
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