KR20220153867A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 반도체 메모리 장치는 반도체 기판의 셀 영역 및 상기 셀 영역과 인접한 슬릿 영역 상에 순차적으로 적층된 제1 적층체 및 제2 적층체; 상기 셀 영역의 상기 제2 적층체 및 상기 제1 적층체를 관통하여 수직 방향으로 연장되는 복수의 셀 플러그들; 상기 슬릿 영역의 상기 제2 적층체 및 상기 제1 적층체를 관통하는 슬릿; 및 상기 복수의 셀 플러그들 중 상기 슬릿과 인접한 더미 셀 플러그들과 상기 슬릿 사이에 배치된 보호 패턴을 포함한다.

Description

반도체 메모리 장치 및 이의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 수직 채널구조의 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같이 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에는 휴대용 전자 기기의 사용이 증가하면서 불휘발성 반도체 메모리 장치의 사용이 증가하고 있으며, 휴대성 및 대용량화를 위하여 반도체 메모리 장치의 고집적화 및 대용량화가 요구되고 있다. 이러한 고집적화 및 대용량화를 위하여 3차원 반도체 메모리 장치가 제안된 바 있다.
본 발명의 실시예는 슬릿과 인접한 게이트 패턴들의 브릿지 현상을 개선하여 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그의 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 반도체 기판의 셀 영역 및 상기 셀 영역과 인접한 슬릿 영역 상에 순차적으로 적층된 제1 적층체 및 제2 적층체; 상기 셀 영역의 상기 제2 적층체 및 상기 제1 적층체를 관통하여 수직 방향으로 연장되는 복수의 셀 플러그들; 상기 슬릿 영역의 상기 제2 적층체 및 상기 제1 적층체를 관통하는 슬릿; 및 상기 복수의 셀 플러그들 중 상기 슬릿과 인접한 더미 셀 플러그들과 상기 슬릿 사이에 배치된 보호 패턴을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은 슬릿 영역, 더미 셀 영역, 및 노멀 셀 영역을 포함하는 반도체 기판 상에 제1 층간 절연막들과 제1 희생막들이 교차적으로 적층된 제1 적층체를 형성하는 단계; 상기 더미 셀 영역 상에 형성된 상기 제1 적층체를 식각하여 제거하고, 상기 제1 적층체가 제거된 공간에 보호 패턴을 형성하는 단계; 상기 제1 적층체 및 상기 보호 패턴을 포함하는 전체 구조 상부에 제2 층간 절연막들과 제2 희생막들이 교차적으로 적층된 제2 적층체를 형성하는 단계; 상기 노멀 셀 영역 상의 상기 제2 적층체 및 상기 제1 적층체를 관통하는 복수의 셀 플러그들을 형성하고, 상기 더미 셀 영역 상의 상기 제2 적층체 및 상기 보호 패턴을 관통하는 적어도 하나 이상의 더미 셀 플러그들을 형성하는 단계; 및 상기 슬릿 영역 상의 상기 제2 적층체 및 상기 제1 적층체를 식각하여 슬릿을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은 슬릿 영역, 더미 셀 영역, 및 노멀 셀 영역을 포함하는 반도체 기판 상에 제1 층간 절연막, 제1 소스막, 소스 희생 구조체, 제3 소스막, 및 제2 층간 절연막들과 제1 희생막들이 교차적으로 적층된 제1 적층체를 순차적으로 적층하여 형성하는 단계; 상기 더미 셀 영역 상에 형성된 상기 제1 적층체를 식각하여 제거하고, 상기 제1 적층체가 제거된 공간에 보호 패턴을 형성하는 단계; 상기 제1 적층체 및 상기 보호 패턴을 포함하는 전체 구조 상부에 제3 층간 절연막들과 제2 희생막들이 교차적으로 적층된 제2 적층체를 형성하는 단계; 상기 노멀 셀 영역 상의 상기 제2 적층체, 상기 제1 적층체, 상기 제3 소스막, 및 상기 소스 희생 구조체를 관통하는 복수의 셀 플러그들을 형성하고, 상기 더미 셀 영역 상의 상기 제2 적층체, 상기 보호 패턴, 상기 제3 소스막, 및 상기 소스 희생 구조체를 관통하는 적어도 하나 이상의 더미 셀 플러그들을 형성하는 단계; 및 상기 슬릿 영역 상의 상기 제2 적층체, 상기 제1 적층체, 및 상기 제3 소스막을 식각하여 상기 소스 희생 구조체가 노출되는 슬릿을 형성하는 단계를 포함한다.
본 기술에 따르면, 슬릿 영역과 인접한 메모리 셀 영역에 소스 셀렉트 트랜지스터의 게이트 패턴을 형성하기 위한 적층체를 식각하여 제거하고, 적층체가 제거된 공간에 보호 패턴을 형성한다. 이에 따라, 슬릿과 인접한 영역에서는 소스 셀렉트 트랜지스터의 게이트 패턴이 형성되지 않으므로, 슬릿 형성을 위한 식각 공정 시 슬릿의 하부가 휘어져 식각되어도 슬릿과 인접한 게이트 패턴들의 브릿지 현상이 발생되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 3은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 일부를 설명하기 위한 반도체 메모리 장치의 단면도이다.
도 5a 내지 도 5i는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 반도체 메모리 장치의 단면도 및 평면도이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 7은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 주변회로(PC: peripheral circuit) 및 메모리 셀 어레이(20)를 포함한다.
주변회로(PC)는 메모리 셀 어레이(20)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(20)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(20)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 제어하도록 구성될 수 있다.
일 실시 예로서, 주변회로(PC)는 전압생성부(Voltage Generator: 31), 로우디코더(Row decoder: 33), 제어회로(Control circuit: 35), 및 페이지 버퍼 그룹(Page Buffer Group: 37)을 포함할 수 있다.
메모리 셀 어레이(20)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 셀 어레이(20)는 워드라인들(WL)을 통해 로우디코더(33)에 연결될 수 있고, 비트라인들(BL)을 통해 페이지 버퍼 그룹(37)에 연결될 수 있다.
제어회로(35)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 전압생성부(31), 로우디코더(33), 및 페이지 버퍼 그룹(37)을 제어할 수 있다.
전압생성부(31)는 제어회로(35)의 제어에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 소거전압, 접지전압, 프로그램 전압, 검증전압, 패스전압, 리드전압 등의 다양한 동작 전압들을 생성할 수 있다.
로우디코더(33)는 제어회로(35)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 워드라인들(WL)에 동작 전압들을 인가하도록 구성될 수 있다.
페이지 버퍼 그룹(37)은 비트라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 비트라인들(BL)을 선택할 수 있다.
구조적으로, 메모리 셀 어레이(20)는 주변회로(PC)의 일부에 중첩될 수 있다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는 소스 라인(SL) 및 다수의 비트라인들(BL) 사이에 연결된 다수의 셀 스트링들(CS1, CS2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 다수의 워드라인들(WL1 내지 WLn)에 공통으로 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2) 각각은 소스 라인(SL)에 연결된 적어도 하나의 소스 셀렉트 트랜지스터(SST), 비트라인(BL)에 연결된 적어도 하나의 드레인 셀렉트 트랜지스터(DST), 및 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 다수의 메모리 셀들(MC1 내지 MCn)을 포함할 수 있다.
다수의 메모리 셀들(MC1 내지 MCn)의 게이트들은 서로 이격되어 적층된 다수의 워드라인들(WL1 내지 WLn)에 각각 연결될 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL)과 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2) 사이에 배치될 수 있다. 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 동일레벨에서 서로 이격될 수 있다.
소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 트랜지스터(DST)의 게이트에 대응하는 드레인 셀렉트 라인에 연결될 수 있다.
소스 라인(SL)은 소스 셀렉트 트랜지스터(SST)의 소스에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 드레인은 드레인 셀렉트 트랜지스터(DST)의 드레인에 대응하는 비트라인에 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)에 각각 연결된 스트링 그룹들로 구분될 수 있다. 동일한 워드라인 및 동일한 비트라인에 연결된 셀 스트링들은 서로 다른 드레인 셀렉트 라인들에 의해 독립적으로 제어될 수 있다. 또한, 동일한 드레인 셀렉트 라인에 연결된 셀 스트링들은 서로 다른 비트라인들에 의해 독립적으로 제어될 수 있다.
일 실시 예로서, 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 제1 드레인 셀렉트 라인(DSL1)에 연결된 제1 스트링 그룹의 제1 셀 스트링(CS1) 및 제2 드레인 셀렉트 라인(DSL2)에 연결된 제2 스트링 그룹의 제2 셀 스트링(CS2)을 포함할 수 있다.
도 3은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도들이다.
도 3을 참조하면, 반도체 메모리 장치(10)는 기판(SUB) 상에 배치된 주변회로(PC) 및 주변회로(PC)에 중첩된 게이트 적층체들(GST)을 포함할 수 있다.
게이트 적층체들(GST) 각각은 소스 셀렉트 라인(SSL), 다수의 워드라인들(WL1 내지 WLn) 및 제2 슬릿(SI2)에 의해 동일레벨에서 서로 분리된 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)을 포함할 수 있다.
소스 셀렉트 라인(SSL) 및 다수의 워드라인들(WL1 내지 WLn)은 제1 방향(X) 및 제2 방향(Y)으로 확장되고, 기판(SUB)의 상면에 나란한 평판형으로 형성될 수 있다. 제1 방향(X)은 XYZ좌표계의 X축이 향하는 방향일 수 있고, 제2 방향(Y)은 XYZ좌표계의 Y축이 향하는 방향일 수 있다. 도 3에서는 하나의 적층체(GST)에 하나의 소스 셀렉트 라인(SSL)이 배치되는 것을 도시하였으나, 하나의 적층체(GST)는 제3 방향(Z) 방향으로 적층된 적어도 하나 이상의 소스 셀렉트 라인(SSL)을 포함할 수 있다.
다수의 워드라인들(WL1 내지 WLn)은 제3 방향(Z)으로 서로 이격되어 적층될 수 있다. 제3 방향(Z)은 XYZ좌표계의 Z축이 향하는 방향일 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)과 소스 셀렉트 라인(SSL) 사이에 배치될 수 있다.
게이트 적층체들(GST)은 제1 슬릿(SI1)에 의해 서로 분리될 수 있다. 제2 슬릿(SI2)는 제1 슬릿(SI1)보다 제3 방향(Z)으로 짧게 형성되고, 다수의 워드라인들(WL1 내지 WLn)에 중첩될 수 있다.
제1 슬릿(SI1) 및 제2 슬릿(SI2) 각각은 직선형으로 연장되거나, 지그재그형으로 연장되거나, 웨이브 형으로 연장될 수 있다. 제1 슬릿(SI1) 및 제2 슬릿(SI2) 각각의 폭은 디자인 룰에 따라 다양하게 변경될 수 있다.
일 실시 예에 따른 소스 셀렉트 라인(SSL)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)보다 주변회로(PC)에 더 가깝게 배치될 수 있다.
반도체 메모리 장치(10)는 게이트 적층체들(GST)과 주변회로(PC) 사이에 배치된 소스 라인(SL) 및 소스 라인(SL)보다 주변회로(PC)로부터 더 멀리 이격된 다수의 비트라인들(BL)을 포함할 수 있다. 게이트 적층체들(GST)은 다수의 비트라인들(BL)과 소스 라인(SL) 사이에 배치될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 일부를 설명하기 위한 반도체 메모리 장치의 단면도이다.
도 4를 참조하면, 반도체 메모리 장치는 소스막(SL), 제1 적층체(ST1), 제2 적층체(ST2), 복수의 셀 플러그들(CP), 복수의 더미 셀 플러그들(D_CP), 및 제1 슬릿(SI1)을 포함하여 구성될 수 있다.
소스막(SL)은 기판(SUB) 상에 배치되며, 도전 물질을 포함할 수 있다. 일예로 소스막(SL)은 단일막으로 구성되거나 복수의 막으로 구성될 수 있다. 일예로 소스막(SL)은 폴리 실리콘을 포함할 수 있다.
기판(SUB)은 단결정 반도체 기판일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
제1 적층체(ST1)는 소스막(SL) 상에 배치되며, 교대로 적층된 복수의 제2 층간 절연막들(ILD2) 및 복수의 제1 게이트 패턴들(GP1)을 포함할 수 있다. 복수의 제1 게이트 패턴들(GP1)은 소스 셀렉트 트렌지스터들의 게이트 전극이거나 소스 셀렉트 라인일 수 있다. 제1 게이트 패턴들(GP1)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 복수의 제2 층간 절연막들(ILD2)은 적층된 복수의 제1 게이트 패턴들(GP1)을 상호 절연시키기 위한 것일 수 있다. 복수의 제2 층간 절연막들(ILD2)은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
제2 적층체(ST2)는 제1 적층체(ST1) 상에 배치되며, 교대로 적층된 복수의 복수의 제2 게이트 패턴들(GP2) 및 제3 층간 절연막들(ILD3)을 포함할 수 있다. 복수의 제2 게이트 패턴들(GP2)은 메모리 셀들의 게이트 전극이거나 워드 라인일 수 있으며, 드레인 셀렉트 트랜지스터들의 게이트 전극이거나 드레인 셀렉트 라인일 수 있다. 제2 게이트 패턴들(GP2)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 복수의 제3 층간 절연막들(ILD3)은 적층된 복수의 제2 게이트 패턴들(GP2)을 상호 절연시키기 위한 것일 수 있다. 복수의 제3 층간 절연막들(ILD3)은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
복수의 셀 플러그들(CP) 및 복수의 더미 셀 플러그들(D_CP)은 제2 적층체(ST2) 및 제1 적층체(ST1)를 관통하며, 소스막(SL)의 내부로 연장된다. 복수의 셀 플러그들(CP) 및 복수의 더미 셀 플러그들(D_CP)은 제2 적층체(ST2) 및 제1 적층체(ST1)를 관통하는 제1 슬릿들(SI1) 사이에 배치될 수 있다. 복수의 더미 셀 플러그들(D_CP)은 제1 슬릿들(SI1)과 상대적으로 인접하게 배치될 수 있다.
복수의 셀 플러그들(CP) 및 복수의 더미 셀 플러그들(D_CP) 각각은 수직 방향으로 연장된 코어 절연막(CO), 코어 절연막(CO)의 측벽 및 저면을 감싸는 채널막(CH) 및 채널막(CH)의 측벽 및 저면을 감싸는 메모리막(ML)을 포함할 수 있다. 메모리막(ML)은 소스막(SL) 내에서 일부 채널막(CH)의 측벽을 노출시킬 수 있으며, 이에 채널막(CH)의 일부 측벽이 소스막(SL)과 접촉할 수 있다.
제1 적층체(ST1)와 복수의 더미 셀 플러그들(D_CP) 사이에는 보호 패턴(PTP)이 배치된다. 또한 보호 패턴(PTP)은 제1 슬릿(SI1)과 복수의 더미 셀 플러그들(D_CP) 사이 및 소스막(SL)과 제2 적층체(ST2) 사이로 정의된 영역에 배치될 수 있다. 보호 패턴(PTP)은 제1 슬릿(SI1)과 복수의 더미 셀 플러그들(D_CP) 사이에 제1 적층체(ST1) 높이만큼 배치될 수 있다.
제1 슬릿(SI1) 형성을 위한 제1 적층체(ST1) 및 제2 적층체(ST2) 식각 공정 시 패턴들의 밀도 차이에 의해 제1 슬릿(SI1)의 하부가 복수의 더미 셀 플러그들(D_CP)이 배치된 방향으로 휘어져 식각될 수 있다. 보호 패턴(PTP)은 복수의 더미 셀 플러그들(D_CP)이 형성되는 영역에서 제1 적층체(ST1)를 제거하고, 제1 적층체(ST1)가 제거된 공간에 배치될 수 있으며, 이에 따라 제1 슬릿(SI1)의 하부가 휘어져 식각되더라도 보호 패턴(PTP)에 의해 복수의 제1 게이트 패턴들(GP1)이 이상 식각되는 것을 방지할 수 있다. 이로 인하여 복수의 제1 게이트 패턴들(GP1)의 패턴 불량으로 브릿지 현상이 발생하는 것을 사전에 차단할 수 있다.
기판(SUB)과 소스막(SL) 사이에는 식각 정지 패턴(EP)을 포함하는 제1 층간 절연막(ILD1)이 배치될 수 있다. 식각 정지 패턴(EP)은 복수의 더미 셀 플러그들(D_CP) 하부 영역에 배치될 수 있으며, 복수의 더미 셀 플러그들(D_CP)을 형성하기 위한 식각 공정에서 과도 식각되어 도 3의 주변 회로(PC)가 손상되는 것을 방지할 수 있다.
도 5a 내지 도 5i는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 반도체 메모리 장치의 단면도 및 평면도이다.
아래에서 설명하는 제조 방법은, 도 4에 따른 반도체 메모리 장치를 제조하는 방법의 하나의 실시 예일 뿐이고, 도 4에 따른 반도체 메모리 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 5a를 참조하면, 하부 구조물(미도시)이 형성된 반도체 기판(100) 상에 제1 층간 절연막(101)을 형성한다. 하부 구조물(미도시)은 도 3의 주변 회로(PC)에 포함되는 트랜지스터들, 레지스터들, 캐패시터들, 및 복수의 배선들일 수 있다.
예를 들어, 노멀 셀 플러그 영역(NMC_R), 더미 셀 플러그 영역(DMC_R), 및 슬릿 영역(SI_R)으로 정의된 반도체 기판(100) 상에 제1 층간 절연막(101)을 형성한다. 제1 층간 절연막(101)은 산화막으로 형성될 수 있다. 제1 층간 절연막(101) 내에는 식각 정지 패턴(103)이 형성될 수 있다. 식각 정지 패턴(103)은 더미 셀 플러그 영역(DMC_R)에 배치될 수 있다.
노멀 셀 플러그 영역(NMC_R)은 두 개의 슬릿 영역(SI_R) 사이에 배치될 수 있으며, 노멀 셀 플러그 영역(NMC_R)과 하나의 슬릿 영역(SI_R)의 경계에는 더미 셀 플러그 영역(DMC_R)이 배치될 수 있다. 노멀 셀 플러그 영역(NMC_R)은 도 4의 셀 플러그들(CP)이 형성되는 영역이고, 더미 셀 플러그 영역(DMC_R)은 도 4의 더미 셀 플러그들(D_CP)이 형성되는 영역이고, 슬릿 영역(SI_R)은 도 4의 제1 슬릿(SI1)이 형성되는 영역이다.
이 후, 제1 층간 절연막(101) 상에 제1 소스막(105), 소스 희생 구조체(107) 및 제3 소스막(109)을 순차적으로 적층하여 형성할 수 있다. 일 예로, 제1 소스막(105) 및 제3 소스막(109)은 폴리 실리콘을 포함할 수 있다. 일 예로, 소스 희생 구조체(107)는 산화물 또는 고유전상수(high-k) 물질을 포함할 수 있다.
이어서, 제3 소스막(109) 상에 제1 적층체(ST1)를 형성한다. 제1 적층체(ST1)는 교대로 적층된 제2 층간 절연막들(111) 및 제1 게이트 희생막들(113)을 포함할 수 있다.
일 예로, 제2 층간 절연막(111)은 실리콘 산화물을 포함할 수 있다. 제1 게이트 희생막(113)은 제2 층간 절연막(111)에 대하여 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제1 게이트 희생막(113)은 실리콘 질화물을 포함할 수 있다.
도 5b 및 도 5c를 참조하면, 후속 형성되는 소스 셀렉트 라인용 게이트 패턴을 분리하기 위한 분리 패턴(115)을 형성한다. 분리 패턴(115)은 셀 영역분리 패턴(115) 및 슬리밍 영역(SLIM)에 라인 형태로 형성될 수 있다.
예를 들어, 셀 영역(MC_R) 및 슬리밍 영역(SLIM) 중 소스 셀렉트 라인용 게이트 패턴이 분리될 영역의 제1 적층체(ST1)를 식각하여 제3 소스막(109)이 노출되는 트렌치를 형성한다. 이 후, 트렌치를 산화물이 포함된 절연막으로 매립하여 분리 패턴(115)을 형성한다.
상술한 분리 패턴(115)의 형성 공정 시 더미 셀 플러그들이 형성될 영역에 보호 패턴(117)들을 함께 형성할 수 있다. 예를 들어, 셀 영역(MC_R)의 더미 셀 플러그 영역(DMC_R) 중 슬리밍 영역(SLIM)과 인접한 영역들에 형성된 제1 적층체(ST1)를 식각하여 제거한다. 이 후, 제1 적층체(ST1)가 제거된 공간을 산화물이 포함된 절연막으로 매립하여 보호 패턴(117)을 형성한다.
보호 패턴(117)은 더미 셀 플러그 영역(DMC_R) 중 슬릿 영역(SI_R)과 슬리밍 영역(SLIM)이 인접하는 영역에 형성될 수 있으며, 보호 패턴(117)의 일부분은 슬릿 영역(SI_R) 및 슬리밍 영역(SLIM)에 중첩될 수 있다.
도 5d 및 5e를 참조하면, 제1 적층체(ST1), 분리 패턴(115), 및 보호 패턴(117)을 포함하는 전체 구조 상부에 제2 적층체(ST2)를 형성한다. 제2 적층체(ST2)는 교대로 적층된 제2 게이트 희생막들(121) 및 제3 층간 절연막들(123)을 포함할 수 있다. 일 예로, 제3 층간 절연막(123)은 실리콘 산화물을 포함할 수 있다. 제2 게이트 희생막(121)은 제3 층간 절연막(123)에 대하여 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제2 게이트 희생막(121)은 실리콘 질화물을 포함할 수 있다.
제2 적층체(ST2)의 제2 게이트 희생막들(121)은 제1 적층체(ST1)의 제1 게이트 희생막들(113)과 동일 물질로 형성될 수 있으며, 제2 적층체(ST2)의 제3 층간 절연막들(123)은 제1 적층체(ST1)의 제2 층간 절연막들(111)과 동일 물질로 형성될 수 있다.
이 후, 제2 적층체(ST2), 제1 적층체(ST1), 제3 소스막(109), 소스 희생 구조체(107)를 관통하는 셀 플러그 형성을 위한 채널홀들(H)을 형성한다.
또한, 제2 적층체(ST2), 제1 적층체(ST1), 분리 패턴(115), 제3 소스막(109), 소스 희생 구조체(107)를 관통하는 더미 셀 플러그 형성을 위한 더미 홀들(DH) 및 제2 적층체(ST2), 보호 패턴(117), 제3 소스막(109), 소스 희생 구조체(107)를 관통하는 더미 홀들(DH)을 형성한다.
도 5f를 참조하면, 셀 플러그 형성을 위한 도 5e의 채널홀들(H) 및 더미 셀 플러그 형성을 위한 도 5e의 더미 홀들(DH) 내부에 플러그들(137)을 형성한다. 예를 들어, 채널홀들(H) 및 더미 홀들(DH) 각각의 측벽에 메모리막(131), 채널막(133) 및 코어 절연막(135)를 순차적으로 적층하여 플러그들(137)을 형성할 수 있다.
메모리막(131)은 블로킹 절연막, 데이터 저장막, 터널 절연막을 포함하여 구성될 수 있다. 예를 들어, 채널홀들 및 더미 홀들 각각의 측벽에 블로킹 절연막, 데이터 저장막, 터널 절연막을 순차적으로 적층하여 메모리막(131)을 형성할 수 있다. 블로킹 절연막은 채널홀들 및 더미 홀들 각각의 측벽에 형성될 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다. 일 실시 예로서, 블로킹 절연막은 Al2O3으로 형성될 수 있다. 데이터 저장막은 블로킹 절연막의 측벽에 형성될 수 있다. 데이터 저장막은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 터널 절연막은 데이터 저장막의 측벽에 형성될 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널막(133)은 터널 절연막의 측벽에 형성될 수 있다. 채널막(133)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(133)은 실리콘을 포함할 수 있다.
코어 절연막(135)은 채널홀들 및 더미 홀들의 중심 영역을 채워 형성될 수 있다. 코어 절연막(135)은 산화막으로 형성될 수 있다.
채널홀들을 채우는 플러그들(137)을 셀 플러그로 정의할 수 있으며, 더미 홀들을 채우는 플러그들(137)을 더미 플러그들로 정의할 수 있다.
더미 플러그들은 분리 패턴(115)를 관통하는 플러그들(137)과 보호 패턴(117)을 관통하는 플러그들(137)을 포함할 수 있다. 플러그들(137)은 도 5e의 셀 영역(MC_R) 내에 형성되므로, 셀 영역(MC_R)의 패턴들의 밀도는 슬리밍 영역(SLIM)의 패턴들의 밀도보다 높을 수 있다.
도 5g 및 도 5h를 참조하면, 슬릿 영역(SI_R) 상에 형성된 제2 적층체(ST2), 제1 적층체(ST1), 제3 소스막(109)을 식각하여 도 5f의 소스 희생 구조체(107)가 노출되는 라인 형태의 슬릿(SI)을 형성할 수 있다. 슬릿(SI) 형성 공정 시 도 5e에 도시된 셀 영역(MC_R)과 슬리밍 영역(SLIM)의 경계 부분은 밀도 차이에 의해 슬릿(SI) 하부가 셀 영역(MC_R) 방향으로 휘어져 식각될 수 있다.
이 후, 슬릿(SI)에 의해 노출되는 도 5f의 소스 희생 구조체(107)를 제거한다. 이로 인하여 플러그들(137)의 하단부 측벽에서 메모리막(131)이 노출될 수 있으며, 노출된 메모리막(131)을 식각하여 플러그들(137)의 하단부 측벽의 채널막(133)을 노출시킨다.
도 5i를 참조하면, 도 5f의 소스 희생 구조체(107)가 제거된 공간에 제2 소스막(141)을 채운다. 제2 소스막(141)은 플러그들(137)의 하단부 측벽의 채널막(133)과 접촉될 수 있다.
이 후, 슬릿(SI)을 통해 노출되는 도 5g의 제1 게이트 희생막들(113) 및 제2 게이트 희생막들(121)을 제거하고, 제거된 공간에 게이트 패턴들(151)을 형성한다.
게이트 패턴들(151) 중 제1 적층체(ST1)에 포함되는 게이트 패턴들(151), 예를 들어 제2 층간 절연막들(111) 사이의 공간에 형성된 게이트 패턴들(151)은 소스 셀렉트 트랜지스터용 게이트 패턴일 수 있다. 또한, 게이트 패턴들(151) 중 제2 적층체(ST2)에 포함되는 게이트 패턴들(151), 예를 들어 제3 층간 절연막들(123) 사이의 공간에 형성된 게이트 패턴들(151)은 메모리 셀용 게이트 패턴 및 드레인 셀렉트 트랜지스터용 게이트 패턴일 수 있다.
상술한 게이트 패턴 형성 공정 시 슬릿(SI)의 하부가 휘어져 형성될 수 있는 셀 영역(MC_R)과 슬리밍 영역(SLIM)의 경계 부분과 인접한 슬릿(SI)과 인접한 더미 셀 플러그 영역(DMC_R)은 제1 적층체(ST1)가 제거되고 보호 패턴(117)이 형성되므로 게이트 패턴(151)이 형성되지 않는다. 이에 따라 슬릿(SI)의 하부가 휘어져 형성되어도 게이트 패턴(151)에 의한 브릿지 현상이 발생되지 않는다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 6을 참조하면, 메모리 시스템(1100)은 반도체 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
반도체 메모리 장치(1120)는 도 1 내지 도 4에 도시된 반도체 메모리 장치와 같이 구성될 수 있다.
반도체 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 반도체 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 반도체 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 반도체 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 반도체 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 반도체 메모리 장치(1212)는 도 1 내지 도 4에 도시된 반도체 메모리 장치와 같이 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10 : 반도체 메모리 장치 PC : 주변 회로
20 : 메모리 셀 어레이 31 :전압생성부
33 : 로우디코더 35 : 제어회로
37 : 페이지 버퍼 그룹 SUB : 기판
ILD1 : 제1 층간 절연막 EP : 식각 정지 패턴
SL : 소스막 ILD2 : 제2 층간 절연막
GP1 : 제1 게이트 패턴 ST1 : 제1 적층체
ILD3 : 제3 층간 절연막 GP2 : 제2 게이트 패턴
ST2 : 제2 적층체 CP : 셀 플러그
D_CP : 더미 셀 플러그 SI1 : 제1 슬릿
PTP : 보호 패턴 ML : 메모리막
CH : 채널막 CO : 코어 절연막

Claims (20)

  1. 반도체 기판의 셀 영역 및 상기 셀 영역과 인접한 슬릿 영역 상에 순차적으로 적층된 제1 적층체 및 제2 적층체;
    상기 셀 영역의 상기 제2 적층체 및 상기 제1 적층체를 관통하여 수직 방향으로 연장되는 복수의 셀 플러그들;
    상기 슬릿 영역의 상기 제2 적층체 및 상기 제1 적층체를 관통하는 슬릿; 및
    상기 복수의 셀 플러그들 중 상기 슬릿과 인접한 더미 셀 플러그들과 상기 슬릿 사이에 배치된 보호 패턴을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 보호 패턴은 상기 더미 셀 플러그들과 상기 슬릿 사이에 상기 제1 적층체 높이만큼 배치되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 반도체 기판과 상기 제1 적층체 사이에 배치되는 소스막을 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 보호 패턴은 상기 더미 셀 플러그들과 상기 슬릿 사이 및 상기 제2 적층체 및 상기 소스막 사이에 배치되는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 반도체 기판과 상기 소스막 사이에 배치되는 제1 층간 절연막; 및
    상기 더미 셀 플러그들 하부의 제1 층간 절연막 내에 배치되는 식각 정지 패턴을 더 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 적층체는 교대로 적층된 적어도 하나 이상의 제2 층간 절연막과 적어도 하나 이상의 제1 게이트 패턴을 포함하며,
    상기 적어도 하나 이상의 제1 게이트 패턴은 소스 셀렉트 트랜지스터용 게이트 패턴 및 소스 셀렉트 라인인 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제2 적층체는 교대로 적층된 복수의 제3 층간 절연막들과 복수의 제2 게이트 패턴들을 포함하며,
    상기 복수의 제2 게이트 패턴들은 메모리 셀용 게이트 패턴 및 워드라인인 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 보호 패턴은 상기 셀 영역 중 상기 슬릿과 인접하고, 상기 셀 영역과 인접한 슬리밍 영역과 인접한 영역 상에 배치되는 반도체 메모리 장치.
  9. 슬릿 영역, 더미 셀 영역, 및 노멀 셀 영역을 포함하는 반도체 기판 상에 제1 층간 절연막들과 제1 희생막들이 교차적으로 적층된 제1 적층체를 형성하는 단계;
    상기 더미 셀 영역 상에 형성된 상기 제1 적층체를 식각하여 제거하고, 상기 제1 적층체가 제거된 공간에 보호 패턴을 형성하는 단계;
    상기 제1 적층체 및 상기 보호 패턴을 포함하는 전체 구조 상부에 제2 층간 절연막들과 제2 희생막들이 교차적으로 적층된 제2 적층체를 형성하는 단계;
    상기 노멀 셀 영역 상의 상기 제2 적층체 및 상기 제1 적층체를 관통하는 복수의 셀 플러그들을 형성하고, 상기 더미 셀 영역 상의 상기 제2 적층체 및 상기 보호 패턴을 관통하는 적어도 하나 이상의 더미 셀 플러그들을 형성하는 단계; 및
    상기 슬릿 영역 상의 상기 제2 적층체 및 상기 제1 적층체를 식각하여 슬릿을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 슬릿 영역, 상기 더미 셀 영역, 및 상기 노멀 셀 영역은 순차적으로 배치되는 반도체 메모리 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 보호 패턴을 형성하는 단계는 상기 노멀 셀 영역 상의 상기 제1 적층체를 관통하는 라인 형태의 트렌치를 형성하는 단계; 및
    상기 트렌치를 절연물질로 채워 소스 셀렉트 라인 분리 패턴을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 보호 패턴과 상기 소스 셀렉트 라인 분리 패턴은 함께 형성되는 반도체 메모리 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 슬릿을 형성하는 단계 이후,
    상기 슬릿을 통해 노출되는 상기 제1 희생막들 및 상기 제2 희생막들을 제거하는 단계; 및
    상기 제1 희생막들 및 상기 제2 희생막들이 제거된 공간에 도전 물질을 채워 게이트 패턴들을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제1 희생막들이 제거된 공간에 형성된 상기 게이트 패턴들은 소스 셀렉트 트랜지스터용 게이트 패턴이며,
    상기 제2 희생막들이 제거된 공간에 형성된 상기 게이트 패턴들은 메모리 셀용 게이트 패턴인 반도체 메모리 장치의 제조 방법.
  15. 슬릿 영역, 더미 셀 영역, 및 노멀 셀 영역을 포함하는 반도체 기판 상에 제1 층간 절연막, 제1 소스막, 소스 희생 구조체, 제3 소스막, 및 제2 층간 절연막들과 제1 희생막들이 교차적으로 적층된 제1 적층체를 순차적으로 적층하여 형성하는 단계;
    상기 더미 셀 영역 상에 형성된 상기 제1 적층체를 식각하여 제거하고, 상기 제1 적층체가 제거된 공간에 보호 패턴을 형성하는 단계;
    상기 제1 적층체 및 상기 보호 패턴을 포함하는 전체 구조 상부에 제3 층간 절연막들과 제2 희생막들이 교차적으로 적층된 제2 적층체를 형성하는 단계;
    상기 노멀 셀 영역 상의 상기 제2 적층체, 상기 제1 적층체, 상기 제3 소스막, 및 상기 소스 희생 구조체를 관통하는 복수의 셀 플러그들을 형성하고, 상기 더미 셀 영역 상의 상기 제2 적층체, 상기 보호 패턴, 상기 제3 소스막, 및 상기 소스 희생 구조체를 관통하는 적어도 하나 이상의 더미 셀 플러그들을 형성하는 단계; 및
    상기 슬릿 영역 상의 상기 제2 적층체, 상기 제1 적층체, 및 상기 제3 소스막을 식각하여 상기 소스 희생 구조체가 노출되는 슬릿을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 노출되는 상기 소스 희생 구조체를 제거하고, 상기 소스 희생 구조체가 제거된 공간에 제2 소스막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제2 소스막을 형성하는 단계 이후,
    상기 슬릿을 통해 노출되는 상기 제1 희생막들 및 상기 제2 희생막들을 제거하는 단계; 및
    상기 제1 희생막들 및 상기 제2 희생막들이 제거된 공간에 도전 물질을 채워 게이트 패턴들을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제1 희생막들이 제거된 공간에 형성된 상기 게이트 패턴들은 소스 셀렉트 트랜지스터용 게이트 패턴이며,
    상기 제2 희생막들이 제거된 공간에 형성된 상기 게이트 패턴들은 메모리 셀용 게이트 패턴인 반도체 메모리 장치의 제조 방법.
  19. 제 15 항에 있어서,
    상기 보호 패턴을 형성하는 단계는 상기 노멀 셀 영역 상의 상기 제1 적층체를 관통하는 라인 형태의 트렌치를 형성하는 단계; 및
    상기 트렌치를 절연물질로 채워 소스 셀렉트 라인 분리 패턴을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 보호 패턴과 상기 소스 셀렉트 라인 분리 패턴은 함께 형성되는 반도체 메모리 장치의 제조 방법.

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