KR20220041588A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 반도체 메모리 장치는 기판 상에 교번적으로 적층된 복수의 층간 절연막들 및 복수의 게이트 전극들을 포함하는 적층체; 및 상기 적층체를 수직 방향으로 관통하는 복수의 채널구조들을 포함하며, 상기 복수의 채널구조들 각각은 상기 기판 방향으로 수직 연장되는 코어 절연막, 채널막, 터널 절연막, 전하 저장막을 포함하며, 상기 코어 절연막 중 일부 영역의 유전율은 상기 코어 절연막의 타 영역 대비 유전율이 낮다.

Description

반도체 메모리 장치 및 이의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 수직 채널구조의 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 반도체 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
반도체 메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 셀 스트링들에 포함된 셀렉트 트랜지스터들의 누설 전류 특성 및 GIDL(Gate induced drain leakage) 전류를 증가시켜 소거 특성을 개선할 수 있는 반도체 메모리 장치 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 기판 상에 교번적으로 적층된 복수의 층간 절연막들 및 복수의 게이트 전극들을 포함하는 적층체; 및 상기 적층체를 수직 방향으로 관통하는 복수의 채널구조들을 포함하며, 상기 복수의 채널구조들 각각은 상기 기판 방향으로 수직 연장되는 코어 절연막, 채널막, 터널 절연막, 전하 저장막을 포함하며, 상기 코어 절연막 중 일부 영역의 유전율은 상기 코어 절연막의 타 영역 대비 유전율이 낮다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 기판 상에 교번적으로 적층된 복수의 층간 절연막들 및 게이트 전극들을 포함하는 적층체; 및 상기 적층체를 수직 방향으로 관통하는 복수의 채널구조들을 포함하며, 상기 복수의 채널구조들 각각은 상기 기판 방향으로 수직 연장되는 코어 절연막, 채널막, 터널 절연막, 전하 저장막을 포함하며, 상기 게이트 전극들 중 최상부에 배치된 적어도 하나의 제1 게이트 전극은 드레인 셀렉트 트랜지스터에 대응하고, 상기 게이트 전극들 중 최하부에 배치된 적어도 하나의 제2 게이트 전극은 소스 셀렉트 트랜지스터에 대응하고, 상기 게이트 전극들 중 나머지 게이트 전극들은 메모리 셀들에 대응하며, 상기 코어 절연막 중 상기 제1 게이트 전극 또는 상기 제2 게이트 전극과 인접한 일부 영역은 상기 나머지 게이트 전극들과 인접한 타 영역보다 유전율이 낮다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은 기판 상에 복수의 층간 절연막 및 복수의 희생막을 교번적으로 적층하여 적층체를 형성하는 단계; 상기 적층체를 수직 방향으로 관통하는 복수의 홀들을 형성하는 단계; 상기 복수의 홀들 각각의 측벽에 전하 저장막, 터널 절연막 및 채널막을 순차적으로 형성하는 단계; 상기 채널막 측벽에 코어 절연막을 형성하여 상기 복수의 홀들의 중심 영역을 채우는 단계; 및 상기 코어 절연막 중 일부 영역의 유전율을 타 영역보다 낮도록 상기 일부 영역에 도펀트를 주입하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은 기판 상에 복수의 층간 절연막 및 복수의 희생막을 교번적으로 적층하여 적층체를 형성하는 단계; 상기 적층체를 수직 방향으로 관통하는 복수의 홀들을 형성하는 단계; 상기 복수의 홀들 각각의 측벽에 전하 저장막, 터널 절연막 및 채널막을 순차적으로 형성하는 단계; 및 상기 채널막 측벽에 코어 절연막을 형성하여 상기 복수의 홀들의 중심 영역을 채우는 단계를 포함하며, 상기 코어 절연막을 형성하는 단계는 상기 코어 절연막 내의 일부 영역에 공극을 형성한다.
본 기술에 따르면, 셀렉트 트랜지스터들의 채널 하부에 저유전율의 코어 절연막을 형성함으로써 셀렉트 트랜지스터들의 누설 전류 특성이 개선되고, 소거 동작 시 셀렉트 트랜지스터들에서 생성되는 GIDL(Gate induced drain leakage) 전류가 증대되어 소거 동작 특성이 개선된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치들을 개략적으로 나타내는 사시도들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 일부를 나타내는 사시도이다.
도 5a는 도 4의 D영역을 확대하여 나타낸 도면이다.
도 5b는 도 4의 S영역을 확대하여 나타낸 도면이다.
도 6a 내지 도 6e는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 제조방법을 나타내는 단면도들이다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 일부를 나타내는 사시도이다.
도 8a는 도 7의 D영역을 확대하여 나타낸 도면이다.
도 8b는 도 7의 S영역을 확대하여 나타낸 도면이다.
도 9a 내지 도 9e는 본 발명의 다른 실시 예에 따른 메모리 셀 어레이의 제조방법을 나타내는 단면도들이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 11은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 주변회로(PC: peripheral circuit) 및 메모리 셀 어레이(20)를 포함한다.
주변회로(PC)는 메모리 셀 어레이(20)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(20)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(20)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 제어하도록 구성될 수 있다.
일 실시 예로서, 주변회로(PC)는 전압생성부(Voltage Generator: 31), 로우디코더(Row decoder: 33), 제어회로(Control circuit: 35), 및 페이지 버퍼 그룹(Page Buffer Group: 37)을 포함할 수 있다.
메모리 셀 어레이(20)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 셀 어레이(20)는 워드라인들(WL)을 통해 로우디코더(33)에 연결될 수 있고, 비트라인들(BL)을 통해 페이지 버퍼 그룹(37)에 연결될 수 있다.
제어회로(35)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(PC)를 제어할 수 있다.
전압생성부(31)는 제어회로(35)의 제어에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 프리 소거전압, 소거전압, 접지전압, 프로그램 전압, 검증전압, 패스전압, 리드전압 등의 다양한 동작 전압들을 생성할 수 있다.
로우디코더(33)는 제어회로(35)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 워드라인들(WL)에 동작 전압들을 인가하도록 구성될 수 있다.
페이지 버퍼 그룹(37)은 비트라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 비트라인들(BL)을 선택할 수 있다.
구조적으로, 메모리 셀 어레이(20)는 주변회로(PC)의 일부에 중첩될 수 있다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는 소스 라인(SL) 및 다수의 비트라인들(BL) 사이에 연결된 다수의 셀 스트링들(CS1, CS2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 다수의 워드라인들(WL1 내지 WLn)에 공통으로 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2) 각각은 소스 라인(SL)에 연결된 적어도 하나의 소스 셀렉트 트랜지스터(SST), 비트라인(BL)에 연결된 적어도 하나의 드레인 셀렉트 트랜지스터(DST), 및 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 다수의 메모리 셀들(MC1 내지 MCn)을 포함할 수 있다.
다수의 메모리 셀들(MC1 내지 MCn)의 게이트들은 서로 이격되어 적층된 다수의 워드라인들(WL1 내지 WLn)에 각각 연결될 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL)과 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2) 사이에 배치될 수 있다. 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 동일레벨에서 서로 이격될 수 있다.
소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 트랜지스터(DST)의 게이트에 대응하는 드레인 셀렉트 라인에 연결될 수 있다.
소스 라인(SL)은 소스 셀렉트 트랜지스터(SST)의 소스에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 드레인은 드레인 셀렉트 트랜지스터(DST)의 드레인에 대응하는 비트라인에 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)에 각각 연결된 스트링 그룹들로 구분될 수 있다. 동일한 워드라인 및 동일한 비트라인에 연결된 셀 스트링들은 서로 다른 드레인 셀렉트 라인들에 의해 독립적으로 제어될 수 있다. 또한, 동일한 드레인 셀렉트 라인에 연결된 셀 스트링들은 서로 다른 비트라인들에 의해 독립적으로 제어될 수 있다.
일 실시 예로서, 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 제1 드레인 셀렉트 라인(DSL1)에 연결된 제1 스트링 그룹의 제1 셀 스트링(CS1) 및 제2 드레인 셀렉트 라인(DSL2)에 연결된 제2 스트링 그룹의 제2 셀 스트링(CS2)을 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치들을 개략적으로 나타내는 사시도들이다.
도 3a 및 도 3b를 참조하면, 반도체 메모리 장치들(10A, 10B) 각각은 기판(SUB) 상에 배치된 주변회로(PC) 및 주변회로(PC)에 중첩된 게이트 적층체들(GST)을 포함할 수 있다.
게이트 적층체들(GST) 각각은 소스 셀렉트 라인(SSL), 다수의 워드라인들(WL1 내지 WLn) 및 제1 슬릿(S1)에 의해 동일레벨에서 서로 분리된 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)을 포함할 수 있다.
소스 셀렉트 라인(SSL) 및 다수의 워드라인들(WL1 내지 WLn)은 제1 방향(X) 및 제2 방향(Y)으로 확장되고, 기판(SUB)의 상면에 나란한 평판형으로 형성될 수 있다. 제1 방향(X)은 XYZ좌표계의 X축이 향하는 방향일 수 있고, 제2 방향(Y)은 XYZ좌표계의 Y축이 향하는 방향일 수 있다.
다수의 워드라인들(WL1 내지 WLn)은 제3 방향(Z)으로 서로 이격되어 적층될 수 있다. 제3 방향(Z)은 XYZ좌표계의 Z축이 향하는 방향일 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)과 소스 셀렉트 라인(SSL) 사이에 배치될 수 있다.
게이트 적층체들(GST)은 제2 슬릿(S2)에 의해 서로 분리될 수 있다. 제1 슬릿(S1)은 제2 슬릿(S2)보다 제3 방향(Z)으로 짧게 형성되고, 다수의 워드라인들(WL1 내지 WLn)에 중첩될 수 있다.
제1 슬릿(S1) 및 제2 슬릿(S2) 각각은 직선형으로 연장되거나, 지그재그형으로 연장되거나, 웨이브 형으로 연장될 수 있다. 제1 슬릿(S1) 및 제2 슬릿(S2) 각각의 폭은 디자인 룰에 따라 다양하게 변경될 수 있다.
도 3a를 참조하면, 일 실시 예에 따른 소스 셀렉트 라인(SSL)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)보다 주변회로(PC)에 더 가깝게 배치될 수 있다.
반도체 메모리 장치(10A)는 게이트 적층체들(GST)과 주변회로(PC) 사이에 배치된 소스 라인(SL) 및 소스 라인(SL)보다 주변회로(PC)로부터 더 멀리 이격된 다수의 비트라인들(BL)을 포함할 수 있다. 게이트 적층체들(GST)은 다수의 비트라인들(BL)과 소스 라인(SL) 사이에 배치될 수 있다.
도 3b를 참조하면, 일 실시 예에 따른 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 소스 셀렉트 라인(SSL) 보다 주변회로(PC)에 더 가깝게 배치될 수 있다.
반도체 메모리 장치(10B)는 게이트 적층체들(GST)과 주변회로(PC) 사이에 배치된 다수의 비트라인들(BL) 및 다수의 비트라인들(BL) 보다 주변회로(PC)로부터 더 멀리 이격된 소스 라인(SL)을 포함할 수 있다. 게이트 적층체들(GST)은 다수의 비트라인들(BL)과 소스 라인(SL) 사이에 배치될 수 있다.
다시, 도 3a 및 도 3b를 참조하면, 다수의 비트라인들(BL)은 다양한 도전물로 형성될 수 있다. 소스 라인(SL)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 소스 라인(SL)은 n형 도프트 실리콘막을 포함할 수 있다.
도면에 도시되진 않았으나, 주변회로(PC)는 다양한 구조의 인터커넥션들을 통해 다수의 비트라인들(BL), 소스 라인(SL), 및 다수의 워드라인들(WL1 내지 WLn)에 전기적으로 연결될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 일부를 나타내는 사시도이다.
도 4를 참조하면, 메모리 셀 어레이(20)는 슬릿(SI)에 의해 서로 분리된 게이트 적층체들(GST), 게이트 적층체들(GST) 각각을 관통하는 채널구조체들(CH)을 포함할 수 있다.
슬릿(SI)은 수직구조(VS)로 채워질 수 있다. 일 실시 예로서, 수직구조(VS)는 절연물을 포함할 수 있다.
게이트 적층체들(GST) 각각은 일방향으로 교대로 적층된 층간 절연막들(ILD) 및 게이트 전극들(GA)을 포함할 수 있다. 이하, 층간 절연막들(ILD) 및 게이트 전극들(GA)이 교대로 적층되는 방향을 적층방향으로 명명한다.
게이트 전극들(GA) 중 최하층에 배치된 적어도 하나 이상의 게이트 전극은 소스 셀렉트 라인으로 활용될 수 있으며, 최상층에 배치된 적어도 하나 이상의 게이트 전극은 드레인 셀렉트 라인으로 활용될 수 있다.
게이트 전극들(GA)은 도프트 반도체, 금속, 금속 실리사이드 또는 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 게이트 전극들(GA)은 메모리 셀의 게이트 전극 또는 셀렉트 트랜지스터의 게이트 전극으로 이용될 수 있다.
채널구조체(CH)는 상기 적층방향으로 연장되고, 게이트 전극들(GA)로 둘러싸일 수 있다.
본 발명의 실시 예에 따른 채널구조체(CH)는 드레인 셀렉트 트랜지스터 또는 소스 셀렉트 트랜지스터와 인접한 코어 절연막의 유전율을 메모리 셀들과 인접한 코어 절연막의 유전율보다 낮도록 형성한다. 예를 들어 드레인 셀렉트 트랜지스터 또는 소스 셀렉트 트랜지스터와 인접한 코어 절연막 내에 불순물을 주입하여 형성할 수 있다.
본 발명의 실시 예에서는 앞서 설명한 도 3a에 도시된 바와 같이 게이트 적층체들(GST) 중 최하부에 배치된 적어도 하나 이상의 게이트 적층체들을 소스 셀렉트 라인으로 활용하고 최상부에 배치된 적어도 하나 이상의 게이트 적층체들을 드레인 셀렉트 라인으로 활용하는 것을 일예로 설명하였다. 그러나, 이에 한정되지 않고 앞서 설명한 도 3b에 도시된 바와 같이 게이트 적층체들(GST) 중 최하부에 배치된 적어도 하나 이상의 게이트 적층체들을 드레인 셀렉트 라인으로 활용하고 최상부에 배치된 적어도 하나 이상의 게이트 적층체들을 소스 셀렉트 라인으로 활용할 수 있다.
도 5a는 도 4의 D영역을 확대하여 나타낸 도면이다.
도 5a를 참조하면, 채널구조체(CH)는 수직 방향으로 연장되는 블로킹 절연막(111), 전하 저장막(113), 터널 절연막(115), 채널막(117) 및 코어 절연막(119)을 포함하여 구성될 수 있다.
코어 절연막(119)은 채널구조체(CH)의 중심 영역에서 수직 방향으로 연장되며, 산화막과 같은 절연막으로 형성될 수 있다. 코어 절연막(119)의 일부 영역에는 도펀트가 주입되며, 도펀트가 주입된 일부 영역은 타 영역에 비해 유전율이 낮을 수 있다. 예를 들어 수직 방향으로 연장된 코어 절연막(119) 중 드레인 셀렉트 라인(DSL)으로 활용되는 게이트 전극(GA)과 인접한 영역에 도펀트가 주입되며, 수직 방향으로 연장된 코어 절연막(119) 중 워드 라인(WLn)으로 활용되는 게이트 전극(GA)과 인접한 영역에는 도펀트가 주입되지 않는다. 즉, 드레인 셀렉트 트랜지스터와 인접한 코어 절연막(119)은 도펀트가 주입되어 메모리 셀들과 인접한 코어 절연막(119)에 비해 유전율이 낮다.
코어 절연막(119) 내에 주입되는 도펀트는 카본(C) 또는 플루오린(F) 또는 카본 및 플루오린일 수 있다.
채널막(117)은 셀 스트링의 채널영역으로서 이용될 수 있다. 채널막(117)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(117)은 실리콘을 포함할 수 있다.
터널 절연막(115)은 채널막(117)의 측벽을 감쌀 수 있다. 터널 절연막(115)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
전하 저장막(113)은 터널 절연막(115)의 측벽을 감쌀 수 있다. 전하 저장막(113)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 일 실시 예로서, 전하 저장막(113)은 전하 트랩 질화막으로 형성될 수 있다.
블로킹 절연막(111)은 전하 저장막(113)의 측벽을 감쌀 수 있다. 블로킹 절연막(111)은 전하 차단이 가능한 산화막을 포함할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에서는 코어 절연막(119) 중 일부 영역에 도펀트를 주입하여 드레인 셀렉트 트랜지스터와 인접한 코어 절연막(119)의 유전율이 메모리 셀과 인접한 코어 절연막(119)의 유전율보다 낮도록 형성한다. 이에 따라, 드레인 셀렉트 트랜지스터는 바디 이펙트(body effect)가 감소하게 되어 문턱 전압이 증가하게 되고, 누설 전류가 감소하게 된다. 또한 소거 동작 시 드레인 셀렉트 트랜지스터의 소스와 바디간의 전압 차이에 따라 GIDL(Gate induced drain leakage) 전류가 더욱 용이하게 생성될 수 있다.
도 5b는 도 4의 S영역을 확대하여 나타낸 도면이다.
도 5b를 참조하면, 코어 절연막(119)의 일부 영역에는 도펀트가 주입되며, 도펀트가 주입된 일부 영역은 타 영역에 비해 유전율이 낮을 수 있다. 예를 들어 수직 방향으로 연장된 코어 절연막(119) 중 소스 셀렉트 라인(SSL)으로 활용되는 게이트 전극(GA)과 인접한 영역에 도펀트가 주입되며, 수직 방향으로 연장된 코어 절연막(119) 중 워드 라인(WL1)으로 활용되는 게이트 전극(GA)과 인접한 영역에는 도펀트가 주입되지 않는다. 즉, 소스 셀렉트 트랜지스터와 인접한 코어 절연막(119)은 도펀트가 주입되어 메모리 셀들과 인접한 코어 절연막(119)에 비해 유전율이 낮다.
코어 절연막(119) 내에 주입되는 도펀트는 카본(C) 또는 플루오린(F) 또는 카본 및 플루오린일 수 있다.
상술한 바와 같이 본원 발명의 실시 예에서는 코어 절연막(119) 중 일부 영역에 도펀트를 주입하여 소스 셀렉트 트랜지스터와 인접한 코어 절연막(119)의 유전율이 메모리 셀과 인접한 코어 절연막(119)의 유전율보다 낮도록 형성한다. 이에 따라, 소스 셀렉트 트랜지스터는 바디 이펙트(body effect)가 감소하게 되어 문턱 전압이 증가하게 되고, 누설 전류가 감소하게 된다. 또한 소거 동작 시 소스 셀렉트 트랜지스터의 소스와 바디간의 전압 차이에 따라 GIDL(Gate induced drain leakage) 전류가 더욱 용이하게 생성될 수 있다.
상술한 도 4, 도 5a 및 도 5b에 따르면, 본 발명의 실시 예에서는 드레인 셀렉트 트랜지스터와 인접한 코어 절연막 또는 소스 셀렉트 트랜지스터와 인접한 코어 절연막의 유전율이 메모리 셀과 인접한 코어 절연막의 유전율보다 낮게 형성한다. 이에 따라 드레인 셀렉트 트랜지스터 또는 소스 셀렉트 트랜지스터의 누설 전류 특성 및 소거 동작 시 GIDL 전류 생성이 증대될 수 있다.
도 6a 내지 도 6e는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 제조방법을 나타내는 단면도들이다.
도 6a를 참조하면, 층간 절연막들(101) 및 희생막들(103)이 교대로 적층된 적층체(ST)를 형성할 수 있다. 적층체(ST)는 주변회로를 포함하는 기판(미도시) 상에 형성될 수 있다.
희생막들(103)은 층간 절연막들(101)과 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연막들(101)은 실리콘 산화막등의 산화물로 형성될 수 있다. 희생막들(103)은 층간 절연막들(101)과 식각률이 다른 물질로 형성될 수 있다. 예를 들어, 희생막들(103)은 실리콘 질화막등의 질화물로 형성될 수 있다.
도 6b를 참조하면, 적층체(ST)를 관통하는 홀들(105)을 형성한다. 이 후, 홀들(105)의 측벽에 블로킹 절연막(111), 전하 저장막(113), 터널 절연막(115), 채널막(117)을 순차적으로 형성할 수 있다.
블로킹 절연막(111)은 전하 차단이 가능한 산화막을 포함할 수 있다. 일 실시 예로서, 블로킹 절연막(111)은 Al2O3으로 형성될 수 있다.
전하 저장막(113)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 예를 들어, 전하 저장막(115)은 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 전하 저장막(113)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다.
터널 절연막(115)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널막(117)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(117)은 실리콘을 포함할 수 있다.
도 6c를 참조하면, 홀들(105)의 중심 영역을 코어 절연막(119)으로 채워 채널구조체(121)를 형성한다.
코어 절연막(119)의 형성 공정 시 불순물 주입 공정을 수행하여 코어 절연막(119)의 일부 영역에 불순물 주입 영역을 형성한다. 일 실시 예에서 불순물 주입 영역은 코어 절연막(119) 중 드레인 셀렉트 트랜지스터가 형성될 영역과 인접한 영역 또는 소스 셀렉트 트랜지스터가 형성될 영역과 인접한 영역일 수 있다.
일 실시 예에서, 홀들(105)의 저면에서 소스 셀렉트 트랜지스터가 형성되는 높이까지 코어 절연막(119)을 형성한 후, 불순물 주입 공정을 수행하여 소스 셀렉트 트랜지스터가 형성될 영역과 인접한 영역의 코어 절연막(119) 내에 불순물을 주입한다. 이 후, 드레인 셀렉트 트랜지스터가 형성되는 높이까지 홀들(105)의 중심 영역에 코어 절연막(119)을 형성한 후 불순물 주입 공정을 수행하여 드레인 셀렉트 트랜지스터가 형성될 영역과 인접한 영역의 코어 절연막(119) 내에 불순물을 주입한다.
다른 실시 예에서, 홀들(105)의 중심 영역을 저면에서 개구부까지 코어 절연막(119)으로 채운 후, 불순물 주입 공정을 수행하여 소스 셀렉트 트랜지스터가 형성될 영역과 인접한 영역 및 드레인 셀렉트 트랜지스터가 형성될 영역과 인접한 영역에 불순물을 주입한다. 이때 불순물 주입 공정 시 주입 깊이를 조절하여 소스 셀렉트 트랜지스터가 형성될 영역과 인접한 영역 및 드레인 셀렉트 트랜지스터가 형성될 영역과 인접한 영역에 불순물을 주입할 수 있다.
불순물 주입 공정 시 사용되는 불순물은 카본 또는 플루오린 또는 카본 및 플루오린일 수 있다.
코어 절연막(119) 중 불순물이 주입된 영역은 불순물에 의해 코어 절연막(119)의 타 영역보다 유전율이 낮을 수 있다.
도 6d를 참조하면, 적층체(ST)를 관통하는 슬릿(SI)을 형성할 수 있다. 슬릿(SI)에 의해 도 6c에 도시된 희생막들(103)의 측벽이 노출될 수 있다. 이 후, 슬릿(SI)을 통해 도 6c에 도시된 희생막들(103)을 제거할 수 있다. 이로써, 블로킹 절연막(111)의 측부를 노출하는 개구부들이 형성될 수 있다. 개구부들은 층간 절연막들(101) 사이에 정의될 수 있다.
도 6e를 참조하면, 희생막들이 제거된 공간, 즉 개구부들에 게이트 전극들(131)을 채울 수 있다. 예를 들어, 개구부들이 채워지도록 도전물을 증착한 후 슬릿에 의해 도전물이 게이트 전극들(131)로 분리되도록 슬릿 내부의 도전물을 제거할 수 있다. 이 후, 슬릿을 절연물질로 채워 수직구조(133)를 형성한다.
이에 따라 드레인 셀렉트 트랜지스터(DST)와 인접한 코어 절연막(119) 또는 소스 셀렉트 트랜지스터(SST)와 인접한 코어 절연막(119) 내부에는 불순물이 주입되어 형성된다. 이에 따라, 드레인 셀렉트 트랜지스터(DST)와 인접한 코어 절연막(119) 또는 소스 셀렉트 트랜지스터(SST)와 인접한 코어 절연막(119)은 메모리 셀들과 인접한 코어 절연막(119)에 비해 상대적으로 낮은 유전율을 가질 수 있다.
본 발명의 실시 예에서는 코어 절연막(119)의 일부 영역에만 도펀트를 주입하여 일부 영역의 유전율이 타 영역에 비해 낮도록 형성하였으나, 코어 절연막(119)의 전 영역에 도펀트를 주입하여 코어 절연막(119)의 전 영역을 저유전체로 형성할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 일부를 나타내는 사시도이다.
도 7을 참조하면, 메모리 셀 어레이(20)는 슬릿(SI)에 의해 서로 분리된 게이트 적층체들(GST), 게이트 적층체들(GST) 각각을 관통하는 채널구조체들(CH)을 포함할 수 있다.
슬릿(SI)은 수직구조(VS)로 채워질 수 있다. 일 실시 예로서, 수직구조(VS)는 절연물을 포함할 수 있다.
게이트 적층체들(GST) 각각은 일방향으로 교대로 적층된 층간 절연막들(ILD) 및 게이트 전극들(GA)을 포함할 수 있다. 이하, 층간 절연막들(ILD) 및 게이트 전극들(GA)이 교대로 적층되는 방향을 적층방향으로 명명한다.
게이트 전극들(GA) 중 최하층에 배치된 적어도 하나 이상의 게이트 전극은 소스 셀렉트 라인으로 활용될 수 있으며, 최상층에 배치된 적어도 하나 이상의 게이트 전극은 드레인 셀렉트 라인으로 활용될 수 있다.
게이트 전극들(GA)은 도프트 반도체, 금속, 금속 실리사이드 또는 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 게이트 전극들(GA)은 메모리 셀의 게이트 전극 또는 셀렉트 트랜지스터의 게이트 전극으로 이용될 수 있다.
채널구조체(CH)는 상기 적층방향으로 연장되고, 게이트 전극들(GA)로 둘러싸일 수 있다.
본 발명의 실시 예에 따른 채널구조체(CH)는 드레인 셀렉트 트랜지스터 또는 소스 셀렉트 트랜지스터와 인접한 코어 절연막의 유전율을 메모리 셀들과 인접한 코어 절연막의 유전율보다 낮도록 형성한다. 예를 들어 드레인 셀렉트 트랜지스터 또는 소스 셀렉트 트랜지스터와 인접한 코어 절연막 내에 공극을 형성할 수 있다.
본 발명의 실시 예에서는 앞서 설명한 도 3a에 도시된 바와 같이 게이트 적층체들(GST) 중 최하부에 배치된 적어도 하나 이상의 게이트 적층체들을 소스 셀렉트 라인으로 활용하고 최상부에 배치된 적어도 하나 이상의 게이트 적층체들을 드레인 셀렉트 라인으로 활용하는 것을 일예로 설명하였다. 그러나, 이에 한정되지 않고 앞서 설명한 도 3b에 도시된 바와 같이 게이트 적층체들(GST) 중 최하부에 배치된 적어도 하나 이상의 게이트 적층체들을 드레인 셀렉트 라인으로 활용하고 최상부에 배치된 적어도 하나 이상의 게이트 적층체들을 소스 셀렉트 라인으로 활용할 수 있다.
도 8a는 도 7의 D영역을 확대하여 나타낸 도면이다.
도 8a를 참조하면, 채널구조체(CH)는 수직 방향으로 연장되는 블로킹 절연막(211), 전하 저장막(213), 터널 절연막(215), 채널막(217) 및 코어 절연막(219)을 포함하여 구성될 수 있다.
코어 절연막(219)은 채널구조체(CH)의 중심 영역에서 수직 방향으로 연장되며, 산화막과 같은 절연막으로 형성될 수 있다. 코어 절연막(219)의 일부 영역에는 공극(Air)이 형성될 수 있으며, 공극(Air)이 형성된 일부 영역은 타 영역에 비해 유전율이 낮을 수 있다. 예를 들어 수직 방향으로 연장된 코어 절연막(219) 중 드레인 셀렉트 라인(DSL)으로 활용되는 게이트 전극(GA)과 인접한 영역에 공극(Air)이 형성되며, 수직 방향으로 연장된 코어 절연막(219) 중 워드 라인(WLn)으로 활용되는 게이트 전극(GA)과 인접한 영역에는 공극(Air)이 형성되지 않는다. 즉, 드레인 셀렉트 트랜지스터와 인접한 코어 절연막(219)은 공극(Air)이 형성되어 메모리 셀들과 인접한 코어 절연막(119)에 비해 유전율이 낮다.
채널막(217)은 셀 스트링의 채널영역으로서 이용될 수 있다. 채널막(217)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(217)은 실리콘을 포함할 수 있다.
터널 절연막(215)은 채널막(217)의 측벽을 감쌀 수 있다. 터널 절연막(215)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
전하 저장막(213)은 터널 절연막(215)의 측벽을 감쌀 수 있다. 전하 저장막(213)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 일 실시 예로서, 전하 저장막(213)은 전하 트랩 질화막으로 형성될 수 있다.
블로킹 절연막(211)은 전하 저장막(213)의 측벽을 감쌀 수 있다. 블로킹 절연막(211)은 전하 차단이 가능한 산화막을 포함할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에서는 코어 절연막(219) 중 일부 영역에 공극(Air)을 형성하여 드레인 셀렉트 트랜지스터와 인접한 코어 절연막(219)의 유전율이 메모리 셀과 인접한 코어 절연막(219)의 유전율보다 낮도록 형성한다. 이에 따라, 드레인 셀렉트 트랜지스터는 바디 이펙트(body effect)가 감소하게 되어 문턱 전압이 증가하게 되고, 누설 전류가 감소하게 된다. 또한 소거 동작 시 드레인 셀렉트 트랜지스터의 소스와 바디간의 전압 차이에 따라 GIDL(Gate induced drain leakage) 전류가 더욱 용이하게 생성될 수 있다.
도 8b는 도 7의 S영역을 확대하여 나타낸 도면이다.
도 8b를 참조하면, 코어 절연막(219)의 일부 영역에는 공극(Air)이 형성되며, 공극(Air)이 형성된 일부 영역은 타 영역에 비해 유전율이 낮을 수 있다. 예를 들어 수직 방향으로 연장된 코어 절연막(219) 중 소스 셀렉트 라인(SSL)으로 활용되는 게이트 전극(GA)과 인접한 영역에 공극(Air)이 형성되며, 수직 방향으로 연장된 코어 절연막(219) 중 워드 라인(WL1)으로 활용되는 게이트 전극(GA)과 인접한 영역에는 공극(Air)이 형성되지 않는다. 즉, 소스 셀렉트 트랜지스터와 인접한 코어 절연막(219)은 공극(Air)이 형성되어 메모리 셀들과 인접한 코어 절연막(219)에 비해 유전율이 낮다.
상술한 바와 같이 본원 발명의 실시 예에서는 코어 절연막(219) 중 일부 영역에 공극(Air)을 형성하여 소스 셀렉트 트랜지스터와 인접한 코어 절연막(219)의 유전율이 메모리 셀과 인접한 코어 절연막(219)의 유전율보다 낮도록 형성한다. 이에 따라, 소스 셀렉트 트랜지스터는 바디 이펙트(body effect)가 감소하게 되어 문턱 전압이 증가하게 되고, 누설 전류가 감소하게 된다. 또한 소거 동작 시 소스 셀렉트 트랜지스터의 소스와 바디간의 전압 차이에 따라 GIDL(Gate induced drain leakage) 전류가 더욱 용이하게 생성될 수 있다.
상술한 도 7, 도 8a 및 도 8b에 따르면, 본 발명의 실시 예에서는 드레인 셀렉트 트랜지스터와 인접한 코어 절연막 또는 소스 셀렉트 트랜지스터와 인접한 코어 절연막의 유전율이 메모리 셀과 인접한 코어 절연막의 유전율보다 낮게 형성한다. 이에 따라 드레인 셀렉트 트랜지스터 또는 소스 셀렉트 트랜지스터의 누설 전류 특성 및 소거 동작 시 GIDL 전류 생성이 증대될 수 있다.
도 9a 내지 도 9e는 본 발명의 다른 실시 예에 따른 메모리 셀 어레이의 제조방법을 나타내는 단면도들이다.
도 9a를 참조하면, 층간 절연막들(201) 및 희생막들(203)이 교대로 적층된 적층체(ST)를 형성할 수 있다. 적층체(ST)는 주변회로를 포함하는 기판(미도시) 상에 형성될 수 있다.
희생막들(203)은 층간 절연막들(201)과 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연막들(201)은 실리콘 산화막등의 산화물로 형성될 수 있다. 희생막들(203)은 층간 절연막들(201)과 식각률이 다른 물질로 형성될 수 있다. 예를 들어, 희생막들(203)은 실리콘 질화막등의 질화물로 형성될 수 있다.
도 9b를 참조하면, 적층체(ST)를 관통하는 홀들(205)을 형성한다. 이 후, 홀들(205)의 측벽에 블로킹 절연막(211), 전하 저장막(213), 터널 절연막(215), 채널막(217)을 순차적으로 형성할 수 있다.
블로킹 절연막(211)은 전하 차단이 가능한 산화막을 포함할 수 있다. 일 실시 예로서, 블로킹 절연막(211)은 Al2O3으로 형성될 수 있다.
전하 저장막(213)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 예를 들어, 전하 저장막(215)은 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 전하 저장막(213)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다.
터널 절연막(215)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널막(217)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(217)은 실리콘을 포함할 수 있다.
도 9c를 참조하면, 홀들(205)의 중심 영역을 코어 절연막(219)으로 채워 채널구조체(221)를 형성한다.
코어 절연막(219)의 형성 공정 시 증착 속도 및 스텝커버레이지를 조절하여 코어 절연막(219)의 일부 영역에 공극(Air)을 형성한다. 일 실시 예에서 공극(Air)은 코어 절연막(119) 중 드레인 셀렉트 트랜지스터가 형성될 영역과 인접한 영역 또는 소스 셀렉트 트랜지스터가 형성될 영역과 인접한 영역 내에 형성될 수 있다.
코어 절연막(119) 중 공극(Air)이 형성된 영역은 공극(Air)에 의해 코어 절연막(119)의 타 영역보다 유전율이 낮을 수 있다.
도 9d를 참조하면, 적층체(ST)를 관통하는 슬릿(SI)을 형성할 수 있다. 슬릿(SI)에 의해 도 9c에 도시된 희생막들(203)의 측벽이 노출될 수 있다. 이 후, 슬릿(SI)을 통해 도 9c에 도시된 희생막들(203)을 제거할 수 있다. 이로써, 블로킹 절연막(211)의 측부를 노출하는 개구부들이 형성될 수 있다. 개구부들은 층간 절연막들(201) 사이에 정의될 수 있다.
도 9e를 참조하면, 희생막들이 제거된 공간, 즉 개구부들에 게이트 전극들(231)을 채울 수 있다. 예를 들어, 개구부들이 채워지도록 도전물을 증착한 후 슬릿에 의해 도전물이 게이트 전극들(231)로 분리되도록 슬릿 내부의 도전물을 제거할 수 있다. 이 후, 슬릿을 절연물질로 채워 수직구조(233)를 형성한다.
이에 따라 드레인 셀렉트 트랜지스터(DST)와 인접한 코어 절연막(219) 또는 소스 셀렉트 트랜지스터(SST)와 인접한 코어 절연막(219) 내부에는 공극(Air)이 형성된다. 이에 따라, 드레인 셀렉트 트랜지스터(DST)와 인접한 코어 절연막(219) 또는 소스 셀렉트 트랜지스터(SST)와 인접한 코어 절연막(219)은 메모리 셀들과 인접한 코어 절연막(219)에 비해 상대적으로 낮은 유전율을 가질 수 있다.
본 발명의 실시 예에서는 코어 절연막(219)의 일부 영역에만 공극(Air)을 형성하여 일부 영역의 유전율이 타 영역에 비해 낮도록 형성하였으나, 코어 절연막(219)의 전 영역에 공극(Air)을 형성하여 코어 절연막(219)의 전 영역을 저유전체로 형성할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(1100)은 반도체 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
반도체 메모리 장치(1120)는 복수의 층간 절연막들과 복수의 게이트 전극들이 교번적으로 적층된 적층 구조체를 관통하는 복수의 채널구조체를 포함한다. 복수의 채널구조체는 블로킹 절연막, 전하 저장막, 터널 절연막, 채널막, 및 코어 절연막을 포함하여 구성될 수 있다. 일 실시 예에서, 코어 절연막 중 드레인 셀렉트 트랜지스터와 인접한 코어 절연막은 메모리 셀들 및 소스 셀렉트 트랜지스터와 인접한 코어 절연막에 비해 유전율이 낮을 수 있다. 다른 실시 예에서, 드레인 셀렉트 트랜지스터와 인접한 코어 절연막 및 소스 셀렉트 트랜지스터와 인접한 코어 절연막은 메모리 셀들과 인접한 코어 절연막에 비해 유전율이 낮을 수 있다.
반도체 메모리 장치(1120)는 도 4 또는 도 7에 도시된 반도체 메모리 장치와 같이 구성될 수 있다.
반도체 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 반도체 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 11를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 반도체 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 반도체 메모리 장치(1212)는 복수의 층간 절연막들과 복수의 게이트 전극들이 교번적으로 적층된 적층 구조체를 관통하는 복수의 채널구조체를 포함한다. 복수의 채널구조체는 블로킹 절연막, 전하 저장막, 디트랩 방지층, 터널 절연막, 채널막, 및 코어 절연막을 포함하여 구성될 수 있다. 일 실시 예에서, 코어 절연막 중 드레인 셀렉트 트랜지스터와 인접한 코어 절연막은 메모리 셀들 및 소스 셀렉트 트랜지스터와 인접한 코어 절연막에 비해 유전율이 낮을 수 있다. 다른 실시 예에서, 드레인 셀렉트 트랜지스터와 인접한 코어 절연막 및 소스 셀렉트 트랜지스터와 인접한 코어 절연막은 메모리 셀들과 인접한 코어 절연막에 비해 유전율이 낮을 수 있다.
반도체 메모리 장치(1212)는 도 4 또는 도 7에 도시된 반도체 메모리 장치와 같이 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10 : 반도체 메모리 장치
PC : 주변 회로
20 : 메모리 셀 어레이
31 :전압생성부
33 : 로우디코더
35 : 제어회로
37 : 페이지 버퍼 그룹
111, 211 : 블로킹 절연막
113, 213 : 전하 저장막
115, 215 : 터널 절연막
117, 217 : 채널막
119, 219 : 코어 절연막
CH : 채널구조체
Air : 공극

Claims (20)

  1. 기판 상에 교번적으로 적층된 복수의 층간 절연막들 및 복수의 게이트 전극들을 포함하는 적층체; 및
    상기 적층체를 수직 방향으로 관통하는 복수의 채널구조들을 포함하며,
    상기 복수의 채널구조들 각각은 상기 기판 방향으로 수직 연장되는 코어 절연막, 채널막, 터널 절연막, 전하 저장막을 포함하며,
    상기 코어 절연막 중 일부 영역의 유전율은 상기 코어 절연막의 타 영역 대비 유전율이 낮은 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 게이트 전극들 중 최상부에 배치된 적어도 하나의 제1 게이트 전극은 제1 셀렉트 트랜지스터에 대응되며, 상기 복수의 게이트 전극들 중 최하부에 배치된 적어도 하나의 제2 게이트 전극은 제2 셀렉트 트랜지스터에 대응되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 코어 절연막 중 상기 일부 영역은 상기 제1 게이트 전극과 인접한 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 코어 절연막 중 상기 일부 영역은 상기 제2 게이트 전극과 인접한 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 코어 절연막 중 상기 일부 영역은 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 인접한 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 코어 절연막 중 상기 일부 영역은 도펀트가 주입된 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 도펀트는 카본, 플루오린 또는 상기 카본 및 상기 플루오린을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 코어 절연막 중 상기 일부 영역은 공극을 포함하는 반도체 메모리 장치.
  9. 기판 상에 교번적으로 적층된 복수의 층간 절연막들 및 게이트 전극들을 포함하는 적층체; 및
    상기 적층체를 수직 방향으로 관통하는 복수의 채널구조들을 포함하며,
    상기 복수의 채널구조들 각각은 상기 기판 방향으로 수직 연장되는 코어 절연막, 채널막, 터널 절연막, 전하 저장막을 포함하며,
    상기 게이트 전극들 중 최상부에 배치된 적어도 하나의 제1 게이트 전극은 드레인 셀렉트 트랜지스터에 대응하고, 상기 게이트 전극들 중 최하부에 배치된 적어도 하나의 제2 게이트 전극은 소스 셀렉트 트랜지스터에 대응하고, 상기 게이트 전극들 중 나머지 게이트 전극들은 메모리 셀들에 대응하며,
    상기 코어 절연막 중 상기 제1 게이트 전극 또는 상기 제2 게이트 전극과 인접한 일부 영역은 상기 나머지 게이트 전극들과 인접한 타 영역보다 유전율이 낮은 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 코어 절연막의 상기 일부 영역 내에는 도펀트가 주입된 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 도펀트는 카본 또는 플루오린 또는 상기 카본 및 상기 플루오린을 포함하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 코어 절연막의 상기 일부 영역 내에는 공극이 형성된 반도체 메모리 장치.
  13. 기판 상에 복수의 층간 절연막 및 복수의 희생막을 교번적으로 적층하여 적층체를 형성하는 단계;
    상기 적층체를 수직 방향으로 관통하는 복수의 홀들을 형성하는 단계;
    상기 복수의 홀들 각각의 측벽에 전하 저장막, 터널 절연막 및 채널막을 순차적으로 형성하는 단계;
    상기 채널막 측벽에 코어 절연막을 형성하여 상기 복수의 홀들의 중심 영역을 채우는 단계; 및
    상기 코어 절연막 중 일부 영역의 유전율을 타 영역보다 낮도록 상기 일부 영역에 도펀트를 주입하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 복수의 희생막을 제거하고, 상기 희생막이 제거된 공간에 게이트 전극들을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 게이트 전극들 중 최하부에 배치된 적어도 하나의 제1 게이트 전극 및 상기 게이트 전극들 중 최상부에 배치된 적어도 하나의 제2 게이트 전극들은 셀렉트 트랜지스터에 대응하는 반도체 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 일부 영역은 상기 코어 절연막 중 상기 제1 게이트 전극 또는 상기 제2 게이트 전극과 인접한 영역인 반도체 메모리 장치의 제조 방법.
  17. 기판 상에 복수의 층간 절연막 및 복수의 희생막을 교번적으로 적층하여 적층체를 형성하는 단계;
    상기 적층체를 수직 방향으로 관통하는 복수의 홀들을 형성하는 단계;
    상기 복수의 홀들 각각의 측벽에 전하 저장막, 터널 절연막 및 채널막을 순차적으로 형성하는 단계; 및
    상기 채널막 측벽에 코어 절연막을 형성하여 상기 복수의 홀들의 중심 영역을 채우는 단계를 포함하며,
    상기 코어 절연막을 형성하는 단계는 상기 코어 절연막 내의 일부 영역에 공극을 형성하는 반도체 메모리 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 복수의 희생막을 제거하고, 상기 희생막이 제거된 공간에 게이트 전극들을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 게이트 전극들 중 최하부에 배치된 적어도 하나의 제1 게이트 전극 및 상기 게이트 전극들 중 최상부에 배치된 적어도 하나의 제2 게이트 전극들은 셀렉트 트랜지스터에 대응하는 반도체 메모리 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 일부 영역은 상기 코어 절연막 중 상기 제1 게이트 전극 또는 상기 제2 게이트 전극과 인접한 영역인 반도체 메모리 장치의 제조 방법.
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