CN113903747A - 半导体存储器装置及制造半导体存储器装置的方法 - Google Patents

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Abstract

本申请公开了半导体存储器装置及制造半导体存储器装置的方法。本文可以提供一种半导体存储器装置及其制造方法。半导体存储器装置可以包括：层叠体，其包括交替层叠的层间绝缘层和导电图案；以及沟道结构，其贯穿层叠体。每个沟道结构可以包括：沟道层，其垂直地延伸直至导电图案当中设置在最上的至少一个上导电图案的上部分的高度；存储器层，其围绕沟道层并从下层间绝缘层延伸到上导电图案的中间部分的高度；以及掺杂半导体图案，其设置在沟道层和存储器层上方。

Description

半导体存储器装置及制造半导体存储器装置的方法
技术领域
本公开的各个实施方式总体上涉及半导体存储器装置及制造半导体存储器装置的方法，并且更具体地，涉及3D半导体存储器装置及制造3D半导体存储器装置的方法。
背景技术
半导体存储器装置是用于在诸如计算机、智能电话等的主机装置的控制下存储数据的装置。半导体存储器装置可以被分类为易失性存储器装置或非易失性存储器装置。
易失性存储器装置是被配置为使得仅在向其供电时存储数据并且使得在供电时删除其内存储的数据的存储器装置。易失性存储器装置包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置是被配置为使得即使供电也不会删除数据的存储器装置，并且包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存等。
半导体存储器装置包括能够存储数据的存储器单元。3D半导体存储器装置包括以3D布置的存储器单元，由此减小了基板的每单位面积的存储器单元所占据的面积。
为了提高3D半导体存储器装置中的集成度，可以增加层叠的存储器单元的数量。随着层叠的存储器单元的数量增加，3D半导体存储器装置的操作可靠性可能降低。
发明内容
本公开的实施方式可以提供一种半导体存储器装置。半导体存储器装置可以包括：层叠体，其包括交替层叠的层间绝缘层和导电图案；以及沟道结构，其贯穿层叠体。每个沟道结构可以包括：沟道层，其垂直地延伸直至导电图案当中设置在最上的上导电图案的上部分的高度；存储器层，其围绕沟道层并从下层间绝缘层延伸直至上导电图案的中间部分的高度；以及掺杂半导体图案，其设置在沟道层和存储器层上方。
本公开的实施方式可以提供一种半导体存储器装置。半导体存储器装置可以包括：层叠体，其包括交替层叠的层间绝缘层和导电图案；以及沟道结构，其贯穿层叠体。每个沟道结构可以包括：沟道层，其垂直地延伸直至导电图案当中设置于最上的至少一个上导电图案的一部分的高度；存储器层，其围绕沟道层并延伸直至比沟道层的上表面低的高度；以及掺杂半导体图案，其设置在沟道层和存储器层上方，沟道层包括突出部，该突出部相对于存储器层的上表面突出并且延伸到掺杂半导体图案中。
本公开的实施方式可以提供一种制造半导体存储器装置的方法。该方法可以包括：形成包括交替层叠的层间绝缘层和牺牲层的初步层叠体；形成穿过初步层叠体的沟道孔；形成沿着沟道孔的侧壁延伸的存储器层；形成沿着存储器层的表面延伸的沟道层；沿着沟道层的表面形成芯绝缘层，并且由此芯绝缘层填充沟道孔；蚀刻设置在沟道孔的上部分中的芯绝缘层、沟道层和存储器层，使得沟道层具有相对于芯绝缘层和存储器层突出的突出部；以及在沟道孔的上部分中形成掺杂半导体图案。
附图说明
在附图中，为了图示清楚，可能夸大尺寸。应该理解，当元件被称为在两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。贯穿全文，相似的附图标记指代相似的元件。
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2是例示根据本公开的实施方式的存储块的电路图。
图3A和图3B是示意性地例示根据本公开的实施方式的半导体存储器装置的立体图。
图4是例示根据本公开的实施方式的半导体存储器装置的栅极层叠体的立体图。
图5是图4所示的区域A的放大截面图。
图6是例示根据本公开的实施方式的源极层和沟道结构的截面图。
图7是例示根据本公开的实施方式的源极层和沟道结构的截面图。
图8A、图8B和图8C，图9A、图9B和图9C以及图10A、图10B和图10C是例示根据本公开的实施方式的制造存储器单元阵列的方法的截面图。
图11是例示根据本公开的实施方式的存储器系统的配置的框图。
图12是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
在本说明书或申请中引入的本公开的实施方式中的特定结构性描述或功能性描述仅用于描述本公开的实施方式。符合本公开的构思的实施方式可以以各种形式实现，并且不应被解释为限于说明书或申请中描述的实施方式。
在下文中，尽管本文中可以使用诸如“第一”和“第二”之类的术语来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一元件区分开。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可以称为第二元件。类似地，第二元件也可以称为第一元件。
本公开的各种实施方式涉及能够改善操作可靠性的半导体存储器装置以及制造半导体存储器装置的方法。
图1是例示根据本公开的实施方式的半导体存储器装置10的框图。
参照图1，半导体存储器装置10可以包括外围电路PC和存储器单元阵列20。
外围电路PC可以控制将数据存储在存储器单元阵列20中的编程操作、输出存储器单元阵列20中所存储的数据的读取操作、以及擦除存储器单元阵列20中所存储的数据的擦除操作。
在实施方式中，外围电路PC可以包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。
存储器单元阵列20可以包括多个存储块。存储器单元阵列20可以通过字线WL联接到行解码器33，并且可以通过位线BL联接到页缓冲器组37。
控制电路35可以响应于命令CMD和地址ADD来控制外围电路PC。
电压发生器31可以在控制电路35的控制下，产生用于编程操作、读取操作和擦除操作的诸如预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压和读取电压之类的各种操作电压。
行解码器33可以在控制逻辑35的控制下选择存储块。行解码器33可以向联接到被选存储块的字线WL施加操作电压。
页缓冲器组37可以通过位线BL联接到存储器单元阵列20。在编程操作期间，页缓冲器组37可以在控制电路35的控制下临时存储从输入/输出电路(未示出)接收的数据。在读取操作或验证操作期间，页缓冲器组37可以在控制电路35的控制下感测位线BL的电压或电流。页缓冲器组37可以在控制电路35的控制下选择位线BL。
在结构上，存储器单元阵列20可以与外围电路PC的一部分交叠。
图2是例示根据本公开的实施方式的存储块的电路图。
参照图2，存储块可以包括源极层SL以及共同联接到多条字线WL1至WLn的多个单元串CS1和CS2。多个单元串CS1和CS2可以联接到多条位线BL。
多个单元串CS1和CS2中的每个可以包括联接至源极层SL的至少一个源极选择晶体管SST、联接至位线BL的至少一个漏极选择晶体管DST以及串联联接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC1至MCn。
多个存储器单元MC1至MCn的栅极可以联接到多条字线WL1至WLn中的相应字线，多条字线以它们彼此间隔开的状态层叠。多条字线WL1至WLn可以设置在源极选择线SSL与两条或更多条漏极选择线DSL1和DSL2之间。两条或更多条漏极选择线DSL1和DSL2可以以相同水平彼此间隔开。
源极选择晶体管SST的栅极可以联接至源极选择线SSL。漏极选择晶体管DST的栅极可以联接到与漏极选择晶体管DST的栅极相对应的漏极选择线。
源极层SL可以联接至源极选择晶体管SST的源极。漏极选择晶体管DST的漏极可以联接到与漏极选择晶体管DST的漏极相对应的位线。
多个单元串CS1和CS2可以被分类为分别联接到两条或更多漏极选择线DSL1和DSL2的串组。联接至相同字线和相同位线的单元串可以由不同的漏极选择线单独控制。此外，联接到相同漏极选择线的单元串可以由不同位线单独控制。
根据实施方式，两条或更多条漏极选择线DSL1和DSL2可以包括第一漏极选择线DSL1和第二漏极选择线DSL2。多个单元串CS1和CS2可以包括联接到第一漏极选择线DSL1的第一串组的第一单元串CS1和联接到第二漏极选择线DSL2的第二串组的第二单元串CS2。
图3A和图3B是示意性地例示根据本公开的实施方式的半导体存储器装置10A和10B的立体图。
参照图3A和图3B，半导体存储器装置10A和10B中的每个可以包括设置在基板SUB上的外围电路PC以及与外围电路PC交叠的栅极层叠体GST。
每个栅极层叠体GST可以包括源极选择线SSL、多条字线WL1至WLn、以及在相同的水平通过第一狭缝S1彼此分离开的两条或更多条漏极选择线DSL1和DSL2。
源极选择线SSL和多条字线WL1至WLn可以在第一方向X和第二方向Y上延伸，并且可以形成为板型以平行于基板SUB的上表面。第一方向X可以是XYZ坐标系的X轴的方向，并且第二方向Y可以是XYZ坐标系的Y轴的方向。
多条字线WL1至WLn可以在它们彼此间隔开的状态下在第三方向Z上层叠。第三方向Z可以是XYZ坐标系的Z轴的方向。多条字线WL1至WLn可以设置在源极选择线SSL与两条或更多条漏极选择线DSL1和DSL2之间。在实施方式中，第三方向Z可以是垂直方向。在实施方式中，第一方向X可以是水平方向。
栅极层叠体GST可以通过第二狭缝S2彼此分离开。相对于第三方向Z，第一狭缝S1可以形成为比第二狭缝S2短，并且可以与多条字线WL1至WLn交叠。
第一狭缝S1和第二狭缝S2中的每个可以以线型、Z字型或波浪型延伸。第一狭缝S1和第二狭缝S2中的每个的宽度可以依据设计规则而不同地改变。
参照图3A，根据实施方式的源极选择线SSL可以设置成比两条或更多条漏极选择线DSL1和DSL2更靠近外围电路PC。
半导体存储器装置10A可以包括：源极层SL，其设置在外围电路PC和栅极层叠体GST之间；以及多条位线BL，其比源极层SL与外围电路PC间隔开更远。栅极层叠体GST可以设置在源极层SL和多条位线BL之间。
参照图3B，根据实施方式的两条或更多条漏极选择线DSL1和DSL2可以设置成比源极选择线SSL更靠近外围电路PC。
半导体存储器装置10B可以包括：多条位线BL，其设置在外围电路PC与栅极层叠体GST之间；以及源极层SL，其比多条位线BL与外围电路PC间隔开更远。栅极层叠体GST可以设置在多条位线BL和源极层SL之间。
再次参照图3A和图3B，多条位线BL可以由各种导电材料形成。源极层SL可以包括掺杂半导体层。根据实施方式，源极层SL可以包括n型掺杂的硅层。
尽管在附图中未示出，但是外围电路PC可以通过具有各种结构的互连件电连接至多条位线BL、源极层SL以及多条字线WL1至WLn。
图4是例示根据本公开的实施方式的半导体存储器装置的栅极层叠体GSTa、GSTb和GSTc的立体图。
参照图4，栅极层叠体GSTa、GSTb和GSTc中的每个可以包括第一层叠体ST1和第二层叠体ST2。第一层叠体ST1和第二层叠体ST2可以设置在源极层SLa与多条位线BL之间。
多条位线BL可以与第一层叠体ST1交叠，并且第二层叠体ST2可以设置在第一层叠体ST1和多条位线BL之间。多条位线BL可以与源极层SLa交叠。
第一层叠体ST1可以包括交替层叠的第一层间绝缘层ILD1和第一导电图案CP1。第一导电图案CP1可以用作源极选择线SSL和多条字线WL1至WLn。
第二层叠体ST2可以包括第二导电图案CP2和第二层间绝缘层ILD2。第二导电图案CP2可以设置在第二层间绝缘层ILD2和设置于第一层叠体ST1的上部分中的第一层间绝缘层ILD1之间。第二导电图案CP2和第二层间绝缘层ILD2顺序地设置在第一层叠体ST1上，由此与第一层叠体ST1交叠。第二导电图案CP2可以用作漏极选择线DSL1和DSL2。在实施方式中，如图4和图5所示的第二导电图案CP2可以是导电图案当中设置在最上的上导电图案。
第二层叠体ST2可以被第一狭缝S1贯穿。第二层叠体ST2的第二导电图案CP2可以通过第一狭缝S1分离成漏极选择线DSL1和DSL2。根据实施方式，栅极层叠体GSTa、GSTb和GSTc中的每个可以包括通过第一狭缝S1分离开的第一漏极选择线DSL1和第二漏极选择线DSL2。
栅极层叠体GSTa、GSTb和GSTc可以通过第二狭缝S2彼此分离，每个第二狭缝S2形成为比第一狭缝S1更深。间隔物绝缘层SP可以形成在每个第二狭缝S2的侧壁上，并且垂直结构60可以形成在每个第二狭缝S2内部。根据实施方式，垂直结构60与源极层SLa接触，并且可以包括填充每个第二狭缝S2内部的导电材料。本公开不限于此。根据实施方式，垂直结构60可以包括绝缘材料。
栅极层叠体GSTa、GSTb和GSTc中的每个的第一层叠体ST1和第二层叠体ST2可以被多个沟道结构CH贯穿。多个沟道结构CH可以布置在多个沟道列中。布置在每个沟道列中的沟道结构可以包括在位线BL延伸的方向上排成直线的沟道结构。根据实施方式，布置在每个沟道列中的沟道结构可以包括第一沟道结构CH11和CH12以及第二沟道结构CH21和CH22。第一沟道结构CH11和CH12可以设置在第一狭缝S1的一侧，并且第二沟道结构CH21和CH22可以设置在第一狭缝S1的另一侧。换句话说，第一狭缝S1可以设置在第一沟道结构CH11和CH12与第二沟道结构CH21和CH22之间。
根据实施方式，第一沟道结构CH11和CH12可以延伸以贯穿第一漏极选择线DSL1和第一层叠体ST1。第二沟道结构CH21和CH22可以延伸以贯穿第二漏极选择线DSL2和第一层叠体ST1。第二导电图案CP2、第二层间绝缘层ILD2、第一导电图案CP1和第一层间绝缘层ILD1中的每个可以延伸以围绕第一沟道结构CH11和CH12以及第二沟道结构CH21和CH22。
每条位线BL可以经由漏极接触插塞DCT电联接到第一沟道结构CH11和CH12中的任何一个以及第二沟道结构CH21和CH22中的任何一个。
虚设沟道结构DCH可以设置在第一沟道结构CH11和CH12与第二沟道结构CH21和CH22之间。虚设沟道结构DCH可以贯穿第一层叠体ST1。第一狭缝S1可以与虚设沟道结构DCH交叠。
每个沟道结构CH可以包括芯绝缘层CO、掺杂半导体图案DP和沟道层CL(参见图5)。虚设沟道结构DCH可以包括虚设芯绝缘层CO′和虚设沟道层CL′。
芯绝缘层CO可以垂直地形成在每个沟道结构CH的中央，并且可以被第一层叠体ST1围绕。掺杂半导体图案DP可以与芯绝缘层CO交叠，并且可以被第二导电图案CP2和第二层间绝缘层ILD2围绕。根据实施方式，掺杂半导体图案DP可以包括n型掺杂的硅层。沟道层CL可以沿着芯绝缘层CO的侧壁延伸。也就是说，沟道层CL可以被配置为围绕芯绝缘层CO的侧壁。沟道层CL的第一端部可以具有延伸到掺杂半导体图案DP中的突出部。沟道层CL的第二端部可以在源极层SLa和芯绝缘层CO之间延伸，并且可以与源极层SLa接触。根据实施方式，沟道层CL和虚设沟道层CL′中的每个可以包括未掺杂的硅层。可以用掺杂半导体图案DP填充沟道层CL的第一端部与第二导电图案CP2之间的空间。
虚设存储器层ML′可以在隔离绝缘层50的侧壁上延伸。隔离绝缘层50可以设置在第一漏极选择线DSL1和第二漏极选择线DSL2之间。隔离绝缘层50可以填充第一狭缝S1，并且可以与虚设沟道结构DCH交叠。虚设存储器层ML′可以包括与存储器层ML相同的材料层。
尽管在图中未示出，但是由漏极接触插塞DCT贯穿的上绝缘层可以设置在第二层叠体ST2与多条位线BL之间。
每个沟道结构CH的侧壁可以被存储器层ML围绕。虚设沟道结构DCH的侧壁可以被虚设存储器层ML′围绕。存储器层ML可以被配置为围绕第二导电图案CP2的侧壁的一部分。因此，第二导电图案CP2的下侧壁可以与存储器层ML接触，并且第二导电图案CP2的上侧壁可以与掺杂半导体图案DP接触。在实施方式中，第二导电图案CP2的下侧壁可以位于与存储器层的一部分水平地交叠的水平处，并且第二导电图案CP2的上侧壁可以位于与掺杂半导体图案DP的一部分水平地交叠的水平处。例如，第二导电图案CP2的下侧壁可以位于与存储器层的一部分水平地交叠的水平处，如图5所示。例如，第二导电图案CP2的上侧壁可以位于与掺杂半导体图案DP的一部分水平地交叠的水平处，如图5所示。因为掺杂半导体图案DP能够被第二导电图案CP2的至少一部分围绕，所以可以在漏极选择晶体管下方的沟道处确保结交叠区域。因此，在半导体存储器装置的擦除操作期间，在漏极选择晶体管下方的沟道处产生的栅极诱导漏极泄漏(GIDL)电流可以增加。由于施加到位线BL的擦除电压和施加到第二导电图案CP2的栅极电压之间的差异，可以产生GIDL电流。
第一阻挡层(未示出)可以设置在第一层叠体ST1与存储器层ML之间以及第二导电图案CP2与存储器层ML之间。
图5是图4所示的区域A的放大截面图。
参照图5，存储器层ML可以包括隧道绝缘层TI和数据储存层DL。隧道绝缘层TI可以围绕沟道层CL的侧壁。隧道绝缘层TI可以包括使得能够进行电荷隧穿的绝缘材料。根据实施方式，隧道绝缘层TI可以包括氧化硅层。数据储存层DL可以围绕隧道绝缘层TI的侧壁。数据储存层DL可以包括能够存储数据的材料层。为此，数据储存层DL可以由使得能够进行电荷捕获的氮化物层形成。本公开不限于此，并且数据储存层DL可以包括相变材料、纳米点等。
存储器层ML可以沿着第一层间绝缘层ILD1和第一导电图案CP1的侧壁延伸到第二导电图案CP2的侧壁的中间部分的高度。也就是说，存储器层ML可以与第二导电图案CP2的侧壁的中间部分交叠。在实施方式中，存储器层ML可以与第二导电图案CP2的侧壁的一部分交叠。在实施方式中，存储器层ML可以围绕沟道层CL并且可以延伸直至比沟道层CL的与掺杂半导体图案DP接触的上表面低的高度，如图5中所示。在实施方式中，第二导电图案CP2的侧壁的一部分与存储器层ML交叠，并且第二导电图案CP2的侧壁中除了与存储器层ML交叠的部分之外的其余部分与掺杂半导体图案DP交叠。
沟道层CL可以围绕芯绝缘层的侧壁，并且沟道层CL可以包括延伸到掺杂半导体图案DP中的突出部PT。因此，掺杂半导体图案DP的一部分设置在第二导电图案CP2与沟道层CL的突出部PT之间的空间中。也就是说，沟道层CL可以与第二导电图案CP2的侧壁的上部分交叠。在实施方式中，沟道层CL可以与第二导电图案CP2的侧壁的一部分交叠。在实施方式中，沟道层CL的高度可以大于存储器层与掺杂半导体图案DP接触的高度，如图5所示。
在上述实施方式中，存储器层ML已经被描述为延伸到第二导电图案CP2的侧壁的中间部分的高度，沟道层CL已经被描述为延伸到第二导电图案CP2的侧壁的上部分，并且第二导电图案CP2的侧壁的上部分已经被描述为比第二导电图案CP2的侧壁的中间部分高。然而，第二导电图案CP2的侧壁的上部分和中间部分不限于第二导电图案CP2的侧壁中的特定位置。
第一阻挡绝缘层BI1可以围绕数据储存层DL的侧壁。第一阻挡绝缘层BI1可以沿着掺杂半导体图案DP的侧壁延伸。第一阻挡绝缘层BI1可以沿着第一导电图案CP1、第一层间绝缘层ILD1、第二导电图案CP2和第二层间绝缘层ILD2的侧壁设置。第一阻挡绝缘层BI1可以包括氧化物。
第一导电图案CP1可以围绕第一层间绝缘层ILD1之间的存储器层ML。第一导电图案CP1可以包括比硅具有更低电阻的导电材料。根据实施方式，第一导电图案CP1可以包括金属层。
第二阻挡绝缘层BI2可以进一步形成在第一导电图案CP1和第一阻挡绝缘层BI1之间。第二阻挡绝缘层BI2可以包括比第一阻挡绝缘层BI1具有更高介电常数的绝缘材料。根据实施方式，第二阻挡绝缘层BI2可以包括金属氧化物层。根据实施方式，金属氧化物可以包括氧化铝层。第二阻挡绝缘层BI2可以沿着第一导电图案CP1和第一层间绝缘层之间ILD1之间的表面延伸。
第二导电图案CP2可以在第一层间绝缘层ILD1和第二层间绝缘层ILD2之间围绕存储器层ML。此外，第二导电图案CP2可以围绕掺杂半导体图案DP在第一层间绝缘层ILD1和第二层间绝缘层ILD2之间的部分。例如，第二导电图案CP2的侧壁的下部分可以围绕存储器层ML，并且第二导电图案CP2的侧壁的上部分可以围绕掺杂半导体图案DP的一部分。也就是说，掺杂半导体图案DP可以与第二导电图案CP2的侧壁的上部分交叠。在实施方式中，掺杂半导体图案DP可以与第二导电图案CP2的侧壁的一部分交叠。
第二导电图案CP2可以用作如图2所示联接到漏极选择晶体管DST的栅极的漏极选择线DSL。在实施方式中，沟道层CL可以垂直地延伸直至导电图案当中设置在最上的至少一个上导电图案(即，图4和图5的CP2)的上部分的高度。在实施方式中，存储器层ML围绕沟道层CL并且从下层间绝缘层(即，如图4和图5所示的层间绝缘层ILD1中的任一个)延伸到与上导电图案(即，图4和图5的CP2)的中间部分基本相等的高度。
图4和图5所示的半导体存储器装置可以应用于图3A所示的半导体存储器装置10A。图4和图5所示的半导体存储器装置可以在上下颠倒之后应用于图3B所示的半导体存储器装置10B。
沟道层CL可以贯穿存储器层ML并且包括与源极层SLa接触的底表面，如图4所示。本公开的实施方式不限于此。
图6是例示根据本公开的实施方式的源极层SLb和沟道结构CH的截面图。图6所示的结构可以应用于图3A所示的半导体存储器装置10A。
参照图6，源极层SLb可以包括第一层SL1和第二层SL2，或者可以包括第一层SL1、第二层SL2和第三层SL3。第一层SL1可以与第一层叠体ST1交叠。第二层SL2可以设置在第一层叠体ST1和第一层SL1之间。第三层SL3可以设置在第二层SL2和第一层叠体ST1之间。
第一层SL1、第二层SL2和第三层SL3中的每个可以包括掺杂半导体层。根据实施方式，第一层SL1、第二层SL2和第三层SL3中的每个可以包括n型掺杂的硅。
第一层叠体ST1可以包括交替层叠的第一层间绝缘层ILD1和第一导电图案CP1，如参照图4所描述，并且可以被沟道结构CH贯穿。
沟道结构CH的端部EP可以贯穿第三层SL3和第二层SL2，并且可以延伸到第一层SL1中。根据实施方式，沟道层CL和芯绝缘层CO可以贯穿第三层SL3和第二层SL2，并且可以延伸到第一层SL1中。
数据储存层DL和隧道绝缘层TI中的每个可以被第二层SL2分离到第一存储器图案ML1和第二存储器图案ML2中。第二层SL2相对于第一层SL1和第三层SL3朝向沟道层CL突出，并且可以与沟道层CL接触。第一阻挡绝缘层BI1可以设置为使得其与第一存储器图案ML1的侧壁接触。也就是说，第一阻挡绝缘层BI1可以设置在第一存储图器图案ML1的侧壁与第三层SL3、第一层间绝缘层ILD1和第一导电图案CP1的侧壁之间。此外，第一阻挡绝缘层BI1可以设置为使得其与第二存储器图案ML2的侧壁和下表面接触。也就是说，第一阻挡绝缘层BI1可以设置在第二存储器图案ML2的侧壁与第一层SL1的侧壁之间以及第二存储器图案ML2的下表面与第一层SL1的下表面之间。
第一阻挡绝缘层BI1、数据储存层DL和隧道绝缘层TI可以从第一层叠体ST1和沟道层CL之间延伸到第三层SL3和沟道层CL之间。第二存储器图案ML2的数据储存层DL和隧道绝缘层TI以及第一阻挡绝缘层BI1可以在第一层SL1和沟道层CL之间延伸。
第二阻挡绝缘层BI2可以设置在第一存储器图案ML1的第一阻挡绝缘层BI1和第一导电图案CP1之间。
图7是例示根据本公开的实施方式的源极层SLc和沟道结构CH的截面图。图7所示的结构可以应用于图3B所示的半导体存储器装置10B。
参照图7，源极层SLc可以与第一层叠体ST1交叠，并且可以包括掺杂半导体层。根据实施方式，源极层SLc可以包括n型掺杂的硅。第一层叠体ST1可以设置在源极层SLc和参照图4描述的第二层叠体ST2之间。
第一层叠体ST1可以包括交替层叠的第一层间绝缘层ILD1和第一导电图案CP1，如参照图4所述，并且可以被沟道结构CH贯穿。
沟道结构CH的端部EP′可以贯穿第一阻挡绝缘层BI1，贯穿存储器层ML的数据储存层DL和隧道绝缘层TI，并且延伸到源极层SLc中。根据实施方式，沟道层CL和芯绝缘层CO可以延伸到源极层SLc中。沟道层CL的形成沟道结构CH的端部EP′的部分可以与源极层SLc接触。
图8A至图8C、图9A至图9C、以及图10A至图10C是例示根据本公开的实施方式的制造存储器单元阵列的方法的截面图。
图8A至图8C是例示形成初步层叠体110的步骤和形成贯穿初步层叠体110并被存储器层130A围绕的沟道结构的步骤的截面图。
参照图8A，形成初步层叠体110的步骤可以包括交替层叠第一层间绝缘层101和牺牲层103的步骤。每个牺牲层103可以包括相对于第一层间绝缘层101具有蚀刻选择性的材料。根据实施方式，第一层间绝缘层101可以包括氧化硅，并且牺牲层103可以包括氮化硅。然后，在最上层叠的牺牲层103上形成第二层间绝缘层105。例如，第一层间绝缘层101和牺牲层103交替层叠在半导体基板上，并且第二层间绝缘层105层叠在最上层叠的牺牲层103上，由此形成初步层叠体110。
然后，在初步层叠体110上方形成掩模层121。掩模层121可以包括氮化物层。
参照图8B，可以通过蚀刻掩模层121和初步层叠体110来形成沟道孔125A。沟道孔125A可以穿过初步层叠体110。在形成沟道孔125A的步骤中，可以与沟道孔125A同时形成穿过初步层叠体110的虚设孔125B。
可以通过使用通过光刻工艺形成的光致抗蚀剂图案(未示出)作为蚀刻屏障来蚀刻掩模层121和初步层叠体110，来限定沟道孔125A和虚设孔125B。在形成沟道孔125A和虚设孔125B之后，可以去除光致抗蚀剂图案。
参照图8C，可以形成覆盖沟道孔的表面和虚设孔的表面并且在掩模层121的表面上方延伸的存储器层ML。存储器层ML可以包括数据储存层和隧道绝缘层。然后，可以沿着存储器层ML的表面形成沟道层CL。
在形成沟道层CL之后，可以用芯绝缘层CO填充沟道孔的中央区域和虚设孔的中央区域。
图9A至图9C是放大的截面图并且例示了在沟道孔中形成存储器层ML、沟道层CL、芯绝缘层CO和掺杂半导体图案DP的步骤的实施方式。
参照图9A，形成图8C所示的存储器层ML、沟道层CL和芯绝缘层CO的步骤可以包括在沟道孔和虚设孔中的每一个的表面上形成第一阻挡绝缘层BI1的步骤。第一阻挡绝缘层BI1可以包括氧化物。
然后，沿着第一阻挡绝缘层BI1的表面顺序地形成数据储存层DL和隧道绝缘层TI，由此可以形成存储器层ML。隧道绝缘层TI可以包括使得能够进行电荷隧穿的绝缘材料。根据实施方式，隧道绝缘层TI可以包括氧化硅层。数据储存层DL可以包括能够存储数据的材料层。为此，数据储存层DL可以由使得能够进行电荷捕获的氮化物层形成。本公开不限于此，并且数据储存层DL可以包括相变材料、纳米点等。
然后，可以沿着隧道绝缘层TI的表面形成沟道层CL。沟道层CL可以包括硅层。
然后，沿着沟道层CL的表面形成芯绝缘层CO，在这种情况下，芯绝缘层CO可以形成为填充沟道孔的内部。可以通过使用原子层沉积(ALD)方法沉积氧化物层来形成芯绝缘层CO。然后，可以对芯绝缘层CO执行回蚀工艺，使得芯绝缘层CO仅保留在沟道孔内部。
参照图9B，可以通过干法蚀刻工艺来蚀刻芯绝缘层CO，使得芯绝缘层CO的上表面被置于与牺牲层103当中位于最上的至少一个牺牲层103的中间部分相对应的高度。
然后，可以蚀刻暴露出的沟道层CL，使得沟道层CL的上表面被置于与牺牲层103当中位于最上的牺牲层103的上部分相对应的高度。
然后，可以顺序地蚀刻暴露出的隧道绝缘层TI和数据储存层DL，使得存储器层ML的上表面被置于与牺牲层103当中位于最上的牺牲层103的中间部分相对应的高度。
因此，沟道层CL具有相对于存储器层ML和芯绝缘层CO的上表面突出的突出部PT。突出部PT延伸直至与位于最上的牺牲层103的上部分相对应的高度。
在根据图9B的上述实施方式中，顺序地蚀刻暴露出的隧道绝缘层TI和数据储存层DL，使得存储器层ML的上表面被置于与牺牲层103的中间部分相对应的高度。然而，根据另一实施方式，可以执行蚀刻工艺以使得仅隧道绝缘层TI被蚀刻以使隧道绝缘层TI的上表面置于与牺牲层103的中间部分相对应的高度，并且使得数据储存层DL保留在突出部PT的侧壁处。
参照图9C，在包括存储器层ML、沟道层CL的突出部PT和芯绝缘层CO的上部分的整个结构上沉积掺杂半导体层，并且执行平坦化蚀刻工艺，使得掩模层被暴露，由此在存储器层ML、沟道层CL的突出部PT和芯绝缘层CO上方形成掺杂半导体图案DP。掺杂半导体图案DP可以包括n型掺杂的硅层。掺杂半导体图案DP形成在突出部PT和第一阻挡绝缘层BI1之间并且在芯绝缘层CO上方的空间中。因此，突出部PT具有延伸到掺杂半导体图案DP中的结构。此外，在位于最上的牺牲层103的上侧壁部分中形成掺杂半导体图案DP，并且第一阻挡绝缘层BI1在该上侧壁部分与掺杂半导体图案DP之间。
图10A至图10C例示了在第一层间绝缘层101之间的空间中形成第一导电图案和第二导电图案的步骤的实施方式。
参照图10A，在执行图9C所示的工艺之后，在包括掺杂半导体图案DP的整个结构上形成用于形成狭缝的掩模层131。然后，通过使用用于形成狭缝的掩模层131执行蚀刻工艺来顺序地蚀刻第二层间绝缘层105以及交替层叠的牺牲层和第一层间绝缘层，由此形成第二狭缝141。然后，去除通过第二狭缝141暴露出的牺牲层。因此，在第一层间绝缘层101之间以及在设置于最上的第一层间绝缘层101和第二层间绝缘层105之间形成空的空间。
参照图10B，用导电材料填充在第一层间绝缘层101之间以及在第一层间绝缘层101和第二层间绝缘层105之间的空的空间，由此形成第一导电图案CP1和第二导电图案CP2。第一导电图案CP1和第二导电图案CP2可以包括具有比硅更低的电阻的导电材料。根据实施方式，第一导电图案CP1和第二导电图案CP2可以包括金属层。在第一层间绝缘层101之间的空间中形成第一导电图案CP1，并且在最上的第一层间绝缘层101和第二层间绝缘层105之间的空间中形成第二导电图案CP2。
在形成第一导电图案CP1和第二导电图案CP2之前，可以在空的空间的表面上形成第二阻挡绝缘层BI2。第二阻挡绝缘层BI2可以包括比第一阻挡绝缘层BI1具有更高介电常数的绝缘材料。根据实施方式，第二阻挡绝缘层BI2可以包括氧化铝层。
参照图10C，用绝缘材料142填充第二狭缝141。然后，在虚设沟道结构上形成第一狭缝151。第一狭缝151可以形成为线形状，并且围绕虚设沟道结构的第二导电图案CP2被第一狭缝151分离成两个端部。然后，用绝缘材料152填充第一狭缝151。
根据本公开的上述实施方式，在漏极选择晶体管的沟道区域的一部分中设置掺杂半导体图案DP，并且在其剩余部分中设置沟道层CL。因此，即使不执行通过热处理的杂质扩散工艺，也在漏极选择晶体管的沟道区域中设置了掺杂有杂质的掺杂半导体图案DP，由此形成结交叠区域。因此，在半导体存储器装置的擦除操作期间，可以增加在漏极选择晶体管下方的沟道处产生的栅极诱导漏极泄漏(GIDL)电流。
图11是例示根据本公开的实施方式的存储器系统1100的配置的框图。
参照图11，存储器系统1100包括半导体存储器装置1120和存储器控制器1110。
半导体存储器装置1120可以包括：被孔穿过的选择线、形成在孔的侧壁上的存储器层、以及填充孔的一部分的掺杂半导体图案。半导体存储器装置1120可以被配置为图4所示的半导体存储器装置。
半导体存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。
存储器控制器1110被配置为控制半导体存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113具有联接到存储器系统1100的主机的数据交换协议。此外，纠错块1114检测并校正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115执行与存储器装置1120的接口连接。附加地，存储器控制器1110还可以包括被配置为存储用于与主机接口连接的代码数据等的只读存储器(ROM)。
图12是例示根据本公开的实施方式的计算系统的配置的框图。
参照图12，根据本公开的实施方式的计算系统1200可以包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。计算系统1200可以是移动装置。
存储器系统1210可以包括半导体存储器装置1212和存储器控制器1211。半导体存储器装置1212可以包括：被孔穿过的选择线、形成在孔的侧壁上的存储器层、以及填充孔的一部分的掺杂半导体图案。半导体存储器装置1212可以被配置为图4所示的半导体存储器装置。
本公开可以通过改善漏极选择晶体管的特性来稳定地产生用于擦除操作的栅极诱导漏极泄漏(GIDL)电流，从而提高半导体存储器装置的操作的可靠性。
虽然出于示例性目的已经公开了本公开的实施方式的示例，但是本领域技术人员将理解，各种修改、添加和替换也是可以的。因此，本公开的范围必须由所附权利要求书和权利要求书的等同物来限定，而不是由它们之前的说明书来限定。
相关申请的交叉引用
本申请要求于2020年6月22日在韩国知识产权局提交的韩国专利申请No.10-2020-0076050的优先权，其全部公开内容通过引用合并于此。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
层叠体，所述层叠体包括交替层叠的层间绝缘层和导电图案；以及
沟道结构，所述沟道结构贯穿所述层叠体，
其中，多个所述沟道结构中的每一个包括：
沟道层，所述沟道层垂直地延伸直至多个所述导电图案当中设置在最上的至少一个上导电图案的上部分的高度；
存储器层，所述存储器层围绕所述沟道层并从下层间绝缘层延伸到所述上导电图案的中间部分的高度；以及
掺杂半导体图案，所述掺杂半导体图案设置在所述沟道层和所述存储器层上方。
2.根据权利要求1所述的半导体存储器装置，其中，所述沟道层包括延伸到所述掺杂半导体图案中的突出部。
3.根据权利要求2所述的半导体存储器装置，其中，所述掺杂半导体图案包括设置在所述上导电图案的所述中间部分与所述突出部之间的空间中的部分。
4.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第一阻挡绝缘层，所述第一阻挡绝缘层围绕多个所述沟道结构中的每一个的侧壁。
5.根据权利要求1所述的半导体存储器装置，其中，所述上导电图案是联接到单元串中所包括的漏极选择晶体管的漏极选择线。
6.根据权利要求1所述的半导体存储器装置，其中，
所述掺杂半导体图案包括n型掺杂的硅层，并且
所述沟道层包括未掺杂的硅层。
7.根据权利要求1所述的半导体存储器装置，其中，
所述上导电图案的侧壁的下部分与所述存储器层交叠，并且
所述上导电图案的所述侧壁的上部分与所述掺杂半导体图案交叠。
8.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
芯绝缘层，所述芯绝缘层在所述沟道层中垂直地延伸，
其中，
所述芯绝缘层的上表面低于所述沟道层的上表面，并且
所述芯绝缘层的上表面与所述掺杂半导体图案接触。
9.一种半导体存储器装置，该半导体存储器装置包括：
层叠体，所述层叠体包括交替层叠的层间绝缘层和导电图案；以及
沟道结构，所述沟道结构贯穿所述层叠体，
其中，多个所述沟道结构中的每一个包括：
沟道层，所述沟道层延伸直至多个所述导电图案当中设置于最上的至少一个上导电图案的一部分的高度；
存储器层，所述存储器层围绕所述沟道层并且延伸直至比所述沟道层的上表面低的高度；以及
掺杂半导体图案，所述掺杂半导体图案设置在所述沟道层和所述存储器层上方，
所述沟道层包括突出部，所述突出部相对于所述存储器层的上表面突出并且延伸到所述掺杂半导体图案中。
10.根据权利要求9所述的半导体存储器装置，其中，所述掺杂半导体图案包括设置在所述上导电图案与所述突出部之间的空间中的部分。
11.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括：
第一阻挡绝缘层，所述第一阻挡绝缘层围绕多个所述沟道结构中的每一个的侧壁。
12.根据权利要求9所述的半导体存储器装置，其中，所述上导电图案是联接到单元串中所包括的漏极选择晶体管的漏极选择线。
13.根据权利要求9所述的半导体存储器装置，其中，
所述掺杂半导体图案包括n型掺杂的硅层，并且
所述沟道层包括未掺杂的硅层。
14.根据权利要求9所述的半导体存储器装置，其中，
所述上导电图案的侧壁的一部分与所述存储器层交叠，并且
所述上导电图案的所述侧壁中除所述一部分之外的其余部分与所述掺杂半导体图案交叠。
15.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成包括交替层叠的层间绝缘层和牺牲层的初步层叠体；
形成穿过所述初步层叠体的沟道孔；
形成沿着所述沟道孔的侧壁延伸的存储器层；
形成沿着所述存储器层的表面延伸的沟道层；
沿着所述沟道层的表面形成芯绝缘层并且所述芯绝缘层填充所述沟道孔；
蚀刻设置在所述沟道孔的上部分中的所述芯绝缘层、所述沟道层和所述存储器层，使得所述沟道层具有相对于所述芯绝缘层和所述存储器层突出的突出部；以及
在所述沟道孔的上部分中形成掺杂半导体图案。
16.根据权利要求15所述的方法，其中，蚀刻所述芯绝缘层、所述沟道层和所述存储器层被配置为：
蚀刻所述芯绝缘层和所述存储器层，使得所述芯绝缘层和所述存储器层的上表面被置于与多个所述牺牲层当中设置于最上的上牺牲层的侧壁的一部分相对应的高度，并且
蚀刻所述沟道层，使得所述沟道层的上表面高于所述芯绝缘层和所述存储器层的上表面。
17.根据权利要求15所述的方法，其中，形成所述掺杂半导体图案被配置为将所述掺杂半导体图案形成为使得所述沟道层的所述突出部延伸到所述掺杂半导体图案中。
18.根据权利要求15所述的方法，该方法还包括以下步骤：
在形成所述存储器层之前，形成沿着所述沟道孔的表面延伸的阻挡绝缘层。
19.根据权利要求15所述的方法，该方法还包括以下步骤：
形成贯穿所述初步层叠体的狭缝；
去除通过所述狭缝暴露的所述牺牲层；以及
在去除了所述牺牲层的空间中形成导电图案。
20.根据权利要求19所述的方法，其中，
在多个所述导电图案当中设置在最上的上导电图案的侧壁的一部分与所述存储器层交叠，并且
所述上导电图案的所述侧壁中除所述一部分之外的其余部分与所述掺杂半导体图案交叠。
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