KR20150100325A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술에 따른 반도체 장치는 교대로 적층된 도전 패턴들 및 층간 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 관통홀; 상기 관통홀의 내부에 형성되며 상기 관통홀의 내부로부터 상기 관통홀의 상부로 돌출된 채널패턴; 및 상기 관통홀의 상부로 돌출된 상기 채널패턴의 측벽을 포함한 상기 채널패턴의 표면에 접하여 상기 관통홀보다 넓은 폭으로 형성된 캡핑 도전패턴을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 적층체를 관통하는 채널막을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 소자를 포함한다. 메모리 소자는 집적화가 유리한 구조로 변화되고 있다. 그 일환으로 교대로 적층된 층간 절연 패턴들 및 도전 패턴들을 포함하는 적층체를 관통하는 채널 패턴을 따라 메모리 셀들을 적층하는 3차원 메모리 소자가 제안된 바 있다. 3차원 메모리 소자의 채널 패턴은 콘택 플러그를 경유하여 외부 신호가 인가되는 도전라인에 연결될 수 있다.
상술한 채널 패턴은 표면적이 좁기 때문에 그 상부에 콘택 플러그를 형성할 때 오버레이 마진을 확보하기 어려운 문제점이 있다.
본 발명의 실시 예는 채널 패턴을 포함하는 반도체 장치의 제조 공정 난이도를 낮출 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 교대로 적층된 도전 패턴들 및 층간 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 관통홀; 상기 관통홀의 내부에 형성되며 상기 관통홀의 내부로부터 상기 관통홀의 상부로 돌출된 채널패턴; 및 상기 관통홀의 상부로 돌출된 상기 채널패턴의 측벽을 포함한 상기 채널패턴의 표면에 접하여 상기 관통홀보다 넓은 폭으로 형성된 캡핑 도전패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들 상에 제1 개구 영역을 포함하는 마스크 패턴을 형성하는 단계; 상기 제1 개구 영역에 의해 노출된 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 관통홀을 형성하는 단계; 상기 관통홀의 재부에 상기 관통홀 상부로 돌출된 채널패턴을 형성하는 단계; 상기 제1 개구 영역보다 넓은 폭을 가지며 상기 제1 물질막들 및 상기 제2 물질막들의 최상면 일부를 노출하는 제2 개구 영역이 정의되도록 식각 공정으로 상기 마스크 패턴의 크기를 줄이는 단계; 상기 제2 개구 영역을 채우는 캡핑 도전 패턴을 형성하는 단계; 및 상기 마스크 패턴을 제거하는 단계를 포함할 수 있다.
본 기술은 관통홀을 형성하는 공정에서 식각 베리어로 사용되는 마스크 패턴을 완전히 제거하기 전에, 식각 공정으로 마스크 패턴의 크기를 줄여 마스크 패턴에 의한 개구 영역을 넓힌다. 이 후, 본 기술은 넓어진 마스크 패턴의 개구 영역 내에 캡핑 도전 패턴을 형성함으로써 캡핑 도전 패턴의 폭을 관통홀보다 넓게 형성할 수 있으므로 캡핑 도전패턴 상에 형성되는 콘택 플러그의 오버레이 마진을 확보할 수 있다.
본 기술은 채널패턴을 관통홀 상부로 돌출되게 형성함으로써, 채널패턴과 캡핑 도전패턴간 접촉면적을 증대시켜 채널패턴의 저항을 낮출 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 단면도이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치는 교대로 적층된 도전 패턴들(CP) 및 층간 절연 패턴들(ILD)로 구성된 적층체, 적층체를 관통하는 관통홀(111), 관통홀(111) 내부에 형성된 관통 구조물, 및 관통 구조물 상에 관통홀(111)보다 넓은 폭으로 형성된 캡핑 도전패턴(CAP)을 포함한다.
적층체를 구성하는 도전 패턴들(CP)은 폴리 실리콘막, 금속막, 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 층간 절연 패턴들(ILD)은 실리콘 산화막을 포함할 수 있다. 적층체의 최상층에는 층간 절연 패턴들(ILD) 중 최상층 절연 패턴이 배치될 수 있다. 도전 패턴들(CP) 중 최상층으로부터 적어도 어느 하나의 도전 패턴은 불휘발성 메모리 소자의 셀렉트 라인으로 이용될 수 있다.
관통 구조물은 다층 유전패턴(M), 채널패턴(CH), 코어 절연막(129)을 포함한다. 도 1은 관통 구조물의 일부만을 도시하였으나, 관통 구조물의 전체적인 형태는 형성하고자 하는 셀 구조물의 형태에 따라 스트레이트 타입, U자형, W자형 등으로 다양하게 형성될 수 있다.
코어 절연막(129)은 관통홀(111)의 중심 영역을 채우고, 적층체 및 관통홀(111)보다 낮은 높이로 형성될 수 있다. 보다 구체적으로, 코어 절연막(129)의 높이는 셀렉트 라인측의 문턱 전압 특성을 확보하고 누설 전류를 줄이기 위해, 층간 절연 패턴들(ILD) 중 최상층에 형성된 최상층 절연 패턴의 상면보다 낮고, 최상층 절연 패턴 하부의 도전 패턴(즉, 셀렉트 라인)의 상면보다 높게 형성될 수 있다. 코어 절연막(129)은 PSZ(Poly Silazane)을 어닐링하여 형성된 실리콘 산화막을 포함할 수 있다.
채널 패턴(CH)은 코어 절연막(129)을 감싸며 관통홀(111)의 내벽을 따라 튜브 타입으로 형성될 수 있다. 채널 패턴(CH)은 적층체의 최상면 및 관통홀(111)보다 높게 형성되어 적층체의 최상면 및 관통홀(111)보다 돌출된다. 이 경우, 캡핑 도전 패턴(CAP)은 채널 패턴(CH)의 측벽을 포함한 채널 패턴(CH)의 표면에 접하여 형성될 수 있다. 특히, 관통홀(111)의 상부로 돌출된 채널 패턴(CH)의 측벽이 캡핑 도전 패턴(CAP)에 접하여 캡핑 도전 패턴(CAP)에 의해 둘러싸인다. 이에 따라, 채널 패턴(CH)과 캡핑 도전 패턴(CAP) 간 접촉면적은 채널 패턴(CH)이 적층체의 최상면 및 관통홀(111)과 동일한 높이로 형성되었을 때보다 넓어지므로 채널 패턴(CH)의 저항을 줄일 수 있다. 도면에 도시되진 않았으나, 캡핑 도전 패턴(CAP)은 채널 패턴(CH)의 상면에 접할 수 있도록 채널 패턴(CH)의 상부를 덮도록 형성될 수 있다. 채널 패턴(CH)은 반도체 물질로 형성될 수 있으며, 예를 들어 언도프트 폴리 실리콘막으로 형성될 수 있다.
상술한 바와 다르게, 채널 패턴(CH)은 관통홀(111)의 중심영역을 채우며 관통홀(111)의 상부로 돌출될 수 있다. 이 경우, 코어 절연막(129)이 형성되지 않을 수 있다.
다층 유전패턴(M)은 채널패턴(CH)을 감싸는 터널 절연막(125), 터널 절연막(125)을 감싸는 데이터 저장막(123) 및 데이터 저장막(123)을 감싸는 전하 차단막(121)을 포함할 수 있다. 터널 절연막(125)은 전하 터널링이 가능한 절연물로 형성될 수 있으며, 예를 들어 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(123)은 전하 트랩이 가능한 물질막으로 형성되며, 예를 들어 실리콘 질화막으로 형성될 수 있다. 전하 차단막(121)은 전하 차단이 가능한 절연물로 형성될 수 있으며, 예를 들어 실리콘 산화막 및 실리콘 산화막보다 유전율이 높은 고유전막 중 적어도 어느 하나를 포함할 수 있다. 다층 유전패턴(M)은 채널패턴(CH)보다 낮게 형성될 수 있다. 이 경우, 채널 패턴(CH)과 캡핑 도전 패턴(CAP)간 접촉면적은 다층 유전패턴(M)이 채널패턴(CH)과 동일한 높이로 형성되었을 때보다 넓어지므로 채널패턴(CH)의 저항을 줄일 수 있다. 또한, 다층 유전패턴(M)은 도전 패턴들(CP) 중 최상층 도전 패턴보다 높고 코어 절연막(129)보다 낮은 높이로 형성될 수 있다.
캡핑 도전패턴(CAP)은 코어 절연막(129) 및 다층 유전패턴(M)을 덮으면서 채널패턴(CH)을 감싸며 관통홀(111)보다 넓은 폭으로 형성된다. 캡핑 도전패턴(CAP)이 관통홀(111)보다 넓은 폭으로 형성되면, 캡핑 도전패턴(CAP)의 콘택 마진을 넓힐 수 있으므로 캡핑 도전패턴(CAP) 상에 형성될 콘택 플러그(미도시)의 오버레이 마진을 넓힐 수 있다. 캡핑 도전패턴(CAP)은 언도프트 폴리 실리콘막 또는 도프트 폴리 실리콘막으로 형성될 수 있다. 캡핑 도전패턴(CAP)은 코어 절연막(129) 상부에서 채널패턴(CH)의 중심 영역을 채우는 제1 부분(141A) 및 다층 유전패턴(M) 상부에서 관통홀(111) 내부를 채우며 적층체의 상면 일부를 덮는 제2 부분(141B)을 포함한다. 캡핑 도전패턴(CAP)의 제1 부분(141A) 및 제2 부분(141B)은 적층체의 최상면 및 관통홀(111)보다 높게 형성되어 적층체의 최상면 및 관통홀(111)보다 돌출된다.
상술한 바와 같이 본 발명은 튜브 타입의 채널패턴(CH)이 상대적으로 넓은 폭으로 형성되는 캡핑 도전패턴(CAP)과 접하도록 하여 튜브 타입으로 형성된 채널패턴(CH)의 저항을 낮출 수 있다. 또한, 본 발명은 채널패턴(CH)을 적층체 및 관통홀(111)보다 돌출되게 하여 적층체 및 관통홀(111) 상부에서 채널패턴(CH)이 캡핑 도전패턴(CAP)과 접할 수 있도록 하므로 채널패턴(CH)과 캡핑 도전패턴(CAP)간 접촉 면적을 넓힐 수 있다. 그리고, 본 발명은 코어 절연막(129)과 다층 유전패턴(M)을 관통홀(111)보다 낮게 형성하여 관통홀(111) 내부에서 채널패턴(CH)과 캡핑 도전패턴(CAP)이 접할 수 있도록 하므로 채널패턴(CH)과 캡핑 도전패턴(CAP) 간 접촉 면적을 넓힐 수 있다. 이와 더불어, 본 발명은 캡핑 도전패턴(CAP)을 관통홀(111)의 폭보다 넓게 형성하여 캡핑 도전패턴(CAP) 상에 형성될 콘택 플러그(미도시)의 오버레이 마진을 넓힐 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 특히, 도 2a 내지 도 2e는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 하부 구조(미도시)상에 제1 물질막들(201) 및 제2 물질막들(203)을 교대로 적층하여 적층체를 형성한다.
하부 구조는 형성하고자 하는 셀 구조물의 형태에 따라 다양하게 변경될 수 있다. 예를 들어 하부 구조는 소스 영역을 포함하는 반도체 기판이거나, 희생막으로 채워진 파이프 채널홀들을 포함하는 파이프 게이트일 수 있다.
제1 물질막들(201) 및 제2 물질막들(203) 적층 수는 다양하게 설정될 수 있다. 제1 물질막들(201)은 층간 절연 패턴들이 형성될 층들에 형성되는 것이고, 제2 물질막들(203)은 도전 패턴들이 형성될 층들에 형성되는 것이다. 제2 물질막들(203)은 제1 물질막들(201)과 다른 물질로 형성된다. 보다 구체적으로 제2 물질막들(203)은 제1 물질막들(201)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(201)은 층간 절연 패턴용 물질로 형성되고, 제2 물질막들(203)은 도전 패턴용 물질로 형성될 수 있다. 또는, 제1 물질막들(201)은 층간 절연 패턴용 물질로 형성되고, 제2 물질막들(203)은 희생막용 절연물로 형성될 수 있다. 층간 절연 패턴용 물질로는 실리콘 산화막과 같은 산화막이 이용될 수 있고, 희생막용 절연물로는 산화막에 대한 식각 선택비를 갖는 질화막이 이용될 수 있다.
제1 물질막들(201) 및 제2 물질막들(203)로 구성된 적층체 형성 후, 적층체 상에 마스크 패턴(205)을 형성한다. 마스크 패턴(205)은 관통홀(211)이 형성될 영역을 개구하는 제1 개구 영역을 포함한다. 마스크 패턴(205)은 질화막으로 형성될 수 있다.
이어서, 마스크 패턴(205)의 제1 개구 영역을 통해 노출된 제1 물질막들(201) 및 제2 물질막들(203)을 식각하여 제1 물질막들(201) 및 제2 물질막들(203)을 관통하는 관통홀(211)을 형성한다. 이 후, 관통홀(211)의 표면과 마스크 패턴(205)의 표면을 따라 다층 유전막(221, 223, 225)을 형성하고, 다층 유전막(221, 223, 225)의 표면을 따라 채널막(227)을 형성한다. 다층 유전막(221, 223, 225)은 관통홀(211)의 표면과 마스크 패턴(205)의 표면을 따라 전하 차단막(221)을 형성하고, 전하 차단막(221)의 표면을 따라 데이터 저장막(223)을 형성하고, 데이터 저장막(223)의 표면을 따라 터널 절연막(225)을 형성함으로써 형성될 수 있다.
이 후, 채널막(227)에 의해 개구된 관통홀(211)의 중심 영역을 코어 절연막(229)으로 채운다. 코어 절연막(229)은 제1 물질막들(201) 및 제2 물질막들(203)의 적층 높이보다 낮게 형성되며, 보다 구체적으로 최상층 제2 물질막의 상면 높이보다 낮고, 최상층 제1 물질막의 상면 높이보다 높게 형성될 수 있다. 코어 절연막(229)은 갭필이 용이한 갭-필 물질로 관통홀(211)의 중심 영역을 관통홀(211)보다 낮은 높이로 채운 후, 갭-필 물질을 어닐링 함으로써 형성될 수 있다. 예를 들어, 코어 절연막(229)은 관통홀(211)의 중심영역을 제1 물질막들(201) 및 제2 물질막들(203)의 적층 높이보다 낮은 높이의 PSZ(Poly Silazane)로 채운 후, PSZ를 어닐링하여 PSZ를 실리콘 산화막으로 변환함으로써 형성할 수 있다.
상술한 바와 같이 본 발명은 갭-필 물질로 관통홀(211)의 중심 영역을 채울 때 갭-필 물질로 관통홀(211)이 완전히 채워지지 않게 갭-필 물질의 높이를 제어한다. 이에 따라, 본 발명은 코어 절연막(229)의 높이를 관통홀(211)보다 낮추기 위해 후속 공정에서 코어 절연막(229)을 식각하는 공정을 별도로 실시하지 않아도 된다. 코어 절연막(229)의 식각 시 코어 절연막(229) 내 잔류하는 잔류물로 인해 코어 절연막(229) 높이를 균일하게 제어하기 어려울 수 있다. 구체적으로 PSZ의 경우, 내부에 수소와 질소가 섞여 있으며, 어닐링 후 수소와 질소가 어닐링된 PSZ 내에 불균일한 높이로 잔류할 수 있다. 불균일한 높이로 잔류하는 수소 및 질소는 어닐링된 PSZ의 불균일한 식각을 초래할 수 있다. 본 발명은 코어 절연막(229)의 불균일한 식각이 원천적으로 발생하지 않도록, 갭-필 물질 형성 시 갭-필 물질의 높이를 제어하여 코어 절연막(229)의 높이를 균일하게 형성할 수 있다.
이어서, 코어 절연막(229) 상에 보호막(231)을 형성한다. 보호막(231)은 후속의 채널막(227) 식각 공정과 다층 유전막(221, 223, 225)의 식각 공정으로부터 코어 절연막(229)을 보호하기 위한 물질로 형성되며, 예를 들어 SOC(Spin On Carbon)막으로 형성될 수 있다.
도 2b를 참조하면, 보호막(231)에 의해 노출된 마스크 패턴(205) 상의 채널막(227) 일부 영역을 식각하여 마스크 패턴(205) 상의 다층 유전막(221, 223, 225)을 노출시킨다. 폴리 실리콘으로 형성된 채널막(227)은 질산으로 식각할 수 있다.
이어서, 마스크 패턴(205)이 노출되도록 마스크 패턴(205)의 표면을 따라 형성된 다층 유전막(221, 223, 225)의 일부 영역을 식각한다. 다층 유전막(221, 223, 225)을 식각하는 단계는 데이터 저장막(223)이 노출되도록 터널 절연막(225)을 식각하는 단계, 전하 차단막(221)이 노출되도록 데이터 저장막(223)을 식각하는 단계, 및 마스크 패턴이 노출되도록 전하 차단막(221)을 식각하는 단계를 포함할 수 있다. 산화막으로 형성된 터널 절연막(225) 및 전하 차단막(221)은 건식 식각 공정으로 식각될 수 있고, 질화막으로 형성된 데이터 저장막(223)은 인산을 이용한 식각 공정으로 식각될 수 있다. 다층 유전막(221, 223, 225)의 식각 공정 후 잔류하는 다층 유전막(221, 223, 225)은 다층 유전패턴(M)으로 정의한다. 다층 유전패턴(M)의 높이는 코어 절연막(229)의 상면 높이보다 낮을 수 있다. 또한, 다층 유전패턴(M)의 높이는 제1 물질막들(201) 및 제2 물질막들(203) 중 최상층 제2 물질막의 상면 높이보다 높게 형성될 수 있다. 다층 유전막(221, 223, 225)의 일부가 제거되어 개구된 관통홀(211)의 일부 영역을 제1 리세스 영역(235)으로 정의한다.
본 발명은 코어 절연막(229)이 보호막(231)에 의해 보호된 상태에서 채널막(227)과 다층 유전막(221, 223, 225)을 식각한다. 이로써, 본 발명은 채널막(227)과 다층 유전막(221, 223, 225)을 식각하는 동안 코어 절연막(229)의 높이가 변동되는 현상을 방지할 수 있다.
도 2c를 참조하면, 코어 절연막(229)이 노출되도록 보호막(231)을 제거한다. 이로써, 보호막(231)이 제거된 채널막(227)의 중심 영역 상부에 제2 리세스 영역(237)이 정의된다.
이 후, 마스크 패턴(205)이 도 2a에서 상술한 제1 개구 영역보다 넓은 폭의 제2 개구 영역(239)을 갖도록 식각 공정으로 마스크 패턴(205)의 크기를 줄인다. 크기가 줄어든 마스크 패턴(205)에 정의된 제2 개구 영역(239)은 제1 물질막들(201) 및 제2 물질막들(203)의 최상면 일부를 노출하며 관통홀(211)보다 넓은 폭으로 형성된다.
도 2d를 참조하면, 제1 리세스 영역(235), 제2 리세스 영역(237), 및 제2 개구 영역(239)을 채우며, 마스크 패턴(205), 다층 유전 패턴(M), 채널막(227), 및 코어 절연막(209)을 덮는 캡핑 도전막(241)을 형성한다.
도 2e를 참조하면, 마스크 패턴(205)이 노출될 때까지 캡핑 도전막(241)의 표면을 평탄화한다. 이 때, 마스크 패턴(205)이 평탄화 정지막으로 이용될 수 있다. 평탄화 공정은 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식으로 실시될 수 있다. 캡핑 도전막(241)의 평탄화로 인해 캡핑 도전 패턴(CAP)이 형성된다.
캡핑 도전막(241)을 평탄화하는 단계에서 채널막(227)의 표면이 평탄화되어 채널 패턴(CH)이 형성된다. 채널 패턴(CH)의 상면은 캡핑 도전 패턴(CAP)의 상면과 동일한 높이로 형성될 수 있다. 채널패턴(CH) 및 캡핑 도전패턴(CAP)은 제1 물질막들(201) 및 제2 물질막들(203)의 최상면보다 높은 높이로 형성되며 관통홀(211) 상부로 돌출된다. 한편, 평탄화 공정 진행시 평탄화 정지 높이에 따라, 캡핑 도전 패턴(CAP)은 채널 패턴(CH)의 상면을 덮으며 형성될 수 있으며 채널 패턴(CH)이 개구되지 않을 수 있다.
캡핑 도전패턴(CAP)은 제1 리세스 영역(235), 제2 리세스 영역(237), 및 제2 개구 영역(239)을 채운다. 캡핑 도전패턴(CAP)은 관통홀(211)보다 넓은 폭으로 형성된 제2 개구 영역(239)을 채우므로 후속에서 캡핑 도전 패턴(CAP) 상에 형성될 콘택 플러그의 오버레이 마진을 넓힐 수 있다.
이어서, 잔류하는 마스크 패턴(205)을 완전히 제거한다. 제1 물질막들(201) 및 제2 물질막들(203)을 식각하여 제1 물질막들(201) 및 제2 물질막들(203)을 형성하고자 하는 패턴 단위로 분리하는 슬릿을 형성한다. 슬릿은 다양한 형태로 형성될 수 있으며, 슬릿 형성 후 이어지는 후속 공정은 제1 물질막들(201) 및 제2 물질막들(203)의 물성에 따라 다양하게 변경될 수 있다.
예를 들어, 제1 물질막들(201)이 층간 절연 패턴용 물질로 형성되고, 제2 물질막들(203)이 도전 패턴용 물질로 형성된 경우, 슬릿은 메모리 블록 단위로 형성될 수 있다. 이러한 슬릿 형성 공정으로 도 1에 도시된 구조의 도전 패턴들(CP) 및 층간 절연 패턴들(ILD)이 형성될 수 있다.
상술한 실시 예는 채널패턴(CH)이 코어 절연막(229)을 감싸는 튜브 타입으로 형성된 경우에 대한 것이다. 이와는 다르게, 채널패턴(CH)은 채널막(227)으로 관통홀(211)의 중심영역을 채워서 형성할 수 있다. 이 경우, 코어 절연막(229) 및 보호막(231)의 형성 공정이 생략될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 특히, 도 3은 도 2e에 도시된 공정 이 후 이어지는 후속 공정의 다른 실시 예를 설명하기 위한 단면도이다. 도 3은 제1 물질막들(201)이 층간 절연 패턴용 물질로 형성되고, 제2 물질막들(203)이 희생막용 물질로 형성된 경우를 예시한 것이다. 도 3에서 설명되지 않은 도면부호들은 도 2a 내지 도 2e에 도시된 도면부호들과 중복되는 것들로서, 도 2a 내지 도 2e에서와 동일한 구성들을 지칭한다.
도 3을 참조하면, 도 2e에 도시된 마스크 패턴(205)을 완전히 제거한 후, 도 2e에 도시된 제1 물질막들(201) 및 제2 물질막들(203)을 식각하여 제1 물질막들(201) 및 제2 물질막들(203)을 라인 패턴으로 분리하는 슬릿(351)을 형성한다. 이러한 슬릿(351)에 의해 제1 물질막들(201)은 층간 절연 절연 패턴들(ILD)로 분리되며, 희생막용 제2 물질막들(203)이 노출된다.
이어서, 노출된 희생막용 제2 물질막들(203)을 선택적으로 제거하고, 제2 물질막들(203)이 제거된 영역들이 도전물로 채워질 수 있도록 도전물을 형성한 후, 슬릿(351) 내부의 도전물 일부를 제거하여 도전 패턴들(CP)을 형성한다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 단면도이다. 특히, 도 4는 메모리 셀들이 U자 형태의 관통 구조물을 따라 배열되어 3차원 메모리 스트링을 구성하는 경우를 나타낸다.
도 4에 도시된 바와 같이, 셀 구조물은 파이프 게이트(PG) 상에 교대로 적층된 층간 절연 패턴들(ILD) 및 도전 패턴들(WL, SSL, DSL)을 포함하는 적층체들을 포함한다. 적층체들은 파이프 게이트(PG) 상에 형성된다. 셀 구조물은 U형태의 관통 구조물을 더 포함할 수 있다. 관통 구조물은 도 1에서 상술하였듯, 코어 절연막(429), 코어 절연막(429)을 감싸는 채널패턴(CH), 및 채널패턴(CH)을 감싸는 다층 유전패턴(M)을 포함한다. 코어 절연막(429), 채널패턴(CH), 다층 유전패턴(M)의 구성물질 및 높이는 도 1에서 상술한 바와 동일하다.
적층체들은 소스 사이드 적층체와 드레인 사이드 적층체를 포함한다. 소스 사이드 적층체를 구성하는 도전 패턴들은 적어도 하나의 제1 선택 라인(SSL), 및 제1 선택 라인(SSL)과 파이프 게이트(PG) 사이의 워드 라인들(WL)을 포함한다. 드레인 사이드 적층체를 구성하는 도전 패턴들은 적어도 하나의 제2 선택 라인(DSL), 및 제2 선택 라인(DSL)과 파이프 게이트(PG) 사이의 워드 라인들(WL)을 포함한다.제1 선택 라인(SSL)은 소스 선택 라인이고, 제2 선택 라인(DSL)은 드레인 선택 라인일 수 있다.
채널패턴(CH)은 소스 사이드 적층체를 관통하는 제1 스트레이트 채널부(CH_S), 드레인 사이드 적층체를 관통하는 제2 스트레이트 채널부(CH_D), 및 제1 스트레이트 채널부(CH_S)와 제2 스트레이트 채널부(CH_D)를 연결하는 파이프 채널부(CH_P)를 포함한다. 파이프 채널부(CH_P)는 적층체들 하부에 배치될 수 있으며, 파이프 게이트(PG)에 의해 둘러싸인다. 파이프 채널부(CH_P)에 연결되는 스트레이트 채널부의 개수는 2개로 제한되지 않고, 관통 구조물의 형태에 따라 2이상으로 다양하게 변경될 수 있다. 예를 들어, W형태의 관통 구조물을 형성하고자 하는 경우, 파이프 채널부(CH_P)에는 적층체들을 관통하는 3개의 스트레이트 채널부가 연결될 수 있다.
파이프 게이트(PG)은 파이프 채널부(CH_P) 측벽 및 바닥면을 감싸는 제1 파이프 게이트(PG1)와 제1 파이프 게이트(PG1) 상에서 파이프 채널부(CH_P)의 상면을 덮는 제2 파이프 게이트(PG2)를 포함할 수 있다.
상기에서 소스 사이드 적층체와 드레인 사이드 적층체는 제1 스트레이트 채널부(CH_S)와 제2 스트레이트 채널부(CH_D) 사이에 형성된 슬릿(451)에 의해 분리될 수 있다.
상기에서 제1 스트레이트 채널부(CH_S) 및 제2 스트레이트 채널부(CH_D)는 적층체들 최상면보다 돌출되어 제1 스트레이트 채널부(CH_S) 및 제2 스트레이트 채널부(CH_D)보다 넓은 폭으로 형성된 캡핑 도전패턴들(CAP)에 접할 수 있다. 캡핑 도전패턴들(CAP)의 형태 및 물성은 도 1에서 상술한 바와 동일하다. 제1 스트레이트 채널부(CH_S)에 연결된 캡핑 도전패턴(CAP)은 소스 라인(CSL)에 연결되고, 제2 스트레이트 채널부(CH_D)는 비트 라인(BL)에 연결된다. 소스 라인(CSL) 및 비트 라인(BL)은 도전 라인이다. 비트 라인(BL)은 캡핑 도전패턴(CAP) 상에 형성된 드레인 콘택 플러그(DCT) 상에 연결될 수 있다. 이 경우, 비트 라인(BL)은 드레인 콘택 플러그(DCT)를 경유하여 캡핑 도전패턴(CAP)에 연결될 수 있다. 본 발명에서 드레인 콘택 플러그(DCT)는 넓은 폭의 캡핑 도전패턴(CAP) 상에 형성되므로 드레인 콘택 플러그(DCT)와 캡핑 도전패턴(CAP)간 미스 얼라인은 줄어든다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터가 하나의 메모리 스트링을 구성하며, U형태로 배열된다.
상술한 셀 구조물은 희생막으로 매립된 파이프 트렌치를 포함하는 파이프 게이트(PG)를 형성한 후, 도 2a 내지 도 3에서 상술한 공정을 이용하여 형성할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 단면도이다. 특히, 도 5는 메모리 셀들이 스트레이트 타입의 관통 구조물을 따라 배열된 3차원 메모리 스트링을 구성하는 경우를 나타낸다.
도 5에 도시된 바와 같이, 셀 구조물은 소스 영역을 포함하는 반도체 기판(SUB) 상에 교대로 적층된 층간 절연 패턴들(ILD) 및 도전 패턴들(LSL, WL, USL)을 포함한다. 셀 구조물은 스트레이트 타입의 관통 구조물을 더 포함한다. 관통 구조물은 도 1에서 상술하였듯, 코어 절연막(529), 코어 절연막(529)을 감싸는 채널패턴(CH), 및 채널패턴(CH)을 감싸는 다층 유전패턴(M)을 포함한다. 코어 절연막(529), 채널패턴(CH), 다층 유전패턴(M)의 구성물질 및 높이는 도 1에서 상술한 바와 동일하다.
도전 패턴들(LSL, WL, USL)은 적어도 하나의 제1 선택 라인(LSL), 제1 선택 라인(LSL) 상에 배치된 워드 라인들(WL), 및 워드 라인들(WL) 상에 배치된 적어도 하나의 제2 선택 라인(USL)을 포함할 수 있다. 여기서, 워드 라인들(WL)은 플레이트 형태로 형성되고, 제1 및 제2 선택 라인들(USL, LSL) 중 어느 하나는 라인 형태로 형성될 수 있다. 또는 워드 라인들(WL)과, 제1 및 제2 선택 라인들(USL, LSL)은 라인 형태로 형성될 수 있다.
채널패턴(CH)은 하부는 반도체 기판(SUB)의 소스 영역에 연결될 수 있다. 채널패턴(CH)은 교대로 적층된 층간 절연 패턴들(ILD) 및 도전 패턴들(LSL, WL, USL)의 최상면보다 돌출되어 채널패턴(CH)보다 넓은 폭으로 형성된 캡핑 도전 패턴(CAP)에 접할 수 있다. 캡핑 도전패턴(CAP)의 형태 및 물성은 도 1에서 상술한 바와 동일하다. 캡핑 도전패턴(CAP) 상에는 드레인 콘택 플러그(DCT)가 연결될 수 있다. 본 발명에서 드레인 콘택 플러그(DCT)는 넓은 폭의 캡핑 도전패턴(CAP) 상에 형성되므로 드레인 콘택 플러그(DCT)와 캡핑 도전패턴(CAP)간 미스 얼라인은 줄어든다. 드레인 콘택 플러그(DCT) 상에는 도전 라인인 비트 라인(BL)이 연결될 수 있다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 제1 선택 트랜지스터, 메모리 셀들, 적어도 하나의 제2 선택 트랜지스터가 하나의 메모리 스트링을 구성하며,일렬로 배열된다.
상술한 셀 구조물은 도 2a 내지 도 3에서 상술한 공정을 이용하여 소스 영역을 포함하는 반도체 기판(SUB) 상에 형성할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 5에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 6을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
ILD: 층간절연패턴 CP, WL, DSL, SSL, USL, LSL: 도전패턴
111, 211: 관통홀 M: 다층유전패턴
121, 221: 전하차단막 123, 223: 데이터저장막
125, 225: 터널절연막 CH, 227: 채널패턴 또는 채널막
CAP, 241: 캡핑도전패턴 또는 캡핑 도전막
DCT: 콘택 플러그 CSL, BL: 도전 라인
PG: 파이프 게이트 CH_S, CH_D: 스트레이트 채널부
CH_P: 파이프 채널부 SUB: 반도체 기판
205: 마스크 패턴

Claims (20)

  1. 교대로 적층된 도전 패턴들 및 층간 절연 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 관통홀;
    상기 관통홀의 내부에 형성되며, 상기 관통홀의 내부로부터 상기 관통홀의 상부로 돌출된 채널패턴; 및
    상기 관통홀의 상부로 돌출된 상기 채널패턴의 측벽을 포함한 상기 채널패턴의 표면에 접하여 상기 관통홀보다 넓은 폭으로 형성된 캡핑 도전패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 적층체보다 낮은 높이로 상기 관통홀의 중심 영역을 채우며 상기 캡핑 도전 패턴 하부에 형성되고, 상기 채널 패턴에 의해 둘러싸인 코어 절연막을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 코어 절연막은
    상기 층간 절연 패턴들 중 상기 적층체의 최상층에 형성된 최상층 절연 패턴보다 낮고, 상기 도전 패턴들 중 최상층에 형성되며 상기 최상층 절연 패턴 하부에 형성된 최상층 도전 패턴보다 높게 형성된 반도체 장치.
  4. 제 2 항에 있어서,
    상기 관통홀의 내벽을 따라 상기 채널패턴을 감싸는 다층 유전패턴을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 다층 유전패턴은 상기 코어 절연막보다 낮게 형성된 반도체 장치.
  6. 제 5 항에 있어서,
    상기 캡핑 도전패턴은
    상기 코어 절연막 상부에서 상기 채널패턴의 중심 영역을 채우면서, 상기 적층체보다 돌출된 제1 부분; 및
    상기 다층 유전패턴 상부에서 상기 관통홀 내부를 채우면서, 상기 적층체의 상면 일부를 덮는 제2 부분을 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 캡핑 도전패턴 상에 형성된 콘택 플러그; 및
    상기 콘택 플러그 상에 형성된 도전 라인을 더 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 채널패턴은 스트레이트 타입으로 형성된 반도체 장치.
  9. 제 8 항에 있어서,
    상기 스트레이트 타입으로 형성된 상기 채널패턴 하부에 연결된 소스 영역을 포함하며 상기 적층체 하부에 배치된 반도체 기판을 더 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 채널패턴은
    상기 적층체를 관통하는 적어도 2이상의 스트레이트 채널부들;
    상기 적층체 하부에서 상기 스트레이트 채널부들을 연결하는 파이프 채널부;
    상기 파이프 채널부를 감싸는 파이프 게이트; 및
    상기 스트레이트 채널부들 사이의 상기 적층체를 관통하는 슬릿을 더 포함하는 반도체 장치.
  11. 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들 상에 제1 개구 영역을 포함하는 마스크 패턴을 형성하는 단계;
    상기 제1 개구 영역에 의해 노출된 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 관통홀을 형성하는 단계;
    상기 제1 개구 영역보다 넓은 폭을 가지며 상기 제1 물질막들 및 상기 제2 물질막들의 최상면 일부를 노출하는 제2 개구 영역이 정의되도록 식각 공정으로 상기 마스크 패턴의 크기를 줄이는 단계;
    상기 제2 개구 영역을 채우는 캡핑 도전패턴을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 더 포함하는 반도체 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 채널패턴을 형성하는 단계는
    상기 관통홀의 표면과 상기 마스크 패턴의 표면을 따라 채널막을 형성하는 단계;
    상기 채널막에 의해 개구된 상기 관통홀의 중심영역을 상기 제1 물질막들 및 상기 제2 물질막들의 적층 높이보다 낮은 높이의 코어 절연막으로 채우는 단계;
    상기 코어 절연막 상에 보호막을 형성하는 단계;
    상기 보호막에 의해 노출된 상기 마스크 패턴 상의 상기 채널막의 일부 영역을 식각하는 단계; 및
    상기 코어 절연막이 노출되도록 상기 보호막을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 캡핑 도전패턴을 형성하는 단계는
    상기 코어 절연막, 상기 마스크 패턴, 및 상기 채널패턴을 덮는 캡핑 도전막을 형성하는 단계; 및
    상기 마스크 패턴을 평탄화 정지막으로 하는 평탄화 공정으로 상기 캡핑 도전막의 표면을 평탄화하는 단계를 포함하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 캡핑 도전막의 표면을 평탄화하는 단계에서 상기 채널패턴의 표면이 평탄화되는 반도체 장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 코어 절연막을 형성하는 단계는
    상기 관통홀의 중심영역을 상기 제1 물질막들 및 상기 제2 물질막들의 적층 높이보다 낮은 높이의 PSZ(Poly Silazane)로 채우는 단계; 및
    상기 PSZ를 어닐링하는 단계를 포함하는 반도체 장치의 제조방법.
  16. 제 12 항에 있어서,
    상기 보호막은 SOC(Spin On Carbon)막을 포함하는 반도체 장치의 제조방법.
  17. 제 12 항에 있어서,
    상기 채널패턴을 형성하는 단계 이전, 상기 관통홀의 표면과 상기 마스크 패턴의 표면을 따라 전하 차단막, 데이터 저장막 및 터널 절연막을 포함하는 다층 유전막을 형성하는 단계; 및
    상기 채널막의 일부 영역을 식각하는 단계 이 후, 상기 마스크 패턴이 노출되도록 상기 마스크 패턴의 표면을 따라 형성된 상기 다층 유전막의 일부 영역을 식각하는 단계를 더 포함하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 다층 유전막의 일부 영역을 식각하는 단계는
    상기 데이터 저장막이 노출되도록 상기 터널 절연막을 식각하는 단계;
    상기 전하 차단막이 노출되도록 상기 데이터 저장막을 식각하는 단계; 및
    상기 마스크 패턴이 노출되도록 상기 전하 차단막을 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 터널 절연막 및 상기 전하 차단막은 건식 식각 공정으로 식각되고,
    상기 데이터 저장막은 인산을 이용한 식각 공정으로 식각되는 반도체 장치의 제조방법.
  20. 제 17 항에 있어서,
    상기 다층 유전막의 일부 영역을 식각한 후 잔류하는 상기 다층 유전막의 높이는 상기 코어 절연막의 높이보다 낮게 형성되는 반도체 장치의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170099209A (ko) * 2016-02-23 2017-08-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10483203B2 (en) 2016-11-09 2019-11-19 SK Hynix Inc. Semiconductor memory device having pads of varying widths

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150116175A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 소스라인 저항 감소를 위한 비휘발성 메모리 장치
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
KR20160061174A (ko) * 2014-11-21 2016-05-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9754790B2 (en) * 2015-05-14 2017-09-05 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR20170023654A (ko) * 2015-08-24 2017-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102337640B1 (ko) * 2017-04-25 2021-12-13 삼성전자주식회사 3차원 반도체 소자
CN108878435A (zh) * 2018-06-28 2018-11-23 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
JP7304413B2 (ja) * 2018-10-18 2023-07-06 長江存儲科技有限責任公司 ジグザグスリット構造を有する三次元メモリデバイスおよびそれを形成するための方法
KR20200094529A (ko) * 2019-01-30 2020-08-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
JP2021044489A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置およびその製造方法
US20210217768A1 (en) * 2020-01-15 2021-07-15 Micron Technology, Inc. Memory Devices and Methods of Forming Memory Devices
KR20210106293A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210141239A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210157791A (ko) * 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220016716A (ko) 2020-08-03 2022-02-10 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20220037575A (ko) * 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20240022162A (ko) * 2022-08-11 2024-02-20 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008160004A (ja) * 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP2009094237A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP2010080561A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置
KR101495806B1 (ko) * 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
JP5395460B2 (ja) * 2009-02-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP4897009B2 (ja) 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101549858B1 (ko) * 2009-07-31 2015-09-03 삼성전자주식회사 수직 채널 구조의 플래쉬 메모리 소자
KR101096199B1 (ko) * 2009-09-07 2011-12-22 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101825539B1 (ko) * 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101149619B1 (ko) * 2010-11-19 2012-05-25 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
KR20120131688A (ko) * 2011-05-26 2012-12-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP6140400B2 (ja) * 2011-07-08 2017-05-31 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
KR20130072076A (ko) * 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9136358B2 (en) * 2013-03-20 2015-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
KR102147911B1 (ko) * 2013-07-02 2020-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20150067811A (ko) 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20150116175A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 소스라인 저항 감소를 위한 비휘발성 메모리 장치
KR20160004069A (ko) * 2014-07-02 2016-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170099209A (ko) * 2016-02-23 2017-08-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10483203B2 (en) 2016-11-09 2019-11-19 SK Hynix Inc. Semiconductor memory device having pads of varying widths

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