KR20220037575A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20220037575A
KR20220037575A KR1020200120195A KR20200120195A KR20220037575A KR 20220037575 A KR20220037575 A KR 20220037575A KR 1020200120195 A KR1020200120195 A KR 1020200120195A KR 20200120195 A KR20200120195 A KR 20200120195A KR 20220037575 A KR20220037575 A KR 20220037575A
Authority
KR
South Korea
Prior art keywords
channel
layer
pillar
forming
channel pillar
Prior art date
Application number
KR1020200120195A
Other languages
English (en)
Inventor
정기창
김남국
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200120195A priority Critical patent/KR20220037575A/ko
Priority to US17/147,148 priority patent/US11937421B2/en
Priority to CN202110055795.6A priority patent/CN114203719A/zh
Publication of KR20220037575A publication Critical patent/KR20220037575A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H01L27/1157—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 기술은 서로 이격되어 적층된 복수의 도전패턴들을 포함하는 게이트적층체; 및 상기 게이트적층체를 관통하는 복수의 채널구조물들을 포함하고, 상기 채널구조물들 각각은, 상기 도전패턴들 중 최상층에 위치하는 최상층 도전패턴을 제외한 나머지 도전패턴들을 관통하는 제1채널필라; 상기 최상층 도전패턴을 관통하여 상기 제1채널필라에 접하는 제2채널필라; 및 상기 최상층 도전패턴과 상기 제1채널필라 및 상기 제2채널필라 사이에 삽입된 게이트절연막을 포함하는 반도체 메모리 장치 및 그 제조방법을 제공한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 전자 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해서는 반도체 장치의 집적도를 향상시켜야 한다. 특히, 반도체 메모리 장치에서 집적도는 제품의 성능 및 가격을 결정짓는 중요한 요인이기 때문에 집적도를 향상시키기 위한 다양한 노력이 지속되고 있다. 일례로, 복수의 메모리 셀들을 포함하는 반도체 메모리 장치에서 메모리 셀들을 3차원적으로 배열하여 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 감소시킬 수 있는 3차원 반도체 메모리 장치에 대한 연구가 활발해 진행되고 있다.
본 발명의 실시예는 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 서로 이격되어 적층된 복수의 도전패턴들을 포함하는 게이트적층체; 및 상기 게이트적층체를 관통하는 복수의 채널구조물들을 포함하고, 상기 채널구조물들 각각은, 상기 도전패턴들 중 최상층에 위치하는 최상층 도전패턴을 제외한 나머지 도전패턴들을 관통하는 제1채널필라; 상기 최상층 도전패턴을 관통하여 상기 제1채널필라에 접하는 제2채널필라; 및 상기 최상층 도전패턴과 상기 제1채널필라 및 상기 제2채널필라 사이에 삽입된 게이트절연막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 서로 이격되어 적층된 복수의 도전패턴들을 포함하는 게이트적층체; 상기 게이트적층체를 관통하는 복수의 채널구조물들; 및 상기 채널구조물들 각각에 중첩되도록 상기 게이트적층체 상에 형성된 복수의 콘택플러그들을 포함하고, 상기 채널구조물들 각각은, 상기 게이트적층체 일부를 관통하는 제1채널필라; 상기 제1채널필라의 저면 및 측면을 감싸는 메모리막; 상기 제1채널필라의 상면으로부터 연장되어 나머지 상기 게이트적층체를 관통하고, 상기 콘택플러그에 연결된 제2채널필라; 및 상기 제2채널필라의 측면을 감싸는 게이트절연막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치 제조방법은 교번 적층된 희생막들 및 제1층간절연막들을 포함하고, 최상층에 상기 희생막이 위치하도록 적층막을 형성하는 단계; 상기 적층막을 관통하는 복수의 채널홀들을 형성하는 단계; 각각의 상기 채널홀들 내부에 제1채널필라를 형성하는 단계; 상기 제1채널필라가 형성된 적층막 상에 상기 제1채널필라 일부를 노출시키는 몰드홀을 구비하는 몰드막을 형성하는 단계; 상기 몰드홀을 갭필하는 제2채널필라를 형성하는 단계; 및 상기 몰드막 및 상기 적층막에서 최상층에 위치하는 희생막을 제거하는 단계를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 드레인선택트랜지스터의 채널로 사용되는 제2채널필라를 구비함으로서, 더미 채널구조물들을 필요로하지 않기 때문에 수평방향으로 칩 사이즈를 감소시킬 수 있다.
또한, 제2채널필라를 구비함으로서, 동일레벨에서 분리된 단층 구조의 제3도전패턴들만으로 드레인선택트랜지스터에서 요구되는 충분한 구동 능력을 제공할 수 있기 때문에 동작 신뢰성을 향상시킬 수 있다.
또한, 드레인선택트랜지스터를 다층 구조로 배치할 필요가 없기 때문에 수직방향으로 칩 사이즈를 감소시킴과 동시에 패스트랜지스터 영역의 면적을 감소시킬 수 있다.
또한, 몰드홀을 구비하는 몰드막을 이용하여 제2채널필라를 형성함으로서, 제1채널필라와 제2채널필라를 용이하게 정렬시킬 수 있고, 이들 사이의 오정렬에 기인한 특성 열화를 원천적으로 방지할 수 있다.
정리하면, 본 기술은 반도체 메모리 장치의 집적도 및 동작 신뢰성을 동시에 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 도시한 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 블록을 도시한 회로도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 사시도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치를 도시한 사시도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 채널필라를 도시한 사시도이다.
도 6은 도 3에 도시된 A영역을 확대하여 도시한 단면도이다.
도 7은 도 3에 도시된 B영역을 확대하여 도시한 단면도이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 10a 내지 도 10j는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조방법을 도시한 단면도이다.
도 11a 내지 도 11h는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조방법을 도시한 단면도이다.
도 12는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
후술하는 본 발명의 실시예는 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것이다. 여기서, 반도체 메모리 장치는 3차원 구조를 갖는 비휘발성 반도체 메모리 장치 예컨대, 3차원 낸드(3D NAND)를 포함할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치에 대해 상세히 설명하기로 한다. 이하의 설명에서 제1방향(D1), 제2방향(D2) 및 제3방향(D3)은 각각 X축 방향, Y축 방향 및 Z축 방향일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 도시한 블록도이다.
도 1에 도시된 바와 같이, 반도체 메모리 장치(10)는 주변회로(peripheral circuit, PC) 및 메모리 셀 어레이(memory cell array, 20)를 포함할 수 있다.
주변회로(PC)는 메모리 셀 어레이(20)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(20)에 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 메모리 셀 어레이(20)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 제어하도록 구성될 수 있다. 예를 들어, 주변회로(PC)는 전압생성부(Voltage Generator, 31), 로우디코더(Row decoder, 33), 제어회로(Control circuit, 35) 및 페이지 버퍼 그룹(Page Buffer Group, 37)을 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함할 수 있다. 메모리 셀 어레이(20)는 워드라인들(WL)을 통해 로우디코더(33)에 연결될 수 있고, 비트라인들(BL)을 통해 페이지 버퍼 그룹(37)에 연결될 수 있다.
제어회로(35)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(PC)를 제어할 수 있다.
전압생성부(31)는 제어회로(35)의 제어에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 프리 소거전압, 소거전압, 접지전압, 프로그램 전압, 검증전압, 패스전압, 리드전압 등의 다양한 동작 전압들을 생성할 수 있다.
로우디코더(33)는 제어회로(35)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 워드라인들(WL)에 동작 전압들을 인가하도록 구성될 수 있다.
페이지 버퍼 그룹(37)은 비트라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 비트라인들(BL)을 선택할 수 있다.
구조적으로, 메모리 셀 어레이(20)는 주변회로(PC)와 나란히 배치되거나, 또는 메모리 셀 어레이(20)가 주변회로(PC)의 일부에 중첩될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 블록을 도시한 회로도이다.
도 2에 도시된 바와 같이, 메모리 블록은 소스막(SL) 및 복수의 워드라인들(WL1~WLn)에 공통으로 연결된 복수의 셀스트링들(CS1, CS2)을 포함할 수 있다. 그리고, 복수의 셀스트링들(CS1, CS2)은 복수의 비트라인들(BL)에 연결될 수 있다.
복수의 셀스트링들(CS1, CS2) 각각은 소스막(SL)에 연결된 적어도 하나 이상의 소스선택트랜지스터(SST), 비트라인(BL)에 연결된 적어도 하나 이상의 드레인선택트랜지스터(DST) 및 소스선택트랜지스터(SST)와 드레인선택트랜지스터(DST) 사이에 직렬로 연결된 복수의 메모리 셀들(MC1~MCn)을 포함할 수 있다.
복수의 메모리셀들(MC1~MCn)의 게이트들은 서로 이격되어 적층된 복수의 워드라인들(WL1~WLn)에 각각 연결될 수 있다. 복수의 워드라인들(WL1~WLn)은 소스선택라인(SSL)과 2개 이상의 드레인선택라인들(DSL1, DSL2) 사이에 배치될 수 있다. 2개 이상의 드레인선택라인들(DSL1, DSL2)은 동일레벨에서 서로 이격될 수 있다.
소스선택트랜지스터(SST)의 게이트는 소스선택라인(SSL)에 연결될 수 있다. 드레인선택트랜지스터(DST)의 게이트는 드레인선택트랜지스터(DST)의 게이트에 대응하는 드레인선택라인에 연결될 수 있다.
소스막(SL)은 소스선택트랜지스터(SST)의 소스에 연결될 수 있다. 드레인선택트랜지스터(DST)의 드레인은 드레인선택트랜지스터(DST)의 드레인에 대응하는 비트라인(BL)에 연결될 수 있다.
복수의 셀스트링들(CS1, CS2)은 2개 이상의 드레인선택라인들(DSL1, DSL2)에 각각 연결된 스트링 그룹들로 구분될 수 있다. 동일한 워드라인 및 동일한 비트라인에 연결된 셀스트링들은 서로 다른 드레인선택라인들에 의해 독립적으로 제어될 수 있다. 또한, 동일한 드레인선택라인에 연결된 셀스트링들은 서로 다른 비트라인들에 의해 독립적으로 제어될 수 있다. 예를 들어, 2개 이상의 드레인선택라인들(DSL1, DSL2)은 제1드레인선택라인(DSL1) 및 제2드레인선택라인(DSL2)을 포함할 수 있다. 복수의 셀스트링들(CS1, CS2)은 제1드레인선택라인(DSL1)에 연결된 제1스트링 그룹의 제1셀스트링(CS1) 및 제2드레인선택라인(DSL2)에 연결된 제2스트링 그룹의 제2셀스트링(CS2)을 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 사시도이다.
도 3에 도시된 바와 같이, 반도체 메모리 장치(10)는 기판(SUB) 상에 배치된 주변회로(PC) 및 주변회로(PC)에 중첩된 게이트적층체들(GST)을 포함할 수 있다.
게이트적층체들(GST) 각각은 소스선택라인(SSL), 복수의 워드라인들(WL1~WLn) 및 제1슬릿(S1)에 의해 동일레벨에서 서로 분리된 2개 이상의 드레인선택라인들(DSL1, DSL2)을 포함할 수 있다.
소스선택라인(SSL) 및 복수의 워드라인들(WL1~WLn)은 제1방향(D1) 및 제2방향(D2)으로 확장될 수 있고, 기판(SUB)의 상면에 나란한 평판형태로 형성될 수 있다.
복수의 워드라인들(WL1~WLn)은 제3방향(D3)으로 서로 이격되어 적층될 수 있다. 복수의 워드라인들(WL1~WLn)은 2개 이상의 드레인선택라인들(DSL1, DSL2)과 소스선택라인(SSL) 사이에 배치될 수 있다.
게이트적층체들(GST)은 제2슬릿(S2)에 의해 서로 분리될 수 있다. 제1슬릿(S1)은 제2슬릿(S2)보다 제3방향(D3)으로 짧게 형성되고, 복수의 워드라인들(WL1~WLn)에 중첩될 수 있다.
제1슬릿(S1) 및 제2슬릿(S2) 각각은 제2방향으로 직선형, 지그재그형 또는 웨이브형으로 연장될 수 있다. 제1슬릿(S1) 및 제2슬릿(S2) 각각의 폭은 디자인 룰에 따라 다양하게 변경될 수 있다.
소스선택라인(SSL)은 2개 이상의 드레인선택라인들(DSL1, DSL2)보다 주변회로(PC)에 더 가깝게 배치될 수 있다. 반도체 메모리 장치(10)는 게이트적층체들(GST)과 주변회로(PC) 사이에 배치된 소스막(SL) 및 소스막(SL)보다 주변회로(PC)로부터 더 멀리 이격된 복수의 비트라인들(BL)을 포함할 수 있다. 게이트적층체들(GST)은 복수의 비트라인들(BL)과 소스막(SL) 사이에 배치될 수 있다.
복수의 비트라인들(BL)은 다양한 도전물질 예컨대, 도프드 반도체막, 금속막, 금속합금막 등으로 형성될 수 있다. 소스막(SL)은 도프드 반도체막을 포함할 수 있다. 예를 들어, 소스막(SL)은 n형 도프드 실리콘막을 포함할 수 있다.
한편, 도면에 도시하지는 않았으나, 주변회로(PC)는 다양한 구조의 인터커넥션들을 통해 복수의 비트라인들(BL), 소스막(SL), 및 복수의 워드라인들(WL1 내지 WLn)에 전기적으로 연결될 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치를 도시한 사시도이다. 도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 채널필라를 도시한 사시도이다. 그리고, 도 6 및 도 7은 도 3에 도시된 A영역 및 B영역을 각각 확대하여 도시한 단면도이다.
도 4 내지 도 7에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 소스막(SL), 소스막(SL) 상에 형성된 복수의 게이트적층체(GST), 복수의 게이트적층체들(GST) 사이에 형성된 슬릿구조물들(130), 게이트적층체(GST)를 관통하는 복수의 채널구조물들(CH), 게이트적층체들(GST) 상부에 형성되어 채널구조물들(CH) 각각에 전기적으로 연결된 복수의 콘택플러그들(116)을 포함할 수 있다.
복수의 게이트적층체들(GST) 각각은 복수의 슬릿구조물들(130)에 의해 분리될 수 있다. 즉, 제1방향(D1)으로 복수의 게이트적층체들(GST) 각각의 양측벽에 슬릿구조물들(130)이 위치할 수 있다. 슬릿구조물들(130)에 의해 분리된 게이트적층체들(GST) 각각은 하나의 메모리 블록에 대응할 수 있다. 복수의 게이트적층체들(GST) 하부에는 소스막(SL)이 위치할 수 있고, 복수의 게이트적층체들(GST) 상부에는 복수의 비트라인들(BL)이 위치할 수 있다. 따라서, 소스막(SL), 복수의 게이트적층체들(GST) 및 복수의 비트라인들(BL)은 서로 중첩될 수 있다.
한편, 본 실시예에서는 복수의 게이트적층체들(GST) 하부 및 상부에 각각 소스막(SL) 및 복수의 비트라인들(BL)이 위치하는 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 복수의 게이트적층체들(GST) 하부 및 상부에 각각 복수의 비트라인들(BL) 및 소스막(SL)이 위치할 수도 있다.
소스막(SL)은 복수의 게이트적층체들(GST)과 중첩될 수 있고, 제1방향(D1) 및 제2방향(D2)으로 연장된 평판형태를 가질 수 있다. 소스막(SL)은 제1소스막(SL1), 제2소스막(SL2) 및 제3소스막(SL3)이 적층된 구조를 가질 수 있고, 제1소스막(SL1)과 제2소스막(SL2) 사이에 제3소스막(SL3)이 삽입된 구조를 가질 수 있다. 제3소스막(SL3)은 채널구조물들(CH) 각각의 제1채널필라(122)에 전기적으로 연결될 수 있다. 제1소스막(SL1) 내지 제3소스막(SL3) 각각은 도프드 반도체막을 포함할 수 있다. 예를 들어, 제1소스막(SL1) 내지 제3소스막(SL3)은 n형 도프드 실리콘막을 포함할 수 있다. 이때, 제1제소스막(SL) 및 제2소스막(SL2)의 불순물 도핑농도보다 이들 사이에 삽입되는 제3소스막(SL3)의 불순물 도핑농도가 더 클 수 있다.
한편, 본 실시예에서는 제1소스막(SL1) 내지 제3소스막(SL3)이 모두 동일한 도전물질로 형성된 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 제1소스막(SL1) 및 제2소스막(SL2)은 동일한 도전물질을 포함할 수 있고, 이들 사이에 삽입되는 제3소스막(SL3)은 제1소스막(SL1) 및 제2소스막(SL2)과 상이한 도전물질을 포함할 수 있다.
슬릿구조물(130)은 도 3에 도시된 제2슬릿(S2)에 대응하는 것일 수 있다. 슬릿구조물들(130) 각각은 제2방향(D2)으로 연장된 라인타입의 패턴일 수 있다. 이때, 슬리구조물들 각각은 제2방향(D2)으로 직선형, 지그재그형 또는 웨이브형으로 연장될 수 있다. 제3방향(D3)으로 슬릿구조물(130)의 하단부는 소스막(SL) 내부로 확장된 형태를 가질 수 있다. 예를 들어, 슬릿구조물(130)의 저면은 제1소스막(SL1)과 제2소스막(SL2) 사이에 삽입된 제3소스막(SL3)에 접할 수 있다.
슬릿구조물들(130) 각각은 제2방향(D2)으로 연장된 라인타입의 슬릿트렌치, 제1방향(D1)으로 슬릿트렌치 양측에 형성된 슬릿스페이서(134) 및 슬릿트렌치를 갭필하는 슬릿막(132)을 포함할 수 있다. 슬릿스페이서(134)는 절연물질을 포함할 수 있고, 슬릿막(132)은 도전물질을 포함할 수 있다.
한편, 본 실시예에서는 슬릿막(132)이 도전물질을 포함하는 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 슬릿막(132)은 절연물질을 포함할 수도 있다.
복수의 게이트적층체들(GST) 각각은 순차적으로 적층된 제1적층체(ST1), 제2적층체(ST2) 및 제3적층체(ST3)를 포함할 수 있다. 제1적층체(ST1)는 소스선택트랜지스터의 게이트 및 소스선택라인으로 작용하는 제1도전패턴(110)을 포함할 수 있다. 제2적층체(ST2)는 메모리셀의 게이트 및 워드라인로 작용하는 복수의 제2도전패턴들(112)을 포함할 수 있다. 그리고, 제3적층체(ST3)는 드레인선택트랜지스터의 게이트 및 드레인선택라인으로 작용하는 제3도전패턴들(114)을 포함할 수 있다.
게이트적층체들(GST) 각각은 서로 이격되어 적층된 복수의 도전패턴들을 포함할 수 있다. 즉, 게이트적층체들(GST) 각각은 교번 적층된 도전패턴들 및 층간절연막들을 포함할 수 있다. 도전패턴들 각각은 제1방향(D1) 및 제2방향(D2)으로 연장된 평판형태를 가질 수 있다. 도전패턴들은 금속막을 포함할 수 있고, 층간절연막들은 산화막을 포함할 수 있다.
복수의 도전패턴들 중 제1적층체(ST1)에 형성된 제1도전패턴(110) 즉, 도전패턴들 중 게이트적층체(GST)의 최하층에 위치하는 제1도전패턴(110)은 소스선택트랜지스터들의 게이트 및 소스선택라인으로 작용할 수 있다. 제1도전패턴(110)은 도 3에 도시된 소스선택라인(SSL)에 대응하는 것일 수 있다. 게이트적층체들(GST) 각각에서 제1도전패턴(110)은 단층으로 형성될 수 있다. 그리고, 게이트적층체(GST)를 관통하는 복수의 채널구조물들(CH)이 하나의 제1도전패턴(110)을 관통하는 형태를 가질 수 있다.
한편, 본 실시예에서는 게이트적층체들(GST) 각각은 소스선택트랜지스터들의 게이트 및 소스선택라인으로 작용하는 제1도전패턴(110)이 단층으로 형성된 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 최하층에 위치하는 제1도전패턴(110)을 포함하여 게이트적층체(GST)의 하단부에 위치하는 수개의 도전패턴들을 소스선택트랜지스터들의 게이트 및 소스선택라인으로 사용할 수 있다.
또한, 본 실시예에서는 게이트적층체들(GST) 각각은 동일레벨에 하나의 제1도전패턴(110)이 형성된 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 게이트적층체들(GST) 각각은 동일레벨에서 서로 이격된 적어도 2개 이상의 제1도전패턴(110)들을 구비할 수 있다.
복수의 도전패턴들 중 제3적층체(ST3)에 형성된 제3도전패턴들(114) 즉, 도전패턴들 중 게이트적층체(GST)의 최상층에 위치하고, 분리막(108)에 의해 동일레벨에서 적어도 2개 이상의 도전패턴들로 분리된 제3도전패턴들(114)은 드레인선택트랜지스터들의 게이트 및 드레인선택라인으로 작용할 수 있다. 게이트적층체들(GST) 각각에서 제3도전패턴들(114)은 단층으로 형성될 수 있다. 그리고, 채널구조물들(CH)은 제3도전패턴들(114)을 관통하되, 각각의 제3도전패턴들(114) 관통하는 채널구조물들(CH)의 개수는 서로 동일할 수 있다. 제3도전패턴들(114) 사이를 전기적으로 분리하는 분리막(108)은 도 3에 도시된 제1슬릿(S1)에 대응하는 것일 수 있다. 제1방향(D1)으로 분리막(108)의 일측 및 타측에 위치하는 제3도전패턴들(114) 각각은 도 3에 도시된 제1드레인선택라인(DSL1) 및 제2드레인선택라인(DSL2)에 대응하는 것일 수 있다. 분리막(108)은 절연막을 포함할 수 수 있다. 예를 들어, 분리막(108)은 산화막을 포함할 수 있다.
제3도전패턴들(114) 각각은 평판형태를 갖되, 채널구조물들(CH)과 중첩되는 영역에서 하방으로 돌출되어 상기 제1채널필라(122) 상에 형성된 게이트절연막(128)에 접할 수 있다. 이는, 제3방향(D3)으로 제2채널필라(124)의 길이를 증가시키지 않으면서 드레인선택트랜지스터의 채널길이를 증가시켜 구동 능력을 향상시키기 위함이다.
한편, 본 실시예에서는 게이트적층체들(GST) 각각은 동일레벨에 서로 이격된 2개의 제3도전패턴들(114)이 형성된 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, 게이트적층체들(GST) 각각은 동일레벨에서 서로 이격된 적어도 2개 이상의 제3도전패턴들(114)을 구비할 수 있다. 이를 위해, 게이트적층체(GST)는 적어도 1개 이상의 분리막(108)을 구비할 수 있다.
복수의 도전패턴들 중 제2적층체(ST2)에 형성된 제2도전패턴들(112) 즉, 도전패턴들 중 제1도전패턴(110)과 제3도전패턴들(114) 사이에 위치하는 제2도전패턴들(112) 각각은 메모리셀들의 게이트 및 워드라인으로 작용할 수 있다. 따라서, 제2도전패턴들(112)은 도 3에 도시된 복수의 워드라인들(WL1~WLn)에 대응하는 것일 수 있다.
게이트적층체들(GST) 각각에서 층간절연막은 제1도전패턴(110) 및 제2도전패턴들(112) 각각의 상하부에 위치하는 제1층간절연막(102)들 및 제3도전패턴들(114) 상에 형성된 제2층간절연막(104)을 포함할 수 있다. 제1층간절연막(102)들 각각은 서로 동일한 두께를 갖되, 제3도전패턴들(114) 아래에 위치하는 제1층간절연막(102)은 상대적으로 더 큰 두께를 가질 수 있다. 그리고, 제3층간절연막(106) 상에 형성된 제2층간절연막(104)의 상면은 슬릿구조물(130)의 상면 및 분리막(108)의 상면과 정렬될 수 있다.
게이트적층체(GST)를 관통하는 채널구조물들(CH)은 복수의 채널열을 구성할 수 있다. 각 채널열에 배열된 채널구조물들(CH)은 복수의 비트라인들(BL)이 연장된 방향으로 일렬로 배열될 수 있다. 비트라인들 각각은 콘택플러그(116)를 경유하여 채널구조물들(CH)에 전기적으로 연결될 수 있다.
채널구조물들(CH) 각각은 게이트적층체(GST)를 관통하고, 하단부가 소스막(SL) 내부에 연장된 형태를 가질 수 있다. 구체적으로, 채널구조물(CH)의 하단부는 제1소스막(SL1) 및 제3소스막(SL3)을 관통하고, 저면이 제1소스막(SL1) 내부에 위치할 수 있다.
채널구조물들(CH) 각각은 코어필라(120), 코어필라(120)를 전면을 감싸는 제1채널필라(122), 제1채널필라(122)의 측면 및 저면을 감싸는 메모리막(126), 제1채널필라(122) 상에 형성된 제2채널필라(124) 및 제2채널필라(124)의 측면을 감싸는 게이트절연막(128)을 포함할 수 있다.
코어필라(120)의 평면형상은 다각형, 원형 또는 타워형일 수 있다. 코어필라(120)는 제2도전패턴들(112) 및 제1도전패턴(110)을 관통하고, 하단부가 소스막(SL) 내부로 연장된 형태를 가질 수 있다. 코어필라(120)는 산화막을 포함할 수 있다.
제1채널필라(122)는 복수의 소스선택트랜지스터들 및 복수의 메모리셀들에게 채널을 제공하는 역할을 수행할 수 있다. 제1채널필라(122)는 코어필라(120)의 측면 및 저면을 감싸는 제1채널막(122A) 및 코어필라(120)의 상면 및 제1채널막(122A)의 단부를 덮는 제2채널막(122B)을 포함할 수 있다. 따라서, 제1채널막(122A)은 실린더 형상을 가질 수 있고, 제2채널막(122B)은 평판형태를 가질 수 있다. 제1채널막(122A) 및 제2채널막(122B)은 동일한 물질로 구성될 수 있다.
제2채널필라(124)는 드레인선택트랜지스터에게 채널을 제공하는 역할을 수행할 수 있다. 따라서, 제2채널필라(124)의 직경은 드레인선택트랜지스터에서 요구되는 특성을 고려하여 조절할 수 있다. 제2채널필라(124)는 제3도전패턴(114)을 관통하여 제1채널필라(122)에 전기적으로 연결될 수 있다. 제2채널필라(124)의 직경은 제1채널필라(122)의 직경보다 작을 수 있다. 제2채널필라(124)의 직경은 코어필라(120)의 직경과 동일하거나, 또는 더 작을 수 있다. 제2채널필라(124)는 제2채널막(122B) 상에 형성될 수 있고, 수직방향으로 제2채널필라(124)의 중심선은 제1채널필라(122)의 중심선 또는 코어필라(120)의 중심선에 정렬될 수 있다. 참고로, 제1채널필라(122) 및 제2채널필라(124)의 중심선은 일점쇄선으로 도시하였다.
제2채널필라(124)는 제3도전패턴(114) 상부에 형성된 정션영역(124A)을 포함할 수 있다. 정션영역(124A)은 드레인선택트랜지스터의 드레인으로 작용할 수 있다. 정션영역(124A)은 제2채널필라(124)에 n형 불순물을 주입하여 형성된 것일 수 있다.
제2채널필라(124)의 측면을 감싸는 게이트절연막(128)은 제2채널필라(124)와 제3도전패턴(114) 사이에 삽입된 형태를 가질 수 있다. 또한, 게이트절연막(128)은 제2채널막(122B) 상면을 덮도록 연장된 형태를 가질 수 있다. 또한, 게이트절연막(128)은 제3도전패턴(114)의 저면에 접하여 제3도전패턴(114)과 제3도전패턴(114) 하부에 위치하는 구조물들 사이에 삽입된 형태를 가질 수 있다. 게이트절연막(128)은 드레인선택트랜지스터에서 요구되는 특성에 따라 물질 및 적층구조를 제어할 수 있다. 예를 들어, 게이트절연막(128)은 산화막을 포함할 수 있다.
제1채널필라(122) 및 제2채널필라(124)는 서로 동일한 물질로 구성될 수 있다. 예를 들어, 제1채널필라(122) 및 제2채널필라(124)는 각각 반도체막을 포함할 수 있다. 반도체막은 실리콘막을 포함할 수 있다.
메모리막(126)은 블록킹막(126B), 전하트랩막(126C) 및 터널절연막(126T)이 순차적으로 적층된 형태를 가질 수 있다. 여기서, 터널절연막(126T)은 제1채널막(122A)에 접할 수 있고, 블록킹막(126B)은 제1도전패턴(110) 및 제2도전패턴들(112)에 접할 수 있다. 터널절연막(126T) 및 블록킹막(126B)은 산화막을 포함할 수 있고, 전하트랩막(126C)은 질화막을 포함할 수 있다.
메모리막(126)은 제1채널필라(122)의 저면 및 측면을 감싸고, 메모리막(126)의 단부는 제1채널필라(122) 위로 확장된 형태를 가질 수 있다. 따라서, 메모리막(126)은 제2채널필라(124)의 측벽으로부터 이격되어 서로 마주보는 측벽을 가질 수 있다. 여기서, 채널구조물(CH)과 중첩되는 영역에서 하방으로 돌출된 제3도전패턴(114)은 확장된 메모리막(126)과 제2채널필라(124) 사이의 공간을 매립하는 형태를 가질 수 있다.
한편, 본 실시예에서는 메모리막(126)이 산화막-질화막-산화막이 적층된 ONO 구조인 경우를 예시하였으나, 이에 한정되지 않는다. 메모리막(126)은 반도체 메모리 장치에서 요구되는 특성에 따라 다양한 물질막을 포함할 수 있고, 다양한 적층구조를 가질 수 있다.
게이트적층체들(GST) 상부에 형성되어 채널구조물들(CH) 각각에 전기적으로 연결된 복수의 콘택플러그들(116)은 채널구조물들(CH)과 비트라인들(BL) 사이를 연결하는 역할을 수행할 수 있다. 구체적으로, 게이트적층체들(GST) 상에 형성된 제3층간절연막(106) 내에 콘택플러그들(116)이 위치할 수 있고, 비트라인들(BL)은 제3층간절연막(106) 상에 형성될 수 있다.
콘택플러그들(116) 각각은 제2채널필라(124)에 전기적으로 연결될 수 있다. 이때, 제2채널필라(124)의 상단부가 콘택플러그(116)의 하단부에 삽입된 형태를 가질 수 있다. 구체적으로, 제2채널필라(124)는 상단부에 형성된 정션영역(124A)을 구비하고, 정션영역(124A)의 일부가 콘택플러그(116)의 하단부에 삽입된 형태를 가질 수 있다. 이는, 제2채널필라(124)와 콘택플러그(116)의 사이의 접촉면적을 증가시켜 콘택저항을 감소시키기 위함이다.
제2채널필라(124)의 상단부가 콘택플러그(116)의 하단부에 삽입된 형태를 가짐으로서, 콘택플러그들(116) 각각은 제3층간절연막(106)을 관통하고, 하단부가 제2층간절연막(104) 내부로 확장된 형태를 가질 수 있다. 따라서, 제3도전패턴들(114) 사이를 분리하는 분리막(108)의 일부는 콘택플러그들(116) 사이에 위치할 수 있다.
상술한 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 드레인선택트랜지스터의 채널로 사용되는 제2채널필라(124)를 구비함으로서, 더미 채널구조물들(CH)을 필요로하지 않기 때문에 수평방향으로 칩 사이즈를 감소시킬 수 있다. 또한, 동일레벨에서 분리된 단층 구조의 제3도전패턴들(114)만으로 드레인선택트랜지스터에서 요구되는 충분한 구동 능력을 제공할 수 있기 때문에 동작 신뢰성을 향상시킬 수 있다. 또한, 드레인선택트랜지스터를 다층 구조로 배치할 필요가 없기 때문에 수직방향으로 칩 사이즈를 감소시킴과 동시에 패스트랜지스터 영역의 면적을 감소시킬 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 8에 도시된 바와 같이, 반도체 메모리 장치의 제조방법은 기판 상에 주변회로를 형성하는 S1단계 및 주변회로 상에 메모리 셀 어레이를 형성하는 S3단계를 포함할 수 있다.
먼저, S1 단계에서는 기판 상에 주변회로가 제공될 수 있다. 주변회로는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들 각각의 소스 및 드레인은 기판의 일부 영역 내에 형성될 수 있고, 트랜지스터들 각각의 게이트전극은 기판 상에 형성될 수 있다.
이어서, S3 단계에서 주변회로 상에 메모리 셀 어레이를 형성할 수 있다. S3 단계는 도 3에 도시된 소스막(SL)을 형성하는 단계, 도 3에 도시된 게이트적층체들(GST)을 형성하는 단계 및 도 3에 도시된 비트라인들(BL)을 형성하는 단계를 포함할 수 있다.
한편, 도면에 도시하지는 않았으나, S3 단계 이전에 주변회로 상에 인터커넥션들을 위한 도전패턴들이 형성될 수 있고, 메모리 셀 어레이는 인터커넥션들 상에 형성될 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타낸 순서도이다.
도 9에 도시된 바와 같이, 반도체 메모리 장치의 제조방법은 주변회로를 포함하는 제1칩을 형성하는 S11 단계, 메모리 셀 어레이를 포함하는 제2칩을 형성하는 S13 단계, 제1칩과 제2칩을 본딩하는 S15 단계 및 제2칩의 보조기판을 제거하는 S17 단계를 포함할 수 있다.
먼저, S11 단계에서 메인기판 상에 주변회로가 제공될 수 있다. 제1칩은 주변회로에 접속된 제1인터커넥션들을 포함할 수 있다.
이어서, S13 단계에서 보조기판 상에 메모리 셀 어레이를 형성할 수 있다. S13 단계는 도 3에 도시된 소스막(SL)을 형성하는 단계, 도 3에 도시된 게이트적층체들(GST)을 형성하는 단계 및 도 3에 도시된 비트라인들(BL)을 형성하는 단계를 포함할 수 있다. 제2칩은 메모리 셀 어레이에 접속된 제2인터커넥션들을 더 포함할 수 있다.
한편, 도 3에서는 메모리 셀 어레이가 소스막(SL), 게이트적층체들(GST) 및 비트라인들(BL)이 순차적으로 적층된 경우를 예시하였으나, 이에 한정되지 않는다. 변형예로서, S13 단계에서 메모리 셀 어레이는 비트라인 상에 게이트적층체들이 형성되고, 소스막이 형성되지 않은 구조를 가질 수도 있다.
이어서, S15 단계에서 제1인터커넥션들 및 제2인터커넥션들이 서로 마주하도록 제1칩 상에 제2칩이 정렬되고, 제1인터커넥션들 중 일부 및 제2인터커넥션들 중 일부가 서로 본딩될 수 있다.
이어서, S17 단계에서 제2칩의 보조기판을 제거하여 주변회로와 메모리 셀 어레이가 중첩된 반도체 메모리 장치를 형성할 수 있다.
한편, 변형예로서, S13 단계에서 메모리 셀 어레이가 비트라인 상에 게이트적층체들이 형성되고, 소스막이 형성되지 않은 구조를 갖는 경우에 S17 단계 이후에 채널구조물들에 접속된 소스막을 형성할 수 있다.
도 10a 내지 도 10j는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조방법을 도시한 단면도이다. 여기서, 도 10a 내지 도 10j는 반도체 메모리 장치의 메모리 셀 어레이 제조방법을 도시한 단면도로서, 도 10a 내지 도 10j를 참조하여 후술하는 메모리 셀 어레이의 제조방법은 도 8에 도시된 S3 단계에 포함되거나, 또는 도 9에 도시된 S13 단계에 포함될 수 있다.
도 10a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(미도시) 상에 제1층간절연막(102)과 희생막(140)이 복수회 교번 적층된 적층막을 형성한다. 여기서, 적층막의 최상층에는 희생막(140)이 위치하도록 형성할 수 있다. 그리고, 적층막에서 제1층간절연막(102)들 중 최상층에 위치하는 제1층간절연막(102) 및 희생막들(140) 중 최상층에 위치하는 희생막(140)은 상대적으로 더 큰 두께를 갖도록 형성할 수 있다. 제1층간절연막(102)들은 산화막으로 형성할 수 있고, 희생막들(140)은 질화막으로 형성할 수 있다.
다음으로, 적층막에서 제1층간절연막(102)들 중 최상층에 위치하는 제1층간절연막(102) 및 희생막들(140) 중 최상층에 위치하는 희생막(140)을 관통하는 분리막(108)을 형성한다. 분리막(108)은 도 3에 도시된 제1슬릿(S1)에 대응하는 것일 수 있다. 분리막(108)은 절연막으로 형성할 수 있다. 예를 들어, 분리막(108)은 산화막으로 형성할 수 있다.
다음으로, 하드마스크패턴(미도시)을 이용하여 적층막을 관통하는 복수의 채널홀들(142)을 형성한다.
다음으로, 채널홀들(142) 각각의 표면을 따라 메모리막(126)을 형성한다. 메모리막(126)은 블록킹막(126B), 전하트랩막(126C) 및 터널절연막(126T)이 순차적으로 적층된 적층막으로 형성할 수 있다. 블록킹막(126B) 및 터널절연막(126T)은 산화막으로 형성할 수 있고, 전하트랩막(126C)는 질화막으로 형성할 수 있다.
다음으로, 메모리막(126) 상에 제1채널막(122A)을 형성한다. 메모리막(126) 상에서 채널홀(142)의 표면을 따라 형성된 제1채널막(122A)은 실린더 형상을 가질 수 있다. 제1채널막(122A)은 반도체막으로 형성할 수 있다. 예를 들어, 제1채널막(122A)은 실리콘막으로 형성할 수 있다.
다음으로, 제1채널막(122A) 상에 채널홀(142)을 갭필하는 코어필라(120)를 형성한다. 코어필라(120)는 산화막으로 형성할 수 있다.
다음으로, 채널홀(142)의 상단부에 형성된 코어필라(120)를 식각하여 코어필라(120)의 높이를 낮추기 위한 리세스식각을 진행한다. 이때, 리세스식각 깊이는 적층막에서 제1층간절연막(102)들 중 최상층에 위치하는 제1층간절연막(102)의 두께와 적층막에서 희생막들(140) 중 최상층에 위치하는 희생막(140)의 두께의 합과 동일하거나, 또는 더 작을 수 있다.
도 10b에 도시된 바와 같이, 코어필라(120) 상에 제1채널막(122A)의 단부를 덮는 제2채널막(122B)을 형성한다. 제2채널막(122B)은 제1채널막(122A)과 동일한 물질로 형성할 수 있다. 예를 들어, 제2채널막(122B)은 실리콘막으로 형성할 수 있다. 제2채널막(122B)은 채널홀(142)의 나머지를 갭필하도록 실리콘막을 형성한 후, 채널홀(142)에 갭필된 실리콘막의 두께를 낮추기 위해 리세스식각하는 일련의 공정과정을 통해 형성할 수 있다. 따라서, 제2채널막(122B)은 채널홀(142)의 평면형상에 대응하는 평면형상을 갖는 평판형태를 가질 수 있다.
이로써, 코어필라(120)의 측면 및 저면을 감싸는 제1채널막(122A) 및 코어필라(120) 및 제1채널막(122A)의 상면을 덮는 제2채널막(122B)을 포함하는 제1채널필라(122)를 형성할 수 있다.
한편, 제1채널필라(122)를 형성한 후, 채널홀(142)의 상단부에 노출된 메모리막(126)을 제거하는 식각공정을 진행할 수도 있다.
도 10c에 도시된 바와 같이, 제1채널필라(122)를 포함하는 구조물 상부면의 프로파일을 따라 몰드막(144)을 형성한다. 몰드막(144)은 희생막(140)과 동일한 물질로 형성할 수 있다. 예를 들어, 몰드막(144)은 질화막으로 형성할 수 있다.
다음으로, 몰드막(144) 상에 하드마스크를 형성한 후, 하드마스크를 식각장벽으로 몰드막(144)을 식각하여 제2채널막(122B) 일부를 노출시키는 몰드홀(150)을 형성한다. 이때, 제1채널필라(122)를 포함하는 구조물 상부면의 프로파일을 따라 몰드막(144)이 형성되기 때문에 몰드홀(150)은 제1채널필라(122)에 자기 정렬될 수 있다.
도 10d에 도시된 바와 같이, 제2채널막(122B) 상에 제2채널필라(124)를 형성한다. 제2채널필라(124)는 제1채널필라(122)와 동일한 물질로 형성할 수 있다. 따라서, 제2채널필라(124)는 실리콘막으로 형성할 수 있다. 제2채널필라(124)는 몰드홀(150)을 갭필하도록 구조물 전면에 실리콘막을 증착한 후, 몰드막(144)의 상면이 노출될때까지 평탄화공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다.
이로써, 제1채널필라(122) 상에 형성되고, 제3방향(D3)으로 제1채널필라(122) 또는 코어필라(120)의 중심선에 정렬된 중심선을 갖도록 자기 정렬된 제2채널필라(124)를 형성할 수 있다.
도 10e에 도시된 바와 같이, 몰드막(144)을 제거한 후, 연속해서 적층막에서 희생막들(140) 중 최상층에 위치하는 희생막(140)을 제거한다. 이때, 몰드막(144) 및 희생막(140)은 서로 동일한 물질로 형성되어 있기 때문에 한번의 식각공정을 통해 몰드막(144)과 희생막(140)을 동시에 제거할 수 있다.
한편, 몰드막(144) 및 희생막(140)을 제거하는 과정에서 이들의 측벽에 형성된 메모리막(126)도 함께 제거될 수 있다.
도 10f에 도시된 바와 같이, 몰드막(144) 및 희생막(140)이 제거됨에 따라 노출된 제1채널필라(122) 및 제2채널필라(124)의 표면에 게이트절연막(128)을 형성한다. 게이트절연막(128)은 산화막으로 형성할 수 있다. 게이트절연막(128)은 산화막 증착공정 또는 산화공정을 통해 형성할 수 있다. 산화공정을 이용하여 게이트절연막(128)을 형성할 경우, 노출된 제1채널필라(122) 및 제2채널필라(124) 표면에만 선택적으로 게이트절연막(128)을 형성할 수 있다. 반면에, 증착공정을 이용하여 게이트절연막(128)을 형성할 경우, 노출된 구조물의 전 표면에 게이트절연막(128)이 형성할 수 있다.
참고로, 본 실시예에 따른 제조방법에서는 산화공정을 통해 게이트산화막을 형성하는 경우를 예시하였다. 산화공정은 산소 분위기에서 열처리를 진행하는 방법 또는 플라즈마 분위기에서 산소 라디컬을 이용하는 방법을 사용할 수 있다.
한편, 도 6에는 게이트절연막(128)이 증착공정을 통해 형성된 경우를 예시하였다.
도 10g에 도시된 바와 같이, 제2채널필라(124) 사이를 갭필하는 도전막(114A)을 형성한다. 도전막은 제2채널필라(124) 사이를 갭필함과 동시에 제2채널필라(124)와 최상층 제1층간절연막(102) 사이의 공간도 갭필할 수 있다.
도전막(114A)은 제2채널필라(124)를 포함하는 구조물 전면에 도전막(114A)을 증착한 후, 제2채널필라(124)의 상부면이 노출될때까지 평탄화공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다. 여기서, 평탄화공정시 게이트절연막(128)이 일부 제거되어 제2채널필라(124)의 상면이 노출될 수 있다.
도 10h에 도시된 바와 같이, 도전막(114A)의 상면이 제2채널필라(124)의 상면보다 아래에 위치하도록 도전막(114A)을 전면식각하여 제3도전패턴들(114)을 형성한다. 제3도전패턴들(114)은 기 형성된 분리막(108)에 의해 서로 분리될 수 있다. 제3도전패턴들(114)은 도 3에 도시된 드레인선택라인들(DSL1, DSL2)에 대응하는 것일 수 있다.
다음으로, 제3도전패턴들(114) 상에 제2층간절연막(104)을 형성한 후, 평탄화공정을 진행한다. 평탄화공정시 제3도전패턴들(114)을 형성하기 위한 전면식각시 손상된 제2채널필라(124)의 상단부를 함께 제거할 수 있다. 평탄화공정이 완료된 시점에서 제2채널필라(124)의 상면, 제2층간절연막(104)의 상면 및 분리막(108)의 상면이 동일평면상에 위치할 수 있다. 제2층간절연막(104)은 산화막으로 형성할 수 있다.
도 4 및 도 10i에 도시된 바와 같이, 슬릿구조물들(130)을 형성하는 과정에서 희생막(140)을 제거하고, 희생막(140)이 제거된 공간에 도전물질을 갭필하여 제1도전패턴(110) 및 제2도전패턴들(112)을 형성한다.
이로써, 슬릿구조물(130)에 의해 분리된 복수의 게이트적층체(GST)을 형성할 수 있다.
다음으로, 게이트적층체들(GST) 및 슬릿구조물들(130) 상에 제3층간절연막(106)을 형성한다. 제3층간절연막(106)은 산화막으로 형성할 수 있다.
다음으로, 하드마스크패턴(미도시)을 식각장벽으로 제3층간절연막(106) 및 제2층간절연막(104)을 식각하여 제2채널필라(124)의 상단부를 노출시키는 복수의 콘택홀들(148)을 형성한다. 이때, 제2채널필라(124)의 상단부는 콘택홀(148) 내부로 돌출된 형태를 가질 수 있다.
다음으로, 콘택홀(148)에 의해 노출된 제2채널필라(124)의 상단부에 불순물을 이온주입한 후, 열처리하여 정션영역(124A)을 형성한다. 이때, 불순물은 n형 불순물을 사용할 수 있다. 정션영역(124A)은 드레인선택트랜지스터의 드레인일 수 있다.
도 10j에 도시된 바와 같이, 콘택홀들(148) 각각에 매립된 복수의 콘택플러그들(116)을 형성한다. 콘택플러그들(116)은 도면에 도시하지는 않았지만 후속 공정을 통해 형성될 비트라인들과 제2채널필라(124)를 연결하는 역할을 수행할 수 있다.
콘택플러그(116)의 하단부에는 제2채널필라(124)의 상단부가 삽입된 형태를 가질 수 있다. 이는, 제2채널필라(124)와 콘택플러그(116)의 사이의 접촉면적을 증가시켜 콘택저항을 감소시키기 위함이다. 그리고, 제2채널필라(124)의 상단부가 콘택플러그(116)의 하단부에 삽입된 형태를 가짐으로서, 제3도전패턴들(114) 사이를 분리하는 분리막(108)의 일부는 콘택플러그들(116) 사이에 위치할 수 있다.
이로써, 도 4에 도시된 복수의 게이트적층체(GST), 복수의 게이트적층체들(GST) 사이에 형성된 슬릿구조물들(130), 게이트적층체(GST)를 관통하는 복수의 채널구조물들(CH), 게이트적층체들(GST) 상부에 형성되어 채널구조물들(CH) 각각에 전기적으로 연결된 복수의 콘택플러그들(116)을 포함하는 메모리 셀 어레이를 형성할 수 있다.
이후, 공지된 제조방법을 통해 반도체 메모리 장치를 완성할 수 있다.
상술한 바와 같이, 본 실시예에 따른 반도체 메모리 장치 제조방법은 몰드홀(150)을 구비하는 몰드막(144)을 이용하여 제2채널필라(124)를 형성함으로서, 제1채널필라(122)와 제2채널필라(124)를 용이하게 정렬시킬 수 있고, 이들 사이의 오정렬에 기인한 특성 열화를 원천적으로 방지할 수 있다.
도 11a 내지 도 11h는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조방법을 도시한 단면도이다. 여기서, 도 11a 내지 도 11h는 반도체 메모리 장치의 메모리 셀 어레이 제조방법을 도시한 단면도로서, 도 11a 내지 도 11h를 참조하여 후술하는 메모리 셀 어레이의 제조방법은 도 8에 도시된 S3 단계에 포함되거나, 또는 도 9에 도시된 S13 단계에 포함될 수 있다.
도 11a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(미도시) 상에 제1층간절연막(102)과 희생막(140)이 복수회 교번 적층된 적층막을 형성한다. 여기서, 적층막의 최상층에는 희생막(140)이 위치하도록 형성할 수 있다. 그리고, 적층막에서 제1층간절연막(102)들 중 최상층에 위치하는 제1층간절연막(102) 및 희생막들(140) 중 최상층에 위치하는 희생막(140)은 상대적으로 더 큰 두께를 갖도록 형성할 수 있다. 제1층간절연막(102)들은 산화막으로 형성할 수 있고, 희생막들(140)은 질화막으로 형성할 수 있다.
다음으로, 하드마스크패턴(미도시)을 이용하여 적층막을 관통하는 복수의 채널홀들(142)을 형성한다.
다음으로, 채널홀들(142) 각각의 표면을 따라 메모리막(126)을 형성한다. 메모리막(126)은 블록킹막(126B), 전하트랩막(126C) 및 터널절연막(126T)이 순차적으로 적층된 적층막으로 형성할 수 있다. 블록킹막(126B) 및 터널절연막(126T)은 산화막으로 형성할 수 있고, 전하트랩막(126C)는 질화막으로 형성할 수 있다.
다음으로, 메모리막(126) 상에 제1채널막(122A)을 형성한다. 메모리막(126) 상에서 채널홀(142)의 표면을 따라 형성된 제1채널막(122A)은 실린더 형상을 가질 수 있다. 제1채널막(122A)은 반도체막으로 형성할 수 있다. 예를 들어, 제1채널막(122A)은 실리콘막으로 형성할 수 있다.
다음으로, 제1채널막(122A) 상에 채널홀(142)을 갭필하는 코어필라(120)를 형성한다. 코어필라(120)는 산화막으로 형성할 수 있다.
다음으로, 채널홀(142)의 상단부에 형성된 코어필라(120)를 식각하여 코어필라(120)의 높이를 낮추기 위한 리세스식각을 진행한다. 이때, 리세스식각 깊이는 적층막에서 제1층간절연막(102)들 중 최상층에 위치하는 제1층간절연막(102)의 두께와 적층막에서 희생막들(140) 중 최상층에 위치하는 희생막(140)의 두께의 합과 동일하거나, 또는 더 작을 수 있다.
도 11b에 도시된 바와 같이, 코어필라(120) 상에 제1채널막(122A)의 단부를 덮는 제2채널막(122B)을 형성한다. 제2채널막(122B)은 제1채널막(122A)과 동일한 물질로 형성할 수 있다. 예를 들어, 제2채널막(122B)은 실리콘막으로 형성할 수 있다. 제2채널막(122B)은 채널홀(142)의 나머지를 갭필하도록 실리콘막을 형성한 후, 채널홀(142)에 갭필된 실리콘막의 두께를 낮추기 위해 리세스식각하는 일련의 공정과정을 통해 형성할 수 있다. 따라서, 제2채널막(122B)은 채널홀(142)의 평면형상에 대응하는 평면형상을 갖는 평판형태를 가질 수 있다.
이로써, 코어필라(120)의 측면 및 저면을 감싸는 제1채널막(122A) 및 코어필라(120) 및 제1채널막(122A)의 상면을 덮는 제2채널막(122B)을 포함하는 제1채널필라(122)를 형성할 수 있다.
한편, 제1채널필라(122)를 형성한 후, 채널홀(142)의 상단부에 노출된 메모리막(126)을 제거하는 식각공정을 진행할 수도 있다.
도 11c에 도시된 바와 같이, 제1채널필라(122)를 포함하는 구조물 상부면의 프로파일을 따라 몰드막(144)을 형성한다. 몰드막(144)은 희생막(140)과 동일한 물질로 형성할 수 있다. 예를 들어, 몰드막(144)은 질화막으로 형성할 수 있다.
다음으로, 몰드막(144) 상에 하드마스크를 형성한 후, 하드마스크를 식각장벽으로 몰드막(144)을 식각하여 제2채널막(122B) 일부를 노출시키는 몰드홀(150)을 형성한다. 이때, 제1채널필라(122)를 포함하는 구조물 상부면의 프로파일을 따라 몰드막(144)이 형성되기 때문에 몰드홀(150)은 제1채널필라(122)에 자기 정렬될 수 있다.
도 11d에 도시된 바와 같이, 제2채널막(122B) 상에 제2채널필라(124)를 형성한다. 제2채널필라(124)는 제1채널필라(122)와 동일한 물질로 형성할 수 있다. 따라서, 제2채널필라(124)는 실리콘막으로 형성할 수 있다. 제2채널필라(124)는 몰드홀(150)을 갭필하도록 구조물 전면에 실리콘막을 증착한 후, 몰드막(144)의 상면이 노출될때까지 평탄화공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다.
이로써, 제1채널필라(122) 상에 형성되고, 제3방향(D3)으로 제1채널필라(122) 또는 코어필라(120)의 중심선에 정렬된 중심선을 갖도록 자기 정렬된 제2채널필라(124)를 형성할 수 있다.
다음으로, 몰드막(144)을 제거한 후, 연속해서 적층막에서 희생막들(140) 중 최상층에 위치하는 희생막(140)을 제거한다. 이때, 몰드막(144) 및 희생막(140)은 서로 동일한 물질로 형성되어 있기 때문에 한번의 식각공정을 통해 몰드막(144)과 희생막(140)을 동시에 제거할 수 있다.
한편, 몰드막(144) 및 희생막(140)을 제거하는 과정에서 이들의 측벽에 형성된 메모리막(126)도 함께 제거될 수 있다.
도 11e에 도시된 바와 같이, 몰드막(144) 및 희생막(140)이 제거됨에 따라 노출된 제1채널필라(122) 및 제2채널필라(124)의 표면에 게이트절연막(128)을 형성한다. 게이트절연막(128)은 산화막으로 형성할 수 있다. 게이트절연막(128)은 산화막 증착공정 또는 산화공정을 통해 형성할 수 있다. 산화공정을 이용하여 게이트절연막(128)을 형성할 경우, 노출된 제1채널필라(122) 및 제2채널필라(124) 표면에만 선택적으로 게이트절연막(128)을 형성할 수 있다. 반면에, 증착공정을 이용하여 게이트절연막(128)을 형성할 경우, 노출된 구조물의 전 표면에 게이트절연막(128)이 형성할 수 있다.
참고로, 본 실시예에 따른 제조방법에서는 산화공정을 통해 게이트산화막을 형성하는 경우를 예시하였다. 산화공정은 산소 분위기에서 열처리를 진행하는 방법 또는 플라즈마 분위기에서 산소 라디컬을 이용하는 방법을 사용할 수 있다.
한편, 도 6에는 게이트절연막(128)이 증착공정을 통해 형성된 경우를 예시하였다.
다음으로, 제2채널필라(124) 사이를 갭필하는 도전막(114A)을 형성한다. 도전막은 제2채널필라(124) 사이를 갭필함과 동시에 제2채널필라(124)와 최상층 제1층간절연막(102) 사이의 공간도 갭필할 수 있다.
도전막(114A)은 제2채널필라(124)를 포함하는 구조물 전면에 도전막(114A)을 증착한 후, 제2채널필라(124)의 상부면이 노출될때까지 평탄화공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다. 여기서, 평탄화공정시 게이트절연막(128)이 일부 제거되어 제2채널필라(124)의 상면이 노출될 수 있다.
도 11f에 도시된 바와 같이, 도전막(114A)을 관통하는 적어도 1개 이상의 분리막(108)을 형성한다. 분리막(108)은 도 3에 도시된 제1슬릿(S1)에 대응하는 것일 수 있다. 분리막(108)은 절연막으로 형성할 수 있다. 예를 들어, 분리막(108)은 산화막으로 형성할 수 있다. 분리막(108)은 도전막(114A) 상의 하드마스크패턴(미도시)을 식각장벽으로 도전막(114A)을 식각하여 트렌치를 형성한 후, 트렌치 내부에 산화막을 갭필하는 일련의 공정과정을 통해 형성할 수 있다. 여기서, 트렌치를 형성하기 위한 식각공정시 제1층간절연막(102) 일부 및 메모리막(126) 일부가 함께 식각될 수 있다.
도 11g에 도시된 바와 같이, 도전막(114A)의 상면이 제2채널필라(124)의 상면보다 아래에 위치하도록 도전막(114A)을 전면식각하여 제3도전패턴들(114)을 형성한다. 제3도전패턴들(114)은 기 형성된 분리막(108)에 의해 서로 분리될 수 있다. 제3도전패턴들(114)은 도 3에 도시된 드레인선택라인들(DSL1, DSL2)에 대응하는 것일 수 있다.
다음으로, 제3도전패턴들(114) 상에 제2층간절연막(104)을 형성한 후, 평탄화공정을 진행한다. 평탄화공정시 제3도전패턴들(114)을 형성하기 위한 전면식각시 손상된 제2채널필라(124)의 상단부를 함께 제거할 수 있다. 평탄화공정이 완료된 시점에서 제2채널필라(124)의 상면, 제2층간절연막(104)의 상면 및 분리막(108)의 상면이 동일평면상에 위치할 수 있다. 제2층간절연막(104)은 산화막으로 형성할 수 있다.
도 11h에 도시된 바와 같이, 슬릿구조물들(130)을 형성하는 과정에서 희생막(140)을 제거하고, 희생막(140)이 제거된 공간에 도전물질을 갭필하여 제1도전패턴(110) 및 제2도전패턴들(112)을 형성한다.
이로써, 슬릿구조물(130)에 의해 분리된 복수의 게이트적층체(GST)을 형성할 수 있다.
다음으로, 게이트적층체들(GST) 및 슬릿구조물들(130) 상에 제3층간절연막(106)을 형성한다. 제3층간절연막(106)은 산화막으로 형성할 수 있다.
다음으로, 하드마스크패턴(미도시)을 식각장벽으로 제3층간절연막(106) 및 제2층간절연막(104)을 식각하여 제2채널필라(124)의 상단부를 노출시키는 복수의 콘택홀들(148)을 형성한다. 이때, 제2채널필라(124)의 상단부는 콘택홀(148) 내부로 돌출된 형태를 가질 수 있다.
다음으로, 콘택홀(148)에 의해 노출된 제2채널필라(124)의 상단부에 불순물을 이온주입한 후, 열처리하여 정션영역(124A)을 형성한다. 이때, 불순물은 n형 불순물을 사용할 수 있다. 정션영역(124A)은 드레인선택트랜지스터의 드레인일 수 있다.
다음으로, 콘택홀들(148) 각각에 매립된 복수의 콘택플러그들(116)을 형성한다. 콘택플러그들(116)은 도면에 도시하지는 않았지만 후속 공정을 통해 형성될 비트라인들과 제2채널필라(124)를 연결하는 역할을 수행할 수 있다.
콘택플러그(116)의 하단부에는 제2채널필라(124)의 상단부가 삽입된 형태를 가질 수 있다. 이는, 제2채널필라(124)와 콘택플러그(116)의 사이의 접촉면적을 증가시켜 콘택저항을 감소시키기 위함이다. 그리고, 제2채널필라(124)의 상단부가 콘택플러그(116)의 하단부에 삽입된 형태를 가짐으로서, 제3도전패턴들(114) 사이를 분리하는 분리막(108)의 일부는 콘택플러그들(116) 사이에 위치할 수 있다.
이로써, 도 4에 도시된 복수의 게이트적층체(GST), 복수의 게이트적층체들(GST) 사이에 형성된 슬릿구조물들(130), 게이트적층체(GST)를 관통하는 복수의 채널구조물들(CH), 게이트적층체들(GST) 상부에 형성되어 채널구조물들(CH) 각각에 전기적으로 연결된 복수의 콘택플러그들(116)을 포함하는 메모리 셀 어레이를 형성할 수 있다.
이후, 공지된 제조방법을 통해 반도체 메모리 장치를 완성할 수 있다.
상술한 바와 같이, 본 실시예에 따른 반도체 메모리 장치 제조방법은 몰드홀(150)을 구비하는 몰드막(144)을 이용하여 제2채널필라(124)를 형성함으로서, 제1채널필라(122)와 제2채널필라(124)를 용이하게 정렬시킬 수 있고, 이들 사이의 오정렬에 기인한 특성 열화를 원천적으로 방지할 수 있다.
도 12는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 12에 도시된 바와 같이, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 서로 이격되어 적층된 복수의 도전패턴들을 포함하는 게이트적층체, 게이트적층체를 관통하는 복수의 채널구조물들 및 채널구조물들 각각에 중첩되도록 게이트적층체 상에 형성된 복수의 콘택플러그들을 포함할 수 있다. 여기서, 채널구조물들 각각은 게이트적층체 일부를 관통하는 제1채널필라, 제1채널필라의 저면 및 측면을 감싸는 메모리막, 제1채널필라의 상면으로부터 연장되어 나머지 게이트적층체를 관통하고, 콘택플러그에 연결된 제2채널필라 및 제2채널필라의 측면을 감싸는 게이트절연막을 포함할 수 있다. 메모리 장치(1120)는 제2채널필라를 구비함으로서, 메모리 장치(1120)의 집적도를 효과적으로 증가시킬 수 있고, 제2채널필라를 사용하는 드레인선택트랜지스터의 동작 신뢰성을 향상시킬 수 있다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 13은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 13에 도시된 바와 같이, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 서로 이격되어 적층된 복수의 도전패턴들을 포함하는 게이트적층체, 게이트적층체를 관통하는 복수의 채널구조물들 및 채널구조물들 각각에 중첩되도록 게이트적층체 상에 형성된 복수의 콘택플러그들을 포함할 수 있다. 여기서, 채널구조물들 각각은 게이트적층체 일부를 관통하는 제1채널필라, 제1채널필라의 저면 및 측면을 감싸는 메모리막, 제1채널필라의 상면으로부터 연장되어 나머지 게이트적층체를 관통하고, 콘택플러그에 연결된 제2채널필라 및 제2채널필라의 측면을 감싸는 게이트절연막을 포함할 수 있다. 메모리 장치(1212)는 제2채널필라를 구비함으로서, 메모리 장치(1212)의 집적도를 효과적으로 증가시킬 수 있고, 제2채널필라를 사용하는 드레인선택트랜지스터의 동작 신뢰성을 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
SL : 소스막 GST : 게이트적층체
102 : 제1층간절연막 104 : 제2층간절연막
106 : 제3층간절연막 108 : 분리막
110 : 제1도전패턴 112 : 제2도전패턴
114 : 제3도전패턴 114A : 도전막
116 : 콘택플러그 CH : 채널구조물
120 : 코어필라 122 : 제1채널필라
122A : 제1채널막 122B : 제2채널막
124 : 제2채널필라 124A : 정션영역
126 : 메모리막 126B : 블록킹막
126C : 전하트랩막 126T : 터널절연막
128 : 게이트절연막 130 : 슬릿구조물
132 : 슬릿막 134 : 슬릿스페이서
140 : 희생막 142 : 채널홀
144 : 몰드막 146 : 하드마스크
148 : 콘택홀 150 : 몰드홀

Claims (30)

  1. 서로 이격되어 적층된 복수의 도전패턴들을 포함하는 게이트적층체; 및
    상기 게이트적층체를 관통하는 복수의 채널구조물들을 포함하고,
    상기 채널구조물들 각각은,
    상기 도전패턴들 중 최상층에 위치하는 최상층 도전패턴을 제외한 나머지 도전패턴들을 관통하는 제1채널필라;
    상기 최상층 도전패턴을 관통하여 상기 제1채널필라에 접하는 제2채널필라; 및
    상기 최상층 도전패턴과 상기 제1채널필라 및 상기 제2채널필라 사이에 삽입된 게이트절연막
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    수직방향으로 상기 제2채널필라의 중심선은 상기 제1채널필라의 중심선에 정렬되는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 채널구조물들 각각은 상기 제1채널필라의 저면 및 측면을 감싸는 메모리막을 더 포함하고, 상기 메모리막의 단부는 상기 제1채널필라 위로 확장되며, 상기 제2채널필라의 측벽으로부터 이격되어 서로 마주보는 측벽을 갖는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 최상층 도전패턴은 평판형태를 갖되, 상기 채널구조물과 중첩되는 영역에서 하방으로 돌출되어 상기 제1채널필라 위로 확장된 상기 메모리막과 상기 제2채널필라 사이의 공간을 매립하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 게이트적층체는 상기 최상층 도전패턴을 관통하는 적어도 1개 이상의 분리막을 더 포함하고, 상기 최상층 도전패턴은 상기 분리막에 의해 동일레벨에서 서로 이격된 적어도 2개 이상의 패턴들로 분리되는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제1채널필라는,
    코어필라;
    상기 코어필라의 저면 및 측면을 감싸는 제1채널막; 및
    상기 코어필라의 상면 및 상기 체1채널막의 단부를 덮는 제2채널막
    을 포함하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 제2채널필라는 상기 최상층 도전패턴을 관통하여 상기 최상층 도전패턴 위아래로 각각 연장되며, 상기 최상층 도전패턴의 상부에 위치하는 상기 제2채널필라는 정션영역을 포함하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 제2채널필라의 직경은 상기 제1채널필라의 직경보다 작은 반도체 메모리 장치.
  9. 서로 이격되어 적층된 복수의 도전패턴들을 포함하는 게이트적층체;
    상기 게이트적층체를 관통하는 복수의 채널구조물들; 및
    상기 채널구조물들 각각에 중첩되도록 상기 게이트적층체 상에 형성된 복수의 콘택플러그들을 포함하고,
    상기 채널구조물들 각각은,
    상기 게이트적층체 일부를 관통하는 제1채널필라;
    상기 제1채널필라의 저면 및 측면을 감싸는 메모리막;
    상기 제1채널필라의 상면으로부터 연장되어 나머지 상기 게이트적층체를 관통하고, 상기 콘택플러그에 연결된 제2채널필라; 및
    상기 제2채널필라의 측면을 감싸는 게이트절연막
    을 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 게이트적층체는 상기 도전패턴들 중 최상층에 위치하는 최상층 도전패턴을 관통하는 적어도 1개 이상의 분리막을 더 포함하고, 상기 최상층 도전패턴은 상기 분리막에 의해 동일레벨에서 서로 이격된 적어도 2개 이상의 패턴들로 분리되는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 분리막은 상기 최상층 도전패턴 위로 확장되어 상기 분리막의 일부가 인접한 상기 콘택플러그들 사이에 위치하는 반도체 메모리 장치.
  12. 제9항에 있어서,
    상기 제2채널필라의 상단부가 상기 콘택플러그의 하단부 삽입된 형태를 갖는 반도체 메모리 장치.
  13. 제9항에 있어서,
    상기 제2채널필라는 상단부에 형성된 정션영역을 포함하고, 상기 정션영역의 일부가 상기 콘택플러그의 하단부에 삽입된 형태를 갖는 반도체 메모리 장치.
  14. 제9항에 있어서,
    상기 제1채널필라는,
    코어필라;
    상기 코어필라의 저면 및 측면을 감싸는 제1채널막; 및
    상기 코어필라의 상면 및 상기 체1채널막의 단부를 덮는 제2채널막
    을 포함하는 반도체 메모리 장치.
  15. 제9항에 있어서,
    상기 메모리막의 단부는 상기 제1채널필라 위로 확장되며, 상기 제2채널필라의 측벽으로부터 이격되어 서로 마주보는 측벽을 갖는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제2채널필라는 상기 도전패턴들 중 적어도 최상층에 위치하는 최상층 도전패턴을 관통하고, 상기 최상층 도전패턴은 평판형태를 갖되, 상기 채널구조물과 중첩되는 영역에서 하방으로 돌출되어 상기 제1채널필라 위로 확장된 상기 메모리막과 상기 제2채널필라 사이의 공간을 매립하는 반도체 메모리 장치.
  17. 제9항에 있어서,
    상기 제2채널필라의 직경은 상기 제1채널필라의 직경보다 작은 반도체 메모리 장치.
  18. 제9항에 있어서,
    수직방향으로 상기 제2채널필라의 중심선은 상기 제1채널필라의 중심선에 정렬되는 반도체 메모리 장치.
  19. 교번 적층된 희생막들 및 제1층간절연막들을 포함하고, 최상층에 상기 희생막이 위치하도록 적층막을 형성하는 단계;
    상기 적층막을 관통하는 복수의 채널홀들을 형성하는 단계;
    각각의 상기 채널홀들 내부에 제1채널필라를 형성하는 단계;
    상기 제1채널필라가 형성된 적층막 상에 상기 제1채널필라 일부를 노출시키는 몰드홀을 구비하는 몰드막을 형성하는 단계;
    상기 몰드홀을 갭필하는 제2채널필라를 형성하는 단계; 및
    상기 몰드막 및 상기 적층막에서 최상층에 위치하는 희생막을 제거하는 단계
    를 포함하는 반도체 메모리 장치 제조방법.
  20. 제19항에 있어서,
    상기 제1채널필라를 형성하는 단계는,
    상기 채널홀 표면을 따라 메모리막을 형성하는 단계;
    상기 메모리막 상에 제1채널막을 형성하는 단계;
    상기 제1채널막 상에 상기 채널홀을 일부 갭필하는 코어필라를 형성하는 단계; 및
    상기 코어필라 상에 상기 제1채널막의 단부를 덮는 제2채널막을 형성하는 단계
    를 포함하는 반도체 메모리 장치 제조방법.
  21. 제19항에 있어서,
    상기 몰드홀을 구비하는 상기 몰드막을 형성하는 단계는 수직방향으로 상기 제2채널필라의 중심선이 상기 제1채널필라의 중심선에 자기 정렬되도록 형성하는 반도체 메모리 장치 제조방법.
  22. 제19항에 있어서,
    상기 몰드홀을 구비하는 상기 몰드막을 형성하는 단계는,
    상기 제1채널필라가 형성된 적층막의 상부 프로파일을 따라 몰드막을 형성하는 단계; 및
    상기 몰드막을 선택적으로 식각하여 상기 제1채널필라 일부를 노출시키는 몰드홀을 형성하는 단계를 포함하고,
    상기 몰드막은 상기 희생막과 동일한 물질로 형성하는 반도체 메모리 장치 제조방법.
  23. 제19항에 있어서,
    상기 제2채널필라의 직경은 상기 제1채널필라의 직경보다 작은 반도체 메모리 장치 제조방법.
  24. 제19항에 있어서,
    노출된 상기 제1채널필라의 표면 및 상기 제2채널필라의 표면에 게이트절연막을 형성하는 단계;
    상기 제2채널필라 사이를 일부 갭필하는 도전막을 형성하는 단계; 및
    상기 도전막 상에 나머지 상기 제2채널필라 사이를 갭필하는 제2층간절연막을 형성하는 단계
    를 더 포함하는 반도체 메모리 장치 제조방법.
  25. 제24항에 있어서,
    상기 제2층간절연막 및 상기 도전막을 관통하는 적어도 1개 이상의 분리막을 형성하는 단계를 더 포함하고, 상기 도전막은 상기 분리막에 의해 서로 이격된 적어도 2개 이상의 도전패턴들로 분리되는 반도체 메모리 장치 제조방법.
  26. 제24항에 있어서,
    상기 채널홀을 형성하기 이전에,
    상기 적층막에서 최상단에 위치하는 상기 희생막 및 상기 제1층간절연막을 관통하는 적어도 1개 이상의 분리막을 형성하는 단계를 더 포함하고,
    상기 제2채널필라 사이를 일부 갭필하는 도전막을 형성하는 단계에서,
    상기 도전막은 상기 분리막에 의해 서로 이격된 적어도 2개 이상의 도전패턴들로 분리되는 반도체 메모리 장치 제조방법.
  27. 제24항에 있어서,
    상기 제2채널필라 사이를 일부 갭필하는 도전막을 형성하는 단계는
    나머지 상기 채널홀들 및 상기 제2채널필라 사이를 갭필하도록 도전막을 형성하는 단계; 및
    전면식각공정을 진행하여 상기 도전막의 두께를 낮추는 단계
    를 포함하는 반도체 메모리 장치 제조방법.
  28. 제24항에 있어서,
    상기 제2층간절연막 상에 제3층간절연막을 형성하는 단계;
    상기 제3층간절연막 및 상기 제2층간절연막을 선택적으로 식각하여 상기 제2채널필라를 노출시키는 콘택홀을 형성하는 단계: 및
    상기 콘택홀을 갭필하는 콘택플러그를 형성하는 단계
    를 더 포함하는 반도체 메모리 장치 제조방법.
  29. 제27항에 있어서,
    상기 콘택홀을 갭필하는 콘택플러그를 형성하기 이전에,
    상기 콘택홀에 의해 노출된 상기 제2채널필라에 불순물을 이온주입하여 정션영역을 형성하는 단계를 더 포함하는 반도체 메모리 장치 제조방법.
  30. 제27항에 있어서,
    상기 제2채널필라의 상단부가 상기 콘택플러그의 하단부 삽입된 형태를 갖도록 형성하는 반도체 메모리 장치 제조방법.
KR1020200120195A 2020-09-18 2020-09-18 반도체 메모리 장치 및 그 제조방법 KR20220037575A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200120195A KR20220037575A (ko) 2020-09-18 2020-09-18 반도체 메모리 장치 및 그 제조방법
US17/147,148 US11937421B2 (en) 2020-09-18 2021-01-12 Semiconductor memory device including channel pillar with junction and method of fabricating the semiconductor memory device
CN202110055795.6A CN114203719A (zh) 2020-09-18 2021-01-15 半导体存储器装置和制造该半导体存储器装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200120195A KR20220037575A (ko) 2020-09-18 2020-09-18 반도체 메모리 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20220037575A true KR20220037575A (ko) 2022-03-25

Family

ID=80645761

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200120195A KR20220037575A (ko) 2020-09-18 2020-09-18 반도체 메모리 장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US11937421B2 (ko)
KR (1) KR20220037575A (ko)
CN (1) CN114203719A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220000096A (ko) * 2020-06-25 2022-01-03 삼성전자주식회사 반도체 소자

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7241655B2 (en) * 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US9054194B2 (en) * 2009-04-29 2015-06-09 Taiwan Semiconductor Manufactruing Company, Ltd. Non-planar transistors and methods of fabrication thereof
KR101096199B1 (ko) * 2009-09-07 2011-12-22 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101175885B1 (ko) * 2011-02-17 2012-08-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20120131688A (ko) * 2011-05-26 2012-12-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130005430A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
KR20130094112A (ko) * 2012-02-15 2013-08-23 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8936960B1 (en) * 2013-07-02 2015-01-20 United Microelectronics Corp. Method for fabricating an integrated device
KR20150100325A (ko) * 2014-02-25 2015-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20160001408A (ko) * 2014-06-27 2016-01-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9711524B2 (en) * 2015-01-13 2017-07-18 Sandisk Technologies Llc Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof
KR102432793B1 (ko) * 2015-09-30 2022-08-17 에스케이하이닉스 주식회사 반도체 장치
US9601586B1 (en) * 2015-11-02 2017-03-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices, including forming a metal layer on source/drain regions
KR102335266B1 (ko) * 2017-06-01 2021-12-07 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20180137264A (ko) * 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10714494B2 (en) * 2017-11-23 2020-07-14 Macronix International Co., Ltd. 3D memory device with silicon nitride and buffer oxide layers and method of manufacturing the same
KR102474306B1 (ko) * 2018-02-20 2022-12-06 에스케이하이닉스 주식회사 크로스-포인트 어레이 장치 및 이의 제조 방법
US10381450B1 (en) 2018-02-27 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain select level isolation structures and method of making thereof
US10629611B2 (en) 2018-04-24 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
CN111312718B (zh) * 2018-09-27 2021-02-19 长江存储科技有限责任公司 半导体器件及其制造方法
CN109390349B (zh) * 2018-10-24 2020-11-13 长江存储科技有限责任公司 3d存储器件及其制造方法
KR102635442B1 (ko) * 2018-10-25 2024-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102629478B1 (ko) * 2018-11-21 2024-01-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US11107829B2 (en) * 2018-12-17 2021-08-31 SK Hynix Inc. Method of manufacturing a three-dimensional non-volatile memory device
CN113261075A (zh) * 2018-12-21 2021-08-13 应用材料公司 用于形成触点的处理系统和方法
WO2020163104A1 (en) * 2019-02-08 2020-08-13 Applied Materials, Inc. Semiconductor device, method of making a semiconductor device, and processing system

Also Published As

Publication number Publication date
US11937421B2 (en) 2024-03-19
US20220093625A1 (en) 2022-03-24
CN114203719A (zh) 2022-03-18

Similar Documents

Publication Publication Date Title
CN109103200B (zh) 半导体器件
US9806185B2 (en) Non-volatile memory device and method of manufacturing the same
US20220020767A1 (en) Semiconductor memory device and a method of manufacturing the same
US8759921B2 (en) Semiconductor memory device and method of manufacturing the same
US11665904B2 (en) Semiconductor device and manufacturing method of the same
KR20160106972A (ko) 반도체 장치 및 그 제조방법
CN103117282A (zh) 三维非易失性存储器件、存储系统及制造方法
US11257843B2 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
KR20200057936A (ko) 반도체 메모리 장치 및 그 형성방법
KR20180014984A (ko) 반도체 장치 및 그 제조방법
US20120205805A1 (en) Semiconductor device and method of manufacturing the same
KR20190019672A (ko) 반도체 장치 및 그 제조방법
KR20170103522A (ko) 반도체 장치 및 그 제조방법
US11769721B2 (en) Method of manufacturing a semiconductor memory device having capacitor electrodes and a vertical contact plug
US11626419B2 (en) Semiconductor memory device
US20210319832A1 (en) Integrated circuit device
KR20150017600A (ko) 반도체 메모리 소자
KR20170038513A (ko) 반도체 장치
KR20220037575A (ko) 반도체 메모리 장치 및 그 제조방법
KR20220000254A (ko) 반도체 메모리 장치 및 그 제조방법
US11963350B2 (en) Semiconductor memory device and method for fabricating the same
US20240015965A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
KR20210157791A (ko) 반도체 메모리 장치 및 그 제조방법
CN113675211A (zh) 半导体存储器装置和该半导体存储器装置的制造方法
KR20230086382A (ko) 워드 라인 분리 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법