KR20130094112A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 수직형 게이트에 관한 것으로, 플로팅 바디 현상을 방지하여 셀 문턱전압(Cell Vt)를 증가시키며, 누설 전류(Leakage Current)를 감소시켜 소자의 리프레쉬 특성을 향상시키는 기술이다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성된 다수의 필라 패턴과, 필라 패턴들 측벽을 연결하는 게이트와, 필라 패턴 상측에 형성된 접합 영역과, 게이트와 상기 접합 영역 사이의 상기 필라 패턴 측벽에 형성된 도전 라인을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성된 다수의 필라 패턴과, 필라 패턴들 측벽을 연결하는 게이트와, 필라 패턴 상측에 형성된 접합 영역과, 게이트와 상기 접합 영역 사이의 상기 필라 패턴 측벽에 형성된 도전 라인을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 수직형 게이트(Vertical Gate)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다. 이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.
이와 같은 수직 채널 트랜지스터 구조는 소자의 선폭이 감소됨에 따라 수직 게이트 하단에 위치한 소스/드레인 접합 영역에 의해 바디 영역이 전기적으로 실리콘 기판과 분리되는 플로팅 바디 현상(Floating Body Effect)이 발생한다. 이러한 플로팅 바디 현상이 발생하게 되면 바디에 쌓이는 홀(Hole)에 의해 트랜지스터의 문턴전압(Cell Vt)이 낮게 형성되어 리프레쉬(Refresh) 특성이 저하되는 등의 문제점이 발생한다.
본 발명은 수직형 게이트에 관한 것으로, 플로팅 바디 현상을 방지하여 셀 문턱전압(Cell Vt)를 증가시키며, 누설 전류(Leakage Current)를 감소시켜 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성된 다수의 필라 패턴과, 필라 패턴들 측벽을 연결하는 게이트와, 필라 패턴 상측에 형성된 접합 영역과, 게이트와 상기 접합 영역 사이의 상기 필라 패턴 측벽에 형성된 도전 라인을 포함하는 것을 특징으로 한다.
나아가, 필라 패턴들 사이의 저부에 형성되며, 게이트와 수직한 방향을 따라 연장된 비트라인을 더 포함한다.
나아가, 게이트와 상기 도전 라인은 같은 방향을 따라 연장된 라인 형태인 것을 특징으로 하며, 도전 라인은 p 타입 폴리실리콘층을 포함하는 것을 특징으로 한다.
또한, 도전 라인과 연결된 필라 패턴 내측에 p 타입 접합 영역을 더 포함하는 것을 특징으로 한다.
그리고, 도전 라인은 게이트 상측으로부터 일정거리 이격되어 형성된 것을 특징으로 하며, 도전 라인은 상기 접합 영역 하측으로부터 일정거리 이격되어 형성된 것을 특징으로 한다.
나아가, 접합 영역은 n 타입 접합 영역인 것을 특징으로 하며, 필라 패턴 상부에 접합 영역과 연결된 저장 전극을 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 다수의 필라 패턴을 형성하는 단계와, 다수의 필라 패턴 측벽을 연결하는 게이트를 형성하는 단계와, 게이트 상측과 이격되며, 다수의 필라 패턴 측벽을 연결하는 도전 라인을 형성하는 단계와, 필라 패턴 상측에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 필라 패턴을 포함하는 반도체 기판 상부에 비트라인 도전물질을 형성하는 단계와, 에치-백 공정을 진행하여 필라 패턴들 사이의 저부에 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 비트라인을 포함하는 필라 패턴들 사이의 반도체 기판 상부에 제 1 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 게이트를 형성하는 단계는 필라 패턴들 사이의 제 1 절연막 상부에 게이트 도전물질을 형성하는 하는 단계와, 게이트 도전물질 상부의 필라 패턴 측벽에 스페이서를 형성하는 단계와, 스페이서를 식각 마스크로 게이트 도전물질을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 게이트 도전물질을 형성하는 단계 이전에, 필라 패턴 측벽에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하고, 게이트를 형성하는 단계 이후, 게이트를 포함하는 필라 패턴들 사이에 제 2 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 도전 라인을 형성하는 단계는 제 2 절연막을 포함하는 필라 패턴 상부에 폴리실리콘층을 형성하는 하는 단계와, 에치 백 공정으로 절연막 상부에만 폴리실리콘층을 남기는 단계를 더 포함하는 것을 특징으로 한다. 이때, 폴리실리콘층은 p 타입인 것을 특징으로 한다.
그리고, 도전 라인을 형성하는 단계 이후, 열처리 공정을 진행하여 도전 라인과 연결된 필라 패턴 내측에 접합 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 접합 영역을 형성하는 단계는 필라 패턴 상측에 n 타입 이온을 주입하는 단계를 포함하는 것을 특징으로 하며, 접합 영역을 형성하는 단계 이후, 필라 패턴 상부에 접합 영역과 연결되는 저장 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 제조 방법은 수직형 게이트와 저장전극 콘택 사이에 p 타입 폴리실리콘층으로 도전 라인을 형성하고, 이 도전 라인에 바디 바이어스(Body Bias)를 인가하여 필라 패턴에 차지(Charge)되는 홀(Hole)을 제거함으로써 플로팅 바디(Folating Body) 현상을 방지하는 효과를 제공한다. 이로 인해 셀 문턱 전압(Cell Vt)을 증가시키고, 누설 전류(Leakage Current)를 감소시켜 소자의 리프레쉬(Refresh) 특성을 향상시키는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 도시한 사시도.
도 2a 내지 도 2r은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도 및 단면도.
도 2a 내지 도 2r은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도 및 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 셀 및 반도체 소자의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 도시한 사시도이다. 이를 참조하여 수직 게이트를 포함하는 본 발명을 설명하면 다음과 같다.
먼저, 반도체 기판(100)이 식각되어 형성된 라인 패턴(110)들 사이에 비트라인(131)이 포함된다. 그리고, 라인 패턴(110) 상부에 다수의 필라 패턴(110a)이 구비된다. 이 필라 패턴(110a)은 라인 패턴(110)이 식각되어 형성된 것으로, 필라 패턴(110a)들은 일정 간격 이격되어 구비된다. 그리고, 비트라인(131)과 교차되는 방향 즉, X - X'에 따른 방향의 필라 패턴(110a)들 사이에 게이트(143a)가 구비된다. 게이트(143a)는 필라 패턴(110a)들을 연결하는 형태로 형성되며, 비트라인(131)과 교차되는 방향 즉, X - X'에 따른 방향으로 형성된다.
그리고, 게이트(143a)를 포함하는 필라 패턴(110a)들 사이에 절연막(160)이 형성되고, 절연막(160) 상부에 도전 라인(165)이 구비된다. 이 도전 라인(165)은 게이트(143a)와 평행한 방향 즉, X - X'을 따라 연장된 형태로 구비되며, p 타입 폴리실리콘을 포함하는 것이 바람직하다. 여기에서는 바디 콘택을 별도로 도시하지 않았으나, 도전 라인(165)과 연결되는 바디 콘택을 형성하고 이 바디 콘택을 통해 바디 바이어스를 인가하는 것이 바람직하다. 바디 콘택은 상대적으로 넓은 공간이 확보된 부분에 형성하는 것이 바람직하다. 바디 콘택이 형성되는 위치는 특정 영역에 한정되지 않으며, 공간 마진이 여유로운 영역에 형성할 수 있다.
그리고, 필라 패턴(110a) 상측에 저장전극 콘택으로 사용될 접합 영역(173)이 구비되고, 필라 패턴(110a) 상부에 접합 영역과 접속하는 저장 전극(175)이 구비된다.
상술한 바와 같이, 게이트와 저장전극 콘택용 접합 영역 사이에 위치한 도전 라인에 바이어스를 인가하여 플로팅 바디(Floating Body)를 방지할 수 있다. 이로 인해 수직형 게이트에서 매우 낮게 형성되는 셀 문턱 전압을 증가시킬 수 있어 누설 전류를 감소시키고 리프레쉬 특성을 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 제조 방법인 도 2a 내지 도 2r을 참조하여 상술한 구조의 반도체 소자의 제조 방법을 설명하면 다음과 같다. 먼저, 도 2a를 참조하면 반도체 기판(200)을 식각하여 매립 비트라인(buried bit line) 영역을 정의하는 다수의 라인 패턴(210)을 형성한다. 라인 패턴(210)은 반도체 기판(200)의 일부가 식각되어 Y - Y'방향으로 연장된 형상으로 형성된다. 그 다음, 라인 패턴(210)을 포함하는 반도체 기판(200) 표면에 제 1 라이너 절연막(215)을 증착한다. 이때, 제 1 라이너 절연막(215)은 산화막을 포함하는 물질로 형성하는 것이 바람직하며, 제 1 라이너 절연막(215)의 두께는 80 ~ 120Å인 것이 바람직하다.
도 2b를 참조하면, 제 1 라이너 절연막(215)이 형성된 라인 패턴(210)을 포함하는 전체 상부에 제 1 비트라인 도전층(220)을 형성한다. 이때, 제 1 비트라인 도전층(220)은 전체적인 비트라인의 저항을 낮추기 위해 티타늄(Ti), 티타늄 질화막(TiN), 코발트 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다. 이어서, 에치-백(Etch-Back) 공정으로 제 1 비트라인 도전층(220) 식각하여 라인 패턴(210)들 사이의 저부에만 제 1 비트라인 도전층(220)이 남겨지도록 한다.
다음으로, 제 1 라이너 절연막(215) 및 제 1 비트라인 도전층(220) 상부에 제 2 비트라인 도전층(223)을 형성한다. 제 2 비트라인 도전층(223)은 도핑된 폴리실리콘층을 포함하는 것이 바람직하다. 이어서, 에치-백 공정으로 제 2 비트라인 도전층(223)을 식각하여 라인 패턴(210)들 사이의 제 1 비트라인 도전층(220) 상부에 제 2 비트라인 도전층(223)이 남겨지도록 한다. 여기서, 제 2 비트라인 도전층(223)의 높이가 후속으로 형성될 측벽 콘택(One Side Contact) 상측의 위치가 된다.
도 2c를 참조하면, 제 2 비트라인 도전층(223)에 의해 노출된 라인 패턴(210) 측벽 및 상부의 제 1 라이너 절연막(215) 표면을 일부 제거한다. 제 1 라이너 절연막(215)의 제거는 클리닝 공정으로 진행할 수 있다. 이때, 제 1 라이너 절연막(215)은 최초 형성된 두께의 약 50% 정도 제거되도록 하는 것이 바람직하며 예컨대, 클리닝 공정 후 남겨진 제 1 라이너 절연막(215)이 40 ~ 60Å의 두께가 되도록 할 수 있다. 또한, 클리닝 진행 시간에 따라 제 2 비트라인 도전층(223) 측벽의 제 1 라이너 절연막(215)도 일부 제거될 수 있다. 제 2 비트라인 도전층(223) 측벽의 제 1 라이너 절연막(215)은 제 2 비트라인 도전층(223) 상측으로부터 250 ~ 300Å 아래의 깊이까지는 제거되어도 된다.
이어서, 제 1 라이너 절연막(215) 및 제 2 비트라인 도전층(223) 표면에 제 2 라이너 절연막(225)을 증착한다. 제 2 라이너 절연막(225)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 이후, 에치-백 공정을 진행하여 라인 패턴(210) 상부 및 제 2 비트라인 도전층(223) 상부의 제 2 라이너 절연막(225)을 제거하여 라인 패턴(210) 측벽의 제 1 라이너 절연막(215) 표면에만 제 2 라이너 절연막(225)이 남겨지도록 한다.
도 2d를 참조하면, 라인 패턴(210)들 사이에 노출된 제 2 비트라인 도전층(223) 상측을 식각하여 제 2 라이너 절연막(225) 하부로 제 1 라이너 절연막(215)이 노출되도록 한다. 여기서, 식각되고 남겨진 제 2 비트라인 도전층(223) 상부 높이가 후속으로 형성될 측벽 콘택의 하측의 위치가 된다. 이때, 제 2 비트라인 도전층(223)의 식각 균일도(Etch Uniformity)를 일정하게 유지하여 제 2 비트라인 도전층(223) 하부의 제 1 비트라인 도전층(220)이 노출되지 않도록 한다.
도 2e를 참조하면, 라인 패턴(210) 일측의 제 1 라이너 절연막(215) 및 제 2 라이너 절연막(225)을 노출시키는 희생도전막(미도시)을 형성한다. 그리고, 일측에 노출된 제 1 라이너 절연막(215)을 제거하여 라인 패턴(210) 일측이 노출되도록 한다. 이렇게 노출된 라인 패턴(210)이 측벽 콘택(229)이 된다. 제 1 라이너 절연막(215) 은 산화 계열의 물질이고, 제 2 라이너 절연막(225)은 질화 계열의 물질이므로 제 2 라이너 절연막(225)은 제거되지 않고 남겨진다.
이어서, 측벽 콘택(229)이 형성된 라인 패턴(210)들을 포함하는 전체 상부에 제 3 비트라인 도전층(230)을 형성한다. 제 3 비트라인 도전층(230)은 제 2 비트라인 도전층(223)과 동일한 물질 즉, 도핑된 폴리실리콘층을 포함하는 것이 바람직하다. 이어서, 에치-백 공정으로 제 3 비트라인 도전층(230)을 식각하여 라인 패턴(210)들 사이의 제 2 비트라인 도전층(223) 상부에 제 3 비트라인 도전층(230)이 남겨지도록 하여 매립 비트라인(231)을 형성한다.
그 다음, 매립 비트라인(231)의 제 2 비트라인 도전층(223) 및 제 3 비트라인 도전층(230)에 도핑된 이온을 확산시켜 라인 패턴(210) 내에 비트라인 접합 영역(235)을 형성한다. 이때, 비트라인 접합영역(235)은 라인 패턴(210)의 일측에만 형성된 측벽 콘택(229)을 통해 형성되므로 라인 패턴(210)이 연장된 형상을 따라 비트라인 접합영역(235)이 형성된다.
다음으로, 도 2f를 참조하면 라인 패턴(210) 및 제 3 비트라인 도전층(230)을 포함하는 전체 표면에 캡핑막(232)을 증착한다. 이어서, 캡핑막(232)이 형성된 라인 패턴(210)을 포함하는 전체 상부에 제 1 절연막(237)을 형성한 후 라인 패턴(210) 상부의 제 1 라이너 절연막(215)이 노출될때까지 평탄화 공정을 진행한다. 그리고, 에치-백 공정으로 제 1 절연막(237)을 더 식각하여 라인 패턴(210) 상부 측면이 노출되도록 한다. 이때, 제 1 절연막(237)은 산화막을 포함하며, 예컨대 매립특성이 우수한 SOD막으로 형성할 수 있다.
그 다음, 제 1 절연막(237) 상부에 제 2 절연막(240)을 형성한 후 라인 패턴(210) 상부의 제 1 라이너 절연막(215)이 노출될때까지 평탄화 공정을 진행한다. 여기서, 제 2 절연막(240)은 질화막을 포함할 수 있다. 이와 같이, 산화막을 포함하는 제 1 절연막(237)을 하부에 형성하고, 질화막을 포함하는 제 2 절연막(240)을 상부에 형성하는 이유는 후속으로 진행되는 라인 패턴(210) 즉, 실리콘층을 식각할 때 실리콘층과 산화막의 식각 선택비 차이가 실리콘층과 질화막의 식각 선택비 차이보다 더 크기 때문이다.
도 2g를 참조하면, 제 2 절연막(240) 및 라인 패턴(210) 상부에 수직형 게이트를 정의하는 마스크 패턴(242)을 형성한다. 마스크 패턴(242)은 라인 형태로 형성하며, 매립 비트라인(231)과 수직한 방향(X - X' 방향)으로 연장되도록 형성하는 것이 바람직하다.
도 2h를 참조하면 마스크 패턴(242)을 식각 마스크로 라인 패턴(210) 상측, 제 2 절연막(240) 및 제 1 절연막(237)의 일부를 식각하여 필라 패턴(210a)을 형성한다.
도 2i를 참조하면 필라 패턴(210a) 및 제 1 절연막(237) 표면에 게이트 절연막(미도시)을 형성하고, 게이트 절연막(미도시)을 포함하는 전체 상부에 게이트 도전물질(243)을 형성한다. 게이트 도전물질(243)은 티타늄 질화막, 텅스텐 및 이들의 조합 중 선택된 어느 하나를 포함할 수 있다. 여기서, 게이트 도전물질(243)을 티타늄 질화막으로 형성하는 경우, 소스 가스는 TiCl4, TDMAT(Ti(N[CH3]2)4) 또는 이들의 조합을 이용하는 것이 바람직하다. 또한, 게이트 도전물질(243)을 텅스텐으로 형성하는 경우, 열처리 CVD(Chemical Vapor Deposition) 장비를 사용하며 소스 가스는 WF6, B2BH6, H2, SiH4를 이용하는 것이 바람직하다.
이때, 게이트 절연막(미도시) 표면에만 라이너 형태의 게이트 도전물질(243)을 형성할 수 도 있다. 이렇게, 라이너 형태로 게이트 도전물질(243)을 형성하는 경우에는 후속으로 진행되는 스페이서 식각 공정이 생략될 수 있다.
도 2j를 참조하면 에치 백 공정을 진행하여 필라 패턴(210a)들 사이의 제 1 절연막(237) 상부에 일정 두께의 게이트 도전막(243)이 남겨지도록 한다. 그 다음, 필라 패턴(210a) 및 게이트 도전막(243)을 포함하는 전체 표면에 스페이서 물질을 증착한다. 스페이서 물질은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나로 형성하며, 질화막 및 산화막을 순차적으로 형성하는 것이 가장 바람직하다. 여기서, 스페이서 물질의 두께가 후속으로 형성되는 게이트의 선폭이 된다. 다음으로, 에치-백 공정을 진행하여 필라 패턴(210a) 측벽의 게이트 절연막(미도시) 표면에 스페이서(250)를 형성한다.
도 2l을 참조하면, 스페이서(250)를 마스크로 게이트 도전막(243)을 식각하여 필라 패턴(210a) 측벽에 게이트(243a)을 형성한다. 이어서, 스페이서(미도시)를 제거한 후 게이트(243a) 상부 및 필라 패턴(210a) 표면에 캡핑막(255)을 형성한다. 캡핑막(255)은 질화막으로 형성하는 것이 바람직하다.
그 다음 도 2m을 참조하면, 게이트(243a) 및 캡핑막(255)을 포함하는 제 1 절연막(237) 상부에 제 3 절연막(260)을 형성한다. 제 3 절연막(260)은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나의 물질로 형성할 수 있다.
도 2n을 참조하면, 에치-백 공정을 진행하여 제 3 절연막(260) 상부를 식각하여 필라 패턴(210a) 상측을 노출시킨다. 이때, 제 3 절연막(260)은 게이트(243a)가 노출되지 않는 범위까지 식각하는 것이 바람직하다.
도 2o를 참조하면, 제 3 절연막(260)에 의해 노출된 캡핑막(255)을 제거한다. 캡핑막(255)은 습식 식각 방법으로 제거할 수 있으며, 이러한 습식 식각은 인산등의 용액을 이용하여 진행할 수 있다. 캡핑막(255)이 제거되면서 필라 패턴(210a) 상측의 실리콘층이 노출된다.
도 2p를 참조하면, 제 3 절연막(260)을 포함하는 전체 상부에 도전층을 형성한다. 이때, 도전층은 p 타입 폴리실리콘층으로 형성하는 것이 바람직하다. 다음으로, 평탄화 공정을 진행하여 필라 패턴(210a) 상측이 노출될때까지 도전층을 식각한다. 이후, 도전층을 더 식각하여 필라 패턴(210a)들 사이의 제 3 절연막(260) 상부에만 도전층이 남겨지도록 한다. 이때 남겨진 도전층을 도전 라인(265)이라고 정의한다. 이 도전 라인(265)의 p 타입 이온이 도전 라인(265)과 접촉된 필라 패턴(210a)으로 이동하여 p 타입의 접합영역이 형성된다. p 타입의 접합영역은 도전 라인(265)에 대해 열처리 공정을 진행하여 형성할 수 있고, 후속으로 진행되는 저장전극 콘택 형성 후 수행되는 열처리 공정을 통해 형성할 수 도 있다. 상술한 바와 같이 p 타입 폴리실리콘층으로 도전 라인(265)을 형성함에 따라 p 형 반도체 기판(100)에 바디 바이어스(Body Bias)를 인가할 수 있다. 여기에서는 바디 콘택을 별도로 도시하지 않았으나, 도전 라인(265)과 연결되는 바디 콘택을 형성하고 이 바디 콘택을 통해 바디 바이어스를 인가하는 것이 바람직하다. 바디 콘택은 상대적으로 넓은 공간이 확보된 부분에 형성하는 것이 바람직하다. 바디 콘택이 형성되는 위치는 특정 영역에 한정되지 않으며, 공간 마진이 여유로운 영역에 형성할 수 있다.
도 2q를 참조하면, 도전 라인(265)을 포함하는 전체 상부에 제 4 절연막(270)을 형성한다. 이후, 필라 패턴(210a) 상측이 노출될때까지 평탄화 공정을 진행한다. 그리고, 노출된 필라 패턴(210a) 상측에 이온주입을 진행하여 저장전극 콘택으로 사용될 저장전극 접합영역(273)을 형성한다. 이때, 저장전극 접합영역(273)은 n 타입 이온을 주입하여 형성하는 것이 바람직하며 저장전극 접합영역(273)을 형성하기 위해 추가 열처리 공정을 더 포함할 수 있다. 이 열처리 공정 시 이전에 형성되었던 도전 라인(265)의 p 타입 이온이 필라 패턴(210a) 내부로 확산된다.
도 2r을 참조하면, 필라 패턴(210a) 상부에 저장전극 접합영역(273)과 연결되는 저장전극(275)을 형성한다. 저장전극(275)은 실린더 형태 또는 컨케이브 형태로 형성할 수 있으나, 이러한 형태에 한정하지는 않는다.
상술한 바와 같이, 수직형 게이트와 저장전극 접합영역(273)사이에 p 타입 폴리실리콘층으로 형성되는 도전 라인(265)을 형성하고, 이 도전 라인(265)에 바이어스를 인가하여 필라 패턴(210a)에서 생성되는 홀(Hole)을 제거함으로써 플로팅 바디(Folating Body) 현상을 방지할 수 있다. 이로 인해 수직형 게이트에서 매우 낮게 형성되는 셀 문턱 전압(Cell Vt)를 바디 바이어스를 통해 높일 수 있으며, 누설 전류를 감소시켜 소자의 리프레쉬 특성을 향상시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100, 200 : 반도체 기판 110, 210 : 라인 패턴
110a, 210a : 필라 패턴 115, 215 : 제 1 라이너 절연막
120, 220 : 제 1 비트라인 도전층 123, 223 : 제 2 비트라인 도전층
125, 225 : 제 2 라이너 절연막 129, 229 : 측벽 콘택
130, 230 : 비트라인 132, 232 : 캡핑막
135, 235 : 비트라인 접합영역 137, 237 : 제 1 절연막
140, 240 : 제 2 절연막 142, 242 : 마스크 패턴
143, 243 : 게이트 도전막 143a, 243a : 게이트
250 : 스페이서 155, 255 : 캡핑막
160, 260 : 제 3 절연막 165, 265 : 도전 라인
170, 270 : 제 4 절연막 173, 273 : 저장전극 접합영역
175, 275 : 저장전극
110a, 210a : 필라 패턴 115, 215 : 제 1 라이너 절연막
120, 220 : 제 1 비트라인 도전층 123, 223 : 제 2 비트라인 도전층
125, 225 : 제 2 라이너 절연막 129, 229 : 측벽 콘택
130, 230 : 비트라인 132, 232 : 캡핑막
135, 235 : 비트라인 접합영역 137, 237 : 제 1 절연막
140, 240 : 제 2 절연막 142, 242 : 마스크 패턴
143, 243 : 게이트 도전막 143a, 243a : 게이트
250 : 스페이서 155, 255 : 캡핑막
160, 260 : 제 3 절연막 165, 265 : 도전 라인
170, 270 : 제 4 절연막 173, 273 : 저장전극 접합영역
175, 275 : 저장전극
Claims (20)
- 반도체 기판 상부에 형성된 다수의 필라 패턴;
상기 필라 패턴들 측벽을 연결하는 게이트;
상기 필라 패턴 상측에 형성된 접합 영역; 및
상기 게이트와 상기 접합 영역 사이의 상기 필라 패턴 측벽에 형성된 도전 라인
을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 필라 패턴들 사이의 저부에 형성되며, 상기 게이트와 수직한 방향을 따라 연장된 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 게이트와 상기 도전 라인은 같은 방향을 따라 연장된 라인 형태인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 도전 라인은 p 타입 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 도전 라인과 연결된 상기 필라 패턴 내측에 p 타입 접합 영역을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 도전 라인은 상기 게이트 상측으로부터 일정거리 이격되어 형성된 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 도전 라인은 상기 접합 영역 하측으로부터 일정거리 이격되어 형성된 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 접합 영역은 n 타입 접합 영역인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 필라 패턴 상부에 상기 접합 영역과 연결된 저장 전극을 더 포함하는 것을 특징으로 하는 반도체 소자. - 반도체 기판을 식각하여 다수의 필라 패턴을 형성하는 단계;
상기 다수의 필라 패턴 측벽을 연결하는 게이트를 형성하는 단계;
상기 게이트 상측과 이격되며, 상기 다수의 필라 패턴 측벽을 연결하는 도전 라인을 형성하는 단계; 및
상기 필라 패턴 상측에 접합 영역을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 10에 있어서,
상기 필라 패턴을 포함하는 반도체 기판 상부에 비트라인 도전물질을 형성하는 단계; 및
에치-백 공정을 진행하여 상기 필라 패턴들 사이의 저부에 비트라인을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 11에 있어서,
상기 비트라인을 포함하는 상기 필라 패턴들 사이의 상기 반도체 기판 상부에 제 1 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 12에 있어서,
상기 게이트를 형성하는 단계는
상기 필라 패턴들 사이의 상기 제 1 절연막 상부에 게이트 도전물질을 형성하는 하는 단계;
상기 게이트 도전물질 상부의 상기 필라 패턴 측벽에 스페이서를 형성하는 단계; 및
상기 스페이서를 식각 마스크로 상기 게이트 도전물질을 식각하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 13에 있어서,
상기 게이트 도전물질을 형성하는 단계 이전에,
상기 필라 패턴 측벽에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 10에 있어서,
상기 게이트를 형성하는 단계 이후,
상기 게이트를 포함하는 상기 필라 패턴들 사이에 제 2 절연막을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 15에 있어서,
상기 도전 라인을 형성하는 단계는
상기 제 2 절연막을 포함하는 상기 필라 패턴 상부에 폴리실리콘층을 형성하는 하는 단계; 및
에치백 공정으로 상기 절연막 상부에만 폴리실리콘층을 남기는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 16에 있어서,
상기 폴리실리콘층은 p 타입인 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 10에 있어서,
상기 도전 라인을 형성하는 단계 이후,
열처리 공정을 진행하여 상기 도전 라인과 연결된 상기 필라 패턴 내측에 접합 영역을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 10에 있어서,
상기 접합 영역을 형성하는 단계는
상기 필라 패턴 상측에 n 타입 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 10에 있어서,
상기 접합 영역을 형성하는 단계 이후,
상기 필라 패턴 상부에 상기 접합 영역과 연결되는 저장 전극을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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