KR20130120696A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 가변 저항 메모리 장치는, 기판으로부터 수직으로 돌출된 수직 전극; 상기 수직 전극을 따라 교대로 적층된 복수의 제1 층간 절연막 및 복수의 제1 수평 전극; 상기 수직 전극을 따라 교대로 적층된 복수의 제2 층간 절연막 및 복수의 제2 수평 전극; 및 상기 수직 전극과 상기 제1 및 제2 수평 전극 사이에 개재되는 가변 저항층을 포함하고, 상기 제1 및 제2 수평 전극은, 서로 교차하는 방향으로 연장될 수 있다. 본 기술에 따르면, 전극을 공통으로 사용함으로써 메모리 셀의 집적도를 높일 수 있을 뿐만 아니라 마스크 공정을 줄임으로써 제조 공정을 단순화하면서 제조 비용도 감소시킬 수 있다.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는 외부 자극에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭(Switching)하는 특성을 이용하여 데이터를 저장하는 장치로서, ReRAM(Resistive Random Access Memory), PCRAM(Phase Change RAM), STT-RAM(Spin Transfer Torque-RAM) 등이 이에 포함된다. 특히, 가변 저항 메모리 장치는 간단한 구조로 형성할 수 있으면서도 비휘발성 등 여러 특성이 우수하여 이에 관한 연구가 많이 진행되고 있다.
그중 ReRAM은 가변 저항 물질, 예컨대 페로브스카이트(Perovskite) 계열의 물질이나 전이금속 산화물로 이루어진 가변 저항층 및 가변 저항층 상·하부의 전극을 포함하는 구조를 가지는데, 전극에 인가되는 전압에 따라서 가변 저항층 내에 필라멘트(Filament) 전류 통로가 생성되거나 소멸된다. 이에 따라 가변 저항층은 필라멘트 전류 통로가 생성된 경우 저항이 낮은 상태가 되고, 필라멘트 전류 통로가 소멸된 경우 저항이 높은 상태가 된다. 이때, 고저항 상태에서 저저항 상태로 스위칭하는 것을 셋(Set) 동작이라 하고, 반대로 저저항 상태에서 고저항 상태로 스위칭하는 것을 리셋(Reset) 동작이라 한다.
한편, 이러한 가변 저항 메모리 장치의 집적도 향상을 위하여 이른바 크로스 포인트 셀 어레이(Cross Point Cell Array) 구조가 제안되었다. 크로스 포인트 셀 어레이 구조는 일 방향으로 연장되는 복수의 비트라인 및 상기 비트라인과 교차하는 방향으로 연장되는 복수의 워드라인 사이의 교차점마다 메모리 셀이 배치되는 구조이다.
그러나 이러한 크로스 포인트 셀 어레이 구조를 형성하기 위해서는 상기 비트라인 및 상기 워드라인을 최소 선폭으로 패터닝(Patterning)하는 다수의 마스크 공정을 반복해야 하므로 제조 공정이 복잡할 뿐만 아니라 제조 비용도 증가하는 문제가 있다.
본 발명의 일 실시예는, 전극을 공통으로 사용함으로써 메모리 셀의 집적도를 높일 수 있을 뿐만 아니라 마스크 공정을 줄임으로써 제조 공정을 단순화하면서 제조 비용도 감소시킬 수 있는 가변 저항 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 기판으로부터 수직으로 돌출된 수직 전극; 상기 수직 전극을 따라 교대로 적층된 복수의 제1 층간 절연막 및 복수의 제1 수평 전극; 상기 수직 전극을 따라 교대로 적층된 복수의 제2 층간 절연막 및 복수의 제2 수평 전극; 및 상기 수직 전극과 상기 제1 및 제2 수평 전극 사이에 개재되는 가변 저항층을 포함하고, 상기 제1 및 제2 수평 전극은, 서로 교차하는 방향으로 연장될 수 있다.
또한, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 복수의 제1 층간 절연막 및 복수의 제1 희생층을 교대로 적층하는 단계; 상기 제1 층간 절연막 및 상기 제1 희생층을 관통하여 일 방향으로 연장되는 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 내에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 선택적으로 식각하여 상기 제1 희생층 및 상기 기판을 노출시키는 제1 홀을 형성하는 단계; 상기 제1 홀의 측벽을 따라 제1 가변 저항층 및 제1 수직 전극을 순차적으로 형성하는 단계; 상기 제1 트렌치 양측의 상기 제1 층간 절연막 및 상기 제1 희생층을 관통하여 상기 제1 트렌치와 같은 방향으로 연장되는 제2 트렌치를 형성하는 단계; 상기 제2 트렌치에 의해 노출된 상기 제1 희생층을 제거하는 단계; 및 상기 제1 희생층이 제거된 공간에 제1 수평 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 복수의 제1 층간 절연막 및 복수의 제1 희생층을 교대로 적층하는 단계; 상기 제1 층간 절연막 및 상기 제1 희생층을 관통하여 일 방향으로 연장되는 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 내에 제1 절연막을 형성하는 단계; 상기 제1 트렌치 양측의 상기 제1 층간 절연막 및 상기 제1 희생층을 관통하여 상기 제1 트렌치와 같은 방향으로 연장되는 제2 트렌치를 형성하는 단계; 상기 제2 트렌치에 의해 노출된 상기 제1 희생층을 제거하는 단계; 상기 제1 희생층이 제거된 공간에 제1 수평 전극을 형성하는 단계; 상기 제1 절연막을 선택적으로 식각하여 상기 제1 수평 전극 및 상기 기판을 노출시키는 제1 홀을 형성하는 단계; 및 상기 제1 홀의 측벽을 따라 제1 가변 저항층 및 제1 수직 전극을 순차적으로 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 전극을 공통으로 사용함으로써 메모리 셀의 집적도를 높일 수 있을 뿐만 아니라 마스크 공정을 줄임으로써 제조 공정을 단순화하면서 제조 비용도 감소시킬 수 있다.
도 1a 내지 도 1j는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다.
도 2a 내지 도 2h는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다.
도 3a 및 도 3b는 본 발명의 제3 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다.
도 4는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1j는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다. 특히, 도 1j는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 나타내는 사시도이고, 도 1a 내지 도 1i는 도 1j의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 사시도이다.
도 1a를 참조하면, 소정의 하부 구조물(미도시됨)을 갖는 기판(100) 상에 복수의 제1 층간 절연막(105) 및 복수의 제1 희생층(110)을 교대로 적층한다. 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 제1 층간 절연막(105)은 산화막 계열의 물질로 형성할 수 있다.
여기서, 제1 희생층(110)은 후속 공정에서 제거되어 후술하는 제1 수평 전극이 형성될 공간을 제공하는 층으로서, 제1 층간 절연막(105)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다. 한편, 본 단면도에는 3개의 제1 희생층(110)이 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하로도 형성할 수 있다.
도 1b를 참조하면, 제1 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 식각마스크로 제1 층간 절연막(105) 및 제1 희생층(110)을 식각하여 제1 트렌치(T1)를 형성한다. 제1 트렌치(T1)는 복수개가 평행하게 배열될 수 있으며, 본 공정 후에도 잔류하는 제1 층간 절연막(105) 및 제1 희생층(110)을 각각 제1 층간 절연막 패턴(105A) 및 제1 희생층 패턴(110A)이라 한다.
이어서, 제1 트렌치(T1) 내에 제1 절연막(115)을 형성한다. 제1 절연막(115)은 제1 희생층 패턴(110A)과 식각 선택비를 갖는 물질, 예컨대 산화막 계열의 물질을 제1 트렌치(T1)를 매립하는 두께로 증착한 후, 제1 층간 절연막 패턴(105A)의 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 1c를 참조하면, 제1 절연막(115)을 선택적으로 식각하여 제1 희생층 패턴(110A) 및 기판(100)을 노출시키는 제1 홀(H1)을 형성한다. 제1 홀(H1)은 복수개가 매트릭스(Matrix) 형태로 배열될 수 있으며, 제1 홀(H1)의 기판(100)에 수평한 방향의 단면은 정사각형 또는 원 형태뿐만 아니라 직사각형 또는 타원 형태를 가질 수 있다.
이어서, 제1 홀(H1) 측벽에 제1 가변 저항층(120)을 형성한다. 제1 가변 저항층(120)은 산소 공공(Vacancy)이나 이온의 이동(Migration) 또는 물질의 상변화(Phase Change)에 의해 전기저항이 변하는 구조를 포함하거나, 자기장(Magnetic Field)이나 스핀 전달 토크(Spin Transfer Torque; STT)에 의해 전기저항이 변하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조를 포함할 수 있다.
여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 구조는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질이나 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물을 포함할 수 있으며, 물질의 상변화에 의해 전기저항이 변하는 구조는 열에 의해 결정질 또는 비정질 상태로 변화되는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe) 등의 칼코게나이드(Chalcogenide) 계열의 물질을 포함할 수 있다.
또한, 상기 자기 터널 접합(MTJ) 구조는 자성 자유층, 자성 고정층 및 이들 사이에 개재되는 장벽층을 포함할 수 있으며, 상기 자성 자유층 및 상기 자성 고정층은 강자성체, 예컨대 철(Fe), 니켈(Ni), 코발트(Co), 가돌리늄(Gd), 디스프로슘(Dy) 또는 이들의 화합물을 포함할 수 있으며, 상기 장벽층은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 실리콘 산화물(SiO2) 등을 포함할 수 있다.
이어서, 제1 가변 저항층(120)이 형성된 제1 홀(H1) 내에 제1 수직 전극(125)을 형성한다. 제1 수직 전극(125)은 도전물질, 예컨대 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물이나 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 등의 금속 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
도 1d를 참조하면, 제1 트렌치(T1)와 같은 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 식각마스크로 제1 트렌치(T1) 양측의 제1 층간 절연막 패턴(105A) 및 제1 희생층 패턴(110A)을 식각하여 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)는 복수개가 평행하게 배열될 수 있다.
이어서, 제2 트렌치(T2)에 의해 노출된 제1 희생층 패턴(110A)을 제거한다. 이때, 제1 희생층 패턴(110A)을 제거하기 위해 제1 층간 절연막 패턴(105A) 및 제1 절연막(115)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
도 1e를 참조하면, 제1 희생층 패턴(110A)이 제거된 공간에 제1 수평 전극(130)을 형성한다. 제1 수평 전극(130)은 도전물질, 예컨대 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물이나 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 등의 금속 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
여기서, 제1 수평 전극(130)의 형성은 구체적으로 다음과 같은 과정에 의해 수행될 수 있다. 우선, 화학적 기상 증착(Chemical Vapor Deposition; CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 등의 방식으로 도전물질을 콘포멀(Conformal)하게 증착하여 제1 희생층 패턴(110A)이 제거된 공간을 포함한 제2 트렌치(T2)를 매립하는 제1 수평 전극용 도전막(미도시됨)을 형성한다. 이어서, 제2 트렌치(T2) 내에 형성된 상기 제1 수평 전극용 도전막을 제1 층간 절연막 패턴(105A)의 측면이 드러날 때까지 식각하여 제2 트렌치(T2)를 중심으로 상기 제1 수평 전극용 도전막을 분리시킨다. 본 공정 결과, 제1 층간 절연막 패턴(105A) 사이에 제1 수평 전극(130)이 형성된다.
이어서, 제2 트렌치(T2) 내에 제2 절연막(135)을 형성한다. 제2 절연막(135)은 후술하는 제2 희생층과 식각 선택비를 갖는 물질, 예컨대 산화막 계열의 물질을 제2 트렌치(T2)를 매립하는 두께로 증착한 후, 제1 층간 절연막 패턴(105A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 1f를 참조하면, 제2 절연막(135)을 포함하는 결과물 상에 복수의 제2 희생층(140) 및 복수의 제2 층간 절연막(145)을 교대로 적층한다. 제2 층간 절연막(145)은 산화막 계열의 물질로 형성할 수 있다.
여기서, 제2 희생층(140)은 후속 공정에서 제거되어 후술하는 제2 수평 전극이 형성될 공간을 제공하는 층으로서, 제2 층간 절연막(145)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다. 한편, 본 단면도에는 3개의 제2 희생층(140)이 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하로도 형성할 수 있다.
도 1g를 참조하면, 제1 트렌치(T1)와 교차하는 방향, 즉 제2 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 식각마스크로 제2 층간 절연막(145) 및 제2 희생층(140)을 식각하여 제3 트렌치(T3)를 형성한다. 제3 트렌치(T3)는 복수개가 평행하게 배열될 수 있으며, 본 공정 후에도 잔류하는 제2 희생층(140) 및 제2 층간 절연막(145)을 각각 제2 희생층 패턴(140A) 및 제2 층간 절연막 패턴(145A)이라 한다.
이어서, 제3 트렌치(T3) 내에 제3 절연막(150)을 형성한다. 제3 절연막(150)은 제2 희생층 패턴(140A)과 식각 선택비를 갖는 물질, 예컨대 산화막 계열의 물질을 제3 트렌치(T3)를 매립하는 두께로 증착한 후, 제2 층간 절연막 패턴(145A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 1h를 참조하면, 제3 절연막(150)을 선택적으로 식각하여 제2 희생층 패턴(140A) 및 제1 수직 전극(125)을 노출시키는 제2 홀(H2)을 형성한다. 제2 홀(H2)은 복수개가 매트릭스 형태로 배열될 수 있으며, 제2 홀(H2)의 기판(100)에 수평한 방향의 단면은 정사각형 또는 원 형태뿐만 아니라 직사각형 또는 타원 형태를 가질 수 있다. 특히, 제2 홀(H2)은 제1 홀(H1)보다 기판(100)에 수평한 방향의 폭을 더 넓게 형성함으로써 공정 마진(Margin)을 충분히 확보할 수 있다.
이어서, 제2 홀(H2) 측벽에 제2 가변 저항층(155)을 형성한다. 제2 가변 저항층(155)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있으며, 제1 가변 저항층(120)과 같은 물질로 형성할 수 있다.
이어서, 제2 가변 저항층(155)이 형성된 제2 홀(H2) 내에 제1 수직 전극(125)과 접속되는 제2 수직 전극(160)을 형성한다. 제2 수직 전극(160)은 도전물질, 예컨대 금속 질화물이나 금속 또는 도핑된 폴리실리콘 등을 포함할 수 있으며, 제1 수직 전극(125)과 같은 물질로 형성할 수 있다.
도 1i를 참조하면, 제3 트렌치(T3)와 같은 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 식각마스크로 제3 트렌치(T3) 양측의 제2 층간 절연막 패턴(145A) 및 제2 희생층 패턴(140A)을 식각하여 제4 트렌치(T4)를 형성한다. 제4 트렌치(T4)는 복수개가 평행하게 배열될 수 있다.
이어서, 제4 트렌치(T4)에 의해 노출된 제2 희생층 패턴(140A)을 제거한다. 이때, 제2 희생층 패턴(140A)을 제거하기 위해 제1 및 제2 층간 절연막 패턴(105A, 145A) 및 제1, 제2 및 제3 절연막(115, 135, 150)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
도 1j를 참조하면, 제2 희생층 패턴(140A)이 제거된 공간에 제2 수평 전극(165)을 형성한다. 제2 수평 전극(165)은 도전물질, 예컨대 금속 질화물이나 금속 또는 도핑된 폴리실리콘 등을 포함할 수 있으며, 제1 수평 전극(130)과 같은 물질로 형성할 수 있다.
여기서, 제2 수평 전극(165)의 형성은 구체적으로 다음과 같은 과정에 의해 수행될 수 있다. 우선, 화학적 기상 증착(CVD) 또는 원자층 증착(ALD) 등의 방식으로 도전물질을 콘포멀하게 증착하여 제2 희생층 패턴(140A)이 제거된 공간을 포함한 제4 트렌치(T4)를 매립하는 제2 수평 전극용 도전막(미도시됨)을 형성한다. 이어서, 제4 트렌치(T4) 내에 형성된 상기 제2 수평 전극용 도전막을 제2 층간 절연막 패턴(145A)의 측면이 드러날 때까지 식각하여 제4 트렌치(T4)를 중심으로 상기 제2 수평 전극용 도전막을 분리시킨다. 본 공정 결과, 제2 층간 절연막 패턴(145A) 사이에 제2 수평 전극(165)이 형성된다.
이어서, 제4 트렌치(T4) 내에 제4 절연막(170)을 형성한다. 제4 절연막(170)은 절연물질, 예컨대 산화막 계열의 물질을 제4 트렌치(T4)를 매립하는 두께로 증착한 후, 제2 층간 절연막 패턴(145A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
한편, 도 1j에서는 수평 전극(제1 및 제2 수평 전극(130, 165) 참조)이 6개 층으로 적층된 모습을 도시하였으나 본 발명이 이에 한정되는 것은 아니며, 그 이하 또는 그 이상으로도 적층할 수 있다. 특히, 수직 전극(제1 및 제2 수직 전극(125, 160) 참조)을 2단 이상으로 형성함으로써 메모리 셀의 집적도를 높이면서도 같은 높이의 수직 전극을 한 번에 형성할 때보다 공정 난이도는 낮출 수 있다.
또한, 제1 및 제2 수평 전극(130, 165)을 서로 교차하는 방향으로 연장되도록 형성함으로써 주변 회로를 효율적으로 배치할 수 있는 장점이 있다. 나아가 제1 및 제2 수평 전극(130, 165)을 한 층씩 교대로 형성할 수도 있으며, 이러한 경우 수평 전극 간의 기생 커패시턴스(Parasitic Capacitance)가 감소되어 가변 저항 메모리 장치의 동작 속도를 향상시킬 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 1j에 도시된 것과 같은 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치가 제조될 수 있다.
도 1j를 참조하면, 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치는, 기판(100)으로부터 수직으로 돌출된 제1 수직 전극(125), 제1 수직 전극(125)을 따라 교대로 적층된 복수의 제1 층간 절연막 패턴(105A) 및 복수의 제1 수평 전극(130), 제1 수직 전극(125)과 제1 수평 전극(130) 사이에 개재되는 제1 가변 저항층(120), 제1 수직 전극(125)에 접속되면서 기판(100)과 수직한 방향으로 연장되는 제2 수직 전극(160), 제2 수직 전극(160)을 따라 교대로 적층된 복수의 제2 층간 절연막 패턴(145A) 및 복수의 제2 수평 전극(165), 및 제2 수직 전극(160)과 제2 수평 전극(165) 사이에 개재되는 제2 가변 저항층(155)을 포함할 수 있다.
여기서, 제1 수평 전극(130)과 제2 수평 전극(165)은 서로 교차하는 방향으로 연장될 수 있으며, 제1 및 제2 수평 전극(130, 165)은 각각 제1 및 제2 수직 전극(125, 160)을 사이에 두고 한 쌍이 서로 평행하게 연장될 수 있다. 또한, 제1 및 제2 수직 전극(125, 160)은 기판(100)에 수평한 방향의 단면이 직사각형 또는 타원 형태일 수 있으며, 제2 수직 전극(160)의 측면은 제1 수직 전극(125)의 측면에 비해 측방으로 돌출될 수 있다.
한편, 제1 및 제2 가변 저항층(120, 155)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 또는 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함할 수 있으며, 각각 제1 및 제2 수직 전극(125, 160)의 측면을 둘러싸는 형태를 가질 수 있다.
도 2a 내지 도 2h는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예와 동일하게 도 1a 및 도 1b의 공정을 수행한 후, 도 2a의 공정을 수행한다.
도 2a를 참조하면, 제1 트렌치(T1)와 같은 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 식각마스크로 제1 트렌치(T1) 양측의 제1 층간 절연막 패턴(105A) 및 제1 희생층 패턴(110A)을 식각하여 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)는 복수개가 평행하게 배열될 수 있다.
이어서, 제2 트렌치(T2)에 의해 노출된 제1 희생층 패턴(110A)을 제거한다. 이때, 제1 희생층 패턴(110A)을 제거하기 위해 제1 층간 절연막 패턴(105A) 및 제1 절연막(115)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
도 2b를 참조하면, 제1 희생층 패턴(110A)이 제거된 공간에 제1 수평 전극(130)을 형성한다. 제1 수평 전극(130)은 도전물질, 예컨대 금속 질화물이나 금속 또는 도핑된 폴리실리콘 등을 포함할 수 있으며, 화학적 기상 증착(CVD) 또는 원자층 증착(ALD) 등의 방식으로 도전물질을 콘포멀하게 증착하여 제1 희생층 패턴(110A)이 제거된 공간을 포함한 제2 트렌치(T2)를 매립하는 제1 수평 전극용 도전막(미도시됨)을 형성한 후, 상기 제1 수평 전극용 도전막을 제1 층간 절연막 패턴(105A)의 측면이 드러날 때까지 식각하여 형성할 수 있다.
이어서, 제2 트렌치(T2) 내에 제2 절연막(135)을 형성한다. 제2 절연막(135)은 후술하는 제2 희생층과 식각 선택비를 갖는 물질, 예컨대 산화막 계열의 물질을 제2 트렌치(T2)를 매립하는 두께로 증착한 후, 제1 층간 절연막 패턴(105A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 2c를 참조하면, 제1 절연막(115)을 선택적으로 식각하여 제1 수평 전극(130) 및 기판(100)을 노출시키는 제1 홀(H1)을 형성한다. 제1 홀(H1)은 복수개가 매트릭스 형태로 배열될 수 있으며, 제1 홀(H1)의 기판(100)에 수평한 방향의 단면은 정사각형 또는 원 형태뿐만 아니라 직사각형 또는 타원 형태를 가질 수 있다.
이어서, 제1 홀(H1) 측벽에 제1 가변 저항층(120)을 형성한다. 제1 가변 저항층(120)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있다.
이어서, 제1 가변 저항층(120)이 형성된 제1 홀(H1) 내에 제1 수직 전극(125)을 형성한다. 제1 수직 전극(125)은 도전물질, 예컨대 금속 질화물이나 금속 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
도 2d를 참조하면, 제1 수직 전극(125)을 포함하는 결과물 상에 복수의 제2 희생층(140) 및 복수의 제2 층간 절연막(145)을 교대로 적층한다. 제2 층간 절연막(145)은 산화막 계열의 물질로 형성할 수 있으며, 제2 희생층(140)은 후속 공정에서 제거되어 후술하는 제2 수평 전극이 형성될 공간을 제공하는 층으로서, 제2 층간 절연막(145)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질로 형성할 수 있다.
도 2e를 참조하면, 제1 트렌치(T1)와 교차하는 방향, 즉 제2 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 식각마스크로 제2 층간 절연막(145) 및 제2 희생층(140)을 식각하여 제3 트렌치(T3)를 형성한다. 제3 트렌치(T3)는 복수개가 평행하게 배열될 수 있으며, 본 공정 후에도 잔류하는 제2 희생층(140) 및 제2 층간 절연막(145)을 각각 제2 희생층 패턴(140A) 및 제2 층간 절연막 패턴(145A)이라 한다.
이어서, 제3 트렌치(T3) 내에 제3 절연막(150)을 형성한다. 제3 절연막(150)은 제2 희생층 패턴(140A)과 식각 선택비를 갖는 물질, 예컨대 산화막 계열의 물질을 제3 트렌치(T3)를 매립하는 두께로 증착한 후, 제2 층간 절연막 패턴(145A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 2f를 참조하면, 제3 트렌치(T3)와 같은 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 식각마스크로 제3 트렌치(T3) 양측의 제2 층간 절연막 패턴(145A) 및 제2 희생층 패턴(140A)을 식각하여 제4 트렌치(T4)를 형성한다. 제4 트렌치(T4)는 복수개가 평행하게 배열될 수 있다.
이어서, 제4 트렌치(T4)에 의해 노출된 제2 희생층 패턴(140A)을 제거한다. 이때, 제2 희생층 패턴(140A)을 제거하기 위해 제1 및 제2 층간 절연막 패턴(105A, 145A) 및 제1, 제2 및 제3 절연막(115, 135, 150)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
도 2g를 참조하면, 제2 희생층 패턴(140A)이 제거된 공간에 제2 수평 전극(165)을 형성한다. 제2 수평 전극(165)은 도전물질, 예컨대 금속 질화물이나 금속 또는 도핑된 폴리실리콘 등을 포함할 수 있으며, 화학적 기상 증착(CVD) 또는 원자층 증착(ALD) 등의 방식으로 도전물질을 콘포멀하게 증착하여 제2 희생층 패턴(140A)이 제거된 공간을 포함한 제4 트렌치(T4)를 매립하는 제2 수평 전극용 도전막(미도시됨)을 형성한 후, 상기 제2 수평 전극용 도전막을 제2 층간 절연막 패턴(145A)의 측면이 드러날 때까지 식각하여 형성할 수 있다.
이어서, 제4 트렌치(T4) 내에 제4 절연막(170)을 형성한다. 제4 절연막(170)은 절연물질, 예컨대 산화막 계열의 물질을 제4 트렌치(T4)를 매립하는 두께로 증착한 후, 제2 층간 절연막 패턴(145A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 2h를 참조하면, 제3 절연막(150)을 선택적으로 식각하여 제2 수평 전극(165) 및 제1 수직 전극(125)을 노출시키는 제2 홀(H2)을 형성한다. 제2 홀(H2)은 복수개가 매트릭스 형태로 배열될 수 있으며, 제2 홀(H2)의 기판(100)에 수평한 방향의 단면은 정사각형 또는 원 형태뿐만 아니라 직사각형 또는 타원 형태를 가질 수 있다. 특히, 제2 홀(H2)은 제1 홀(H1)보다 기판(100)에 수평한 방향의 폭을 더 넓게 형성함으로써 공정 마진을 충분히 확보할 수 있다.
이어서, 제2 홀(H2) 측벽에 제2 가변 저항층(155)을 형성한다. 제2 가변 저항층(155)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있으며, 제1 가변 저항층(120)과 같은 물질로 형성할 수 있다.
이어서, 제2 가변 저항층(155)이 형성된 제2 홀(H2) 내에 제1 수직 전극(125)과 접속되는 제2 수직 전극(160)을 형성한다. 제2 수직 전극(160)은 도전물질, 예컨대 금속 질화물이나 금속 또는 도핑된 폴리실리콘 등을 포함할 수 있으며, 제1 수직 전극(125)과 같은 물질로 형성할 수 있다.
이상의 제2 실시예는 수평 전극을 형성한 후에 가변 저항층을 형성하는 것으로서, 이에 의하면 희생층 패턴을 제거하는 과정에서 가변 저항층이 손상되는 것을 방지할 수 있다.
도 3a 및 도 3b는 본 발명의 제3 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다. 본 실시예를 설명함에 있어서, 전술한 제1 및 제2 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예의 도 1a 및 도 1b의 공정 또는 제2 실시예의 도 2a 및 도 2b의 공정을 수행한 후, 도 3a의 공정을 수행한다.
도 3a를 참조하면, 제1 절연막(115)을 선택적으로 식각하여 제1 층간 절연막 패턴(105A)의 측면 및 기판(100)을 노출시키는 제1 홀(H1)을 형성한다. 제1 홀(H1)은 복수개가 매트릭스 형태로 배열될 수 있다.
이어서, 제1 홀(H1) 측벽에 제1 선택 소자(S1) 및 제1 가변 저항층(120)을 순차적으로 형성한다. 제1 선택 소자(S1)로는 금속 산화물 또는 실리콘을 이용한 PN 다이오드, 쇼트키 다이오드 등의 다이오드를 예로 들 수 있으며, 나아가 한쪽 극성의 전압뿐만 아니라 양쪽 극성의 전압에서도 문턱전압 스위칭이 가능한 선택 소자도 사용될 수 있다. 한편, 제1 가변 저항층(120)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있다.
이어서, 제1 가변 저항층(120)이 형성된 제1 홀(H1) 내에 제1 수직 전극(125)을 형성한다. 제1 수직 전극(125)은 도전물질, 예컨대 금속 질화물이나 금속 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
도 3b를 참조하면, 제1 실시예의 도 1d 내지 도 1g의 공정 또는 제2 실시예의 도 2d 내지 도 2g의 공정을 수행한 후, 제3 절연막(150)을 선택적으로 식각하여 제2 층간 절연막 패턴(145A)의 측면 및 제1 수직 전극(125)을 노출시키는 제2 홀(H2)을 형성한다. 제2 홀(H2)은 복수개가 매트릭스 형태로 배열될 수 있다.
이어서, 제2 홀(H2) 측벽에 제2 선택 소자(S2) 및 제2 가변 저항층(155)을 순차적으로 형성한다. 제2 선택 소자(S2)로는 제1 선택 소자(S1)와 같은 다이오드 또는 양쪽 극성의 전압에서 문턱전압 스위칭이 가능한 선택 소자 등이 사용될 수 있으며, 제2 가변 저항층(155)은 제1 가변 저항층(120)과 같은 물질로 형성할 수 있다.
이어서, 제2 가변 저항층(155)이 형성된 제2 홀(H2) 내에 제1 수직 전극(125)과 접속되는 제2 수직 전극(160)을 형성한다. 제2 수직 전극(160)은 제1 수직 전극(125)과 같은 물질로 형성할 수 있으며, 이후 제1 실시예와 동일하게 도 1i 및 도 1j의 공정을 수행할 수 있다.
이상의 제3 실시예에서는 제1 수평 전극(130)과 제1 가변 저항층(120) 사이 및 제2 수평 전극(165)과 제2 가변 저항층(155) 사이에 각각 제1 선택 소자(S1) 및 제2 선택 소자(S2)가 개재된다는 점에서 제1 및 제2 실시예와 차이가 있다.
도 4는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템을 나타내는 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템(1000)은 메모리 시스템(1100), 중앙 처리 장치(1200), 사용자 인터페이스(1300) 및 전원 공급 장치(1400)를 포함할 수 있고, 이들은 버스(1500)를 통해 서로 데이터 통신을 할 수 있다.
여기서, 메모리 시스템(1100)은 가변 저항 메모리 장치(1110) 및 메모리 컨트롤러(1120)로 구성될 수 있으며, 가변 저항 메모리 장치(1110)에는 중앙 처리 장치(1200)에 의해서 처리된 데이터 또는 사용자 인터페이스(1300)를 통해 외부에서 입력된 데이터가 저장될 수 있다.
이러한 정보 처리 시스템(1000)은 데이터 저장을 필요로 하는 모든 전자 기기를 구성할 수 있으며, 예컨대 메모리 카드(Memory Card), 반도체 디스크(Solid State Disk; SSD) 또는 스마트폰(Smart Phone) 등의 각종 모바일 기기(Mobile Device) 등에 적용될 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 수직 전극을 공통으로 사용함으로써 메모리 셀의 집적도를 높일 수 있을 뿐만 아니라 마스크 공정을 줄임으로써 제조 공정을 단순화하면서 제조 비용도 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 105A : 제1 층간 절연막 패턴
110A : 제1 희생층 패턴 115 : 제1 절연막
120 : 제1 가변 저항층 125 : 제1 수직 전극
130 : 제1 수평 전극 135 : 제2 절연막
140A : 제2 희생층 패턴 145A : 제2 층간 절연막 패턴
150 : 제3 절연막 155 : 제2 가변 저항층
160 : 제2 수직 전극 165 : 제2 수평 전극
170 : 제4 절연막 H1 : 제1 홀
H2 : 제2 홀 S1 : 제1 선택 소자
S2 : 제2 선택 소자 T1 : 제1 트렌치
T2 : 제2 트렌치 T3 : 제3 트렌치
T4 : 제4 트렌치

Claims (27)

  1. 기판으로부터 수직으로 돌출된 수직 전극;
    상기 수직 전극을 따라 교대로 적층된 복수의 제1 층간 절연막 및 복수의 제1 수평 전극;
    상기 수직 전극을 따라 교대로 적층된 복수의 제2 층간 절연막 및 복수의 제2 수평 전극; 및
    상기 수직 전극과 상기 제1 및 제2 수평 전극 사이에 개재되는 가변 저항층을 포함하고,
    상기 제1 및 제2 수평 전극은, 서로 교차하는 방향으로 연장되는
    가변 저항 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 수평 전극 각각은, 상기 수직 전극을 사이에 두고 한 쌍이 서로 평행하게 연장되는
    가변 저항 메모리 장치.
  3. 제1 항에 있어서,
    상기 가변 저항층은, 상기 수직 전극의 측면을 둘러싸는
    가변 저항 메모리 장치.
  4. 제1 항에 있어서,
    상기 제1 및 제2 수평 전극과 상기 가변 저항층 사이에 개재되는 선택 소자를 더 포함하는
    가변 저항 메모리 장치.
  5. 제1 항에 있어서,
    상기 가변 저항층은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하는
    가변 저항 메모리 장치.
  6. 제1 항에 있어서,
    상기 가변 저항층은, 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함하는
    가변 저항 메모리 장치.
  7. 제1 항에 있어서,
    상기 수직 전극은, 상기 기판에 수평한 방향의 단면이 직사각형 또는 타원 형태인
    가변 저항 메모리 장치.
  8. 제1 항에 있어서,
    상기 수직 전극은, 상기 제1 층간 절연막 및 상기 제1 수평 전극 측부의 제1 수직 전극, 및 상기 제2 층간 절연막 및 상기 제2 수평 전극 측부의 제2 수직 전극으로 이루어지는
    가변 저항 메모리 장치.
  9. 제8 항에 있어서,
    상기 제2 수직 전극의 측면은, 상기 제1 수직 전극의 측면에 비해 측방으로 돌출된
    가변 저항 메모리 장치.
  10. 기판 상에 복수의 제1 층간 절연막 및 복수의 제1 희생층을 교대로 적층하는 단계;
    상기 제1 층간 절연막 및 상기 제1 희생층을 관통하여 일 방향으로 연장되는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 선택적으로 식각하여 상기 제1 희생층 및 상기 기판을 노출시키는 제1 홀을 형성하는 단계;
    상기 제1 홀의 측벽을 따라 제1 가변 저항층 및 제1 수직 전극을 순차적으로 형성하는 단계;
    상기 제1 트렌치 양측의 상기 제1 층간 절연막 및 상기 제1 희생층을 관통하여 상기 제1 트렌치와 같은 방향으로 연장되는 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치에 의해 노출된 상기 제1 희생층을 제거하는 단계; 및
    상기 제1 희생층이 제거된 공간에 제1 수평 전극을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 홀 형성 단계 후에,
    상기 제1 홀 측벽에 선택 소자를 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  12. 제10 항에 있어서,
    상기 제1 가변 저항층은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  13. 제10 항에 있어서,
    상기 제1 가변 저항층은, 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  14. 제10 항에 있어서,
    상기 제1 희생층은, 상기 제1 층간 절연막과 식각 선택비를 갖는 물질로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  15. 제10 항에 있어서,
    상기 제1 홀은, 상기 기판에 수평한 방향의 단면이 직사각형 또는 타원 형태를 갖도록 형성하는
    가변 저항 메모리 장치의 제조 방법.
  16. 제10 항에 있어서,
    상기 제1 수평 전극 형성 단계 후에,
    상기 제1 수평 전극이 형성된 상기 기판 상에 복수의 제2 희생층 및 복수의 제2 층간 절연막을 교대로 적층하는 단계;
    상기 제2 층간 절연막 및 상기 제2 희생층을 관통하여 상기 제1 트렌치와 교차하는 방향으로 연장되는 제3 트렌치를 형성하는 단계;
    상기 제3 트렌치 내에 제3 절연막을 형성하는 단계;
    상기 제3 절연막을 선택적으로 식각하여 상기 제2 희생층 및 상기 제1 수직 전극을 노출시키는 제2 홀을 형성하는 단계;
    상기 제2 홀의 측벽을 따라 제2 가변 저항층 및 상기 제1 수직 전극에 접속되는 제2 수직 전극을 순차적으로 형성하는 단계;
    상기 제3 트렌치 양측의 상기 제2 층간 절연막 및 상기 제2 희생층을 관통하여 상기 제3 트렌치와 같은 방향으로 연장되는 제4 트렌치를 형성하는 단계;
    상기 제4 트렌치에 의해 노출된 상기 제2 희생층을 제거하는 단계; 및
    상기 제2 희생층이 제거된 공간에 제2 수평 전극을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제2 홀은, 상기 기판에 수평한 방향의 단면이 직사각형 또는 타원 형태를 갖도록 형성하는
    가변 저항 메모리 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 제2 홀은, 상기 제1 홀보다 상기 기판에 수평한 방향의 폭을 더 넓게 형성하는
    가변 저항 메모리 장치의 제조 방법.
  19. 기판 상에 복수의 제1 층간 절연막 및 복수의 제1 희생층을 교대로 적층하는 단계;
    상기 제1 층간 절연막 및 상기 제1 희생층을 관통하여 일 방향으로 연장되는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 제1 절연막을 형성하는 단계;
    상기 제1 트렌치 양측의 상기 제1 층간 절연막 및 상기 제1 희생층을 관통하여 상기 제1 트렌치와 같은 방향으로 연장되는 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치에 의해 노출된 상기 제1 희생층을 제거하는 단계;
    상기 제1 희생층이 제거된 공간에 제1 수평 전극을 형성하는 단계;
    상기 제1 절연막을 선택적으로 식각하여 상기 제1 수평 전극 및 상기 기판을 노출시키는 제1 홀을 형성하는 단계; 및
    상기 제1 홀의 측벽을 따라 제1 가변 저항층 및 제1 수직 전극을 순차적으로 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 홀 형성 단계 후에,
    상기 제1 홀 측벽에 선택 소자를 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  21. 제19 항에 있어서,
    상기 제1 가변 저항층은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  22. 제19 항에 있어서,
    상기 제1 가변 저항층은, 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  23. 제19 항에 있어서,
    상기 제1 희생층은, 상기 제1 층간 절연막과 식각 선택비를 갖는 물질로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  24. 제19 항에 있어서,
    상기 제1 홀은, 상기 기판에 수평한 방향의 단면이 직사각형 또는 타원 형태를 갖도록 형성하는
    가변 저항 메모리 장치의 제조 방법.
  25. 제19 항에 있어서,
    상기 제1 수직 전극 형성 단계 후에,
    상기 제1 수직 전극이 형성된 상기 기판 상에 복수의 제2 희생층 및 복수의 제2 층간 절연막을 교대로 적층하는 단계;
    상기 제2 층간 절연막 및 상기 제2 희생층을 관통하여 상기 제1 트렌치와 교차하는 방향으로 연장되는 제3 트렌치를 형성하는 단계;
    상기 제3 트렌치 내에 제3 절연막을 형성하는 단계;
    상기 제3 트렌치 양측의 상기 제2 층간 절연막 및 상기 제2 희생층을 관통하여 상기 제3 트렌치와 같은 방향으로 연장되는 제4 트렌치를 형성하는 단계;
    상기 제4 트렌치에 의해 노출된 상기 제2 희생층을 제거하는 단계;
    상기 제2 희생층이 제거된 공간에 제2 수평 전극을 형성하는 단계;
    상기 제3 절연막을 선택적으로 식각하여 상기 제2 수평 전극 및 상기 제1 수직 전극을 노출시키는 제2 홀을 형성하는 단계; 및
    상기 제2 홀의 측벽을 따라 제2 가변 저항층 및 상기 제1 수직 전극에 접속되는 제2 수직 전극을 순차적으로 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  26. 제25 항에 있어서,
    상기 제2 홀은, 상기 기판에 수평한 방향의 단면이 직사각형 또는 타원 형태를 갖도록 형성하는
    가변 저항 메모리 장치의 제조 방법.
  27. 제25 항에 있어서,
    상기 제2 홀은, 상기 제1 홀보다 상기 기판에 수평한 방향의 폭을 더 넓게 형성하는
    가변 저항 메모리 장치의 제조 방법.
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