CN102859690B - 非易失性存储装置的制造方法、非易失性存储元件、及非易失性存储装置 - Google Patents

非易失性存储装置的制造方法、非易失性存储元件、及非易失性存储装置 Download PDF

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Abstract

工艺较简单、能够制造具有稳定的存储性能的非易失性存储装置的制造方法包括：在基板（11）上交替地层叠含有过渡金属的多个导电层（13）和由绝缘材料构成的多个层间绝缘膜（17）而形成层叠构造体的工序；形成将上述层叠构造体贯通且使导电层（13）的一部分露出的接触孔的工序；将导电层（13）的露出在上述接触孔中的部分氧化、形成电阻值基于施加的电信号可逆地变化的电阻变化层（14）的工序；以及在上述接触孔中埋入导电材料、在上述接触孔中形成与电阻变化层（14）连接的柱状电极（12）的工序。

Description

非易失性存储装置的制造方法、非易失性存储元件、及非易失性存储装置
技术领域
本发明涉及通过电信号的施加而电阻值可逆地变化的电阻变化型的非易失性存储元件、具备该元件的非易失性存储装置、以及该非易失性存储装置的制造方法。
背景技术
近年来，随着电气设备中的数字技术的发展，为了保存音乐、图像、信息等的数据，对于大容量且非易失性的存储装置的需求提高。作为对应于这样的需求的1个对策，将因被施加的电脉冲而发生电阻值的变化且一直保持其状态的电阻变化层利用于存储元件的、非易失性存储装置(以下，称为ReRAM)被注目。这是因为，具有如下特征的缘故，即，作为存储元件的结构比较简单、容易实现高密度化、以及与以往的半导体过程容易匹配等。在这样的ReRAM中，需要确定即使将存储元件细微化也能够稳定且高再现性地产生设计的电阻值的变化的材料、以及其制作过程。这样的材料和制作过程的研究开发非常积极。
在ReRAM中，作为能够进行更高密度的集成化的构造，提出了层叠构造的存储装置。在图14中表示有关专利文献1、2、3中记载的以往例的非易失性存储装置的剖视图。该存储装置由将多个导电层1413和多个层间绝缘膜1417交替地层叠而得到的层叠体、相对于层叠体垂直地交叉而形成的圆筒状的电阻变化层1414、和接触在电阻变化层1414的内周上而形成的柱状电极1412构成。
此外，在图15中表示有关专利文献4中记载的以往例的非易失性存储装置的剖视图。该存储装置由相对于基板1511平行的层间绝缘膜1517、相对于基板1511平行的条状的导电层1513、相对于基板1511垂直地交叉的柱状电极1512、和夹在柱状电极1512与导电层1513间的电阻变化层1514构成。
电阻变化层1514通过将导电层1513中的、导电层1513与柱状电极1512交叉的重叠（overlap）区域氧化而形成。
现有技术文献
专利文献
专利文献1：日本特开2009－81251号公报
专利文献2：日本特开2009－135489号公报
专利文献3：日本特开2009－135328号公报
专利文献4：日本特开2009－224778号公报
发明概要
发明要解决的技术问题
但是，在专利文献1、2、3的结构中，向接触孔中埋入希望的材料的工序对于电阻变化层1414及柱状电极1412一共需要两次，工艺变得复杂。此外，具有难以将形成的电阻变化层1414的膜厚遍及接触孔的深度方向均匀地控制的问题。
此外，在专利文献4的结构中，为了将电阻变化层1514形成为条状，需要布图、蚀刻的工序。进而，在蚀刻工序中，由于导电层1513的侧壁露出，所以有导电层1513的一部分通过自然氧化而氧化的情况。由此，在导电层1513上产生寄生电阻，并且该寄生电阻的电阻值在存储装置内的多个电阻变化元件的各自中不同。结果，有难以调整使电阻值变化的驱动电压值、电阻变化变得不稳定的问题。
除此以外，由于电阻变化层1514通过将导电层1513的一部分（与柱状电极1512交叉的重叠区域）氧化而形成，所以通常电阻变化层1514以图15（b）那样的形状形成。当对柱状电极1512与导电层1513之间施加电压时，电阻变化层1514的电压施加方向的厚度不一致，所以在电阻变化层1514的更薄的区域中流过更多的电流。结果，还有通过电流的集中而电阻变化元件容易劣化的问题。
发明内容
本发明的目的是解决上述问题、提供一种工艺简单、具有稳定的存储性能的非易失性存储元件、非易失性存储装置、及其制造方法。
用于解决技术问题的手段
为了解决上述以往的问题，本发明的一技术方案的非易失性存储装置的制造方法，包括：工序（a），在基板上层叠含有过渡金属的多个导电层和由绝缘材料构成的多个层间绝缘膜，形成层叠构造体；工序（b），形成将上述层叠构造体贯通、并且使各层的上述导电层在内周面露出的接触孔；工序（c），将各层的上述导电层的露出在上述接触孔中的部分氧化，形成电阻值基于施加的电信号可逆地变化的多个电阻变化层；工序（d），在上述接触孔中埋入导电材料，在上述接触孔中形成由各层的上述电阻变化层包围外周面而与各层的上述电阻变化层连接的柱状电极。
此外，上述非易失性存储装置的制造方法也可以是，在上述工序（b）中，将包括上述接触孔的多个接触孔形成在设定在上述层叠构造体上的二维矩阵的各行列位置；在上述工序（b）以后，还包括：工序（e），形成将上述层叠构造体按照上述二维矩阵的规定的数量的行、规定的数量的列、或由规定的数量的行及规定的数的列构成的单位而分离的1个以上的槽；工序（f），向上述各槽埋入绝缘材料。
并且，上述非易失性存储装置的制造方法也可以是，在上述工序（c）中，形成各自通过对应的层的导电层包围外周面而与该导电层连接的多个上述电阻变化层。
并且，上述非易失性存储装置的制造方法也可以是，在上述工序（c）中，将多个上述电阻变化层形成为，厚度在与基板的主面平行的面内相等的环状。
根据这样的制造方法，向接触孔的埋入工序仅为将柱状电极埋入的工序，能够使工艺简单化。此外，通过利用氧化处理形成电阻变化层，具有容易进行膜厚的控制的优点。此外，由于电阻变化层从柱状电极各向同性地（例如包围柱状电极的等宽的环状）形成，所以能够将电压施加方向的电阻变化层的厚度均匀地形成。除此以外，通过使电压施加方向的导电层的厚度比电阻变化层的厚度大，即使导电层的侧壁自然氧化，也能够将寄生电阻的效应忽视。
此外，上述非易失性存储装置的制造方法也可以是，在上述工序（c）中，进行两次氧化处理，形成由第1电阻变化层、和含氧量比上述第1电阻变化层小的第2电阻变化层构成的电阻变化层。
根据这样构成的制造方法，例如通过将上述两次氧化处理工序在不同的条件下进行，能够将第1电阻变化层的含氧量与第2电阻变化层的含氧量的差异更明确地形成。
此外，本发明的一技术方案的非易失性存储装置，具备：多个柱状电极，相对于基板的主面垂直地配置；多个导电层，与上述基板的主面平行、并且与上述多个柱状电极交叉而配置，由过渡金属构成；多个层间绝缘膜，夹在上述多个导电层的层间，由绝缘材料构成；多个电阻变化层，仅在上述各柱状电极与上述各导电层的交叉部，通过内周面包围对应的柱状电极的外周面而形成，由构成上述多个导电层的过渡金属的氧化物构成，电阻值基于电信号的施加可逆地变化。
此外，也可以是，上述各电阻变化层的含氧量从对应的柱状电极与上述电阻变化层的界面朝向上述导电层变低。
此外，也可以是，上述各导电层在与上述基板的主面平行的面内形成在相邻的电阻变化层之间的区域整面上，此外，也可以是，上述各电阻变化层通过在与上述基板的主面平行的面内、将对应的导电层从对应的柱状电极各向同性地氧化而形成，此外，也可以是，上述各电阻变化层形成为等宽的环状。
此外，也可以是，上述各电阻变化层将第1电阻变化层、和含氧量比上述第1电阻变化层小的第2电阻变化层在与上述基板的主面平行的方向上层叠而构成。
此外，也可以是，上述各柱状电极配置在设定在上述基板的主面上的二维矩阵的对应的行列位置上。
此外，也可以是，上述各导电层按照上述二维矩阵的规定的数量的行、规定的数量的列、或由规定的数量的行及规定的数量的列构成的单位而电绝缘。
此外，也可以是，上述多个柱状电极由含有铂、铱、钯、铜、钨中的任一种的材料构成，构成上述导电层及上述电阻变化层的过渡金属也可以是钽。
此外，也可以是，还具备与上述柱状电极的一端连接的选择晶体管。
这样构成的非易失性存储装置可以通过上述制造方法、或者通过上述制造方法与周知的制造方法的组合来制造。
结果，向接触孔的埋入工序仅为将柱状电极埋入的工序，能够使工艺简单化。此外，通过利用氧化处理形成电阻变化层，具有容易进行膜厚的控制的优点。此外，由于电阻变化层从柱状电极各向同性地（例如包围柱状电极的等宽的环状）形成，所以能够将电压施加方向的电阻变化层的厚度均匀地形成。除此以外，通过使电压施加方向的导电层的厚度比电阻变化层的厚度大，即使导电层的侧壁自然氧化，也能够将寄生电阻的效应忽视。
此外，本发明不仅是上述非易失性存储装置，还能够作为包含在上述非易失性存储装置中的1个非易失性存储元件实现。
发明效果
本发明由于在形成接触孔后将从导电层的该接触孔露出的一部分氧化处理而形成电阻变化层，所以能够使制造工序简单化。此外，容易控制膜厚的均匀性，非易失性存储装置的可靠性提高。
附图说明
图1（a）、图1（b）是有关本发明的实施方式1的非易失性存储元件的剖视图及俯视图。
图2是表示有关本发明的实施方式1的非易失性存储元件的电阻变化的动作例的曲线图。
图3（a）、图3（b）是有关本发明的实施方式2的非易失性存储装置的剖视图及俯视图。
图4是有关本发明的实施方式2的非易失性存储装置的等价电路图。
图5（a）、图5（b）是有关本发明的实施方式3的非易失性存储装置的剖视图及俯视图。
图6是有关本发明的实施方式3的非易失性存储装置的等价电路图。
图7（a）是有关本发明的实施方式4的包括选择晶体管的非易失性存储装置的等价电路图，图7（b）是从上面观察选择晶体管的俯视图。
图8是有关本发明的实施方式2的非易失性存储装置的制造方法的层叠构造的剖视图。
图9（a）、图9（b）是有关本发明的实施方式2的非易失性存储装置的制造方法的接触孔的剖视图及俯视图。
图10（a）、图10（b）是有关本发明的实施方式2的非易失性存储装置的制造方法的电阻变化层的剖视图及俯视图。
图11（a）、图11（b）是有关本发明的实施方式2的非易失性存储装置的制造方法的柱状电极的剖视图及俯视图。
图12（a）、图12（b）是有关本发明的实施方式3的非易失性存储装置的制造方法的非易失性存储装置的带状槽的剖视图及俯视图。
图13（a）、图13（b）是有关本发明的实施方式3的非易失性存储装置的制造方法的绝缘层的剖视图及俯视图。
图14是有关以往例的非易失性存储装置的剖视图。
图15（a）、图15（b）是有关以往例的非易失性存储元件的剖视图及俯视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
（实施方式1）
在图1中表示有关本发明的实施方式1的非易失性存储元件。图1（a）是非易失性存储元件10的剖视图，图1（b）是从上面观察（从垂直于基板11的方向观察）非易失性存储元件10的俯视图。
图1所示的非易失性存储元件10由基板11、柱状电极12、导电层13、电阻变化层14、层间绝缘膜17构成。电阻变化层14由第1电阻变化层15及第2电阻变化层16构成。
导电层13相对于基板11的主面平行地形成。导电层13和接触在其两面（上表面和下表面）上而形成的一对层间绝缘膜17构成层叠体。柱状电极12是以垂直于基板11的主面的方向为中心轴、将该层叠体贯通的圆柱状的电极。电阻变化层14由第1电阻变化层15及第2电阻变化层16构成，夹在柱状电极12与导电层13之间。第1电阻变化层15由其内周面包围柱状电极12的外周面而形成的圆筒形状的层构成。第2电阻变化层16由其内周面整体包围第1电阻变化层15的外周面而形成的圆筒形状的层构成。导电层13包围第2电阻变化层16的外周面而配设。因而，导电层13包围柱状电极12而配置。
另外，电阻变化层14仅夹在柱状电极12与导电层13的交叉部处，而不存在于柱状电极12与层间绝缘膜17的交叉部。
在非易失性存储元件10中，电阻变化层14夹在柱状电极12与导电层13之间而构成。此外，电阻变化层14具有电阻值不同的两个以上的状态，能够基于电信号的施加有选择地从1个状态变化为别的状态。因而，非易失性存储元件10通过在柱状电极12与导电层13之间施加驱动电压或驱动电流，能够使柱状电极12与导电层13之间的电阻值有选择地变化。典型地讲，电阻变化层14具有电阻值相对较高的高电阻状态、和电阻值较低的低电阻状态这样的两个状态。此时，非易失性存储元件10通过驱动电压或驱动电流的施加，从高电阻状态向低电阻状态、或者从低电阻状态向高电阻状态变化。
电阻变化层14由金属氧化物构成。优选的是，电阻变化层14由欠氧型的金属氧化物构成。该金属氧化物的金属元素优选的是钽（Ta）、铪（Hf）、锆（Zr）、钛（Ti）、钨（W）、镍（Ni）、铁（Fe）等的过渡金属。这里，所谓欠氧型的金属氧化物，是指含氧量比具有化学计量的组成的金属氧化物（通常是绝缘体）的组成少的金属氧化物，通常呈现半导体的特性的情况较多。通过在电阻变化层14中使用以上的金属元素的欠氧型氧化物，能够使2值的电阻值间的电阻变化再现性良好且稳定地动作。
另外，在本实施方式1中，在电阻变化层14中，只要含有呈现电阻变化的金属氧化物来作为主要的电阻变化材料就可以。因而，在电阻变化层14中也可以含有该金属氧化物以外的微量的其他元素。例如，也可以为了电阻值的微调等而在电阻变化层14中有意地包含少量其他元素。如果在电阻变化层14中添加氮，则电阻变化层14的电阻值上升，能够改善电阻变化的反应性。此外，在通过溅镀形成电阻变化层14时，通过残留气体及来自真空容器壁的气体释放等，有无意的微量的元素混入到电阻变化层14中的情况。这样微量的元素混入到电阻变化层14中的情况当然也包含在本发明的范围中。
电阻变化层14通过在对由导电层13和层间绝缘膜17构成的层叠体垂直地形成接触孔后、将露出到接触孔中的导电层13的一部分氧化处理而形成。即，电阻变化层14是对导电层13自对准（self-align）而形成的。因而，向接触孔的埋入工序仅为将柱状电极12埋入的工序，能够使工艺简单化。此外，通过利用氧化处理形成电阻变化层14，具有容易进行膜厚的控制的优点。此外，由于电阻变化层14相对于柱状电极12以同心圆状（换言之，是包围柱状电极12的等宽的环状）形成，所以能够使电压施加方向的电阻变化层14的厚度均匀地形成。除此以外，通过使电压施加方向的导电层13的厚度比电阻变化层14的厚度大，即使导电层13的侧壁自然氧化，也能够忽视寄生电阻的效应。
电阻变化层14的含氧量从电阻变化层14与柱状电极12的界面朝向导电层13变低。如果将电阻变化层14通过氧化处理形成，则能够形成为，电阻变化层14的含氧量随着远离柱状电极12而连续地减少。这是因为，在氧化处理工序中，侵入到导电层13的内部中的氧的量随着远离接触孔而减少。其中，含氧量相对较高的层是第1电阻变化层15，含氧量相对较低的层是第2电阻变化层16。在此情况下，含氧量随着距进行氧化处理的面的距离而逐渐减少，所以不是如图1（a）所示那样明确的层叠构造。但是，第1电阻变化层15的区域的含氧量比第2电阻变化层16大是重要的，所以为了容易理解而使用层叠构造进行图示。
另外，也可以将氧化处理工序在不同的条件下进行两次，更明确地形成第1电阻变化层15的含氧量与第2电阻变化层16的含氧量的差异。
第1电阻变化层15通过以导电层13为基准、施加柱状电极12为正的极性的驱动电压或驱动电流（从第1电阻变化层15向第2电阻变化层16的方向流过电流），从第2电阻变化层16接纳氧离子，被推测为含氧率增加而高电阻化。与此相反，通过以导电层13为基准、施加柱状电极12为负的极性的驱动电压或驱动电流，推测第1电阻变化层15的氧离子向第2电阻变化层16扩散、含氧率减少而低电阻化。另外，第1电阻变化层15的低电阻化也可以仅在第1电阻变化层15的一部分的区域中发生。作为以上的第2电阻变化层的作用及其根据的实验数据，已在本申请的申请人提出的有关发明的国际公开第2008/149484号中详细叙述，所以详细情况请参照该发明。
另外，电阻变化层14并不限定于是2层。为了使由1层构成的电阻变化层14呈现电阻变化现象，也可以对电阻变化层14进行成形工序（对电阻变化层14施加1次或多次正及负的、比在通常动作时施加的电压高的电压，在电阻变化层14中的与柱状电极12的界面附近的区域电气地形成含氧量较大的层的工序）。
柱状电极12只要由导电性良好的材料（例如，比电阻是10mΩ·cm以下）、并且柱状电极12的主要的金属材料的标准电极电位比构成电阻变化层14的金属的标准电极电位高的材料构成即可。相对于上述电阻变化材料，作为柱状电极12的材料的具体的例子，可以举出铂（Pt）、铱（Ir）、钯（Pd）、铜（Cu）、钨（W）（但是，将电阻变化层为钨氧化物的情况除外）等。另外，柱状电极12也可以是在由钨（W）等构成的导电体的外周面以上述例示的材料形成了较薄的薄膜的构造。
此外，在柱状电极12中使用的金属的标准电极电位优选的是比在导电层13及电阻变化层14中使用的金属的标准电极电位大。由此，柱状电极12不易被氧化，所以电阻变化层14与柱状电极12的界面附近处的、电阻变化层14的含氧量变化，由此，电阻变化现象稳定化。
导电层13是含氧量较少的欠氧型的金属氧化物（例如，比电阻为10mΩ·cm以下）、含氮量较少的氮不足型的金属氧化物、或者不含有氧或氮的金属。在前者的情况下，有容易从导电层13形成电阻变化层14的优点。在后者的情况下，具有导电层13的电阻变低、能够削减耗电的优点。
在向非易失性存储元件10写入信息的情况下，对电阻变化层14交替地施加2值的电气脉冲而驱动。图2是表示有关实施方式1的非易失性存储元件10的电阻变化的动作例的曲线图。纵轴表示电阻值，横轴表示以2值的电压值交替地施加的电气脉冲的施加次数。
在本动作例中使用的非易失性存储元件10通过由铂构成的柱状电极12、由含氧量较高的氧化钽TaOy构成的第1电阻变化层15、由含氧量较低的氧化钽TaOx构成的第2电阻变化层16、和由钽构成的导电层13构成。含氧量较低的氧化钽TaOx的优选的组成范围是，x为0<x<2.5的范围，含氧量较高的氧化钽TaOy的优选的组成范围是，y为x<y的范围。这是因为，TaOx及TaOy在该范围中再现性良好、稳定地呈现电阻变化现象。另外，上述组成范围不妨碍在第1电阻变化层15和第2电阻变化层16中除了氧化钽以外还含有微量的杂质（例如，用于电阻值调整的添加物）。
推测出TaOx及TaOy在上述范围中呈现电阻变化现象的理由和作为其根据的实验数据，在本申请的申请人提出的国际公开第2008/149493号中详细叙述，所以详细情况请参照该内容。
在上述非易失性存储元件10中，如果对柱状电极12与导电层13间交替地施加脉冲宽度为100ns、具有极性不同的两种电压值的电气脉冲，则电阻变化层14的电阻值如图2所示那样变化。即，在以导电层13为基准对柱状电极12施加了负电压脉冲（电压E1、脉冲宽度100ns）的情况下，电阻变化层14的电阻值从高电阻值Rb（在图2的实施例的情况下是约15kΩ）向低电阻值Ra（在图2的实施例的情况下是约2.4kΩ）减小。另一方面，在以导电层13为基准对柱状电极12施加了正电压脉冲（电压E2、脉冲宽度100ns）的情况下，电阻变化层14的电阻值从低电阻值Ra向高电阻值Rb增加。另外，这里，设电压E1为－1.5V，设电压E2为+2.0V。
根据以上的图2的动作例也可知，本实施方式1的非易失性存储元件10通过对导电层13与柱状电极12之间施加正和负的脉冲，在高电阻状态与低电阻状态之间呈现可逆的电阻变化现象，具有良好的电阻变化特性。
（实施方式2）
在图3中表示有关本发明的实施方式2的非易失性存储装置30。图3（a）是非易失性存储装置30的剖视图，图3（b）是从上面观察（从垂直于基板11的方向观察）的非易失性存储装置30的俯视图。
如图3（a）、图3（b）所示，非易失性存储装置30将在各层中具有6个存储单元的3个层在纵向（垂直于基板的方向）上层叠而构成，是整体上将18个存储单元进行了3维配置的存储器阵列。这里，存储单元相当于实施方式1的非易失性存储元件10，由柱状电极12、导电层13、电阻变化层14、层间绝缘膜17构成。
在非易失性存储装置30中，也与实施方式1同样，在形成接触孔后，将导电层13中的在接触孔的内面上露出的部分氧化处理而形成电阻变化层14，所以能够使工艺简单化。此外，电阻变化层14仅形成在柱状电极12与导电层13的交叉部处。由此，能够实现按照存储单元而电阻变化层14分离的存储器阵列，能够降低向非选择存储单元的迂回（日本語：回り込み)泄漏电流。进而，通过氧化处理形成的电阻变化层的膜厚与通过埋入形成的电阻变化层的膜厚相比，能够遍及接触孔中的多个电阻变化层14而更均匀地控制。因而，层叠构造的非易失性存储装置30的可靠性提高。
如图3（a）所示，导电层13及层间绝缘膜17平行地交替层叠在基板11的主面上。这里，导电层13采用分别在同一面上展开的板状的平面构造，作为字线发挥功能。此外，柱状电极12是垂直于基板11的主面的圆柱状，在相对于基板11的主面平行的面内二维地在行方向和列方向上配置，作为位线发挥功能。与实施方式1同样，在柱状电极12（位线）及导电层13（字线）的交叉部处夹着电阻变化层14。这样，通过做成导电层13的各层（字线）分别遍及面内而导通的结构，使工艺简单化，能够提高存储单元的集成。
图4是本发明的实施方式2的非易失性存储装置30的等价电路图。在图4中，在柱状电极12（位线：B00，B01，…，B21，…）与导电层13（字线：W0，W1，W2，…）的交点处配置有电阻变化层14。即，选择1个位线（例如B00）及1个字线（例如W0），通过对位于该交点的存储单元C000施加驱动电压，能够使存储单元C000的电阻值的状态变化。
因而，如果对存储单元C000的电阻值的状态分配信息，则通过对连接在存储单元C000上的位线及字线施加驱动电压，能够进行向存储单元C000的信息的写入、或从存储单元C000的信息的读出。结果，能够实现具有随机访问性的非易失性存储装置30。
（实施方式3）
图5表示有关本发明的实施方式3的非易失性存储装置50。本实施方式3的非易失性存储装置50是实施方式2的非易失性存储装置30的变形例。图5（a）是非易失性存储装置50的剖视图，图5（b）是从上面观察（从垂直于基板11的方向观察）的俯视图。在本实施方式3中，也与实施方式2同样，能够使工艺简单化，能够控制电阻变化层14的膜厚的均匀性。
与实施方式2的不同点在于，如图5（a）、图5（b）所示，相对于基板11的主面垂直的带状的绝缘层57形成为，将在相对于基板11的主面平行的面内二维地在行方向和列方向上配置的柱状电极12按行分隔。即，作为字线发挥作用的导电层13被绝缘层57按照行进行电绝缘。
图6是本发明的实施方式3的非易失性存储装置50的等价电路图。在实施方式3中，通过选择1个位线（例如B00）及1个字线（例如W00），能够进行向位于该交点的存储单元C0000的信息的写入、或信息的读出。在本结构中，根据图6与图4的比较也可知，与字线（例如W00）电气连接的存储单元的数量比与实施方式2的字线（例如W0）电气连接的存储单元的数量少。由此，能够减少向非选择存储单元的迂回泄漏电流、抑制耗电。另外，绝缘层57并不限定于将柱状电极12（位线）按照1行分隔，也可以按照由2以上的规定数的行构成的单位分隔。此外，不仅是分隔行，也可以按照由规定数的列构成的单位分隔，也可以按照行单位与列单位的组合分隔。
（实施方式4）
本实施方式4的非易失性存储装置40是在实施方式2的非易失性存储装置30中还设有柱状电极12（位线）的选择电路41的结构。图7（a）是有关本实施方式4的包括选择电路41的非易失性存储装置40的等价电路图，图7（b）是从上面观察构成选择电路41的选择晶体管的俯视图。
如图7（a）所示，选择晶体管与源极线（S0、S1）、栅极线（G0～G2）、位线（B00～B21）连接。在本结构的晶体管中，通过选择1个源极线（例如S0）及1个栅极线（例如G0），能够选择与这些线连接的1个晶体管。例如，在选择了S0和G0的情况下，此时选择的晶体管G0与1个位线（B00）连接。因而，通过再选择1个字线（例如W0），能够选择位于位线（B00）与字线（W0）的交点的存储单元C000。
另外，本实施方式4的由选择晶体管构成的选择电路41也能够在实施方式3的非易失性存储装置50中使用。
在图7（b）中表示选择晶体管的结构。平行于基板主面形成有多个有源区域（A0、A1）、多个导电性源极线（S0、S1）、多个导电性栅极线（G0、G1、G2）。
有源区域（A0、A1）具有掺杂了杂质的区域，构成晶体管的源极及漏极。有源区域（A0、A1）和导电性源极线（S0、S1）在面内呈相互弯曲的形状。导电性源极线（S0、S1）与有源区域（A0、A1）交叉，在该交点处，导电性源极线（S0、S1）与晶体管的源极连接。
相对于基板主面垂直形成的多个位线（例如，B01、B11、B21）与有源区域（A0、A1）连接。这意味着在晶体管的漏极上连接着位线。
多个导电性栅极线（G0、G1、G2）相对于有源区域（A0、A1）及源极线（S0、S1）的形成方向，在面内垂直方向上形成，与有源区域（A0、A1）及源极线（S0、S1）连接。通过控制对导电性栅极线（G0、G1、G2）施加的电压或电流，来切换晶体管的开启和关闭。
此外、分离栅极线（SE0、SE1）在与栅极线在面内平行方向上形成，与有源区域（A0、A1）连接。分离栅极线（SE0、SE1）在与有源区域（A0、A1）的触点处将流过有源区域（A0、A1）的活性电流切断。
将本实施方式4的重复最小单元区域在图7（b）中用虚线的包围线表示。最小单元区域的尺寸使用最小加工尺寸“F”表示。在本说明书中，最小加工尺寸“F”，当设形成的线（例如栅极线）的最小宽度为L、邻接的两条线间（例如两条栅极线间）的空间为S时，相当于F=（L+S）/2。因而，图7（b）表示最小单元的宽度是约3F、高度是约2F。即，最小单元占有约6F2的区域。
（实施方式5）
图8至图11是表示有关本发明的实施方式2的非易失性存储装置30的制造方法的工序剖视图及俯视图。
首先，在图8所示的工序中，在基板11上形成交替地层叠导电层13和层间绝缘膜17的层叠体。在图8所示的例子中，该层叠体具有平行于基板的3层的导电层13、和相邻于各导电层13而形成的4层的层间绝缘膜17，但该层叠体的层叠数并不特别限定于该数量。
作为导电层13，例如通过溅射法堆积钽（Ta）或欠氧型的钽氧化物TaOx（比电阻是10mΩ·cm以下）。
接着，在图9（a）、图9（b）所示的工序中，在相对于由导电层13和层间绝缘膜17构成的层叠体的主面，垂直的方向上形成接触孔98。首先，通过通常的曝光工艺及显影工艺，形成规定的图案的掩模。接着，使用形成的掩模，对层叠体进行蚀刻，形成接触孔98。然后，将掩模除去。通过以上的工序，在内周面上形成使导电层13和层间绝缘膜17露出的接触孔98。
接着，在图10（a）、图10（b）所示的工序中，对在接触孔98的内周面上露出的导电层13进行氧化处理，形成电阻变化层14。例如，在氧化气氛中在施加功率1100W、处理时间30秒间实施等离子氧化处理。活性氧、氧离子或氧原子从露出在接触孔98的内周面上的导电层13的表面朝向导电层13的内部扩散。通过这些氧种类，从接触孔98的内周面朝向导电层13方向、在一定的厚度区域中形成具有规定的含氧量的分布状况的氧化物。该含氧量的分布状况在接触孔98内周面附近较高、随着朝向导电层13方向而连续地变低。在该等离子氧化处理中，从露出在接触孔98的内周面上的表面到10nm左右的深度，形成电阻变化层14。其中从表面到2～3nm左右的区域中，形成含氧量更高的第1电阻变化层15，在从第1电阻变化层15到7～8nm左右的区域中，形成含氧量更低的第2电阻变化层16。
在上述形成电阻变化层14的工序中，在氧气氛中进行等离子氧化处理，但本发明并不限定于此。例如，也可以进行含氧气氛下的加热处理（以下，称作热氧化处理）。以下，将这样的热氧化处理、等离子氧化处理总称作氧化处理。在本制造方法中，通过将导电层13的一部分氧化处理而形成电阻变化层14，所以与以往的导电层的埋入工序相比，能够使工艺简单化。除此以外，氧化处理与埋入工序相比，膜厚控制较容易，可遍及露出在接触孔98中的多个电阻变化层14而将膜厚均匀地形成。
此外，氧化处理工序并不限定于1次。也可以将氧化处理工序分为两次进行、将第1电阻变化层15的含氧量与第2电阻变化层16的含氧量的差异更明确地形成。例如，在通过较弱的氧化处理工序将导电层13的一部分遍及大范围而较弱地氧化后，通过较强的氧化处理工序仅将导电层13的露出在接触孔98的表面较强地氧化。由此，形成电阻值较高的第1电阻变化层15、和电阻值较低的第2电阻变化层16。另外，氧化处理工序也可以实施两次以上的多次、将电阻变化层14的含氧量更高精度地控制。
接着，在图11（a）、图11（b）所示的工序中，通过溅射、CVD、镀层等在接触孔98中堆积柱状电极12。作为柱状电极12的材料，例如使用铂（Pt）、铱（Ir）、钯（Pd）、铜（Cu）、钨（W）等的导电性材料。然后，通过CMP（Chemical Mechanical Polishing，化学机械抛光）工艺和/或其他平坦化工艺等，将形成在接触孔98的内部的柱状电极12留下，将堆积在层间绝缘膜17上的不需要的电极材料研磨除去。另外，该柱状电极12与第1电阻变化层15连接。
经过以上的工序，有关实施方式2的非易失性存储装置30完成。
（实施方式6）
图12及图13是表示有关本发明的实施方式3的非易失性存储装置50的制造方法的工序剖视图及俯视图。
在实施方式5的图11（a）、图11（b）所示的工序后，在图12（a）、图12（b）所示的工序中，形成带状槽129，以将柱状电极12按规定的行单位分离。该带状槽129相对于由导电层13和层间绝缘膜17构成的层叠体垂直地形成。首先，通过通常的曝光工艺及显影工艺，形成规定的图案的掩模。接着，使用形成的掩模，对层叠体进行蚀刻，在垂直于基板11的方向上形成带状槽129。然后，将掩模除去。
接着，在图13（a）、图13（b）所示的工序中，在前面形成的带状槽129之中通过CVD堆积绝缘层57。然后，通过CMP工艺和/或其他平坦化工艺等，将形成在带状槽129中的绝缘层57留下，将堆积在层间绝缘膜17上的不需要的绝缘材料研磨除去。
经过以上的工序，有关实施方式3的非易失性存储装置50完成。
通过做成这样的结构，能够减少非选择存储单元的迂回泄漏电流，能够削减耗电。
另外，实施方式5及实施方式6的制造方法能够不限定于实施方式2及实施方式3中例示的形状的非易失性存储装置的制造而采用。
在实施方式5及实施方式6的制造方法中，例如，显然能够任意地选择导电层13与层间绝缘膜17的层叠数、以及形成在1个层内的存储单元的个数，此外，如上所述，也可以将带状槽129通过规定数的行单位、规定数的列单位、或行单位与列单位的组合来设置。
进而，能够将具备电阻变化型的非易失性存储元件的各种电子设备，利用上述制造方法、或者利用将上述制造方法与周知的方法组合来制造。
工业实用性
有关本发明的非易失性存储装置作为面向低电力、高速写入、高速删除、大容量化的下一代非易失性存储器等具有实用性。
标号说明
10非易失性存储元件
11基板
12柱状电极
13导电层
14电阻变化层
15第1电阻变化层
16第2电阻变化层
17层间绝缘膜
30、40、50非易失性存储装置
41选择电路
57绝缘层
98接触孔
129带状槽
1412柱状电极
1413导电层
1414电阻变化层
1417层间绝缘膜
1511基板
1512柱状电极
1513导电层
1514电阻变化层
1517层间绝缘膜

Claims (21)

1.一种非易失性存储装置的制造方法，其特征在于，包括：
工序(a)，在基板上层叠含有过渡金属的多个导电层和由绝缘材料构成的多个层间绝缘膜，形成层叠构造体；
工序(b)，形成将上述层叠构造体贯通并且使各层的上述导电层在内周面露出的接触孔；
工序(c)，将各层的上述导电层的露出在上述接触孔中的部分氧化，形成电阻值基于施加的电信号可逆地变化的多个电阻变化层；以及
工序(d)，在上述接触孔中埋入导电材料，在上述接触孔中形成由各层的上述电阻变化层包围外周面而与各层的上述电阻变化层连接的柱状电极。
2.如权利要求1所述的非易失性存储装置的制造方法，其特征在于，
在上述工序(b)中，将包括上述接触孔的多个接触孔形成在设定在上述层叠构造体上的二维矩阵的各行列位置；
在上述工序(b)以后，还包括：
工序(e)，形成将上述层叠构造体按照上述二维矩阵的每规定数量的行、每规定数量的列或由规定数量的行及规定数量的列构成的每个单位而分离的1个以上的槽；以及
工序(f)，向上述各槽埋入绝缘材料。
3.如权利要求1所述的非易失性存储装置的制造方法，其特征在于，
在上述工序(c)中，进行两次氧化处理，形成由第1电阻变化层和含氧量比上述第1电阻变化层小的第2电阻变化层构成的电阻变化层。
4.如权利要求1所述的非易失性存储装置的制造方法，其特征在于，
在上述工序(c)中，形成各自通过对应的层的导电层包围外周面而与该导电层连接的多个上述电阻变化层。
5.如权利要求1所述的非易失性存储装置的制造方法，其特征在于，
在上述工序(c)中，将多个上述电阻变化层形成为，厚度在与基板的主面平行的面内相等的环状。
6.一种非易失性存储元件，其特征在于，具备：
柱状电极，相对于基板的主面垂直地配置；
导电层，与上述基板的主面平行并且与上述柱状电极交叉而配置，由过渡金属构成；以及
电阻变化层，仅在上述柱状电极与上述导电层的交叉部，通过内周面包围上述柱状电极的外周面并且通过上述导电层包围外周面而形成，由构成上述导电层的过渡金属的氧化物构成，基于电信号的施加，电阻值可逆地变化。
7.如权利要求6所述的非易失性存储元件，其特征在于，
上述电阻变化层的含氧量从上述柱状电极与上述电阻变化层的界面朝向上述导电层变低。
8.如权利要求6所述的非易失性存储元件，其特征在于，
上述非易失性存储元件与在和上述基板的主面平行的方向上相邻的另1个非易失性存储元件一起设置；
上述导电层形成在上述两个非易失性存储元件的各自的电阻变化层之间的区域整面。
9.如权利要求6所述的非易失性存储元件，其特征在于，
上述电阻变化层通过在与上述基板的主面平行的面内、将上述导电层从上述柱状电极各向同性地氧化而形成。
10.如权利要求6所述的非易失性存储元件，其特征在于，
上述电阻变化层形成为等宽的环状。
11.一种非易失性存储装置，其特征在于，具备：
多个柱状电极，相对于基板的主面垂直地配置；
多个导电层，与上述基板的主面平行并且与上述多个柱状电极交叉而配置，含有过渡金属；
多个层间绝缘膜，夹在上述多个导电层的层间，由绝缘材料构成；以及
多个电阻变化层，仅在上述各柱状电极与上述各导电层的交叉部，通过内周面包围对应的柱状电极的外周面并且通过对应的层的导电层包围外周面而形成，由构成上述多个导电层的过渡金属的氧化物构成，基于电信号的施加，电阻值可逆地变化。
12.如权利要求11所述的非易失性存储装置，其特征在于，
上述各电阻变化层的含氧量从对应的柱状电极与上述电阻变化层的界面朝向上述导电层变低。
13.如权利要求11所述的非易失性存储装置，其特征在于，
上述各导电层形成于在与上述基板的主面平行的面内相邻的电阻变化层之间的区域整面。
14.如权利要求11所述的非易失性存储装置，其特征在于，
上述各电阻变化层通过在与上述基板的主面平行的面内、将对应的导电层从对应的柱状电极各向同性地氧化而形成。
15.如权利要求11所述的非易失性存储装置，其特征在于，
上述各电阻变化层形成为等宽的环状。
16.如权利要求11所述的非易失性存储装置，其特征在于，
上述各电阻变化层将第1电阻变化层和含氧量比上述第1电阻变化层小的第2电阻变化层在与上述基板的主面平行的方向上层叠而构成。
17.如权利要求11所述的非易失性存储装置，其特征在于，
上述各柱状电极配置在设定在上述基板的主面上的二维矩阵的对应的行列位置。
18.如权利要求17所述的非易失性存储装置，其特征在于，
上述各导电层按照上述二维矩阵的每规定数量的行、每规定数量的列或由规定数量的行及规定数量的列构成的每个单位而电绝缘。
19.如权利要求11所述的非易失性存储装置，其特征在于，
上述多个柱状电极由含有铂、铱、钯、铜、钨中的任一种的材料构成。
20.如权利要求11所述的非易失性存储装置，其特征在于，
构成上述导电层及上述电阻变化层的过渡金属是钽。
21.如权利要求11所述的非易失性存储装置，其特征在于，
还具备与上述柱状电极的一端连接的选择晶体管。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013197396A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体記憶装置及びその製造方法
KR101957897B1 (ko) * 2012-04-26 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9444040B2 (en) 2013-03-13 2016-09-13 Microchip Technology Incorporated Sidewall type memory cell
US9362496B2 (en) 2013-03-13 2016-06-07 Microchip Technology Incorporated Resistive memory cell with trench-shaped bottom electrode
KR20140113024A (ko) * 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 구동방법
US9099648B2 (en) * 2013-05-02 2015-08-04 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor memory device and semiconductor memory device
CN103325941B (zh) * 2013-06-03 2016-03-23 清华大学 阻变存储器中金属氧化物层的形成方法
CN103779497B (zh) * 2014-01-27 2017-03-29 中国科学院半导体研究所 基于埋层的垂直结构存储器的制备方法
US9385313B2 (en) 2014-02-19 2016-07-05 Microchip Technology Incorporated Resistive memory cell having a reduced conductive path area
US9269606B2 (en) 2014-02-19 2016-02-23 Microchip Technology Incorporated Spacer enabled active isolation for an integrated circuit device
US9412942B2 (en) 2014-02-19 2016-08-09 Microchip Technology Incorporated Resistive memory cell with bottom electrode having a sloped side wall
US9318702B2 (en) 2014-02-19 2016-04-19 Microchip Technology Incorporated Resistive memory cell having a reduced conductive path area
US10003021B2 (en) 2014-02-19 2018-06-19 Microchip Technology Incorporated Resistive memory cell with sloped bottom electrode
US9711721B2 (en) 2014-03-07 2017-07-18 Kabushiki Kaisha Toshiba Nonvolatile memory device and method of manufacturing the same
US9236124B2 (en) 2014-03-07 2016-01-12 Kabushiki Kaisha Toshiba Nonvolatile memory device
US9536952B2 (en) 2014-05-12 2017-01-03 Intersil Americas LLC Body contact layouts for semiconductor structures
EP3224875A1 (en) 2014-11-26 2017-10-04 Microchip Technology Incorporated Resistive memory cell having a spacer region for reduced conductive path area / enhanced electric field
US9524982B2 (en) 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
US10096654B2 (en) * 2015-09-11 2018-10-09 Sandisk Technologies Llc Three-dimensional resistive random access memory containing self-aligned memory elements
US10593399B2 (en) 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
US10593729B2 (en) * 2018-06-08 2020-03-17 International Business Machines Corporation Vertical array of resistive switching devices having restricted filament regions and tunable top electrode volume
US11282895B2 (en) * 2019-07-02 2022-03-22 Micron Technology, Inc. Split pillar architectures for memory devices
KR102666992B1 (ko) * 2019-07-31 2024-05-20 에스케이하이닉스 주식회사 메모리 소자
US11502128B2 (en) 2020-06-18 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11653581B2 (en) * 2020-08-13 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device structure and manufacturing method
US11342382B1 (en) 2020-12-11 2022-05-24 Micron Technology, Inc. Capacitive pillar architecture for a memory array
US11569444B2 (en) * 2021-03-30 2023-01-31 International Business Machines Corporation Three-dimensional confined memory cell with decoupled read-write
US11568927B2 (en) * 2021-03-30 2023-01-31 International Business Machines Corporation Two-terminal non-volatile memory cell for decoupled read and write operations
KR20230005500A (ko) * 2021-07-01 2023-01-10 한양대학교 산학협력단 BiCS 구조의 저항 변화 메모리

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533848A (zh) * 2008-03-13 2009-09-16 三星电子株式会社 非易失性存储器器件及相关的方法和处理系统
CN101615656A (zh) * 2008-06-26 2009-12-30 三星电子株式会社 非易失性存储装置及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4509467B2 (ja) 2002-11-08 2010-07-21 シャープ株式会社 不揮発可変抵抗素子、及び記憶装置
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP4252624B2 (ja) 2007-06-01 2009-04-08 パナソニック株式会社 抵抗変化型記憶装置
US8022502B2 (en) 2007-06-05 2011-09-20 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor apparatus using the nonvolatile memory element
JP2009081251A (ja) 2007-09-26 2009-04-16 Panasonic Corp 抵抗変化素子とその製造方法ならびに抵抗変化型メモリ
KR20090055874A (ko) 2007-11-29 2009-06-03 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009135328A (ja) 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
KR20090109804A (ko) * 2008-04-16 2009-10-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2010027753A (ja) 2008-07-17 2010-02-04 Panasonic Corp 不揮発性記憶素子およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533848A (zh) * 2008-03-13 2009-09-16 三星电子株式会社 非易失性存储器器件及相关的方法和处理系统
CN101615656A (zh) * 2008-06-26 2009-12-30 三星电子株式会社 非易失性存储装置及其制造方法

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