CN104871313A - 存储装置和存储装置制造方法 - Google Patents

存储装置和存储装置制造方法 Download PDF

Info

Publication number
CN104871313A
CN104871313A CN201380066069.8A CN201380066069A CN104871313A CN 104871313 A CN104871313 A CN 104871313A CN 201380066069 A CN201380066069 A CN 201380066069A CN 104871313 A CN104871313 A CN 104871313A
Authority
CN
China
Prior art keywords
layer
electrode
ion source
storage device
source layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380066069.8A
Other languages
English (en)
Other versions
CN104871313B (zh
Inventor
野野口诚二
曾根威之
五十岚実
成沢浩亮
荒谷胜久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN104871313A publication Critical patent/CN104871313A/zh
Application granted granted Critical
Publication of CN104871313B publication Critical patent/CN104871313B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供了一种存储装置，其设置有多个存储元件(40)，各个所述存储元件具有电极(10)和存储层(41)，所述存储层包括多个层(20、30)。所述多个层中的一个层(20)沿第一方向(A1)延伸，且被沿所述第一方向布置着的所述多个存储元件共用。所述电极沿不同于所述第一方向的第二方向(A2)延伸，且被沿所述第二方向布置着的所述多个存储元件共用。

Description

存储装置和存储装置制造方法
技术领域
本发明涉及包括多个存储元件的存储装置和该存储装置的制造方法，且具体地，涉及如下的包括多个存储元件的存储装置和该存储装置的制造方法：其中，各所述存储元件包括位于电极与离子源层之间的可变电阻层。
背景技术
一种用于使存储器微型化和大容量化的技术是将存储器扩展成三维结构，且最近已经提出了各种各样的结构或工艺。例如，专利文献1披露了如下的非易失性存储元件：其中，第一电极与第二电极交叉，且数据存储层、金属硅化物层和接合层被设置于各交叉处。
引用文献列表
专利文献
专利文献1：日本专利申请特开JP 2010-10688A(图1)
发明内容
然而，在专利文献1中，数据存储层等等是被设置在位于第一电极与第二电极的交叉处的间隙中。因此，不利的是，在既垂直于第一电极也垂直于第二电极的方向(即如下方向：所述第一电极与所述第二电极在该方向上彼此面对，且所述数据存储层等等在该方向上被夹在这两者之间。以下，称为“第三方向”)上进行微型化是存在困难的。
鉴于上述问题，所期望的是，提供一种使得能够实现微型化的存储装置和该存储装置的制造方法。
根据本发明实施例的存储装置包括多个存储元件，各所述存储元件包括电极和存储层，其中所述存储层由多个层构成。所述多个层中的一个层沿第一方向延伸，且被沿所述第一方向布置着的所述多个存储元件共用。所述电极沿不同于所述第一方向的第二方向延伸，且被沿所述第二方向布置着的所述多个存储元件共用。
在根据本发明实施例的存储装置中，向所述电极施加电压能够使得所述存储层的电学性能(电阻值)改变成低电阻状态(写入状态)或高电阻状态(擦除状态)。
需要注意的是，写入/擦除操作与减小/增大电阻之间的对应关系是定义上的事情；这里，所述低电阻状态被定义为所述写入状态，而所述高电阻状态被定义为所述擦除状态。
根据本发明实施例的存储装置制造方法是用于制造如下的存储装置的方法：所述存储装置包括多个存储元件，各所述存储元件包括电极和存储层，其中所述存储层由多个层构成。该制造方法包括下列的步骤(A)到(E)。
步骤(A)：在基板上形成所述多个层中的沿第一方向延伸的一个层。
步骤(B)：在所述一个层内的隔离沟中形成隔离绝缘膜。
步骤(C)：在所述隔离绝缘膜中形成沿不同于所述第一方向的第二方向的孔结构，使得所述一个层从所述孔结构的内表面中露出。
步骤(D)：在所述孔结构的所述内表面上形成所述多个层中的至少一个剩余层。
步骤(E)：用所述电极填充所述孔结构。
根据本发明实施例的存储装置，用于构成所述存储层的所述多个层中的所述一个层是沿所述第一方向延伸且被沿所述第一方向布置着的所述多个存储元件共用的，而所述电极是沿不同于所述第一方向的所述第二方向延伸且被沿所述第二方向布置着的所述多个存储元件共用的。因此，能够实现在既垂直于所述第一方向也垂直于所述第二方向的第三方向上的微型化。
根据本发明实施例的存储装置制造方法，在所述基板上形成所述多个层中的沿所述第一方向延伸的所述一个层。在所述一个层内的所述隔离沟中形成所述隔离绝缘膜。在所述隔离绝缘膜中，形成沿不同于所述第一方向的所述第二方向的孔结构。在所述孔结构的所述内表面上形成所述多个层中的所述至少一个剩余层。用所述电极填充所述孔结构。因此，能够使上述的本发明实施例的存储装置变得更容易制造。
附图说明
图1是图示了根据本发明第一实施例的存储装置的基本构造的立体图。
图2是图示了图1中所示的存储装置的总体构造的立体图。
图3是图示了图2中所示的存储装置的构造的截面图。
图4是图示了根据参考例的存储装置的基本构造的立体图。
图5是图示了图4中所示的根据参考例的存储装置的构造的截面图。
图6是按照步骤的顺序图示了图3中所示的存储装置的制造方法的立体图。
图7是图示了在图6之后的工艺的立体图。
图8是图示了在图7之后的工艺的立体图。
图9是图示了在图8之后的工艺的立体图。
图10是沿着图9中的线X-X的截面图。
图11是图示了在图10之后的工艺的截面图。
图12是图示了在图11之后的工艺的截面图。
图13是图示了在图12之后的工艺的截面图。
图14是图示了在图13之后的工艺的立体图。
图15是沿着图14中的线XV-XV的截面图。
图16是按照步骤的顺序图示了图5中所示的根据参考例的存储装置的制造方法的截面图。
图17是图示了在图16之后的工艺的截面图。
图18是图示了在图17之后的工艺的截面图。
图19是图示了在图18之后的工艺的截面图。
图20是图示了在图19之后的工艺的截面图。
图21是图示了图1中所示的存储装置的写入状态的示例的图。
图22是图示了在向图1中所示的存储装置施加擦除电压时的示例的图。
图23是图示了图1中所示的存储装置的擦除状态的示例的图。
图24是图示了图1中所示的存储装置的写入状态的另一个示例的图。
图25是图示了在向图1中所示的存储装置施加擦除电压时的另一个示例的图。
图26是图示了图1中所示的存储装置的擦除状态的另一个示例的图。
图27是图示了在调查离子源层的厚度对存储器特性的影响的预备实验中所使用的测试设备的构造的截面图。
图28是图示了预备实验的测量系统的电路图。
图29是图示了在预备实验中被施加给测试设备的电压波形的图。
图30是图示了预备实验的结果(离子源层的厚度与设定电阻的变动之间的关系)的图。
图31是图示了在图18到图20中所示的根据参考例的存储装置的制造方法中要被形成于孔结构内的层构造的平面图。
图32是图示了图1中所示的根据本实施例的存储装置中的离子源层的厚度与设定电阻的变动之间的关系的图，以便与根据参考例的存储装置中的离子源层的厚度与设定电阻的变动之间的关系相比较。
图33是图示了在图12到图15中所示的根据本实施例的存储装置的制造方法中要被形成于孔结构内的层构造的平面图。
图34是按照步骤的顺序图示了根据本发明第二实施例的存储装置的制造方法的立体图。
图35是图示了在图34之后的工艺的立体图。
图36是沿着图35中的线XXXVI-XXXVI的截面图。
图37是图示了在图36之后的工艺的截面图。
图38是图示了在图37之后的工艺的截面图。
图39是图示了在图38之后的工艺的截面图。
图40是图示了在图39之后的工艺的立体图。
图41是沿着图40中的线XXXXI-XXXXI的截面图。
图42是图示了在图41之后的工艺的立体图。
图43是图示了在图42之后的工艺的立体图。
图44是图示了根据变形例1的存储装置的构造的立体图。
图45是图示了根据变形例2的存储装置的构造的立体图。
图46是图示了根据变形例3的存储装置的构造的立体图。
图47是图示了根据变形例4的存储装置的构造的立体图。
图48是图示了根据变形例5的存储装置的构造的立体图。
图49是图示了根据变形例6的存储装置的构造的立体图。
图50是图示了根据本发明第三实施例的存储装置的基本构造的立体图。
图51是按照步骤的顺序图示了图50中所示的存储装置的制造方法的截面图。
图52是图示了在图51之后的工艺的截面图。
图53是图示了在图52之后的工艺的截面图。
图54是图示了在图53之后的工艺的截面图。
图55是图示了在图54之后的工艺的截面图。
图56是图示了在图55之后的工艺的截面图。
图57是图示了在图56之后的工艺的截面图。
具体实施方式
以下，将参照附图详细地说明本发明的一些实施例。需要注意的是，说明的顺序如下。
1.第一实施例(其中离子源层平行于基板而延伸，电极垂直于该基板而延伸，且可变电阻层被设置于该离子源层与该电极之间的示例)
2.变形例1(其中离子源层和电极在平行于基板的平面内彼此垂直地延伸的示例)
3.变形例2(其中可变电阻层被设置于电极的一侧的示例)
4.变形例3(其中离子源层垂直于基板而延伸，电极平行于该基板而延伸，且可变电阻层被设置于该电极的一侧的示例)
5.变形例4(其中离子源层在平行于基板的平面内沿两个不同的方向延伸的示例)
6.变形例5(离子源层的一部分被连接的示例)
7.变形例6(其中让变形例1中的离子源层和电极以不同于直角的角度交叉的方式延伸的示例)
8.第三实施例(其中背电极层被设置成与离子源层的第二表面接触的示例)
9.第四实施例(其中可变电阻层具有二极管的功能的示例)
第一实施例
图1图示了根据本发明第一实施例的存储装置的基本构造。图2图示了图1中所示的存储装置的总体构造。图3图示了沿着图2中的线III-III的截面构造。存储装置1可以是如下的三维存储器阵列：其中，多个电极10与多个离子源层20以立体的格子网阵状的方式交叉，且可变电阻层30被设置于它们的交叉处。可变电阻层30被夹在电极10与离子源层20之间而形成的部分可以构成一个存储元件(存储单元)40。离子源层20和可变电阻层30可以构成存储元件40的存储层41。需要注意的是，离子源层20的末端可以被连接至用于施加电压的焊盘电极51。
电极10可以被设置于例如基板60(参照图3)上。基板60可以由硅制成，且可以包括形成于其上的互补金属氧化物半导体(CMOS：Complementary Metal Oxide Semiconductor)电路。电极10可以充当与该CMOS电路部相连的连接部。电极10可以是例如沿垂直于基板60的方向延伸的线性电极。需要注意的是，基板60可以设置有布线层和选择元件，且可以包括能够根据操作方法而从多个电极10中选择任意电极10的结构。
电极10可以由半导体工艺中所使用的布线材料构成。示例可以包括钨(W)、氮化钨(WN)、铜(Cu)、铝(Al)、钼(Mo)、钽(Ta)、硅化物，等等。在电极10是由诸如Cu等具有由于电场而出现离子传导的可能性的材料构成的情况下，由Cu等制成的电极10的表面可以被覆盖有诸如W、WN、氮化钛(TiN)或氮化钽(TaN)等不可能造成离子传导或热扩散的材料。
离子源层20可以与可变电阻层30一起构成存储元件40的存储层41的一部分。离子源层20的第一表面20A可以与可变电阻层30接触。离子源层20可以被连接至焊盘电极51。如图3所示，离子源层20可以是沿平行于基板60的方向延伸的线性层。离子源层20与电极10可以彼此垂直地交叉。离子源层20可以形成让离子源层20和层间绝缘层71交替地堆叠于基板60上而得到的堆叠结构。层间绝缘层71可以由氧化硅(SiO2)、或氮化硅(SixNy)等构成。
离子源层20可以包括例如作为将要被阴离子化的离子传导材料的诸如碲(Te)、硫(S)和硒(Se)等至少一种硫族元素。离子源层20还可以包括氧。此外，离子源层20可以还包括作为能够被阳离子化的金属元素的过渡金属元素。该过渡金属元素可以是例如从元素周期表的第4族钛族{钛(Ti)、锆(Zr)、铪(Hf)}、第5族钒族{钒(V)、铌(Nb)、钽(Ta)}和第6族铬族{铬(Cr)、钼(Mo)、钨(W)}中选出的一种、两种或更多种。
在离子源层20中，上述的过渡金属元素、硫族元素和氧可以结合在一起从而形成金属硫族化物氧化物层。该金属硫族化物氧化物层可以主要包括非晶结构，且可以充当离子供给源。
可变电阻层30可以被设置于电极10与离子源层20之间。可变电阻层30可以被构造成使得通过向电极10和焊盘电极51施加电压就能够形成低电阻部分(传导路径)从而造成电阻值的变化。该低电阻部分可以包括上述的过渡金属元素或可以包括氧缺陷。可变电阻层30可以由例如金属元素的氧化物膜、金属元素的氮化物膜、或金属元素的氧氮化物膜构成。
需要注意的是，与其他过渡金属元素比较而言，包括上述过渡金属元素的传导路径在离子源层20附近或者在可变电阻层30中是化学稳定的，且很有可能形成中间氧化态或维持这样的态。这有助于提高存储元件40的电阻值可控性和数据存储性能。
此外，在由过渡金属元素制成的传导路径中及其附近，可以形成三种状态，即，电阻值分别是“低值/中间值/高值”的“金属状态/硫族化合物状态/氧化物状态”。可以由所述三种状态的混合状态来确定可变电阻层30的电阻值。通过改变所述三种状态的混合状态就使得可变电阻层30能够具有各种各样的值(中间电阻值)。这里，使用了在离子源层20中曾经描述过的能够形成化学稳定且具有中间电阻值的传导路径的上述过渡金属元素。这导致了存储元件40的电阻值(特别是中间电阻值)可控性和数据存储性能的改善。
对于可变电阻层30所用的金属材料没有特定的限制，只要可变电阻层30是在初始状态下具有高电阻(例如是大约从几MΩ至几百GΩ的值)的层即可。例如，在使用金属氧化物作为可变电阻层30的材料的情况下，较佳的是，能够形成具有高电阻(即，具有大的带隙)的金属氧化物的Zr、Hf、Al、稀土元素等被用作所述金属元素。此外，在使用金属氮化物的情况下，同样较佳的是，Zr、Hf、Al、稀土元素等被用作所述金属元素，因为它们能够实现大约从几MΩ至几百GΩ的电阻值且它们很可能在擦除操作中由于因氧的移动而造成传导路径的氧化而具有高电阻。此外，同样地，在使用金属氧氮化物的情况下，可以使用能够获得大约从几MΩ至几百GΩ的电阻值的金属原子。可变电阻层30可以具有任何厚度，只要能够获得上述的大约从几MΩ至几百GΩ的元件电阻即可。厚度的最佳值可以根据元件的尺寸或离子源层20的电阻值而改变。优选地，可变电阻层30的厚度可以是例如大约1nm以上到10nm以下。
可变电阻层30的材料的具体示例可以包括NiO、MnO、Cr2O3、Mn2O3、Fe2O3、CuO2、TiO2、ZrO2、HfOx、ZnO，等等。在它们之中，过渡金属氧化物可以是优选的。
需要注意的是，不必特意地形成可变电阻层30。在存储元件40的制造工艺中，离子源层20中所包含的过渡金属元素和氧结合起来，从而在电极10上自然地形成了最终将会充当可变电阻层30的金属氧化物膜。或者，通过施加擦除方向上的偏置电压而形成的氧化物膜最终将会充当可变电阻层30。
焊盘电极51可以被连接至例如离子源层20的末端。焊盘电极51并非必须面对电极10。关于焊盘电极51，可以使用类似于电极10的众所周知的半导体布线材料。在经受了后退火之后不太可能与离子源层20发生反应的稳定材料可以是优选的。此外，焊盘电极51并非必须含有能够在离子源层20中扩散的物质。
在本实施例中，离子源层20沿第一方向A1延伸且被沿第一方向A1布置着的多个存储元件40共用。电极10沿第二方向A2延伸且被沿第二方向A2布置着的多个存储元件40共用。第二方向A2与第一方向A1不同。因此，在存储装置1中，能够在既垂直于第一方向A1也垂直于第二方向A2的第三方向A3上实现微型化。
将会通过与图4和图5中所示的根据参考例的存储装置的比较，而给出关于本实施例存储装置的更加详细的说明。需要注意的是，在图4和图5中，在给出说明时，用变为百位数的相同附图标记来表示与图1到图3中的组件对应的组件。
根据参考例的存储装置101可以具有如下的构造：其中，多个第一电极110(沿第一方向A1)与多个第二电极150(沿第二方向A2)彼此交叉，且离子源层120和可变电阻层130在这两种电极之间被设置于它们的交叉处。离子源层120和可变电阻层130被夹在第一电极110与第二电极150之间而得到的部分可以构成一个存储元件140。
因此，在根据参考例的存储装置101中，第一电极110和第二电极150在它们的交叉处间隔了离子源层120和可变电阻层130的总厚度的距离。这导致了在既垂直于第一方向A1也垂直于第二方向A2的第三方向A3上的微型化的困难。
另一方面，代替参考例中的第二电极150的是，根据本实施例的存储装置1包括线性形状的离子源层20。因此，电极10和离子源层20可以在它们的交叉处以可变电阻层30的厚度的距离而足以隔开。这使得能够进行在既垂直于第一方向A1也垂直于第二方向A2的第三方向A3上的微型化。
换言之，在根据本实施例的存储装置1中，用离子源层20取代了根据参考例的存储装置101中相互交叉的两种电极布线中的一方(即，第二电极150)，这使得两种电极布线中的任一种能够具有作为存储层41的一部分的功能。相反地，在根据参考例的存储装置101中，存储元件140被设置有独立的第二电极150和离子源层120，但根据本实施例的存储元件40却使得离子源层20能够具有作为相对于电极10(第一电极)的相对电极(第二电极)的功能。
此外，在本实施例中，如图2所示，可变电阻层30被设置于电极10的两侧。因此，如图3所示，离子源层20被在既垂直于第一方向A1也垂直于第二方向A2的第三方向A3上彼此相邻的多个存储元件401、402共用。需要注意的是，共用了电极10的存储元件402、403包括它们各自的离子源层20。
例如，存储装置1可以被如下所述地制造出来。
图6到图15按照步骤的顺序图示了存储装置1的制造方法。首先，如图6所示，准备基板60。在基板60上，交替地堆叠离子源层20和层间绝缘膜71。可以通过化学气相沉积(CVD：Chemical Vapor Deposition)法或溅射法而形成离子源层20。特别地，使用溅射法可以允许实现高速、均匀的膜沉积。
关于层间绝缘膜71，例如，可以使用通过等离子体CVD方法制出的氧化硅膜或氮化硅膜。在通过等离子体CVD方法形成氧化硅膜的情况下，可以使用TEOS(正硅酸乙酯)。关于层间绝缘膜71的平坦化，例如，可以使用化学机械抛光(CMP：Chemical Mechanical Polishing)。
在基板60上，可以在形成离子源层20和层间绝缘膜71的堆叠结构之前先形成布线层和选择元件。基板60可以包括能够根据操作方法从多个电极10中选择任意电极10的结构。此外，在这种情况下，可以适当地形成有蚀刻阻挡膜、绝缘膜、或导电膜等。该蚀刻阻挡膜可以被设置用来形成稍后将要说明的孔结构72。
然后，通过图形化和蚀刻，如图7所示，使离子源层20和层间绝缘膜71沿第一方向A1(平行于基板60的方向)延伸。将离子源层20图形化为沿第一方向A1延伸的多条平行线的形状。利用隔离沟76使相邻的离子源层20彼此分离。
随后，如图8所示，利用隔离绝缘膜77填充隔离沟76。可以利用例如原子层沉积(ALD：Atomic Layer Deposition)方法或CVD方法来实施隔离绝缘膜77的填充。
此后，形成抗蚀剂掩模(未图示)以便蚀刻层间绝缘膜71和离子源层20的一部分。因此，如图9和图10所示，隔离绝缘膜77设置有沿不同于第一方向A1的第二方向A2(垂直于基板60的方向)的孔结构72，这使得离子源层20能够从孔结构72的内表面中露出。
需要注意的是，这里，孔结构72被形成为方柱形，然而，这不是限制性的。可代替的是，孔结构72可以具有各种各样的形状，诸如圆柱形或椭圆柱形。
随后，如图11所示，利用蚀刻使从孔结构72的内表面中露出的离子源层20回缩。因此，形成了凹陷部73。
随后，如图12所示，利用例如ALD方法或CVD方法在孔结构72的内表面上形成可变电阻材料层30A。可以在孔结构72和凹陷部73的整个内表面上连续地沉积可变电阻材料层30A。
在孔结构72的内表面上形成可变电阻材料层30A之后，如图13所示，例如，利用各向异性蚀刻(反应离子蚀刻)，去除可变电阻材料层30A中的不必要部分。因此，可变电阻层30被形成于凹陷部73中。
需要注意的是，可变电阻层30由高电阻材料构成。因此，可变电阻层30的在相邻存储元件40之间的连续性极不可能会影响相邻存储元件40。
在形成可变电阻层30之后，如图14和图15所示，用电极10填充孔结构72。因此，可以形成沿不同于第一方向A1的第二方向A2(垂直于基板60的方向)的电极10。如上所述，完成了图1到图3中所示的存储装置1。
另一方面，图16到图20图示了根据参考例的存储装置101的制造方法。首先，如图16所示，在基板160上，交替地堆叠第二电极150和层间绝缘膜171。利用图形化和蚀刻，使第二电极150沿第一方向A1(平行于基板160的方向)延伸。
然后，也如图16所示，沿不同于第一方向A1的第二方向A2(垂直于基板160的方向)形成孔结构172，以使得第二电极150能够从孔结构172的内表面中露出。
随后，如图17所示，利用蚀刻使从孔结构172的内表面中露出的第二电极150回缩。因此，形成了凹陷部173。
随后，如图18所示，在孔结构172的内表面上形成离子源层120。具体地，利用ALD方法或CVD方法在孔结构172的内表面上形成离子源层120，然后，利用蚀刻去除除了凹陷部173中的部分之外的不必要部分。
这里，因为离子源层120由硫族化物构成，所以利用ALD方法或CVD方法的沉积是很困难的。此外，在将离子源层120填充于凹陷部173中的情况下，膜的均一性变劣了。
另一方面，在本实施例中，如图7所示，在基板60上，离子源层20是沿第一方向A1(平行于基板60的方向)延伸的，且形成了其中交替地堆叠有离子源层20和层间绝缘膜71的堆叠结构。因此，可以利用溅射来形成离子源层20，这使得能够实现高速、均匀的膜沉积。
在形成离子源层120之后，如图19所示，形成可变电阻层130。随后，如图20所示，用第一电极110填充孔结构172。如上所述，完成了图4和图5中所示的根据参考例的存储装置101。
根据本实施例的存储装置1例如按如下所述进行操作。
在根据本实施例的存储装置1中，当通过电极10和焊盘电极51(离子源层20)施加从未图示的电源电路(脉冲施加装置)提供过来的脉冲电压或脉冲电流时，存储层41改变其电学性能(电阻值)，这使得能够写入信息、擦除信息或重新写入信息。作为这样的电阻变化型存储器的操作原理，提出了离子传导机制或氧缺陷导电机制。以下，将具体地说明该操作。
首先，在例如使焊盘电极51(离子源层20)具有正电位而使电极10侧具有负电位的条件下，向处于初始状态的具有高电阻的存储元件40施加正电压。这使得离子源层20中的过渡金属元素能够被离子化且朝着电极10侧移动，或使得氧离子能够从电极10侧移动，从而导致电极10侧的阴极反应的发生。这引起了形成于可变电阻层30与电极10界面处的可变电阻层30中的还原反应的发生。以这种方式，出现了氧缺陷浓度增加了的部分。具有较高的氧缺陷浓度的部分(或具有较低程度的氧化态的部分)彼此连接起来从而在可变电阻层30中形成传导路径。因此，可变电阻层30呈现出比初始状态下的电阻值(高电阻状态)低的电阻值(低电阻状态)。
随后，即使当通过除去该正电压来消除施加给存储元件40的电压时，也维持了低电阻状态。因此，信息已经被写入。在应用于只允许写入一次的存储装置(即，可编程只读存储器(PROM))时，只能通过上述的记录过程来完成记录。
同时，在应用于允许擦除的存储装置(即，随机存取存储器(RAM)、或者电可擦除可编程只读存储器(EEPROM)等)时就包括了擦除过程。在擦除过程中，在例如使焊盘电极51(离子源层20)具有负电位而使电极10侧具有正电位的条件下，向存储元件40施加负电压。这使得过渡金属离子能够被氧化且朝着离子源层20侧移动，这是由于被形成于可变电阻层30内的传导路径的如下部分中的阳极反应而造成的，该部分是：构成了该传导路径的具有较高氧缺陷浓度的部分或具有较低程度的氧化态的部分。或者，氧离子从离子源层20移动到可变电阻层30中的传导路径附近，这导致氧缺陷浓度的减小或较高程度的氧化态。因此，传导路径被切断，且可变电阻层30的电阻值从低电阻状态改变成高电阻状态。
随后，即使当通过除去该负电压来消除施加给存储元件40的电压时，也维持了电阻值变高的状态。因此，因此，写入信息已经被擦除。通过重复上面描述的过程，可以重复地实施存储元件40中的信息写入和写入信息的擦除。
在如上所述的存储元件40中，例如，假设具有高电阻值的状态和具有低电阻值的状态分别对应于信息“0”和“1”。那么，在通过施加正电压而执行的信息记录过程中，将信息“0”改变成“1”。同样地，在通过施加负电压而执行的信息擦除过程中，将信息“1”改变成“0”。需要注意的是，这里，用于使存储元件的电阻降低的操作和用于使存储元件的电阻增大的操作分别对应于写入操作和擦除操作。然而，这个对应关系也可以被反过来定义。
图21到图23分别示意性地图示了在写入状态下、在施加擦除电压时和在擦除状态下的存储装置1的示例。在写入状态下，离子源层20和电极10通过被形成于可变电阻层30中的传导路径P1而被连接起来，且可变电阻层30处于低电阻状态。在这个示例中，传导路径P1具有从离子源层20朝着可变电阻层30突出的形状。在施加擦除电压时，传导路径P1中所含有的原子被离子化且再返回到离子源层20。结果，传导路径P1朝着离子源层20退回。在擦除状态下，传导路径P1消失，且可变电阻层30处于高电阻状态。
图24到图26分别示意性地图示了在写入状态下、在施加擦除电压时和在擦除状态下的存储装置1的另一示例。这些示例类似于上述的示例，除了传导路径P2具有从可变电阻层30朝着离子源层20突出的形状以外。
此外，在本实施例中，通过控制在写入过程中向电极10侧施加偏置电压时的电压或者通过控制限制电阻(limit resistance)或驱动用MOS晶体管的栅极电压，就能够控制所谓的“写入电阻”且能够允许调节中间电阻值。此外，在擦除操作过程中，同样地，通过调节偏置电压的大小、限制电阻或与MOS晶体管的栅极电压对应的电流值，就能够控制中间电阻值。以这种方式，不仅可以实现二元存储(binary memory)，还可以获得多元存储(multivalued memory)。
例如，通过调节上述对应于“0”和“1”的两个电阻值之间的中间电阻值，可以新添加两个级别。这使得可以记录四个值，即，“00”、“01”、“10”和“11”。换言之，每一个单元上可以记录2位信息。
具体地，在根据本实施例的存储元件40中，如上所述，通过使用在作为离子源层20的含有硫族元素和氧的层中相对稳定的上述过渡金属元素，提高了中间电阻值的可控性和保持性能。此外，通过调节离子源层20中的氧含量和过渡金属元素与硫族元素的组分比，使得能够进一步提高电阻值的可控性和保持性能。以下，将给出关于离子源层20中所包含的优选氧含量和过渡金属元素与硫族元素的优选组分比的说明。
如上所述，利用在传导路径附近的过渡金属元素的状态，即，“金属状态/碲化合物状态/氧化物状态”这三种状态，可以控制可变电阻层30的电阻值。这三种状态可以取决于离子源层20中所含有的氧含量而被改变，且可以通过将离子源层20中的氧含量调节成10％以上且55％以下来适当地控制这三种状态。当离子源层20中的氧含量多于55％时，过渡金属元素和氧的结合的贡献变得太强。这使得很难取得“金属状态/碲化合物状态/氧化物状态”这三种状态，从而导致不可能维持中间电阻值的保持性能。同时，当离子源层20中的氧含量少于10％时，中间组分和结合状态就变得难以保持，这造成很难保持中间电阻值。虽然不是很清楚，但是与此有关的一个猜想理由是：过渡金属元素和氧的结合的贡献变得较弱，这使得氧、碲和过渡金属元素的结合很容易处于不平衡。
需要注意的是，上述现象可以适用于除了碲以外的其他硫族元素，即，具有与氧的电负性不同的电负性的硫和硒。此外，作为离子源层20中所含有的硫族元素，可以使用硫、硒和碲中的两者以上的组合。此外，上述氧含量可以是通过使用卢瑟福背散射方法(RBS：Rutherford backscattering)测量存储元件40的离子源层20而获得的值。
除了可以利用上述的离子源层20中的氧含量之外，还可以利用离子源层20中所含有的过渡金属元素与硫族元素的组分比来控制“金属状态/碲化合物状态/氧化物状态”这三种状态。关于使得能够顺利地控制所述三种状态的过渡金属元素与硫族元素的组成比的范围，离子源层20中所含有的过渡金属元素的含量可以落在30％以上且70％以下的范围内(即，过渡金属元素/硫族元素的比可以是3/7以上且7/3以下)。当离子源层20中所含有的过渡金属元素的含量(过渡金属元素/硫族元素的比)太小时，离子源层20的电阻值就变得太高，这造成很难利用由MOS电路生成的电压使元件操作。特别地，这种趋势在通过先进工艺制造出来的精细元件中是显著的。当离子源层20中所含有的过渡金属元素的含量(过渡金属元素/硫族元素的比)太大时，氧、碲和过渡金属元素的结合趋于不平衡。因此，很可能出现相变或化学变化，这使得很难保持中间电阻。
本实施例的优势在于下列(1)到(3)。
(1)在用于形成在孔结构72内具有堆叠结构的存储层41的制造工艺中，能够减少要被填充在孔结构72内的层数。
更具体地，在本实施例中，如图6和图7所示，离子源层20和层间绝缘膜71的堆叠结构被预先形成。因此，不需要将离子源层20填充到孔结构72内。只有两层，即可变电阻层30和电极10，将会被填充在孔结构7中。离子源层20的填充变得不必要。这使得能够确保在填充可变电阻层30和电极10时孔结构72有充分大的直径。因此，能够均一地形成可变电阻层30和电极10。
(2)在本实施例中，如图6和图7所示，离子源层20和层间绝缘り。膜71的堆叠结构被预先形成。因此，可以使离子源层20充分地变厚，从而获得具有高可靠性的电阻变化型存储器。以下，将给出关于这个的更加详细的说明。
关于离子源层20的厚度对存储器特性的影响，实施了预备实验。图27图示了预备实验中所使用的测试设备的截面构造。测试设备240包括呈插塞形状的下电极210。下电极210被由例如TEOS-SiO2制成的绝缘膜271包围。在绝缘膜271上，设置有层间绝缘膜272。层间绝缘膜272包括位于下电极210上方的具有面积S1的开口272A，且具有8nm的厚度。在层间绝缘膜272上，可变电阻层230、离子源层220和上电极250依此顺序被堆叠着。下电极210由TiW构成，而上电极250由W构成。开口272A的面积是400nm2。
图28图示了预备实验的测量系统。下电极210通过选择晶体管Tr和开关SW而被连接至位线BL的端子T3侧。上电极250被连接至源线SL的端子T5侧。选择晶体管Tr的栅极被连接至字线WL(端子T4)。电流表A与开关SW并联连接。对于选择晶体管Tr，使用了W/L的大小是0.8的NMOS。
在测试设备240中，在把开关SW闭合之后，从外部向端子T3、T4、T5施加图29中所示的电压波形。以这种方式，让电流在写入周期内沿从下电极210到上电极250的方向流动且在擦除周期内沿从上电极250到下电极210的方向流动。在从测试设备240读出数据时，利用当开关SW处于打开状态时的电流表A，基于流过测试设备240的电流和所施加的电压(在本例中，0.3V)来测量出该元件的电导(电阻值的倒数)。
在预备实验中，在仅仅将离子源层220的厚度改变成5nm、15nm、30nm和45nm的情况下，利用σ(标准偏差)/μ(均值)×100来评估设定电阻的变动。被评估的位数是60。此外，设定电流是20μA、25μA和30μA。图30图示了由此而获得的结果。如从图30中可见，当离子源层220的厚度被减小到5nm时，设定电阻的变动迅速增大。因此，已经发现，为了获得可靠的存储器特性，离子源层220的厚度较佳地可以至少为5nm以上。
这里，在图18到图20所示的根据参考例的存储装置101的制造工艺中，如图31所示，离子源层120、可变电阻层130和第一电极110被形成于孔结构172内。为了形成具有至少为5nm以上厚度的离子源层120，仅仅用离子源层120就在直径上以至少10nm填充了孔结构172。随着孔结构172在直径上变窄，就变得更加难以形成覆盖性良好的薄膜。因此，难以在孔结构172内均一地形成可变电阻层130或第二电极150，从而造成可靠性或产量变劣。在为了更大容量而增大三维存储器的层次的情况下或在孔结构172的孔直径的进一步微型化的情况下，这个劣势可能会变得更加显著。一种可能的方法可以是在离子源层120之前先形成厚度较小的可变电阻层130。然而，为了在以后填充两种层(即，离子源层120和第一电极110)，这个方法无论如何都会涉及包括精密技术的使用。
图32图示了根据本实施例的存储装置1中的技术节点TN(孔结构172的孔直径。参照图31)与设定电阻的变动之间的关系，以便与根据参考例的存储装置101的该关系相比较。在根据参考例的存储装置101的制造工艺中，离子源层120被形成于孔结构172内。因此，假设可变电阻层130的厚度是例如2.5nm，设定电阻的变动如图32所示地增大(这里，假设在图31中离子源层120填充孔结构172中的除了可变电阻层130以外的所有部分)。这是因为技术节点TN的减小使得不可能确保离子源层120的厚度。
另一方面，在本实施例中，如图33所示，只有可变电阻层30和电极10被形成于孔结构72内。在孔结构72内形成离子源层20是不需要的。因此，如图32所示，即使在技术节点TN减小的情况下，也不存在由离子源层20的厚度造成的影响，且设定电阻的变动变得恒定不变。因此，可以实现具有高可靠性的电阻变化型存储器。
(3)离子源层20没有被填充在孔结构72中。这允许了孔结构72的直径的微型化，从而使得能够制造出密度比根据参考例的存储装置101的密度高的存储元件40。
更具体地，如从图30中可见，离子源层120的厚度至少是5nm。在图31中的孔结构172的整个表面上成膜的情况下，孔结构172被可变电阻层130(具有5nm的厚度)和离子源层120(具有10nm的厚度)占据。因此，技术节点TN达到15nm的制造容许极限。换言之，很难形成第一电极110。另一方面，在本实施例中，不必考虑离子源层20的厚度，这使得能够将技术节点TN微型化至5nm。因此，可以增强每单位面积的存储容量。
需要注意的是，在图32的前述说明中可变电阻层130的厚度被假设为2.5nm，但是这不是限制性的。此外，没有考虑电极的形成及其电阻率。
如上所述，在本实施例中，离子源层20沿第一方向A1延伸且被沿第一方向A1布置着的多个存储元件40共用。电极10沿第二方向A2延伸且被沿第二方向A2布置着的多个存储元件40共用。第二方向A2不同于第一方向A1。因此，能够实现在既垂直于第一方向A1也垂直于第二方向A2的第三方向A3(离子源层20和电极10彼此面对的方向，且可变电阻层30在该方向上介于这两者之间)上的微型化。
此外，变得更容易确保离子源层20的厚度。这使得能够减小设定电阻的变动，从而导致可靠性增强。
此外，不必进行将离子源层20填充在孔结构72中的步骤，这使得可以利用溅射方法来形成离子源层20。因此，可以获得诸如沉积速度的提高、良好的覆盖性和膜质量的均一化等优势。
此外，不必将离子源层20填充在孔结构72中，这就使得能够减小凹陷部73的凹陷宽度R73(参照图11)。因此，就能够减小堆叠结构的宽度L(参照图11)。这允许进一步的微型化。此外，还可以减小孔结构72的直径R72(参照图11)，这有助于更高的密度。
第二实施例
图34到图43按步骤的顺序图示了根据本发明第二实施例的存储装置的制造方法。在上述第一实施例的制造方法中，已经给出了关于利用隔离绝缘膜77填充隔离沟76的情况的说明。根据本实施例的制造方法与上述第一实施例的制造方法的不同之处是，在利用可变电阻层30和电极10填充隔离沟76之后，在可变电阻层30和电极10中形成孔结构72，然后，利用隔离绝缘膜77填充孔结构72。
首先，如图34所示，以类似于第一实施例的方式，在基板60上交替地堆叠离子源层20和层间绝缘膜71。
然后，如图35和图36所示，以类似于第一实施例的方式，利用图形化和蚀刻，使离子源层20和层间绝缘膜71沿第一方向A1(平行于基板60的方向)延伸。将离子源层20图形化为沿第一方向A1延伸的多条平行线的形状。利用隔离沟76使相邻离子源层20彼此分离。
随后，如图37所示，利用蚀刻使从隔离沟76的内表面中露出的离子源层20回缩。因此，形成了凹陷部73。
随后，如图38所示，利用例如ALD方法或CVD方法在隔离沟76的内表面上形成可变电阻材料层30A。可以在隔离沟76和凹陷部73的整个表面上连续地沉积可变电阻材料层30A。
在隔离沟76的内表面上形成可变电阻材料层30A之后，如图39所示，例如，利用各向异性蚀刻(反应离子蚀刻)，去除可变电阻材料层30A中的不必要部分。因此，可变电阻层30被形成于凹陷部73中。
需要注意的是，可变电阻层30由高电阻材料构成。因此，可变电阻层30的在相邻存储元件40之间的连续性极不可能会影响相邻存储元件40。
在形成可变电阻层30之后，如图40和图41所示，用电极10填充隔离沟76。因此，可以形成沿不同于第一方向A1的第二方向A2(垂直于基板60的方向)的电极10。
随后，如图42所示，电极10被设置有沿不同于第一方向A1的第二方向A2(垂直于基板60的方向)的孔结构72。
需要注意的是，这里，孔结构72被形成为方柱形，然而，这不是限制性的。可代替的是，孔结构72可以具有各种各样的形状，诸如圆柱形或椭圆柱形。
随后，如图43所示，利用例如ALD方法或CVD方法用隔离绝缘膜77填充孔结构72。因此，电极10被形成为沿第二方向A2(垂直于基板60的方向)延伸的形状。利用隔离绝缘膜77使相邻电极10彼此分离。如上所述，完成了图1到图3中所示的存储装置1。
如上所述，在本实施例中，隔离沟76被填充有可变电阻层30和电极10。因为隔离沟76比孔结构72宽，所以与其中可变电阻层30和电极10被形成于孔结构72中的情况相比较而言，能够形成具有更高质量的存储层41。特别地，本实施例可以适宜于其中孔结构72的直径微小的情况。
需要注意的是，根据本实施例的制造方法可以适用于下面将要说明的变形例1至6、第三实施例或第四实施例。
变形例1
图44图示了根据变形例1的存储装置1A的构造。本变形例具有与上述第一实施例的构造相似的构造，除了离子源层20和电极10这两者都沿水平平面(平行于基板60的平面)延伸以外。
在本变形例中，可以省略掉将电极10形成在孔结构72中，这提供了诸如制造工艺的数量的减少和垂直于基板60的方向(A3方向)上的缩放等优势。
变形例2
图45图示了根据变形例2的存储装置1B的构造。本变形例类似于上述第一实施例，除了可变电阻层30被设置于电极10的一侧以外。
变形例3
图46图示了根据变形例3的存储装置1C的构造。本变形例包括了电极10和离子源层20的位置互换，其中离子源层20垂直于基板60而延伸，且电极10平行于基板60而延伸。此外，类似于变形例2，可变电阻层30被设置于电极10的一侧。在其他方面，存储装置1C具有与上述第一实施例的构造、操作和效果相似的构造、操作和效果。
变形例4
图47图示了根据变形例4的存储装置1D的构造。如图47所示，不必将可变电阻层30的位置以多个层次的方式在相对于电极10的同一方向上排列着。可变电阻层30可以与电极10的任何部分(侧面)接触。此外，可变电阻层30可以与电极10的多个部分(侧面)接触。此外，不必让离子源层20的延伸方向在整个存储装置1D中是统一的。
变形例5
图48图示了根据变形例5的存储装置1E的构造。如图48所示，多个离子源层20的一部分可以被连接部20C连接起来。此外，对于连接构造(例如，连接部20C的位置或数量)没有限制。多个离子源层20可以以按照如下的组合方式而被连接起来：该组合方式适宜于能够使与周边电路的连接变得容易的位置或操作。
变形例6
图49图示了根据变形例6的存储装置1F的构造。如图49所示，离子源层20与电极10可以以不同于直角的角度交叉的方式延伸。
可以将上述变形例1至6中的两个或三个或更多个组合起来。此外，可以将上述变形例1至6中的至少一者和下面的第三实施例或第四实施例组合起来。
第三实施例
图50图示了根据本发明第三实施例的存储装置1G的基本构造。考虑到离子源层20变得更长且具有更高电阻的情况，存储装置1G包括与离子源层20的第二表面20B接触的背电极层90。在其他方面，存储装置1G具有与上述第一实施例的构造相似的构造。
如上所述，背电极层90可以被设置成与离子源层20的第二表面20B接触。离子源层20的第二表面20B指的是与接触可变电阻层30的第一表面20A相背的表面。对背电极层90的材料没有限制。其示例可以包括如下的单层或堆叠层结构：该结构包括钨(W)、氮化钨(WN)、铜(Cu)、铝(Al)、钼(Mo)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化物，等等。
图51到图57按照步骤的顺序图示了存储装置1G的制造方法的主要部分。需要注意的是，将参照图6到图8来说明与第一实施例的制造方法的过程相同的过程。
首先，以与第一实施例相似的方式，通过图6和图7中所示的过程，在基板60上交替地堆叠离子源层20和层间绝缘膜71，且利用图形化和蚀刻使离子源层20和层间绝缘膜71沿第一方向A1(平行于基板60的方向)延伸。将离子源层20图形化成沿第一方向A1延伸的多条平行线的形状。利用隔离沟76使相邻离子源层20彼此分离。
然后，以与第一实施例相似的方式，通过图8中所示的过程，利用隔离绝缘膜77填充隔离沟76。
此后，如图51所示，隔离绝缘膜77被设置有沿不同于第一方向A1的第二方向A2(垂直于基板60的方向)的孔结构72，使得离子源层20能够从孔结构72的内表面中露出。
随后，如图52所示，利用蚀刻使从孔结构72的内表面中露出的离子源层20回缩。因此，形成了凹陷部73。
之后，如图53所示，以与第一实施例相似的方式，在凹陷部73中形成可变电阻层30。
在形成可变电阻层30之后，如图54所示，用电极10填充孔结构72。这使得可以形成沿不同于第一方向A1的第二方向A2(垂直于基板60的方向)的电极10。
在形成电极10之后，如图55所示，在相邻电极10之间的沿着离子源层20的中间位置处以直线状形成凹槽结构74，以使得离子源层20能够从凹槽结构74的内表面中露出。
随后，如图56所示，利用蚀刻使从凹槽结构74的内表面中露出的离子源层20回缩。因此，形成了凹陷部75。
随后，在凹槽结构74的内表面和凹陷部75的内表面上形成背电极材料层(未图示)。利用蚀刻(反应离子蚀刻)去除该背电极材料层的不必要部分。以这种方式，如图57所示，背电极层90被形成为与离子源层20的第二表面20B接触。此后，可以利用绝缘膜填充凹槽结构74的间隙。如上所述，完成了图50中所示的存储装置1G。
需要注意的是，在前述的制造方法中，已经给出了关于背电极层90针对第二方向A2上的多个层次是相对于离子源层20被集体地形成的情况的说明。然而，在图51中所示的过程(其中交替地堆叠离子源层20和层间绝缘膜71从而形成堆叠结构)中，也可以针对各个层次来形成背电极层90。在如上所述的制造方法中，背电极层90针对多个层次是相对于离子源层20被集体地形成，这使得可以减少光刻工艺的数量，且特别适宜于层次增多的情况。
存储装置1G以类似于第一实施例的方式操作。
如上所述，在本实施例中，背电极层90被形成为接触离子源层20的第二表面20B。因此，在离子源层20被加长的情况下能够抑制电阻的增大。
第四实施例
然后，将给出关于根据本发明第四实施例的存储装置的说明。在该存储装置中，通过让可变电阻层30包括特定的材料等而使可变电阻层30能够具有二极管的功能。通过使可变电阻层30能够具有二极管的功能，在读取或写入时使足够的电流流动的同时，能够防止串扰(cross talk)，能够提高电阻变化特性的再现性，且能够获得高可靠性。在其他方面，该存储装置可以具有与上述第一实施例的构造相似的构造。
例如，优选地，可变电阻层30可以具有由包括具有非线性特性的金属元素或半金属元素的氧化物或氮化物构成的层结构。该层结构可以是单层或是堆叠的。以这种方式，可变电阻层30可以具有如下的二极管的功能：该二极管被构造成根据电压电平而限制电流。
具体地，可变电阻层30可以通过包括NbOx而既具有存储开关的功能也具有阈值开关的功能。
或者，可变电阻层30可以通过包括TaOx和TiO的多层结构而具有双向二极管的功能。这准许了适合于电阻变化型存储器的操作。
此外，可变电阻层30可以通过包括硫族元素且由双向阈值开关(OTS：Ovonic Threshold Switch)构成而具有二极管的功能。
在另一可供选择方案中，可变电阻层30可以与如下的非线性元件串联连接：该非线性元件由pn结二极管、金属/绝缘体/半导体(MIS：metal/insulator/semiconductor)二极管、金属/绝缘体/金属(MIM：metal/insulator/metal)二极管、金属/半导体/金属(MSM：metal/semiconductor/metal)二极管或变阻器构成。
虽然已经通过给出示例性实施例而作出了说明，但是本发明的内容不局限于上述的示例性实施例，且可以以各种各样的方式予以修改。例如，在上述的示例性实施例中，已经给出了关于存储层41包括离子源层20和可变电阻层30的情况的说明。然而，在本发明中，用于构成存储层41的多个层不局限于离子源层20和可变电阻层30的组合。本发明可以广泛地适用于具有包括多个层的存储层41的任何存储装置，而不限制构造和操作方法。
此外，例如，在上述的示例性实施例中，已经给出了关于存储层41具有离子源层20和可变电阻层30的两层结构的情况的说明。然而，本发明不局限于此，且本发明可以应用到其中存储层41是由三个以上的层构成的情况。
此外，例如，在上述的示例性实施例中，电极10的截面形状不局限于矩形或圆形，也可以是诸如椭圆形等其他形状。同样地，离子源层20的截面形状不局限于矩形，也可以是诸如圆形或椭圆形等其他形状。
此外，例如，如在上述示例性实施例中所说明的各层的材料、沉积方法或沉积条件不是限制性的，而是可以采用其他材料、其他沉积方法或其他沉积条件。例如，在第一实施例中，其他过渡金属元素可以被添加到离子源层20中。其示例可以包括钛(Ti)、铪(Hf)、钒(V)、铌(Nb)、钽(Ta)、铬(Cr)、钼(Mo)、钨(W)。此外，除了可以添加铜(Cu)、银(Ag)或锌(Zn)之外，也可以添加镍(Ni)。
此外，在上述的示例性实施例中，已经给出了关于基板60是硅基板的情况的说明。然而，基板60可以是其上形成有多晶硅或金属膜的玻璃基板，或者可以是石英基板。
此外，例如，在上述的示例性实施例中，已经给出了关于存储元件40和存储装置1、1A到1H的具体构造的说明。然而，并非必须包括所有层，且可以进一步设置有另一层或其他层。
此外，例如，在上述的示例性实施例中，已经给出了关于可变电阻层30和电极10被形成于孔结构72中的情况的说明。然而，其他的额外结构也可以被形成于孔结构722中。具体示例可以包括二极管、接合层或硅化物层。然而，在这种情况下，考虑到操作原理，优选的是，离子源层20与可变电阻层30接触。因此，在通过利用蚀刻使离子源层20回缩从而形成凹陷部73之后，优选的是，首先形成可变电阻层30。此外，在变形例3中，在利用蚀刻使电极10回缩之后，优选的是，形成二极管、接合层、硅化物层等，然后才连续地形成可变电阻层30和离子源层20。
需要注意的是，本技术的内容可以具有下列技术方案。
(1)一种存储装置，其包括多个存储元件，各所述存储元件包括电极和存储层，所述存储层由多个层构成，其中
所述多个层中的一个层沿第一方向延伸且被沿着所述第一方向布置着的所述多个存储元件共用，并且
所述电极沿不同于所述第一方向的第二方向延伸且被沿着所述第二方向布置着的所述多个存储元件共用。
(2)根据(1)所述的存储装置，其中所述多个层中的至少一个剩余层被设置于所述电极与所述多个层中的所述一个层之间。
(3)根据(2)所述的存储装置，其中所述一个层是离子源层，且所述至少一个剩余层是可变电阻层。
(4)根据(1)至(3)中任一者所述的存储装置，其还包括基板，其中所述电极沿平行于所述基板的方向延伸。
(5)根据(1)至(3)中任一者所述的存储装置，其还包括基板，其中所述电极沿垂直于所述基板的方向延伸。
(6)根据(1)至(5)中任一者所述的存储装置，其中所述离子源层与所述电极彼此垂直地交叉。
(7)根据(3)至(6)中任一者所述的存储装置，其中
所述离子源层被设置为多个，所述电极被设置为多个，并且
所述多个存储元件分别被设置于所述多个离子源层与所述多个电极的交叉处。
(8)根据(3)至(7)中任一者所述的存储装置，
其中所述离子源层被在第三方向上彼此相邻的所述多个存储元件共用，所述第三方向既垂直于所述第一方向也垂直于所述第二方向。
(9)根据(3)至(8)中任一者所述的存储装置，
其中所述离子源层具有还作为相对于所述电极的相对电极的功能。
(10)根据(3)至(9)中任一者所述的存储装置，
其中所述离子源层包括第一表面和第二表面，所述第一表面与所述可变电阻层接触，且所述第二表面与所述第一表面相背，并且
背电极层被设置成与所述第二表面接触。
(11)根据(3)至(10)中任一者所述的存储装置，
其中所述离子源层包括：选自S、Se、Te中的至少一种硫族元素；氧；以及至少一种过渡金属元素，并且
所述至少一种过渡金属元素是选自：第4族钛族{Ti、Zr、Hf}；第5族钒族{V、Nb、Ta}；和第6族铬族{Cr、Mo、W}。
(12)根据(3)至(11)中任一者所述的存储装置，其中所述可变电阻层由金属元素的氧化物膜、金属元素的氮化物膜、或金属元素的氧氮化物膜构成。
(13)根据(11)或(12)所述的存储装置，其中向所述电极和所述离子源层施加电压能够使得在所述可变电阻层中形成包括所述过渡金属元素的低电阻部分或包括氧缺陷的低电阻部分，由此引起电阻值的变化。
(14)根据(3)至(13)中任一者所述的存储装置，其中所述可变电阻层具有单层或堆叠层结构，所述结构由包括具有非线性特性的金属元素或半金属元素的氧化物或氮化物构成。
(15)根据(3)至(13)中任一者所述的存储装置，其中所述可变电阻层包括硫族元素，且由双向阈值开关构成。
(16)根据(3)至(13)中任一者所述的存储装置，其中所述可变电阻层与非线性元件串联连接。
(17)一种存储装置制造方法，所述存储装置包括多个存储元件，各所述存储元件包括电极和存储层，所述存储层由多个层构成，所述制造方法包括：
在基板上形成所述多个层中的沿第一方向延伸的一个层；
在所述一个层内的隔离沟中形成隔离绝缘膜；
在所述隔离绝缘膜中形成沿不同于所述第一方向的第二方向的孔结构，使得所述一个层从所述孔结构的内表面中露出；
在所述孔结构的所述内表面上形成所述多个层中的至少一个剩余层；然后
用所述电极填充所述孔结构。
(18)根据(17)所述的存储装置制造方法，其中，在利用蚀刻使从所述孔结构的所述内表面中露出的所述一个层回缩之后，在所述孔结构的所述内表面上形成所述至少一个剩余层。
(19)根据(17)或(18)所述的存储装置制造方法，其中，在形成所述一个层时，在所述基板上交替地堆叠所述一个层和层间绝缘层。
(20)根据(17)至(19)中任一者所述的存储装置制造方法，其中离子源层被形成为所述一个层，且可变电阻层被形成为所述至少一个剩余层。
(21)根据(20)所述的存储装置制造方法，其中
所述离子源层沿平行于所述基板的所述第一方向而被形成，并且
所述孔结构和所述电极沿垂直于所述基板的所述第二方向而被设置着。
(22)根据(20)或(21)所述的存储装置制造方法，其中
所述离子源层包括第一表面和第二表面，所述第一表面与所述可变电阻层接触，且所述第二表面与所述第一表面相背，
所述制造方法包括：
在形成所述电极之后，在所述离子源层中形成沿所述第二方向的凹槽结构，使得所述离子源层的所述第二表面从所述凹槽结构的内表面中露出；然后
形成与所述离子源层的所述第二表面接触的背电极层。
(23)根据(22)所述的存储装置制造方法，其中在利用蚀刻使从所述凹槽结构的所述内表面中露出的所述离子源层回缩之后，形成所述背电极层。
(24)一种存储装置制造方法，所述存储装置包括多个存储元件，各所述存储元件包括电极和存储层，所述存储层由多个层构成，
所述制造方法包括：
在基板上形成所述多个层中的沿第一方向延伸的一个层，
在所述一个层内的隔离沟中形成所述多个层中的至少一个剩余层且形成所述电极，
在所述电极中形成沿不同于所述第一方向的第二方向的孔结构；然后
用隔离绝缘膜填充所述孔结构。
(25)根据(24)所述的存储装置制造方法，其中在形成所述一个层时，在所述基板上交替地堆叠所述一个层和层间绝缘层。
(26)根据(24)或(25)所述的存储装置制造方法，其中离子源层被形成为所述一个层，且可变电阻层被形成为所述至少一个剩余层。
(27)根据(26)所述的存储装置制造方法，其中
所述离子源层被形成为沿着平行于所述基板的所述第一方向延伸，并且
所述孔结构和所述隔离绝缘膜沿垂直于所述基板的所述第二方向而被形成。
(28)根据(26)或(27)所述的存储装置制造方法，其中
所述离子源层包括第一表面和第二表面，所述第一表面与所述可变电阻层接触，且所述第二表面与所述第一表面相背，
所述制造方法包括：
在形成所述电极之后，在所述离子源层中形成沿所述第二方向的凹槽结构，使得所述离子源层的所述第二表面从所述凹槽结构的内表面中露出；然后
形成与所述离子源层的所述第二表面接触的背电极层。
(29)根据(28)所述的存储装置制造方法，其中在利用蚀刻使从所述凹槽结构的所述内表面中露出的所述离子源层回缩之后，形成所述背电极层。
本申请要求2012年12月26日提交的日本优先权专利申请JP2012-282108的优先权权益，因此将该优先权专利申请的全部内容以引用的方式并入本文中。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。

Claims (20)

1.一种存储装置，其包括多个存储元件，各所述存储元件包括电极和存储层，所述存储层由多个层构成，其中
所述多个层中的一个层沿第一方向延伸，且被沿所述第一方向布置着的所述多个存储元件共用，并且
所述电极沿不同于所述第一方向的第二方向延伸，且被沿所述第二方向布置着的所述多个存储元件共用。
2.根据权利要求1所述的存储装置，其中
所述多个层中的至少一个剩余层被设置于所述电极与所述多个层中的所述一个层之间。
3.根据权利要求2所述的存储装置，其中
所述一个层是离子源层，并且所述至少一个剩余层是可变电阻层。
4.根据权利要求1所述的存储装置，其还包括基板，
其中所述电极沿平行于所述基板的方向延伸。
5.根据权利要求1所述的存储装置，其还包括基板，
其中所述电极沿垂直于所述基板的方向延伸。
6.根据权利要求1所述的存储装置，其中
所述离子源层与所述电极彼此垂直地交叉。
7.根据权利要求3所述的存储装置，其中
所述离子源层被设置为多个，所述电极被设置为多个，并且
所述多个存储元件分别被设置于所述多个离子源层与所述多个电极的交叉处。
8.根据权利要求3所述的存储装置，其中
所述离子源层被在第三方向上彼此相邻的所述多个存储元件共用，所述第三方向既垂直于所述第一方向也垂直于所述第二方向。
9.根据权利要求3所述的存储装置，其中
所述离子源层具有还作为相对于所述电极的相对电极的功能。
10.根据权利要求3所述的存储装置，其中
所述离子源层包括第一表面和第二表面，所述第一表面与所述可变电阻层接触，且所述第二表面与所述第一表面相背，并且
背电极层被设置成与所述第二表面接触。
11.根据权利要求3所述的存储装置，其中
所述离子源层包括：选自S、Se、Te中的至少一种硫族元素；氧；以及至少一种过渡金属元素，并且
所述至少一种过渡金属元素是选自：第4族钛族中的Ti、Zr、Hf；第5族钒族中的V、Nb、Ta；和第6族铬族中的Cr、Mo、W。
12.根据权利要求3所述的存储装置，其中
所述可变电阻层由金属元素的氧化物膜、金属元素的氮化物膜、或金属元素的氧氮化物膜构成。
13.根据权利要求11所述的存储装置，其中
向所述电极和所述离子源层施加电压能够使得在所述可变电阻层中形成包括所述过渡金属元素的低电阻部分或包括氧缺陷的低电阻部分，由此引起电阻值的变化。
14.根据权利要求3所述的存储装置，其中
所述可变电阻层具有单层或堆叠层的结构，所述结构由包括具有非线性特性的金属元素或半金属元素的氧化物或氮化物构成。
15.根据权利要求3所述的存储装置，其中
所述可变电阻层包括硫族元素，且由双向阈值开关构成。
16.根据权利要求3所述的存储装置，其中
所述可变电阻层与非线性元件串联连接。
17.一种存储装置制造方法，所述存储装置包括多个存储元件，各所述存储元件包括电极和存储层，所述存储层由多个层构成，所述制造方法包括：
在基板上形成所述多个层中的沿第一方向延伸的一个层；
在所述一个层内的隔离沟中形成隔离绝缘膜；
在所述隔离绝缘膜中形成沿不同于所述第一方向的第二方向的孔结构，使得所述一个层从所述孔结构的内表面中露出；
在所述孔结构的所述内表面上形成所述多个层中的至少一个剩余层；然后
用所述电极填充所述孔结构。
18.根据权利要求17所述的存储装置制造方法，其中
在利用蚀刻使从所述孔结构的所述内表面中露出的所述一个层回缩之后，在所述孔结构的所述内表面上形成所述至少一个剩余层。
19.根据权利要求17所述的存储装置制造方法，其中
在形成所述一个层时，在所述基板上交替地堆叠所述一个层和层间绝缘层。
20.根据权利要求17所述的存储装置制造方法，其中
离子源层被形成为所述一个层，并且可变电阻层被形成为所述至少一个剩余层。
CN201380066069.8A 2012-12-26 2013-11-21 存储装置和存储装置制造方法 Expired - Fee Related CN104871313B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012282108 2012-12-26
JP2012-282108 2012-12-26
PCT/JP2013/081380 WO2014103577A1 (ja) 2012-12-26 2013-11-21 記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN104871313A true CN104871313A (zh) 2015-08-26
CN104871313B CN104871313B (zh) 2018-12-11

Family

ID=51020671

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380066069.8A Expired - Fee Related CN104871313B (zh) 2012-12-26 2013-11-21 存储装置和存储装置制造方法

Country Status (5)

Country Link
US (1) US10186658B2 (zh)
JP (1) JP6251688B2 (zh)
KR (1) KR102166506B1 (zh)
CN (1) CN104871313B (zh)
WO (1) WO2014103577A1 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180846A (zh) * 2016-03-11 2017-09-19 东芝存储器株式会社 半导体存储装置
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
CN108431893A (zh) * 2015-11-24 2018-08-21 许富菖 三维垂直存储器阵列单元结构及工艺
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10600481B2 (en) 2016-10-28 2020-03-24 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
CN111630656A (zh) * 2018-01-25 2020-09-04 索尼半导体解决方案公司 存储元件和存储装置
US11018189B2 (en) 2017-04-11 2021-05-25 Sony Semiconductor Solutions Corporation Storage apparatus
US11522016B2 (en) 2015-11-24 2022-12-06 Fu-Chang Hsu 3D vertical memory array cell structures with individual selectors and processes

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016052097A1 (ja) * 2014-09-30 2016-04-07 ソニー株式会社 スイッチ素子および記憶装置
JP2017005097A (ja) * 2015-06-10 2017-01-05 ソニー株式会社 メモリデバイスおよびメモリシステム
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
JP2018163971A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 記憶装置
JP2018195365A (ja) * 2017-05-19 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 メモリ装置およびメモリ装置の制御方法
US10729012B2 (en) * 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
US10825867B2 (en) 2018-04-24 2020-11-03 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US10593729B2 (en) * 2018-06-08 2020-03-17 International Business Machines Corporation Vertical array of resistive switching devices having restricted filament regions and tunable top electrode volume
KR102578801B1 (ko) 2018-08-29 2023-09-18 삼성전자주식회사 가변 저항 메모리 장치
US11201193B2 (en) * 2020-01-24 2021-12-14 Qualcomm Incorporated Vertically stacked multilayer high-density RRAM
DE102021101874B4 (de) * 2020-06-03 2024-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherschaltung und verfahren zum betreiben derselben
KR20220133015A (ko) 2021-03-24 2022-10-04 삼성전자주식회사 저항성 메모리 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010004675A1 (ja) * 2008-07-11 2010-01-14 パナソニック株式会社 電流抑制素子、記憶素子、及びこれらの製造方法
CN101840995A (zh) * 2009-01-13 2010-09-22 三星电子株式会社 电阻型随机存取存储器及其制造方法
CN101889312A (zh) * 2007-12-12 2010-11-17 索尼公司 存储装置及信息再记录方法
CN102473707A (zh) * 2010-07-01 2012-05-23 松下电器产业株式会社 非易失性存储单元、非易失性存储单元阵列、以及其制造方法
US20120225534A1 (en) * 2009-11-30 2012-09-06 Micron Technology, Inc. Self-aligned cross-point phase change memory-switch array

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
KR100657956B1 (ko) * 2005-04-06 2006-12-14 삼성전자주식회사 다치 저항체 메모리 소자와 그 제조 및 동작 방법
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP4816314B2 (ja) * 2006-08-08 2011-11-16 ソニー株式会社 記憶素子及び記憶装置
US8148711B2 (en) * 2007-05-18 2012-04-03 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor apparatus using nonvolatile memory element
KR20100001260A (ko) 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP5558090B2 (ja) * 2009-12-16 2014-07-23 株式会社東芝 抵抗変化型メモリセルアレイ
US8223539B2 (en) * 2010-01-26 2012-07-17 Micron Technology, Inc. GCIB-treated resistive device
JP5732827B2 (ja) * 2010-02-09 2015-06-10 ソニー株式会社 記憶素子および記憶装置、並びに記憶装置の動作方法
US8437192B2 (en) * 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
US8828788B2 (en) * 2010-05-11 2014-09-09 Micron Technology, Inc. Forming electrodes for chalcogenide containing devices
KR101753256B1 (ko) * 2010-10-14 2017-07-05 삼성전자주식회사 가변 저항체를 포함하는 반도체 기억 소자 및 그 제조 방법
JP5708929B2 (ja) * 2010-12-13 2015-04-30 ソニー株式会社 記憶素子およびその製造方法、並びに記憶装置
JP5364147B2 (ja) * 2011-01-17 2013-12-11 シナノケンシ株式会社 磁石及び磁石の製造方法
US8486791B2 (en) * 2011-01-19 2013-07-16 Macronix International Co., Ltd. Mufti-layer single crystal 3D stackable memory
JP2013201405A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 不揮発性記憶装置
KR101957897B1 (ko) * 2012-04-26 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9018613B2 (en) * 2012-08-14 2015-04-28 Kabushiki Kaisha Toshiba Semiconductor memory device with a memory cell block including a block film
KR101956794B1 (ko) * 2012-09-20 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101889312A (zh) * 2007-12-12 2010-11-17 索尼公司 存储装置及信息再记录方法
WO2010004675A1 (ja) * 2008-07-11 2010-01-14 パナソニック株式会社 電流抑制素子、記憶素子、及びこれらの製造方法
CN101840995A (zh) * 2009-01-13 2010-09-22 三星电子株式会社 电阻型随机存取存储器及其制造方法
US20120225534A1 (en) * 2009-11-30 2012-09-06 Micron Technology, Inc. Self-aligned cross-point phase change memory-switch array
CN102473707A (zh) * 2010-07-01 2012-05-23 松下电器产业株式会社 非易失性存储单元、非易失性存储单元阵列、以及其制造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629651B2 (en) 2015-11-04 2020-04-21 Micron Technology, Inc. Three-dimensional memory apparatus and method of manufacturing the same
US10734446B2 (en) 2015-11-04 2020-08-04 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US11074971B2 (en) 2015-11-04 2021-07-27 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US20190027218A1 (en) 2015-11-04 2019-01-24 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10418102B2 (en) 2015-11-04 2019-09-17 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US11018190B2 (en) 2015-11-04 2021-05-25 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US11615844B2 (en) 2015-11-04 2023-03-28 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
TWI677087B (zh) * 2015-11-04 2019-11-11 美商美光科技公司 三維記憶體裝置及其使用方法
US11522016B2 (en) 2015-11-24 2022-12-06 Fu-Chang Hsu 3D vertical memory array cell structures with individual selectors and processes
CN108431893A (zh) * 2015-11-24 2018-08-21 许富菖 三维垂直存储器阵列单元结构及工艺
CN107180846A (zh) * 2016-03-11 2017-09-19 东芝存储器株式会社 半导体存储装置
US11482280B2 (en) 2016-08-08 2022-10-25 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10600481B2 (en) 2016-10-28 2020-03-24 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US11018189B2 (en) 2017-04-11 2021-05-25 Sony Semiconductor Solutions Corporation Storage apparatus
CN111630656A (zh) * 2018-01-25 2020-09-04 索尼半导体解决方案公司 存储元件和存储装置
CN111630656B (zh) * 2018-01-25 2024-09-03 索尼半导体解决方案公司 存储元件和存储装置

Also Published As

Publication number Publication date
WO2014103577A1 (ja) 2014-07-03
KR20150101997A (ko) 2015-09-04
US20150325628A1 (en) 2015-11-12
JPWO2014103577A1 (ja) 2017-01-12
JP6251688B2 (ja) 2017-12-20
US10186658B2 (en) 2019-01-22
KR102166506B1 (ko) 2020-10-15
CN104871313B (zh) 2018-12-11

Similar Documents

Publication Publication Date Title
CN104871313A (zh) 存储装置和存储装置制造方法
JP5996324B2 (ja) 不揮発性半導体記憶装置とその製造方法
CN1967897B (zh) 管型相变化存储器形成方法
JP4688979B2 (ja) 抵抗変化型素子および抵抗変化型記憶装置
US8471235B2 (en) Nonvolatile memory element having a resistance variable layer and manufacturing method thereof
US20110089393A1 (en) Memory and Method of Fabricating the Same
CN104969374A (zh) 具有开关层和中间电极层的电阻开关器件及其形成方法
JP5291269B2 (ja) 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法
US9178143B2 (en) Resistive memory structure
KR20100078088A (ko) 저항 메모리 소자 및 그 제조 방법
WO2014003396A1 (ko) 수직형 저항 변화 메모리 소자 및 그 제조방법
JP5571833B2 (ja) 不揮発性記憶素子及び不揮発性記憶素子の製造方法
WO2018186166A1 (en) Memory cell switch device
CN102185101A (zh) 存储元件和存储装置
CN112216713B (zh) 电阻式随机存取存储器及其重置方法
US10622557B2 (en) Cross-point array device and method of manufacturing the same
US20190273205A1 (en) ReRAM DEVICE RESISTIVITY CONTROL BY OXIDIZED ELECTRODE
CN110176471B (zh) 交叉点阵列器件及其制造方法
JP7255853B2 (ja) 非線形抵抗素子、スイッチング素子、および非線形抵抗素子の製造方法
JP2011198909A (ja) 抵抗変化型不揮発性記憶素子
US11963368B2 (en) Resistive random access memory device
KR20100136061A (ko) 메모리 소자 및 그 제조방법
CN116472790A (zh) 混合非易失性存储器单元

Legal Events

Date Code Title Description
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160914

Address after: Kanagawa

Applicant after: SONY SEMICONDUCTOR SOLUTIONS Corp.

Address before: Tokyo, Japan

Applicant before: Sony Corp.

GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20181211

Termination date: 20211121

CF01 Termination of patent right due to non-payment of annual fee