KR20150101997A - 기억 장치 및 그 제조 방법 - Google Patents

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세이지 노노구치
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미노루 이카라시
히로아키 나리사와
카츠히사 아라타니
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소니 주식회사
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Abstract

전극(10)과 함께 복수의 층(20, 30)으로 이루어지는 기억층(41)을 갖는 복수의 기억 소자(40)를 구비하고, 상기 복수의 층 중의 하나의 층(20)은, 제1의 방향(A1)으로 연신됨과 함께, 상기 제1의 방향으로 배치된 상기 복수의 기억 소자에 공유되고, 상기 전극은, 상기 제1의 방향과는 다른 제2의 방향(A2)으로 연신됨과 함께, 상기 제2의 방향으로 배치된 상기 복수의 기억 소자에 공유되어 있는 기억 장치를 제공한다.

Description

기억 장치 및 그 제조 방법{STORAGE APPARATUS AND METHOD FOR MANUFACTURING SAME}
본 개시는, 복수의 기억 소자를 구비한 기억 장치 및 그 제조 방법에 관한 것으로, 구체적으로는 전극과 이온원 층과의 사이에 가변 저항층을 갖는 복수의 기억 소자를 구비한 기억 장치 및 그 제조 방법에 관한 것이다.
메모리의 미세화 및 대용량화의 하나의 방법으로서, 메모리를 3차원 구조로 확장하는 것을 들 수 있고, 근래 다양한 구조나 프로세스가 제안되어 있다. 예를 들면 특허 문헌 1에는, 제1 전극과 제2 전극을 종횡으로 교차시켜, 그 교점에 데이터 보존층, 금속 실리사이드층 및 접합층을 마련하는 불휘발성 메모리 소자가 개시되어 있다.
특허 문헌 1 : 일본 특개2010-10688호 공보(도 1)
그러나, 특허 문헌 1에서는, 제1 전극과 제2 전극과의 교점의 간극에 데이터 보존층 등을 마련하도록 하고 있기 때문에, 제1 전극과 제2 전극과의 양쪽에 수직 방향(데이터 보존층 등을 끼우고 제1 전극과 제2 전극이 마주 대하는 방향. 이하 「제3의 방향」이라고 한다.)에서의 미세화가 어렵다는 문제가 있다.
따라서 미세화가 가능한 기억 장치 및 그 제조 방법을 제공하는 것이 바람직하다.
본 개시의 한 실시의 형태에 의한 기억 장치는, 전극과 함께 복수의 층으로 이루어지는 기억층을 갖는 복수의 기억 소자를 구비하고, 복수의 층 중의 하나의 층은, 제1의 방향으로 연신(延伸)됨과 함께, 제1의 방향으로 배치된 복수의 기억 소자에 공유되고, 전극은, 제1의 방향과는 다른 제2의 방향으로 연신됨과 함께, 제2의 방향으로 배치된 복수의 기억 소자에 공유되어 있는 것이다.
본 개시의 한 실시 형태의 기억 장치에서는, 전극으로의 전압 인가에 의해 기억층의 전기적 특성(저항치)이 변화하고, 저저항 상태(기록 상태) 또는 고저항 상태(소거 상태)가 된다.
또한, 기록 동작 및 소거 동작을 저 저항화 및 고 저항화의 어느 것에 대응시키는지는 정의의 문제이지만, 본 명세서에서는 저 저항 상태를 기록 상태, 고 저항 상태를 소거 상태로 정의한다.
본 개시의 한 실시의 형태에 의한 기억 장치의 제조 방법은, 전극과 함께 복수의 층으로 이루어지는 기억층을 갖는 복수의 기억 소자를 구비한 기억 장치를 제조하는 것으로서, 이하의 (A)∼(E)를 포함한다.
(A) 기판에, 제1의 방향으로 연신된 복수의 층 중의 하나의 층을 형성하는 것
(B) 하나의 층의 사이의 분리홈에 분리 절연막을 형성하는 것
(C) 분리 절연막에, 제1의 방향과는 다른 제2의 방향으로 구멍구조를 마련하고, 구멍구조의 내면에 하나의 층을 노출시키는 것
(D) 구멍구조의 내면에 복수의 층의 나머지 층을 형성하는 것
(E) 구멍구조에 전극을 매입하는 것
본 개시의 한 실시 형태의 기억 장치에 의하면, 기억층을 구성하는 복수의 층 중의 하나의 층을, 제1의 방향으로 연신함과 함께, 제1의 방향으로 배치한 복수의 기억 소자에 공유시키고, 전극을, 제1의 방향과는 다른 제2의 방향으로 연신함과 함께, 제2의 방향으로 배치한 복수의 기억 소자에 공유시키도록 하였기 때문에, 제1의 방향 및 제2의 방향의 양쪽에 수직한 제3의 방향에서의 미세화가 가능해진다.
본 개시의 한 실시 형태의 기억 장치의 제조 방법에 의하면, 기판에, 제1의 방향으로 연신한, 복수의 층 중의 하나의 층을 형성하고, 이 하나의 층의 사이의 분리홈에 분리 절연막을 형성한다. 분리 절연막에, 제1의 방향과는 다른 제2의 방향으로 구멍구조를 마련하고, 이 구멍구조의 내면에 복수의 층의 나머지 층을 형성하고, 전극을 매입한다. 따라서, 상기 본 개시의 한 실시 형태의 기억 장치를 용이하게 제조하는 것이 가능해진다.
도 1은 본 개시의 제1의 실시의 형태에 관한 기억 장치의 기본 구성을 도시하는 사시도.
도 2는 도 1에 도시한 기억 장치의 전체 구성을 도시하는 사시도.
도 3은 도 2에 도시한 기억 장치의 구성을 도시하는 단면도.
도 4는 참고례의 기억 장치의 기본 구성을 도시하는 사시도.
도 5는 도 4에 도시한 참고례의 기억 장치의 구성을 도시하는 단면도.
도 6은 도 3에 도시한 기억 장치의 제조 방법을 공정순으로 도시하는 사시도.
도 7은 도 6에 계속된 공정을 도시하는 사시도.
도 8은 도 7에 계속된 공정을 도시하는 사시도.
도 9는 도 8에 계속된 공정을 도시하는 사시도.
도 10은 도 9의 X-X선에서의 단면도.
도 11은 도 10에 계속된 공정을 도시하는 단면도.
도 12는 도 11에 계속된 공정을 도시하는 단면도.
도 13은 도 12에 계속된 공정을 도시하는 단면도.
도 14는 도 13에 계속된 공정을 도시하는 사시도.
도 15는 도 14의 XV-XV선에서의 단면도.
도 16은 도 5에 도시한 참고례의 기억 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 17은 도 16에 계속된 공정을 도시하는 단면도.
도 18은 도 17에 계속된 공정을 도시하는 단면도.
도 19는 도 14에 계속된 공정을 도시하는 단면도.
도 20은 도 19에 계속된 공정을 도시하는 단면도.
도 21은 도 1에 도시한 기억 장치의 기록 상태의 한 예를 설명하기 위한 도면.
도 22는 도 1에 도시한 기억 장치의 소거 전압 인가시의 한 예를 설명하기 위한 도면.
도 23은 도 1에 도시한 기억 장치의 소거 상태의 한 예를 설명하기 위한 도면.
도 24는 도 1에 도시한 기억 장치의 기록 상태의 다른 예를 설명하기 위한 도면.
도 25는 도 1에 도시한 기억 장치의 소거 전압 인가시의 다른 예를 설명하기 위한 도면.
도 26은 도 1에 도시한 기억 장치의 소거 상태의 다른 예를 설명하기 위한 도면.
도 27은 이온원층의 두께가 메모리 특성에 주는 영향을 조사하는 예비 실험에 이용한 테스트 디바이스의 구조를 도시하는 단면도.
도 28은 예비 실험의 측정계를 도시하는 회로도.
도 29는 예비 실험에서 테스트 디바이스에 인가한 전압 파형을 도시하는 도면.
도 30은 예비 실험의 결과(이온원층의 막두께와 세트 저항의 편차와의 관계)를 도시하는 도면.
도 31은 도 18 내지 도 20에 도시한 참고례의 기억 장치의 제조 공정에서, 구멍구조의 내측에 형성하여야 할 층 구성을 설명하기 위한 평면도.
도 32는 도 1에 도시한 본 실시 형태의 기억 장치에서의 이온원층의 막두께와 세트 저항의 편차와의 관계를, 참고례의 기억 장치와 비교하여 도시하는 도면.
도 33은 도 12 내지 도 15에 도시한 본 실시 형태의 기억 장치의 제조 공정에서, 구멍구조의 내측에 형성하여야 할 층 구성을 설명하기 위한 평면도.
도 34는 본 개시의 제2의 실시의 형태에 관한 기억 장치의 제조 방법을 공정순으로 도시하는 사시도.
도 35는 도 34에 계속된 공정을 도시하는 사시도.
도 36은 도 35의 XXXⅥ-XXXⅥ선에서의 단면도.
도 37은 도 36에 계속된 공정을 도시하는 단면도.
도 38은 도 37에 계속된 공정을 도시하는 단면도.
도 39는 도 38에 계속된 공정을 도시하는 단면도.
도 40은 도 39에 계속된 공정을 도시하는 사시도.
도 41은 도 40의 XXXXI-XXXXI선에서의 단면도.
도 42는 도 41에 계속된 공정을 도시하는 사시도.
도 43은 도 42에 계속된 공정을 도시하는 사시도.
도 44는 변형례 1에 관한 기억 장치의 구성을 도시하는 사시도.
도 45는 변형례 2에 관한 기억 장치의 구성을 도시하는 사시도.
도 46은 변형례 3에 관한 기억 장치의 구성을 도시하는 사시도.
도 47은 변형례 4에 관한 기억 장치의 구성을 도시하는 사시도.
도 48은 변형례 5에 관한 기억 장치의 구성을 도시하는 사시도.
도 49는 변형례 6에 관한 기억 장치의 구성을 도시하는 사시도.
도 50은 본 개시의 제3의 실시의 형태에 관한 기억 장치의 기본 구성을 도시하는 사시도.
도 51은 도 50에 도시한 기억 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 52는 도 51에 계속된 공정을 도시하는 단면도.
도 53은 도 52에 계속된 공정을 도시하는 단면도.
도 54는 도 53에 계속된 공정을 도시하는 단면도.
도 55는 도 54에 계속된 공정을 도시하는 단면도.
도 56은 도 55에 계속된 공정을 도시하는 단면도.
도 57은 도 56에 계속된 공정을 도시하는 단면도.
이하, 본 개시의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1의 실시의 형태(이온원층을 기판에 대해 평행하게 연신하고, 전극을 기판에 대해 수직하게 연신하고, 이온원층과 전극과의 사이에 가변 저항층을 마련하는 예)
2. 변형례 1(이온원층 및 전극을 기판에 대해 평행한 면 내에서 서로 수직하게 연신한 예)
3. 변형례 2(가변 저항층을 전극의 편측에 마련한 예)
4. 변형례 3(이온원층을 기판에 대해 수직하게 연신하고, 전극을 기판에 대해 평행하게 연신하고, 가변 저항층을 전극의 편측에 마련한 예)
5. 변형례 4(이온원층을 기판에 대해 평행한 면 내에서 2개가 다른 방향으로 연신한 예)
6. 변형례 5(이온원층의 일부를 연결한 예)
7. 변형례 6(변형례 1에서 이온원층 및 전극을 수직과는 다른 각도로
교차시켜서 연신한 예)
8. 제3의 실시의 형태(이온원층의 제2면에 접하여 뒷받침 전극층을 마련하는 예)
9. 제4의 실시의 형태(가변 저항층에 다이오드의 기능을 갖게 하는 예)
(제1의 실시의 형태)
도 1은, 본 개시의 제1의 실시의 형태에 관한 기억 장치의 기본 구성을 도시한 것이다. 도 2는, 도 1에 도시한 기억 장치의 전체 구성을 도시한 것이다. 도 3은, 도 2의 Ⅲ-Ⅲ선에서의 단면 구성을 각각 도시한 것이다. 이 기억 장치(1)는, 복수개의 전극(10)과 복수개의 이온원층(20)을 입체적인 격자 망목형상으로 교차시켜, 그 교점에 가변 저항층(30)을 배치한 3차원 메모리 어레이이다. 전극(10)과 이온원층(20)과의 사이에 가변 저항층(30)이 끼여져 있는 부분이, 하나의 기억 소자(메모리 셀)(40)를 구성하고 있다. 이온원층(20) 및 가변 저항층(30)은, 기억 소자(40)의 기억층(41)을 구성하는 것이다. 또한, 이온원층(20)의 단부는, 예를 들면, 전압 인가를 위한 패드 전극(51)에 접속되어 있다.
전극(10)은, 예를 들면, CMOS(Complementary Metal Oxide Semiconductor) 회로가 형성된 실리콘제의 기판(60)(도 3 참조.)에 마련되고, CMOS 회로 부분과의 접속부로 되어 있다. 전극(10)은, 예를 들면, 기판(60)에 대해 수직한 방향으로 연신된 라인형상의 전극이다. 또한, 기판(60)에는, 배선층 및 선택 소자가 마련되어 있어도 좋고, 동작 방법에 응하여, 복수의 전극(10) 중에서 임의의 전극(10)을 선택 가능한 구조를 포함한다.
전극(10)은, 반도체 프로세스에 사용되는 배선 재료, 예를 들면, 텅스텐(W), 질화텅스텐(WN), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈(Ta) 및 실리사이드 등에 의해 구성되어 있다. 전극(10)이 Cu 등의 전계에서 이온 전도가 생길 가능성이 있는 재료에 의해 구성되어 있는 경우에는, Cu 등으로 이루어지는 전극(10)의 표면을, W, WN, 질화티탄(TiN), 질화탄탈(TaN) 등의 이온 전도나 열 확산하기 어려운 재료로 피복하도록 하여도 좋다.
이온원층(20)은, 가변 저항층(30)과 함께, 기억 소자(40)의 기억층(41)의 일부를 구성하는 것이고, 제1면(20A)에서 가변 저항층(30)에 접하고, 패드 전극(51)에 접속되어 있다. 이온원층(20)은, 예를 들면 도 3에 도시한 바와 같이, 기판(60)에 대해 평행한 방향으로 연신된 라인형상의 층이고, 전극(10)과는 수직으로 교차하여 있다. 이온원층(20)은, 기판(60)상에서 이온원층(20)과 층간 절연막(71)을 교대로 적층한 적층 구조를 이루고 있다. 층간 절연막(71)은, 산화규소(SiO2)나 질화규소(SixNy) 등에 의해 구성되어 있다.
이온원층(20)은, 예를 들면, 음이온화하는 이온 도전 재료로서 텔루르(Te), 유황(S) 및 셀렌(Se) 등의 칼코겐 원소를 적어도 1종 이상 포함하고, 또한 산소(O)를 포함하고 있다. 또한, 이온원층(20)은, 양이온화 가능한 금속 원소로서, 천이금속 원소를 포함하고 있다. 이 천이금속 원소는, 예를 들면, 주기율표의 제4족 티탄족{티탄(Ti), 지르코늄(Zr), 하프늄(Hf)}, 제5족 바나듐족{바나듐(V), 니오브(Nb), 탄탈(Ta)}, 제6족 크롬족{크롬(Cr), 몰리브덴(Mo), 텅스텐(W)}으로부터 선택된 1종 또는 2종 이상이다.
이온원층(20) 내에서는, 상기 천이금속 원소와 칼코겐 원소와 산소와는 결합하여 금속 칼코게나이드 산화물층을 형성하고 있다. 이 금속 칼코게나이드 산화물층은 주로 비정질 구조를 가지며, 이온 공급원으로서의 역할을 갖고 있다.
가변 저항층(30)은, 전극(10)과 이온원층(20)과의 사이에 마련되고, 전극(10) 및 패드 전극(51)에의 전압 인가에 의해 상기 천이금속 원소를 포함하는, 또는 산소 결함을 포함하는 저저항부(전도 패스)가 형성됨에 의해 저항치가 변화하는 것이다. 가변 저항층(30)은, 예를 들면, 금속 원소의 산화막, 질화막 또는 산질화막에 의해 구성되어 있다.
덧붙여서, 상기 천이금속 원소를 포함하는 전도 패스는, 이온원층(20)의 부근이나 가변 저항층(30) 중에 있어서 다른 천이금속 원소에 비하여 화학적으로 안정하고, 중간적인 산화상태를 만들기 쉽고, 또한, 그 상태를 유지하기 쉽다. 이 때문에, 기억 소자(40)의 저항치의 제어성 및 데이터 유지 성능이 향상한다.
또한, 천이금속 원소에 의한 전도 패스 및 그 부근에서는, 각각 저항이 「낮은/중간/높은 값」이 되는 「메탈 상태/칼코겐 화합물 상태/산화물 상태」의 3개의 상태를 취할 수 있다. 가변 저항층(30)의 저항치는, 이들 3개의 상태의 혼합 상태로 결정되고, 이들 3개의 상태의 혼합 상태를 변화시킴으로써 다양한 값(중간 저항치)을 취할 수 있다. 여기서는, 이온원층(20)에 상술한 바와 같이 화학적으로 안정한 중간적인 저항치의 전도 패스를 형성하는 것이 가능한 상기 천이금속 원소를 사용함에 의해, 기억 소자(40) 내의 저항치, 특히 중간 저항치의 제어성 및 데이터 유지 성능이 향상한다.
가변 저항층(30)의 금속재료로서는, 초기 상태에서 고저항, 예를 들면 수㏁부터 수백GΩ 정도의 값을 갖는 층이라면 특히 한정은 없다. 예를 들면, 가변 저항층(30)의 재료로서 금속 산화물을 사용하는 경우에는, 금속 원소로서 고저항, 즉 밴드 갭이 큰 금속 산화물을 형성 가능한, Zr, Hf, Al 및 희토류 원소 등을 사용하는 것이 바람직하다. 또한, 금속 질화물을 사용하는 경우에도, 수㏁부터 수백GΩ 정도의 저항치를 실현할 수 있고, 소거 동작시에 전도 패스가 산소의 이동에 의해 산화하여 고저항이 되기 쉬운 점에서, 금속 원소로서 Zr, Hf, Al 및 희토류 원소 등을 사용하는 것이 바람직하다. 또한, 금속 산질화물을 사용하는 경우에도 마찬가지로, 수㏁부터 수백GΩ 정도의 저항치를 실현할 수 있는 금속 원자라면 좋다. 가변 저항층(30)의 막두께로서는, 상술한 수㏁부터 수백GΩ 정도의 소자 저항이 실현되면 좋고, 소자의 크기나 이온원층(20)의 저항치에 의해서도 그 최적치가 변화하지만, 예를 들면 1㎚∼10㎚ 정도가 바람직하다.
구체적으로는, 가변 저항층(30)의 재료로서는, 예를 들면, NiO, MnO, Cr2O3, Mn2O3, Fe2O3, CuO2, TiO2, ZrO2, HfOx, ZnO 등을 들 수 있고, 그 중에서도 천이금속 산화물이 바람직하다.
또한, 가변 저항층(30)은 반드시 적극적으로 형성하지 않아도 좋다. 기억 소자(40)의 제조 공정 중에서 이온원층(20)에 포함되는 천이금속 원소와 산소가 결합하고, 자연스럽게 전극(10)상에 가변 저항층(30)에 상당하는 금속 산화막이 형성된다. 또는, 소거 방향의 전압 바이어스를 인가함으로써 형성되는 산화막이 가변 저항층(30)에 상당하는 것으로 된다.
패드 전극(51)은, 예를 들면, 이온원층(20)의 단부(端部)에 접속되고, 전극(10)에 대향하여 있지 않아도 좋다. 패드 전극(51)은, 전극(10)과 마찬가지로 공지의 반도체 배선 재료를 사용할 수 있지만, 포스트 어닐을 경유하여도 이온원층(20)과 반응하지 않는 안정한 재료가 바람직하다. 또한, 패드 전극(51)은, 반드시 이온원층(20)에 확산하는 물질을 포함하고 있지 않아도 좋다.
본 실시의 형태에서는, 이온원층(20)은, 제1의 방향(A1)으로 연신됨과 함께, 제1의 방향(A1)으로 배치된 복수의 기억 소자(40)에 공유되어 있다. 전극(10)은, 제1의 방향(A1)과는 다른 제2의 방향(A2)으로 연신됨과 함께, 제2의 방향(A2)으로 배치된 복수의 기억 소자(40)에 공유되어 있다. 이에 의해, 이 기억 장치(1)에서는, 제1의 방향(A1) 및 제2의 방향(A2)의 양쪽에 수직한 제3의 방향(A3)에서의 미세화가 가능하게 되어 있다.
이에 관해, 도 4 및 도 5에 도시한 참고례의 기억 장치와 비교하면서 더욱 상세히 설명한다. 또한, 도 4 및 도 5에서는, 도 1 내지 도 3에 대응하는 구성 요소에는 100번대의 동일한 부호를 붙여서 설명한다.
참고례의 기억 장치(101)는, 복수의 제1 전극(110)(제1의 방향(A1))과 복수의 제2 전극(150)(제2의 방향(A2))을 서로 교차시켜, 그 교점에 이온원층(20) 및 가변 저항층(130)을 개재시킨 구성을 갖고 있다. 제1 전극(110)과 제2 전극(150)의 사이에 이온원층(20) 및 가변 저항층(130)이 끼여져 있는 부분이, 하나의 기억 소자(140)를 구성하고 있다.
그 때문에, 참고례의 기억 장치(101)에서는, 제1 전극(110)과 제2 전극(150)의 교점에, 이온원층(20) 및 가변 저항층(130)의 합계 두께만큼이 거리를 두고 있다. 그 결과, 제1의 방향(A1) 및 제2의 방향(A2)의 양쪽에 수직한 제3의 방향(A3)에서의 미세화가 어려웠다.
이에 대해 본 실시 형태의 기억 장치(1)에서는, 참고례의 제2 전극(150)에 대신하여, 라인형상의 이온원층(20)을 마련하도록 하였기 때문에, 전극(10)과 이온원층(20)과의 교점에는, 가변 저항층(30)의 두께만큼이 거리를 두면 족하다. 따라서, 제1의 방향(A1) 및 제2의 방향(A2)의 양쪽에 수직한 제3의 방향(A3)에서의 미세화가 가능해진다.
환언하면, 본 실시 형태의 기억 장치(1)는, 참고례의 기억 장치(101)에서 교차하는 2개의 전극 배선의 일방(즉, 제2 전극(150))을 이온원층(20)으로 대치함에 의해, 어느 하나의 전극 배선에 기억층(41)의 기능의 일부를 갖게 하도록 한 것이라고 할 수 있다. 역으로 말하면, 참고례의 기억 장치(101)에서는, 기억 소자(140)는, 제2 전극(150)과 이온원층(20)을 제각기 마련하고 있음에 대해, 본 실시 형태의 기억 소자(40)에서는, 이온원층(20)이, 전극(10)(제1 전극)에 대한 다른쪽의 전극(제2 전극)으로서의 기능을 갖고 있다.
또한, 본 실시의 형태에서는, 도 2에 도시한 바와 같이, 가변 저항층(30)이 전극(10)의 양측에 마련되어 있다. 그 때문에, 도 3에 도시한 바와 같이, 제1의 방향(A1) 및 제2의 방향(A2)의 양쪽에 직교하는 제3의 방향(A3)에서 인접하는 복수의 기억 소자(401, 402)가, 이온원층(20)을 공유하고 있다. 또한, 전극(10)을 공유하는 기억 소자(402, 403)는, 다른 이온원층(20)을 갖고 있다.
이 기억 장치(1)는, 예를 들면 다음과 같이 하여 제조할 수 있다.
도 6 내지 도 15는, 기억 장치(1)의 제조 방법을 공정순으로 도시한 것이다. 우선, 도 6에 도시한 바와 같이, 기판(60)을 준비하고, 이 기판(60)에, 이온원층(20)과, 층간 절연막(71)을 교대로 적층한다. 이온원층(20)은, CVD(Chemical Vapor Deposition ; 화학 기상 성장) 또는 스퍼터링에 의해 형성하는 것이 가능하고, 특히 스퍼터링을 이용하면 고속·균일한 성막이 가능해진다.
층간 절연막(71)으로는, 예를 들면 플라즈마 CVD법에 의한 산화규소막, 또는 질화규소막을 사용한다. 플라즈마 CVD법에 의해 산화규소막을 형성하는 경우에는, TEOS(테트라에톡시실란)를 이용하여도 좋다. 층간 절연막(71)의 평탄화에는, 예를 들면 CMP(Chemical Mechanical Polishing)를 이용하는 것이 가능하다.
기판(60)에는, 이온원층(20)과 층간 절연막(71)과의 적층 구조를 형성하기 전에, 배선층 및 선택 소자를 형성하여도 좋고, 동작 방법에 응하여, 복수의 전극(10) 중에서 임의의 전극(10)을 선택 가능한 구조를 포함한다. 또한, 그 경우, 후술하는 구멍구조(72)를 형성할 때의 에칭 스토퍼막, 절연막, 도전막 등을 적절히 형성하도록 하여도 좋다.
뒤이어, 패터닝 및 에칭에 의해, 도 7에 도시한 바와 같이, 이온원층(20) 및 층간 절연막(71)을, 제1의 방향(A1)(기판(60)에 대해 평행한 방향)으로 연신한다. 이온원층(20)은, 제1의 방향(A1)으로 늘어나는 복수의 평행한 직선형상으로 성형된다. 인접하는 이온원층(20)끼리는, 분리홈(76)에 의해 서로 떨어져 있다.
계속해서, 도 8에 도시한 바와 같이, 분리홈(76)에, 분리 절연막(77)을 매입한다. 분리 절연막(77)의 매입은, 예를 들면, ALD(Atomic Layer Deposition ; 원자층 퇴적)법, 또는 CVD법에 의해 행하는 것이 가능하다.
그 후, 레지스트 마스크(도시 생략)를 형성하고, 층간 절연막(71) 및 이온원층(20)의 일부를 에칭한다. 이에 의해, 도 9 및 도 10에 도시한 바와 같이, 분리 절연막(77)에, 제1의 방향(A1)과는 다른 제2의 방향(A2)(기판(60)에 대해 수직한 방향)으로 구멍구조(72)를 마련하고, 이 구멍구조(72)의 내면에 이온원층(20)을 노출시킨다.
또한, 여기서는, 구멍구조(72)를 각주형상(角柱狀)으로 형성하도록 하였지만, 이것으로 한정되는 것은 아니고, 원주형상, 타원주형상 등의 여러가지의 형상으로 하는 것이 가능하다.
계속해서, 도 11에 도시한 바와 같이, 구멍구조(72)의 내면에 노출한 이온원층(20)을, 에칭에 의해 후퇴시켜, 리세스부(73)를 형성한다.
그 후, 도 12에 도시한 바와 같이, 구멍구조(72)의 내면에, 예를 들면 ALD법 또는 CVD법에 의해, 가변 저항 재료층(30A)을 형성한다. 가변 저항 재료층(30A)은, 구멍구조(72) 및 리세스부(73)의 내면 전체에 연속해서 성막된다.
구멍구조(72)의 내면에 가변 저항 재료층(30A)을 형성한 후, 도 13에 도시한 바와 같이, 예를 들면 이방성 에칭(반응성 이온 에칭)을 이용하여 가변 저항 재료층(30)의 불필요한 부분을 제거하여, 리세스부(73)에 가변 저항층(30)을 형성한다.
또한, 가변 저항층(30)은 고저항 재료에 의해 구성되어 있기 때문에, 가변 저항층(30)이 인접하는 기억 소자(40) 사이에서 연결되어 있어도, 그에 의해 인접하는 기억 소자(40)에 영향을 미칠 우려는 작다.
가변 저항층(30)을 형성한 후, 도 14 및 도 15에 도시한 바와 같이, 구멍구조(72)에 전극(10)을 매입한다. 이에 의해, 전극(10)을 제1의 방향(A1)과는 다른 제2의 방향(A2)(기판(60)에 대해 수직한 방향)으로 마련하는 것이 가능해진다. 이상에 의해, 도 1 내지 도 3에 도시한 기억 장치(1)가 완성된다.
한편, 도 16 내지 도 20은, 참고례의 기억 장치(101)의 제조 방법을 공정순으로 도시한 것이다. 우선, 도 16에 도시한 바와 같이, 기판(160)에, 제2 전극(150)과 층간 절연막(171)을 교대로 적층하고, 패터닝 및 에칭에 의해, 제2 전극(150)을 제1의 방향(A1)(기판(160)에 대해 평행한 방향)으로 연신한다.
뒤이어, 마찬가지로 도 16에 도시한 바와 같이, 제1의 방향(A1)과는 다른 제2의 방향(A2)(기판(160)에 대해 수직한 방향)으로 구멍구조(172)를 마련하고, 이 구멍구조(172)의 내면에 제2 전극(150)을 노출시킨다.
계속해서, 도 17에 도시한 바와 같이, 구멍구조(172)의 내면에 노출한 제2 전극(150)을, 에칭에 의해 후퇴시켜, 리세스부(173)를 형성한다.
그 후, 도 18에 도시한 바와 같이, 구멍구조(172)의 내면에 이온원층(20)을 형성한다. 구체적으로는, ALD법 또는 CVD법에 의해 구멍구조(172)의 내면에 이온원층(20)을 성막한 후, 에칭에 의해 리세스부(173) 이외의 불필요 부분을 제거한다.
여기서, 이온원층(20)은 칼코게나이드에 의해 구성되어 있기 때문에, ALD법 또는 CVD법으로의 성막은 곤란하다. 또한, 리세스부(173)에 이온원층(20)을 매입하는 경우는, 막의 균일성이 나빠진다.
이에 대해, 본 실시의 형태에서는, 도 7에 도시한 바와 같이, 기판(60)에, 이온원층(20)을 제1의 방향(A1)(기판(60)에 대해 평행한 방향)으로 연신하고, 이온원층(20)과 층간 절연막(71)을 교대로 적층한 적층 구조를 형성하도록 하고 있다. 따라서, 이온원층(20)을 스퍼터링에 의해 형성하는 것이 가능하고, 고속·균일한 성막이 가능해진다.
이온원층(20)을 형성한 후, 도 19에 도시한 바와 같이, 가변 저항층(130)을 형성한다. 계속해서, 도 20에 도시한 바와 같이, 구멍구조(172)에 제2 전극(150)을 매입한다. 이상에 의해, 도 4 또는 도 5에 도시한 참고례의 기억 장치(101)가 완성된다.
본 실시 형태의 기억 장치(1)는, 예를 들면 다음과 같이 동작한다.
본 실시 형태의 기억 장치(1)에서는, 도시하지 않은 전원 회로(펄스 인가 수단)로부터 전극(10) 및 패드 전극(51)(이온원층(20))을 통하여 전압 펄스 또는 전류 펄스를 인가하면, 기억층(41)의 전기적 특성(저항치)이 변화하는 것이고, 이에 의해 정보의 기록, 소거, 또한 판독이 행하여진다. 이와 같은 저항 변화형 메모리의 동작 원리로서 이온 전도 메커니즘이나 산소 결손 전도 메커니즘이 제창되어 있다. 이하, 그 동작을 구체적으로 설명한다.
우선, 패드 전극(51)(이온원층(20))이 예를 들면 정전위, 전극(10)측이 부전위가 되도록 하여 고저항의 초기 상태를 갖는 기억 소자(40)에 대해 정전압을 인가한다. 이에 의해, 이온원층(20) 중의 천이금속 원소가 이온화하여 전극(10)측으로의 이동, 또는 전극(10)측부터의 산소 이온의 이동에 의한 전극(10)측에서의 캐소드 반응에 의해, 전극(10)의 계면에 형성된 가변 저항층(30)에서 환원 반응이 일어난다. 이에 의해, 산소 결함 농도가 증대하는 부분이 발생한다. 이 산소 결함 농도가 높은 부분, 또는 산화상태가 낮은 부분이 서로 접속함에 의해, 가변 저항층(30) 중에 전도 패스가 형성되고, 가변 저항층(30)은 초기 상태의 저항치(고저항 상태)보다도 낮은 저항치(저저항 상태)가 된다.
그 후, 정전압을 제거하여 기억 소자(40)에 걸리는 전압을 없애어도, 저저항 상태가 유지된다. 이에 의해 정보가 기록된 것으로 된다. 한번만 기록이 가능한 기억 장치, 이른바, PROM(Programmable Read Only Memory)에 이용하는 경우에는, 상기한 기록 과정만으로 기록은 완결된다.
한편, 소거가 가능한 기억 장치, 즉, RAM(Random Access Memory) 또는 EEPROM(Electronically Erasable and Programmable Read Only Memory) 등에의 응용에는 소거 과정을 수반한다. 소거 과정에서는, 패드 전극(51)(이온원층(20))이 예를 들면 부전위, 전극(10)측이 정전위가 되도록 기억 소자(40)에 대해 부전압을 인가한다. 이에 의해, 가변 저항층(30) 내에 형성되어 있던 전도 패스를 구성하는 산소 결함 농도가 높은 부분, 또는 산화상태가 낮은 부분의 전도 패스에서의 애노드 반응에 의해 천이금속 이온은 산화되어 이온원층(20)측으로 이동한다. 또는, 이온원층(20)으로부터 가변 저항층(30)의 전도 패스 부근에 산소 이온이 이동함에 의해 전도 패스의 산소 결함 농도가 감소 또는 산화상태가 높아진다. 이에 의해, 전도 패스가 절단되어, 가변 저항층(30)의 저항치는 저저항 상태로부터 고저항 상태로 변화한다.
그 후, 부전압을 제거하여 기억 소자(40)에 걸리는 전압을 없애어도, 저항치가 높아진 상태로 유지된다. 이에 의해 기록된 정보가 소거된 것으로 된다. 이와 같은 과정을 반복함에 의해, 기억 소자(40)에 정보의 기록과 기록된 정보의 소거를 반복해서 행할 수 있다.
상기한 바와 같은 기억 소자(40)에서는, 예를 들면, 저항치가 높은 상태를 「0」의 정보에, 저항치가 낮은 상태를 「1」의 정보에, 각각 대응시키면, 정전압의 인가에 의한 정보의 기록 과정에서 「0」으로부터 「1」로 바뀌고, 부전압의 인가에 의한 정보의 소거 과정에서 「1」로부터 「0」으로 바뀔 수 있다. 또한, 여기서는 기억 소자를 저 저항화하는 동작 및 고저항화하는 동작을 각각 기록 동작 및 소거 동작에 대응시켰지만, 그 대응 관계는 역으로 정의하여도 좋다.
도 21 내지 도 23은, 기억 장치(1)의 기록 상태, 소거 전압 인가시, 및 소거 상태의 한 예를 각각 모식적으로 도시한 것이다. 기록 상태에서, 가변 저항층(30) 내에 형성된 전도 패스(P1)에 의해 이온원층(20)과 전극(10)이 접속되고, 가변 저항층(30)은 저저항 상태로 되어 있다. 이 예에서는, 전도 패스(P1)는, 이온원층(20)으로부터 가변 저항층(30)을 향하여 볼록한 형상을 갖고 있다. 소거 전압 인가시에는, 전도 패스(P1)에 포함되어 있던 원자는 이온화하고, 재차 이온원층(20)으로 되돌아온다. 그 결과, 전도 패스(P1)는 이온원층(20)을 향하여 소퇴(消退)하여 간다. 소거 상태에서는 전도 패스(P1)는 소멸하고, 가변 저항층(30)은 고저항 상태로 되어 있다.
도 24 내지 도 26은, 기억 장치(1)의 기록 상태, 소거 전압 인가시, 및 소거 상태의 다른 예를 각각 모식적으로 도시한 것이다. 이 예는, 전도 패스(P2)가, 가변 저항층(30)으로부터 이온원층(20)을 향하여 볼록한 형상을 갖고 있는 것을 제외하고는, 상기한 예와 마찬가지이다.
또한, 본 실시의 형태에서는, 기록시에 전극(10)측에 바이어스 전압을 인가한 때에 전압을 제어하거나, 제한 저항이나 구동용의 MOS 트랜지스터의 게이트 전압을 제어함으로써, 이른바 「기록 저항」을 제어하여, 중간적인 저항치를 조제(調製)할 수 있다. 또한, 소거 동작할 때에도, 바이어스 전압의 크기나, 제한 저항 또는 MOS 트랜지스터의 게이트 전압에 의한 전류치를 조제함에 의해 중간적인 저항치로 제어할 수 있다. 이에 의해, 2치뿐만 아니라 다치(多値)의 메모리를 실현한다.
예를 들면, 상기 「0」과 「1」의 2개의 저항치의 사이에 중간적인 저항치를 조정하여, 예를 들면 2레벨을 추가하여, 각각「00」, 「01」, 「10」, 「11」로 함에 의해, 4치를 기록할 수 있다. 즉, 하나의 소자당에 2비트의 정보를 기록하는 것이 가능해진다.
구체적으로는, 본 실시 형태의 기억 소자(40)에서는, 상술한 바와 같이 이온원층(20)을 칼코겐 원소 및 산소를 포함하는 층 중에서 비교적 안정한 상기 천이금속 원소를 사용함에 의해, 중간적인 저항치의 제어성 및 유지 성능을 향상시키고 있다. 또한, 이온원층(20) 중의 산소량 및 천이금속 원소와 칼코겐 원소와의 존재 비율을 조제함으로써, 저항치의 제어성 및 유지 성능을 더욱 향상시키는 것이 가능해진다. 이하에 이온원층(20)에 포함되는 바람직한 산소량 및 천이금속 원소와 칼코겐 원소의 조성 비율에 관해 설명한다.
전술한 바와 같이, 가변 저항층(30)의 저항치는, 전도 패스 부근의 천이금속 원소의 상태, 즉, 「메탈 상태/텔루르 화합물 상태/산화물 상태」의 3개의 상태에 의해 제어된다. 3개의 상태는, 이온원층(20)에 포함되는 산소의 양에 의해 변화하고, 이온원층(20) 중의 산소량을 10% 이상 55% 이하로 함으로써, 이 3개의 상태를 알맞게 제어하는 것이 가능해진다. 이온원층(20) 중의 산소량이 55%보다도 많은 경우에는, 천이금속 원소와 산소의 결합의 기여가 너무 커져서, 「메탈 상태/텔루르 화합물 상태/산화물 상태」의 3개의 상태를 취하는 것이 곤란해지고, 중간 저항치의 유지 성능을 유지할 수 없게 된다. 또한, 이온원층(20) 중의 산소량이 10% 미만인 경우에는, 중간적인 조성 및 결합 상태를 유지하기 어려워지기 때문에 중간 저항치를 유지하는 것이 곤란해진다. 이것은, 반드시 분명하지는 않지만, 천이금속 원소와 산소의 결합의 기여가 작아지고, 산소 : 텔루르 : 천이금속 원소의 결합의 밸런스가 깨지기 쉬워지기 때문이라고 생각된다.
또한, 상술한 현상은 텔루르 이외의 칼코겐 원소, 즉, 산소와 전기 음성도가 다른 유황 및 셀렌에서도 마찬가지이다. 또한, 이온원층(20)에 포함되는 칼코겐 원소는, 유황, 셀렌 및 텔루르를 2종 이상 조합시켜서 사용하여도 좋다. 또한, 상기 산소량은, 라더포드 후방 산란법(Rutherford Back Scattering : RBS)을 이용하여 기억 소자(40)의 이온원층(20)을 측정한 경우의 값이다.
「메탈 상태/텔루르 화합물 상태/산화물 상태」의 3개의 상태는, 상기 이온원층(20) 중의 산소량 외에, 이온원층(20)에 포함되는 천이금속 원소와 칼코겐 원소와의 존재 비율에 의해 제어된다. 3개의 상태를 알맞게 제어하는 것이 가능한 천이금속 원소 및 칼코겐 원소의 조성 범위는, 이온원층(20) 중의 천이금속 원소의 함유량이 30% 이상 70% 이하(천이금속 원소/칼코겐 원소의 비율이 3/7 이상 7/3 이하)의 범위 내로 된다. 이온원층(20) 중의 천이금속 원소의 함유량(천이금속 원소/칼코겐 원소의 비율)이 너무 작아진 경우에는, 이온원층(20)의 저항치가 너무 상승하기 때문에, MOS 회로에서 생성할 수 있는 전압으로는 소자 동작이 곤란해지고, 특히 선단 프로세스에 의한 미세 소자에서는 그 효과가 현저하다. 이온원층(20) 중의 천이금속 원소의 함유량(천이금속 원소/칼코겐 원소의 비율)이 너무 커진 경우에는, 산소 : 텔루르 : 천이금속 원소의 결합의 밸런스가 깨지기 쉬워지기 때문에, 상(相) 변화나 화학 변화를 일으키기 쉽고 중간적인 저항을 유지하기 어려워진다.
본 실시 형태의 이점은, 이하의 (1) 내지 (3)에 있다.
(1) 구멍구조(72)의 내측에 적층 구조의 기억층(41)을 형성하는 제조 공정에서, 구멍구조(72)의 내측에 매입한 층수를 저감하는 것이 가능해진다.
즉, 본 실시의 형태에서는, 도 6 및 도 7에 도시한 바와 같이 미리 이온원층(20)과 층간 절연막(71)과의 적층 구조를 형성하고 있기 때문에, 구멍구조(72)의 내부에 이온원층(20)을 매입하지 않아도 좋게 된다. 매입하는 것은 가변 저항층(30) 및 전극(10)의 2층이면 좋고, 이온원층(20)의 매입이 불필요하게 된다. 따라서, 가변 저항층(30) 및 전극(10)을 매입할 때에, 구멍구조(72)의 지름을 충분히 확보할 수 있고, 가변 저항층(30) 및 전극(10)을 균일하게 형성하는 것이 가능해진다.
(2) 본 실시의 형태에서는, 도 6 및 도 7에 도시한 바와 같이 미리 이온원층(20)과 층간 절연막(71)과의 적층 구조를 형성하고 있기 때문에, 이온원층(20)을 충분히 두껍게 할 수가 있어서, 신뢰성이 높은 저항 변화형 메모리를 실현하는 것이 가능해진다. 이하, 이에 관해 더욱 상세히 설명한다.
이온원층(20)의 막두께가 메모리 특성에 주는 영향에 관해 예비 실험을 행하였다. 도 27은, 이 예비 실험에 이용한 테스트 디바이스의 단면 구성을 도시한 것이다. 이 테스트 디바이스(240)는, 예를 들면 TEOS-SiO2로 이루어지는 절연막(271)으로 둘러싸여진 플러그형상의 하부 전극(210)을 갖고 있다. 절연막(271)의 위에는, 하부 전극(210) 위에 면적 S1의 개구부(272A)를 가지며, 두께 8㎚의 층간 절연막(272)이 마련되어 있다. 층간 절연막(272)의 위에, 가변 저항층(230), 이온원층(220) 및 상부 전극(250)이 이 순서로 적층되어 있다. 하부 전극(210)은 TiW, 상부 전극(250)은 W에 의해 구성하였다. 개구부(272A)의 면적은 400㎚2로 하였다.
도 28은, 예비 실험의 측정계를 도시한 것이다. 비트선(BL)의 단자(T3)측에 하부 전극(210), 소스선(SL)의 단자(T5)측에 상부 전극(250)이 선택 트랜지스터(Tr) 및 스위치(SW)를 통하여 연결되어 있다. 선택 트랜지스터(Tr)의 게이트는, 워드선(WL)(단자(T4))에 접속되어 있다. 스위치(SW)에는 전류계(A)가 병렬로 접속되어 있다. 선택 트랜지스터(Tr)로서는, W/L이 0.8의 사이즈의 NMOS를 사용하였다.
테스트 디바이스(240)에는, 스위치(SW)를 닫고 나서 외부에서 각 단자(T3, T4, T5)에 각각 도 29에 도시한 전압 파형을 인가함에 의해, 기록 사이클에서는 하부 전극(210)부터 상부 전극(250)으로의 방향으로, 소거 사이클에서는 상부 전극(250)부터 하부 전극(210)으로의 방향으로 전류를 흘리는 것이 가능하다. 테스트 디바이스(240)으로부터 데이터를 판독할 때에는, 스위치(SW)를 열어 전류계(A)를 이용하여 테스트 디바이스(240)에 흐르는 전류와 인가 전압(이 경우 0.3V)으로부터 소자의 컨덕턴스(저항치의 역수)를 측정한다.
이 예비 실험에서는, 이온원층(220)의 막두께만을 5㎚, 15㎚, 30㎚, 45㎚로 변화시켜, 세트 저항의 편차를 (표준 편차 : σ)/(평균 : μ)×100으로 평가하였다. 평가 비트수는 60이다. 또한, 세트 전류는 20㎂ 25㎂ 30㎂로 하였다. 얻어진 결과를 도 30에 도시한다. 도 30으로부터 알 수 있는 바와 같이, 이온원층(220)의 막두께가 5㎚까지 얇아지면, 세트 저항의 편차이 급격하게 증대한다. 따라서, 신뢰성이 있는 메모리 특성을 얻기 위해서는, 이온원층(220)의 막두께는 적어도 5㎚보다 두껍게 하는 것이 바람직함을 알 수 있다.
여기서, 도 18 내지 도 20에 도시한 참고례의 기억 장치(101)의 제조 공정에서는, 도 31에 도시한 바와 같이, 구멍구조(172)의 내측에, 이온원층(20)과, 가변 저항층(130)과, 제1 전극(110)을 형성한다. 이온원층(120)의 막두께를 적어도 5㎚보다 두껍게 하기 위해서는, 이온원층(120)만으로 적어도 10㎚, 구멍구조(172)를 메워 버리게 된다. 구멍구조(172)가 좁아짐에 따라, 커버리지가 양호한 박막의 형성은 어려워지기 때문에, 가변 저항층(130)이나 제2 전극(150)을 구멍구조(172)의 내부에 균일하게 형성하는 것이 곤란해지고, 신뢰성이나 수율이 악화한다. 이 문제는, 고용량화를 위해 3차원 메모리의 계층이 증대한 경우, 또는 구멍구조(172)의 구멍 지름의 미세화를 진행한 경우, 점점 현저화되어 온다. 이온원층(20)의 앞에, 막두께가 얇은 가변 저항층(130)을 먼저 형성하는 것도 생각되지만, 그 후 이온원층(20) 및 제1 전극(110)이라는 2종류의 층을 매입하기 때문에, 어쨌든 고도의 기술이 이용된다.
도 32는, 본 실시 형태의 기억 장치(1)에서의 테크놀로지 노드(TN)(구멍구조(172)의 구멍 지름. 도 31 참조.)와 세트 저항의 편차와의 관계를, 참고례의 기억 장치(101)과 비교하여 도시한 것이다. 참고례의 기억 장치(101)의 제조 공정에서는, 구멍구조(172)의 내부에 이온원층(20)을 형성한다. 그 때문에, 예를 들면 가변 저항층(130)의 막두께를 2.5㎚로 가정하면, 도 32에 도시한 바와 같이 세트 저항의 편차가 증대한다(단, 도 31에서 구멍구조(172)의 가변 저항층(130)을 제외한 부분은 전부 이온원층(220)으로 메운다고 가정하였다). 이것은, 테크놀로지 노드(TN)가 작아짐에 따라, 이온원층(20)의 막두께가 확보할 수가 없게 되기 때문이다.
한편, 본 실시의 형태에서는, 도 33에 도시한 바와 같이, 구멍구조(72)의 내부에는 가변 저항층(30) 및 전극(10)만을 형성하면 좋고, 이온원층(20)을 형성하지 않아도 좋다. 따라서, 도 32에 도시한 바와 같이, 테크놀로지 노드(TN)가 작아진 경우에도 이온원층(20)의 막두께의 영향을 받는 일이 없어지고, 세트 저항의 편차는 일정하게 된다. 따라서, 신뢰성이 높은 저항 변화형 메모리를 실현하는 것이 가능해진다.
(3) 구멍구조(72) 내에 이온원층(20)을 매입하지 않기 때문에, 구멍구조(72)의 지름을 미세화하여도 좋고, 참고례의 기억 장치(101)보다도 고밀도로 기억 소자(40)을 제작하는 것이 가능해진다.
즉, 도 30으로부터 이온원층(20)의 막두께는 적어도 5㎚이기 때문에, 도 31에서 구멍구조(172)의 전면(全面)에 성막한 경우, 가변 저항층(130)(막두께 5㎚) 및 이온원층(20)(막두께 10㎚)이 구멍구조(172)를 차지한다. 따라서, 테크놀로지 노드(TN)는 15㎚로 제작할 수 있는 한계, 즉, 제1 전극(110)이 형성 곤란해진다. 이에 대해 본 실시의 형태에서는, 이온원층(20)의 막두께를 고려하지 않아도 좋기 때문에, 테크놀로지 노드(TN)은 5㎚까지 미세화 가능해지다. 따라서, 단위 면적당의 기억 용량을 높이는 것이 가능해진다.
또한, 상기한 도 32의 설명에서는 가변 저항층(130)의 막두께를 2.5㎚로 가정하였지만, 이것으로 한정되는 것이 아니다. 또한, 전극의 형성, 및 그 비저항에 관해서는 고려하고 있지 않다.
이와 같이 본 실시의 형태에서는, 이온원층(20)을, 제1의 방향(A1)으로 연신함과 함께, 제1의 방향(A1)으로 배치한 복수의 기억 소자(40)에 공유시켜, 전극(10)을, 제1의 방향(A1)과는 다른 제2의 방향(A2)으로 연신함과 함께, 제2의 방향(A2)으로 배치한 복수의 기억 소자(40)에 공유시키도록 하였기 때문에, 제1의 방향(A1) 및 제2의 방향(A2)의 양쪽에 수직한 제3의 방향(A3)(가변 저항층(30)을 끼우고 이온원층(20)과 전극(10)이 대향하는 방향)에서의 미세화가 가능해진다.
또한, 이온원층(20)의 막두께의 확보가 용이해지고, 세트 저항의 편차를 저감하고, 신뢰성을 높이는 것이 가능해진다.
또한, 이온원층(20)을 구멍구조(72)에 매입하지 않아도 좋게 되어, 스퍼터법에 의해 이온원층(20)을 형성하는 것이 가능해진다. 따라서, 성막 속도의 향상, 양호한 적용 범위, 막질의 균일화라는 이점을 얻는 것이 가능해진다.
더하여, 이온원층(20)을 구멍구조(72)에 매입하지 않아도 좋게 되기 때문에, 리세스부(73)의 후퇴폭(R73)(도 11 참조.)을 작게 하는 것이 가능해지고, 적층 구조의 폭(L)(도 11 참조.)을 작게 하여, 더한층의 미세화를 도모할 수 있다. 또한, 구멍구조(72)의 지름(R72)(도 11 참조.)를 작게 하는 것도 가능해져서, 고밀도화가 가능해진다.
(제2의 실시의 형태)
도 34 내지 도 43은, 본 개시의 제2의 실시의 형태에 관한 기억 장치의 제조 방법을 공정순으로 도시한 것이다. 상기 제1의 실시 형태의 제조 방법에서는, 분리홈(76)에 분리 절연막(77)을 매입하는 경우에 관해 설명하였다. 본 실시 형태의 제조 방법은, 분리홈(76)에 가변 저항층(30) 및 전극(10)을 매입한 후, 가변 저항층(30) 및 전극(10)에 구멍구조(72)를 마련하고, 구멍구조(72)에 분리 절연막(77)을 매입하도록 한 것에 있어서 상기 제1의 실시의 형태와는 다른 것이다.
우선, 도 34에 도시한 바와 같이, 제1의 실시의 형태와 마찬가지로 하여, 기판(60)에, 이온원층(20)과, 층간 절연막(71)을 교대로 적층한다.
뒤이어, 도 35 및 도 36에 도시한 바와 같이, 제1의 실시의 형태와 마찬가지로 하여, 패터닝 및 에칭에 의해, 이온원층(20) 및 층간 절연막(71)을, 제1의 방향(A1)(기판(60)에 대해 평행한 방향)으로 연신한다. 이온원층(20)은, 제1의 방향(A1)으로 늘어나는 복수의 평행한 직선형상으로 성형된다. 인접하는 이온원층(20)끼리는, 분리홈(76)에 의해 서로 떨어져 있다.
계속해서, 도 37에 도시한 바와 같이, 분리홈(76)의 내면에 노출한 이온원층(20)을, 에칭에 의해 후퇴시켜, 리세스부(73)를 형성한다.
그 후, 도 38에 도시한 바와 같이, 분리홈(76)의 내면에, 예를 들면 ALD법 또는 CVD법에 의해, 가변 저항 재료층(30A)을 형성한다. 가변 저항 재료층(30A)은, 분리홈(76) 및 리세스부(73)의 내면 전체에 연속해서 성막된다.
분리홈(76)의 내면에 가변 저항 재료층(30A)을 형성한 후, 도 39에 도시한 바와 같이, 예를 들면 이방성 에칭(반응성 이온 에칭)을 이용하여 가변 저항 재료층(30)의 불필요한 부분을 제거하고, 리세스부(73)에 가변 저항층(30)을 형성한다.
또한, 가변 저항층(30)은 고저항 재료에 의해 구성되어 있기 때문에, 가변 저항층(30)이 인접하는 기억 소자(40) 사이에서 연결되어 있어도, 그것에 의해 인접하는 기억 소자(40)에 영향을 미칠 우려는 작다.
가변 저항층(30)을 형성한 후, 도 40 및 도 41에 도시한 바와 같이, 분리홈(76)에 전극(10)을 매입한다. 이에 의해, 전극(10)을 제1의 방향(A1)과는 다른 제2의 방향(A2)(기판(60)에 대해 수직한 방향)으로 마련하는 것이 가능해진다.
그 후, 도 42에 도시한 바와 같이, 전극(10)에, 제1의 방향(A1)과는 다른 제2의 방향(A2)(기판(60)에 대해 수직한 방향)으로 구멍구조(72)를 마련한다.
또한, 여기서는, 구멍구조(72)를 각주형상으로 형성하도록 하였지만, 이것으로 한정되는 것은 아니고, 원주형상, 타원주형상 등의 여러가지의 형상으로 하는 것이 가능하다.
계속해서, 도 43에 도시한 바와 같이, 예를 들면 ALD법 또는 CVD법에 의해, 구멍구조(72)에 분리 절연막(77)을 매입한다. 이에 의해, 전극(10)은, 제2의 방향(A2)(기판(60)에 대해 수직한 방향)으로 연신된 형상이 된다. 인접하는 전극(10)끼리는, 분리 절연막(77)에 의해 분리된다. 이상에 의해, 도 1 내지 도 3에 도시한 기억 장치(1)가 완성된다.
이와 같이 본 실시의 형태에서는, 분리홈(76)에 가변 저항층(30) 및 전극(10)을 매입하도록 하고 있다. 분리홈(76)은 구멍구조(72)보다도 넓기 때문에, 구멍구조(72)에 가변 저항층(30) 및 전극(10)을 형성하는 것보다도, 고품질의 기억층(41)을 형성 가능해진다. 특히 구멍구조(72)의 지름이 미세한 경우에 알맞다.
또한, 본 실시 형태의 제조 방법은, 이하의 변형례 1∼6, 제3의 실시의 형태, 또는 제4의 실시의 형태에도 적용 가능하다.
(변형례 1)
도 44는, 변형례 1에 관한 기억 장치(1A)의 구성을 도시한 것이다. 본 변형례는, 이온원층(20)과 전극(10)이 모두 수평면 내(기판(60)에 대해 평행한 면 내)로 연신되어 있는 것을 제외하고는, 상기 제1의 실시의 형태와 같은 구성이다.
본 변형례에서는, 구멍구조(72) 내에 전극(10)을 형성하는 것을 삭감할 수 있고, 공정이 적어지는 것, 및 기판(60)에 대해 수직한 방향(A3 방향)의 스케일링이 이점으로서 들 수 있다.
(변형례 2)
도 45는, 변형례 2에 관한 기억 장치(1B)의 구성을 도시한 것이다. 본 변형례는, 가변 저항층(30)이 전극(10)의 편측에 마련되어 있는 것을 제외하고는, 상기 제1의 실시의 형태와 마찬가지이다.
(변형례 3)
도 46은, 변형례 3에 관한 기억 장치(1C)의 구성을 도시한 것이다. 본 변형례는, 제1의 실시의 형태에서 전극(10)과 이온원층(20)과의 위치가 교체된 것이고, 이온원층(20)은 기판(60)에 대해 수직하게 연신되고, 전극(10)은 기판(60)에 대해 평행하게 연신되어 있다. 또한, 변형례 2와 마찬가지로, 가변 저항층(30)이 전극(10)의 편측에 마련되어 있다. 이것을 제외하고는, 이 기억 장치(1C)의 구성, 작용 및 효과는 상기 제1의 실시의 형태와 마찬가지이다.
(변형례 4)
도 47은, 변형례 4에 관한 기억 장치(1D)의 구성을 도시한 것이다. 도 47에 도시한 바와 같이, 복수의 계층에서 반드시 가변 저항층(30)의 위치가 전극(10)에 대해 같은 방향으로 정돈되어 있지 않아도 좋다. 가변 저항층(30)은, 전극(10)의 어느 부분(측면)과 접하여 있어도 좋다. 또한, 가변 저항층(30)은, 전극(10)의 복수의 부분(측면)에 접하여 있어도 좋다. 또한, 이온원층(20)의 연신 방향도, 기억 장치(1D)의 전체에서 통일되어 있지 않아도 좋다.
(변형례 5)
도 48은, 변형례 5에 관한 기억 장치(1E)의 구성을 도시한 것이다. 도 48에 도시한 바와 같이, 복수의 이온원층(20)의 일부가 연결부(20C)에 의해 연결되어 있어도 좋다. 또한, 그 연결 구성(연결부(20C)의 위치나 수 등)은 한정되지 않고, 주변 회로와의 접속이 용이한 위치, 동작에 알맞는 조합으로 연결될 수 있다.
(변형례 6)
도 49는, 변형례 6에 관한 기억 장치(1F)의 구성을 도시한 것이다. 이온원층(20)과 전극(10)은, 도 49에 도시한 바와 같이, 수직과는 다른 각도로 교차하여 연신되어 있어도 좋다.
상기 변형례 1∼6은, 그 중의 2개, 또는 3개 이상을 임의로 조합시키는 것이 가능하다. 또한, 상기 변형례 1∼6은, 하기한 제3 또는 제4의 실시의 형태와 조합하는 것도 가능하다.
(제3의 실시의 형태)
도 50은, 본 개시의 제3의 실시의 형태에 관한 기억 장치(1G)의 기본 구성을 도시한 것이다. 이 기억 장치(1G)는, 이온원층(20)이 길게 되어, 고저항 되는 경우를 고려하여, 이온원층(20)의 제2면(20B)에 접하여 뒷받침 전극층(90)을 마련하도록 한 것이다. 이것을 제외하고는, 기억 장치(1G)는, 상기 제1의 실시의 형태와 같은 구성을 갖고 있다.
뒷받침 전극층(90)은, 상술한 바와 같이 이온원층(20)의 제2면(20B)에 접하여 마련되어 있다. 이온원층(20)의 제2면(20B)이란, 가변 저항층(30)에 접한 제1면(20A)에 대향하는 면을 말한다. 뒷받침 전극층(90)의 재료는, 예를 들면 텅스텐(W), 질화텅스텐(WN), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈(Ta), 질화티탄(TiN), 질화탄탈(TaN) 실리사이드 등을 포함하는 단층, 또는 적층 구조를 들 수 있는데, 특히 한정되지 않는다.
도 51 내지 도 57은, 이 기억 장치(1G)의 제조 방법의 주요부를 공정순으로 도시한 것이다. 또한, 제1의 실시의 형태와 제조 방법과 같은 공정에 관해서는 도 6 내지 도 8을 참조하여 설명한다.
우선, 제1의 실시의 형태와 마찬가지로 하여, 도 6 및 도 7에 도시한 공정에 의해, 기판(60)에, 이온원층(20)과 층간 절연막(71)을 교대로 적층하고, 패터닝 및 에칭에 의해, 이온원층(20) 및 층간 절연막(71)을, 제1의 방향(A1)(기판(60)에 대해 평행한 방향)으로 연신한다. 이온원층(20)은, 제1의 방향(A1)으로 늘어나는 복수의 평행한 직선형상으로 성형된다. 인접하는 이온원층(20)끼리는, 분리홈(76)에 의해 서로 떨어져 있다.
뒤이어, 제1의 실시의 형태와 마찬가지로 하여, 도 8에 도시한 공정에 의해, 분리홈(76)에 분리 절연막(77)을 매입한다.
그 후, 도 51에 도시한 바와 같이, 분리 절연막(77)에, 제1의 방향(A1)과는 다른 제2의 방향(A2)(기판(60)에 대해 수직한 방향)으로 구멍구조(72)를 마련하고, 이 구멍구조(72)의 내면에 이온원층(20)을 노출시킨다.
계속해서, 도 52에 도시한 바와 같이, 구멍구조(72)의 내면에 노출한 이온원층(20)을, 에칭에 의해 후퇴시켜, 리세스부(73)를 형성한다.
그 후, 도 53에 도시한 바와 같이, 제1의 실시의 형태와 마찬가지로 하여, 리세스부(73)에 가변 저항층(30)을 형성한다.
가변 저항층(30)을 형성한 후, 도 54에 도시한 바와 같이, 구멍구조(72)에 전극(10)을 매입한다. 이에 의해, 전극(10)을 제1의 방향(A1)과는 다른 제2의 방향(A2)(기판(60)에 대해 수직한 방향)으로 마련하는 것이 가능해진다.
전극(10)을 형성한 후, 도 55에 도시한 바와 같이, 이웃하는 전극(10)의 중간 위치에, 이온원층(20)에 따른 직선형상으로 홈구조(74)를 마련하고, 이 홈구조(74)의 내면에 이온원층(20)을 노출시킨다.
계속해서, 도 56에 도시한 바와 같이, 홈구조(74)의 내면에 노출한 이온원층(20)을, 에칭에 의해 후퇴시켜, 리세스부(75)를 형성한다.
그 후, 홈구조(74) 및 리세스부(75)의 내면에 뒷받침 전극 재료층(도시 생략)을 형성하고, 이 뒷받침 전극 재료층의 불필요한 부분을 에칭(반응성 이온 에칭)에 의해 제거한다. 이에 의해, 도 57에 도시한 바와 같이, 이온원층(20)의 제2면(20B)에 접하여 뒷받침 전극층(90)이 형성된다. 그 후, 홈구조(74)의 공극에는 절연막을 매입하여도 좋다. 이상에 의해, 도 50에 도시한 기억 장치(1G)가 완성된다.
또한, 상술한 제조 방법에서는, 제2의 방향(A2)에서 복수 계층에 걸치는 이온원층(20)의 뒷받침 전극층(90)을 일괄로 형성하는 경우에 관해 설명하였다. 그렇지만, 도 51에 도시한 공정에서 이온원층(20)과 층간 절연막(71)을 교대로 쌓아겹친 적층 구조를 형성할 때에, 각 층마다 뒷받침 전극층(90)을 형성하는 것도 가능하다. 상술한 제조 방법에서는, 복수 계층에 걸치는 이온원층(20)의 뒷받침 전극층(90)을 일괄로 형성함에 의해 리소그래피 회수를 삭감할 수 있고, 특히 계층이 증대한 경우에 유효하다.
이 기억 장치(1G)의 동작은 제1의 실시의 형태와 마찬가지이다.
이와 같이 본 실시의 형태에서는, 이온원층(20)의 제2면(20B)에 접하여 뒷받침 전극층(90)을 마련하도록 하였기 때문에, 이온원층(20)을 길게 하여도 고저항화를 억제하는 것이 가능해진다.
(제4의 실시의 형태)
다음에, 본 개시의 제4의 실시의 형태에 관한 기억 장치에 관해 설명한다. 이 기억 장치는, 가변 저항층(30)에 특정한 재료를 함유시키는 등에 의해, 가변 저항층(30)에 다이오드의 기능을 갖게 하도록 한 것이다. 가변 저항층(30)이 다이오드의 기능을 가짐에 의해, 판독시 또는 기록시에 있어서도 충분한 전류를 흘리면서, 크로스토크를 방지하고, 저항 변화 특성의 재현성에 우수하고, 또한 고신뢰성을 얻는 것이 가능해진다. 이것을 제외하고는, 이 기억 장치는, 상기 제1의 실시의 형태와 같은 구성을 갖고 있다.
예를 들면, 가변 저항층(30)은, 비선형 특성을 갖는 금속 또는 반금속(半金屬) 원소를 포함하는 산화물 또는 질화물로 이루어지는 층 구조를 갖는 것이 바람직하다. 층 구조는, 단층이라도 적층이라도 좋다. 이에 의해, 가변 저항층(30)은, 전압 레벨에 의해 전류를 제한하는 다이오드의 기능을 갖는 것이 가능해진다.
구체적으로는, 가변 저항층(30)은, NbOx를 포함함에 의해, 메모리 스위칭 및 임계치 스위칭의 양쪽의 기능을 갖는 것이 가능하다.
또는, 가변 저항층(30)은, TaOx와 TiO와의 적층 구조를 포함함에 의해, 쌍방향 다이오드로서의 기능을 갖기 때문에, 저항 변화형 메모리에 알맞는 동작을 행하는 것이 가능해진다.
또한, 가변 저항층(30)은, 칼코겐 원소를 포함하고, OTS(Ovonic Threshold Switch ; 오보닉 임계치 스위치)에 의해 구성되어 있음에 의해, 다이오드의 기능을 갖고 있어도 좋다.
또는, 가변 저항층(30)은, pn접합 다이오드, MIS(금속/절연체/반도체) 다이오드, MIM(금속/절연체/금속) 다이오드, MSM(금속/반도체/금속) 다이오드, 또는 배리스터로 이루어지는 비선형 소자와 직렬로 접속되어 있어도 좋다.
이상, 실시의 형태를 들어 본 개시를 설명하였지만, 본 개시는, 상기 실시의 형태로 한정되는 것이 아니고, 여러가지 변형하는 것이 가능하다. 예를 들면, 상기 실시의 형태에서는, 기억층(41)이 이온원층(20)과 가변 저항층(30)을 포함하는 경우에 관해 설명하였다. 그렇지만, 본 개시에서는, 기억층(41)을 구성하는 복수의 층은, 이온원층(20)과 가변 저항층(30)과의 조합에 한정되지 않는다. 본 개시는, 복수의 층을 갖는 기억층(41)을 이용한 기억 장치라면, 구성이나 동작 방식에 의한 한정은 없고, 널리 적용 가능하다.
또한, 예를 들면, 상기 실시의 형태에서는, 기억층(41)이 이온원층(20)과 가변 저항층(30)과의 2층 구조인 경우에 관해 설명하였지만, 본 개시는 이것에 한정되지 않고, 기억층(41)이 3층 이상의 층으로 이루어지는 경우에도 적용 가능하다.
또한, 예를 들면, 상기 실시의 형태에서, 전극(10)의 단면(斷面) 형상은 사각형이나 원으로 한정하는 것이 아니고, 타원형 등의 다른 형상이라도 좋다. 마찬가지로, 이온원층(20)의 단면 형상은 사각형으로 한하는 것이 아니고, 원형이나 타원형 등의 다른 형상으로 하는 것도 가능하다.
더하여, 예를 들면, 상기 실시의 형태에서 설명한 각 층의 재료, 또는 성막 방법 및 성막 조건 등은 한정되는 것이 아니고, 다른 재료로 하여도 좋고, 또는 다른 성막 방법으로 하여도 좋다. 예를 들면, 제1의 실시의 형태에서, 이온원층(20)에는, 다른 천이금속 원소, 예를 들면 티탄(Ti), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W)을 첨가하여도 좋다. 또한, 구리(Cu), 은(Ag) 또는 아연(Zn) 이외에도, 니켈(Ni) 등을 첨가하여도 좋다.
또한, 상기 실시의 형태에서는, 기판(60)이 실리콘 기판인 경우에 관해 설명하였지만, 기판(60)은, 폴리실리콘이나 금속막을 형성한 유리 기판, 또는 석영 기판이라도 좋다.
더하여 또한, 예를 들면, 상기 실시의 형태에서는, 기억 소자(40) 및 기록 장치(1, 1A∼1H)의 구성을 구체적으로 들어 설명하였지만, 모든 층을 구비하지 않아도 좋고, 또한, 다른 층을 더욱 구비하고 있어도 좋다.
또한, 예를 들면, 상기 실시의 형태에서는, 구멍구조(72) 내에 가변 저항층(30)과 전극(10)을 형성하는 경우에 관해 설명하였지만, 구멍구조(72) 내에는, 그 이외의 구조, 구체적으로는, 다이오드, 접합층, 실리사이드층을 형성하는 것도 가능하다. 단, 그 경우에는, 동작 원리상, 이온원층(20)은 가변 저항층(30)에 접하여 있는 것이 바람직하다. 그 때문에, 이온원층(20)을 에칭에 의해 후퇴시켜서 리세스부(73)를 형성한 후, 최초에 가변 저항층(30)을 형성하는 것이 바람직하다. 또한, 변형례 3에서는, 전극(10)을 에칭에 의해 후퇴시킨 후, 다이오드, 접합층, 실리사이드층 등을 형성하고, 그 후에, 가변 저항층(30) 및 이온원층(20)을 연속해서 형성하는 것이 바람직하다.
또한, 본 기술은 이하와 같은 구성을 취하는 것도 가능하다.
(1) 전극과 함께 복수의 층으로 이루어지는 기억층을 갖는 복수의 기억 소자를 구비하고,
상기 복수의 층 중의 하나의 층은, 제1의 방향으로 연신됨과 함께, 상기 제1의 방향으로 배치된 상기 복수의 기억 소자에 공유되고,
상기 전극은, 상기 제1의 방향과는 다른 제2의 방향으로 연신됨과 함께, 상기 제2의 방향으로 배치된 상기 복수의 기억 소자에 공유되어 있는 기억 장치.
(2) 상기 복수의 층 중의 나머지 층은, 상기 전극과 상기 복수의 층 중의 하나의 층과의 사이에 마련되어 있는 상기 (1)에 기재된 기억 장치.
(3) 상기 하나의 층은 이온원층이고, 상기 나머지 층은 가변 저항층인 상기 (2)에 기재된 기억 장치.
(4) 기판을 또한 구비하고,
상기 전극은, 상기 기판에 대해 평행한 방향으로 연신되어 있는 상기 (1) 내지 (3)의 어느 하나에 기재된 기억 장치.
(5) 기판을 또한 구비하고,
상기 전극은, 상기 기판에 대해 수직한 방향으로 연신되어 있는 상기 (1) 내지 (3)의 어느 하나에 기재된 기억 장치.
(6) 상기 이온원층과 상기 전극은, 수직으로 교차하여 있는 상기 (1) 내지 (5)의 어느 하나에 기재된 기억 장치.
(7) 상기 이온원층 및 상기 전극은, 각각 복수 마련되고,
상기 복수의 기억 소자는, 상기 이온원층 및 상기 전극과의 교점에 배치되어 있는 상기 (3) 내지 (6)의 어느 하나에 기재된 기억 장치.
(8) 상기 제1의 방향 및 상기 제2의 방향의 양쪽에 직교하는 제3의 방향에서 인접하는 상기 복수의 기억 소자가, 상기 이온원층을 공유하고 있는 상기 (3) 내지 (7)의 어느 하나에 기재된 기억 장치.
(9) 상기 이온원층은, 상기 전극에 대한 다른쪽의 전극으로서의 기능을 갖는 상기 (3) 내지 (8)의 어느 하나에 기재된 기억 장치.
(10) 상기 이온원층은, 상기 가변 저항층에 접하는 제1면과, 상기 제1면에 대향하는 제2면을 가지며,
상기 제2면에 접하여 뒷받침 전극층이 마련되어 있는 상기 (3) 내지 (9)의 어느 하나에 기재된 기억 장치.
(11) 상기 이온원층은, 칼코겐 원소{S, Se, Te}와, 산소와, 적어도 1종의 천이금속 원소를 포함하고,
상기 적어도 1종의 천이금속 원소는, 제4족 티탄족{Ti, Zr, Hf}, 제5족 바나듐족{V, Nb, Ta}, 제6족 크롬족{Cr, Mo, W}로부터 선택되는 상기 (3) 내지 (10)의 어느 하나에 기재된 기억 장치.
(12) 상기 가변 저항층은, 금속 원소의 산화막, 질화막 또는 산질화막에 의해 구성되어 있는 상기 (3) 내지 (11)의 어느 하나에 기재된 기억 장치.
(13) 상기 전극 및 상기 이온원층에의 전압 인가에 의해 상기 가변 저항층 내에 상기 천이금속 원소를 포함하는, 또는 산소 결함을 포함하는 저저항부가 형성됨에 의해 저항치가 변화하는 상기 (11) 또는 (12)에 기재된 기억 장치.
(14) 상기 가변 저항층은, 비선형 특성을 갖는 금속 또는 반금속 원소를 포함하는 산화물 또는 질화물로 이루어지는 단층 또는 적층의 층 구조를 갖는 상기 (3) 내지 (13)의 어느 하나에 기재된 기억 장치.
(15) 상기 가변 저항층은, 칼코겐 원소를 포함하고, 오보닉 임계치 스위치에 의해 구성되어 있는 상기 (3) 내지 (13)의 어느 하나에 기재된 기억 장치.
(16) 상기 가변 저항층은, 비선형 소자와 직렬로 접속되어 있는 상기 (3) 내지 (13)의 어느 하나에 기재된 기억 장치.
(17) 전극과 함께 복수의 층으로 이루어지는 기억층을 갖는 복수의 기억 소자를 구비한 기억 장치의 제조 방법으로서,
기판에, 제1의 방향으로 연신한, 상기 복수의 층 중의 하나의 층을 형성하는 것과,
상기 하나의 층의 사이의 분리홈에 분리 절연막을 형성하는 것과,
상기 분리 절연막에, 상기 제1의 방향과는 다른 제2의 방향으로 구멍구조를 마련하고, 상기 구멍구조의 내면에 상기 하나의 층을 노출시키는 것과,
상기 구멍구조의 내면에 상기 복수의 층의 나머지 층을 형성하는 것과,
상기 구멍구조에 전극을 매입하는 것을 포함하는 기억 장치의 제조 방법.
(18) 상기 구멍구조의 내면에 노출한 상기 하나의 층을, 에칭에 의해 후퇴시킨 후, 상기 구멍구조의 내면에 상기 나머지 층을 형성하는 상기 (17)에 기재된 기억 장치의 제조 방법.
(19) 상기 하나의 층을 형성함에 있어서, 상기 기판에, 상기 하나의 층과 층간 절연막을 교대로 적층하는 상기 (17) 또는 (18)에 기재된 기억 장치의 제조 방법.
(20) 상기 하나의 층으로서 이온원층을 형성하고, 상기 나머지 층으로서 가변 저항층을 형성하는 상기 (17) 내지 (19)의 어느 하나에 기재된 기억 장치의 제조 방법.
(21) 상기 이온원층을, 상기 기판에 대해 평행한 상기 제1의 방향으로 연신하여 형성하고,
상기 구멍구조 및 상기 전극을, 상기 기판에 대해 수직한 제2의 방향으로 마련하는 상기 (20)에 기재된 기억 장치의 제조 방법.
(22) 상기 이온원층은, 상기 가변 저항층에 접한 제1면과, 상기 제1면에 대향하는 제2면을 가지며,
상기 전극을 형성한 후, 상기 이온원층에, 상기 제2의 방향으로 홈구조를 마련하고, 상기 홈 구조의 내면에 상기 이온원층의 제2면을 노출시키는 것과,
상기 이온원층의 제2면에 접하여 뒷받침 전극층을 형성하는 것을 포함하는 상기 (20) 또는 (21)에 기재된 기억 장치의 제조 방법.
(23) 상기 홈 구조의 내면에 노출한 상기 이온원층을, 에칭에 의해 후퇴시킨 후, 상기 뒷받침 전극층을 형성하는 상기 (22)에 기재된 기억 장치의 제조 방법.
(24) 전극과 함께 복수의 층으로 이루어지는 기억층을 갖는 복수의 기억 소자를 구비한 기억 장치의 제조 방법으로서,
기판에, 제1의 방향으로 연신한, 상기 복수의 층 중의 하나의 층을 형성하는 것과,
상기 하나의 층의 사이의 분리홈에, 상기 복수의 층의 나머지 층과 상기 전극을 형성하는 것과,
상기 전극에, 상기 제1의 방향과는 다른 제2의 방향으로 구멍구조를 마련하는 것과,
상기 구멍구조에 분리 절연막을 매입하는 것을 포함하는 기억 장치의 제조 방법.
(25) 상기 하나의 층을 형성함에 있어서, 상기 기판에, 상기 하나의 층과 층간 절연막을 교대로 적층하는 상기 (24)에 기재된 기억 장치의 제조 방법.
(26) 상기 하나의 층으로서 이온원층을 형성하고, 상기 나머지 층으로서 가변 저항층을 형성하는 상기 (24) 또는 (25)에 기재된 기억 장치의 제조 방법.
(27) 상기 이온원층을, 상기 기판에 대해 평행한 상기 제1의 방향으로 연신하여 형성하고,
상기 구멍구조 및 상기 분리 절연막을, 상기 기판에 대해 수직한 제2의 방향으로 마련하는 상기 (26)에 기재된 기억 장치의 제조 방법.
(28) 상기 이온원층은, 상기 가변 저항층에 접하는 제1면과, 상기 제1면에 대향하는 제2면을 가지며,
상기 전극을 형성한 후, 상기 이온원층에, 상기 제2의 방향으로 홈구조를 마련하고, 상기 홈 구조의 내면에 상기 이온원층의 제2면을 노출시키는 것과,
상기 이온원층의 제2면에 접하여 뒷받침 전극층을 형성하는 것을 포함하는 상기 (26) 또는 (27)에 기재된 기억 장치의 제조 방법.
(29) 상기 홈 구조의 내면에 노출한 상기 이온원층을, 에칭에 의해 후퇴시킨 후, 상기 뒷받침 전극층을 형성하는 상기 (28)에 기재된 기억 장치의 제조 방법.
본 출원은, 일본 특허청에서 2012년 12월 26일에 출원된 일본 특허출원 번호 2012-282108호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러가지의 수정, 콤비네이션, 서브 콤비네이션, 및 변경을 상도할 수 있는데, 그들은 첨부의 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims (20)

  1. 전극과 함께 복수의 층으로 이루어지는 기억층을 갖는 복수의 기억 소자를 구비하고,
    상기 복수의 층 중의 하나의 층은, 제1의 방향으로 연신됨과 함께, 상기 제1의 방향으로 배치된 상기 복수의 기억 소자에 공유되고,
    상기 전극은, 상기 제1의 방향과는 다른 제2의 방향으로 연신됨과 함께, 상기 제2의 방향으로 배치된 상기 복수의 기억 소자에 공유되어 있는 것을 특징으로 하는 기억 장치.
  2. 제 1항에 있어서,
    상기 복수의 층 중의 나머지 층은, 상기 전극과 상기 복수의 층 중의 하나의 층과의 사이에 마련되어 있는 것을 특징으로 하는 기억 장치.
  3. 제 2항에 있어서,
    상기 하나의 층은 이온원층이고, 상기 나머지 층은 가변 저항층인 것을 특징으로 하는 기억 장치.
  4. 제 1항에 있어서,
    기판을 더 구비하고,
    상기 전극은, 상기 기판에 대해 평행한 방향으로 연신되어 있는 것을 특징으로 하는 기억 장치.
  5. 제 1항에 있어서,
    기판을 더 구비하고,
    상기 전극은, 상기 기판에 대해 수직한 방향으로 연신되어 있는 것을 특징으로 하는 기억 장치.
  6. 제 1항에 있어서,
    상기 이온원층과 상기 전극과는, 수직으로 교차하여 있는 것을 특징으로 하는 기억 장치.
  7. 제 3항에 있어서,
    상기 이온원층 및 상기 전극은, 각각 복수 마련되고,
    상기 복수의 기억 소자는, 상기 이온원층 및 상기 전극과의 교점에 배치되어 있는 것을 특징으로 하는 기억 장치.
  8. 제 3항에 있어서,
    상기 제1의 방향 및 상기 제2의 방향의 양쪽에 직교하는 제3의 방향에서 인접하는 상기 복수의 기억 소자가, 상기 이온원층을 공유하고 있는 것을 특징으로 하는 기억 장치.
  9. 제 3항에 있어서,
    상기 이온원층은, 상기 전극에 대한 다른쪽의 전극으로서의 기능을 갖는 것을 특징으로 하는 기억 장치.
  10. 제 3항에 있어서,
    상기 이온원층은, 상기 가변 저항층에 접하는 제1면과, 상기 제1면에 대향하는 제2면을 가지며,
    상기 제2면에 접하여 뒷받침 전극층이 마련되어 있는 것을 특징으로 하는 기억 장치.
  11. 제 3항에 있어서,
    상기 이온원층은, 칼코겐 원소{S, Se, Te}와, 산소와, 적어도 1종의 천이금속 원소를 포함하고,
    상기 적어도 1종의 천이금속 원소는, 제4족 티탄족{Ti, Zr, Hf}, 제5족 바나듐족{V, Nb, Ta}, 제6족 크롬족{Cr, Mo, W}로부터 선택되는 것을 특징으로 하는 기억 장치.
  12. 제 3항에 있어서,
    상기 가변 저항층은, 금속 원소의 산화막, 질화막 또는 산질화막에 의해 구성되어 있는 것을 특징으로 하는 기억 장치.
  13. 제 11항에 있어서,
    상기 전극 및 상기 이온원층에의 전압 인가에 의해 상기 가변 저항층 내에 상기 천이금속 원소를 포함하는, 또는 산소 결함을 포함하는 저저항부가 형성됨에 의해 저항치가 변화하는 것을 특징으로 하는 기억 장치.
  14. 제 3항에 있어서,
    상기 가변 저항층은, 비선형 특성을 갖는 금속 또는 반금속 원소를 포함하는 산화물 또는 질화물로 이루어지는 단층 또는 적층의 층 구조를 갖는 것을 특징으로 하는 기억 장치.
  15. 제 3항에 있어서,
    상기 가변 저항층은, 칼코겐 원소를 포함하고, 오보닉 임계치 스위치에 의해 구성되어 있는 것을 특징으로 하는 기억 장치.
  16. 제 3항에 있어서,
    상기 가변 저항층은, 비선형 소자와 직렬로 접속되어 있는 것을 특징으로 하는 기억 장치.
  17. 전극과 함께 복수의 층으로 이루어지는 기억층을 갖는 복수의 기억 소자를 구비한 기억 장치의 제조 방법으로서,
    기판에, 제1의 방향으로 연신한, 상기 복수의 층 중의 하나의 층을 형성하는 것과,
    상기 하나의 층의 사이의 분리홈에 분리 절연막을 형성하는 것과,
    상기 분리 절연막에, 상기 제1의 방향과는 다른 제2의 방향으로 구멍구조를 마련하고, 상기 구멍구조의 내면에 상기 하나의 층을 노출시키는 것과,
    상기 구멍구조의 내면에 상기 복수의 층의 나머지 층을 형성하는 것과,
    상기 구멍구조에 전극을 매입하는 것을 포함하는 것을 특징으로 하는 기억 장치의 제조 방법.
  18. 제 17항에 있어서,
    상기 구멍구조의 내면에 노출한 상기 하나의 층을, 에칭에 의해 후퇴시킨 후, 상기 구멍구조의 내면에 상기 나머지 층을 형성하는 것을 특징으로 하는 기억 장치의 제조 방법.
  19. 제 17항에 있어서,
    상기 하나의 층을 형성함에 있어서, 상기 기판에, 상기 하나의 층과 층간 절연막을 교대로 적층하는 것을 특징으로 하는 기억 장치의 제조 방법.
  20. 제 17항에 있어서,
    상기 하나의 층으로서 이온원층을 형성하고, 상기 나머지 층으로서 가변 저항층을 형성하는 것을 특징으로 하는 기억 장치의 제조 방법
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