JPWO2014103577A1 - 記憶装置およびその製造方法 - Google Patents

記憶装置およびその製造方法 Download PDF

Info

Publication number
JPWO2014103577A1
JPWO2014103577A1 JP2014554249A JP2014554249A JPWO2014103577A1 JP WO2014103577 A1 JPWO2014103577 A1 JP WO2014103577A1 JP 2014554249 A JP2014554249 A JP 2014554249A JP 2014554249 A JP2014554249 A JP 2014554249A JP WO2014103577 A1 JPWO2014103577 A1 JP WO2014103577A1
Authority
JP
Japan
Prior art keywords
layer
ion source
electrode
storage device
variable resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014554249A
Other languages
English (en)
Other versions
JP6251688B2 (ja
Inventor
誠二 野々口
誠二 野々口
曽根　威之
威之 曽根
五十嵐　実
実 五十嵐
成沢　浩亮
浩亮 成沢
荒谷　勝久
勝久 荒谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of JPWO2014103577A1 publication Critical patent/JPWO2014103577A1/ja
Application granted granted Critical
Publication of JP6251688B2 publication Critical patent/JP6251688B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

電極（10）と共に複数の層（20，30）からなる記憶層（41）を有する複数の記憶素子（40）を備え，前記複数の層のうちの一の層（20）は，第１の方向（A1）に延伸されると共に，前記第１の方向に配置された前記複数の記憶素子に共有され，前記電極は，前記第１の方向とは異なる第２の方向（A2）に延伸されると共に，前記第２の方向に配置された前記複数の記憶素子に共有されている記憶装置を提供する。

Description

本開示は、複数の記憶素子を備えた記憶装置およびその製造方法に係り、具体的には電極とイオン源層との間に可変抵抗層を有する複数の記憶素子を備えた記憶装置およびその製造方法に関する。
メモリの微細化および大容量化の一つの方法として、メモリを三次元構造に拡張することが挙げられ、近年様々な構造やプロセスが提案されている。例えば特許文献１には、第１電極と第２電極とを縦横に交差させ、その交点にデータ保存層、金属シリサイド層および接合層を設けた不揮発性メモリ素子が開示されている。
特開２０１０−１０６８８号公報（図１）
しかしながら、特許文献１では、第１電極と第２電極との交点の隙間にデータ保存層等を設けるようにしていたので、第１電極と第２電極との両方に垂直な方向（データ保存層等を挟んで第１電極と第２電極とが向かい合う方向。以下「第３の方向」という。）における微細化が難しいという問題があった。
従って、微細化が可能な記憶装置およびその製造方法を提供することが望ましい。
本開示の一実施の形態による記憶装置は、電極と共に複数の層からなる記憶層を有する複数の記憶素子を備え、複数の層のうちの一の層は、第１の方向に延伸されると共に、第１の方向に配置された複数の記憶素子に共有され、電極は、第１の方向とは異なる第２の方向に延伸されると共に、第２の方向に配置された複数の記憶素子に共有されているものである。
本開示の一実施の形態の記憶装置では、電極への電圧印加によって記憶層の電気的特性（抵抗値）が変化し、低抵抗状態（書き込み状態）または高抵抗状態（消去状態）となる。
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
本開示の一実施の形態による記憶装置の製造方法は、電極と共に複数の層からなる記憶層を有する複数の記憶素子を備えた記憶装置を製造するものであって、以下の（Ａ）〜（Ｅ）を含む。
（Ａ）基板に、第１の方向に延伸した、複数の層のうちの一の層を形成すること
（Ｂ）一の層の間の分離溝に分離絶縁膜を形成すること
（Ｃ）分離絶縁膜に、第１の方向とは異なる第２の方向に孔構造を設け、孔構造の内面に一の層を露出させること
（Ｄ）孔構造の内面に複数の層の残りの層を形成すること
（Ｅ）孔構造に電極を埋め込むこと
本開示の一実施の形態の記憶装置によれば、記憶層を構成する複数の層のうちの一の層を、第１の方向に延伸すると共に、第１の方向に配置した複数の記憶素子に共有させ、電極を、第１の方向とは異なる第２の方向に延伸すると共に、第２の方向に配置した複数の記憶素子に共有させるようにしたので、第１の方向および第２の方向の両方に垂直な第３の方向における微細化が可能となる。
本開示の一実施の形態の記憶装置の製造方法によれば、基板に、第１の方向に延伸した、複数の層のうちの一の層を形成し、この一の層の間の分離溝に分離絶縁膜を形成する。分離絶縁膜に、第１の方向とは異なる第２の方向に孔構造を設け、この孔構造の内面に複数の層の残りの層を形成し、電極を埋め込む。よって、上記本開示の一実施の形態の記憶装置を容易に製造することが可能となる。
本開示の第１の実施の形態に係る記憶装置の基本構成を表す斜視図である。 図１に示した記憶装置の全体構成を表す斜視図である。 図２に示した記憶装置の構成を表す断面図である。 参考例の記憶装置の基本構成を表す斜視図である。 図４に示した参考例の記憶装置の構成を表す断面図である。 図３に示した記憶装置の製造方法を工程順に表す斜視図である。 図６に続く工程を表す斜視図である。 図７に続く工程を表す斜視図である。 図８に続く工程を表す斜視図である。 図９のＸ−Ｘ線における断面図である。 図１０に続く工程を表す断面図である。 図１１に続く工程を表す断面図である。 図１２に続く工程を表す断面図である。 図１３に続く工程を表す斜視図である。 図１４のＸＶ−ＸＶ線における断面図である。 図５に示した参考例の記憶装置の製造方法を工程順に表す断面図である。 図１６に続く工程を表す断面図である。 図１７に続く工程を表す断面図である。 図１４に続く工程を表す断面図である。 図１９に続く工程を表す断面図である。 図１に示した記憶装置の書込み状態の一例を説明するための図である。 図１に示した記憶装置の消去電圧印加時の一例を説明するための図である。 図１に示した記憶装置の消去状態の一例を説明するための図である。 図１に示した記憶装置の書込み状態の他の例を説明するための図である。 図１に示した記憶装置の消去電圧印加時の他の例を説明するための図である。 図１に示した記憶装置の消去状態の他の例を説明するための図である。 イオン源層の厚みがメモリ特性に与える影響を調べる予備実験に用いたテストデバイスの構造を表す断面図である。 予備実験の測定系を表す回路図である。 予備実験においてテストデバイスに印加した電圧波形を表す図である。 予備実験の結果（イオン源層の膜厚とセット抵抗のばらつきとの関係）を表す図である。 図１８ないし図２０に示した参考例の記憶装置の製造工程において、孔構造の内側に形成すべき層構成を説明するための平面図である。 図１に示した本実施の形態の記憶装置におけるイオン源層の膜厚とセット抵抗のばらつきとの関係を、参考例の記憶装置と比較して表す図である。 図１２ないし図１５に示した本実施の形態の記憶装置の製造工程において、孔構造の内側に形成すべき層構成を説明するための平面図である。 本開示の第２の実施の形態に係る記憶装置の製造方法を工程順に表す斜視図である。 図３４に続く工程を表す斜視図である。 図３５のＸＸＸＶＩ−ＸＸＸＶＩ線における断面図である。 図３６に続く工程を表す断面図である。 図３７に続く工程を表す断面図である。 図３８に続く工程を表す断面図である。 図３９に続く工程を表す斜視図である。 図４０のＸＸＸＸＩ−ＸＸＸＸＩ線における断面図である。 図４１に続く工程を表す斜視図である。 図４２に続く工程を表す斜視図である。 変形例１に係る記憶装置の構成を表す斜視図である。 変形例２に係る記憶装置の構成を表す斜視図である。 変形例３に係る記憶装置の構成を表す斜視図である。 変形例４に係る記憶装置の構成を表す斜視図である。 変形例５に係る記憶装置の構成を表す斜視図である。 変形例６に係る記憶装置の構成を表す斜視図である。 本開示の第３の実施の形態に係る記憶装置の基本構成を表す斜視図である。 図５０に示した記憶装置の製造方法を工程順に表す断面図である。 図５１に続く工程を表す断面図である。 図５２に続く工程を表す断面図である。 図５３に続く工程を表す断面図である。 図５４に続く工程を表す断面図である。 図５５に続く工程を表す断面図である。 図５６に続く工程を表す断面図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イオン源層を基板に対して平行に延伸し、電極を基板に対して垂直に延伸し、イオン源層と電極との間に可変抵抗層を設ける例）
２．変形例１（イオン源層および電極を基板に対して平行な面内で互いに垂直に延伸した例）
３．変形例２（可変抵抗層を電極の片側に設けた例）
４．変形例３（イオン源層を基板に対して垂直に延伸し、電極を基板に対して平行に延伸し、可変抵抗層を電極の片側に設けた例）
５．変形例４（イオン源層を基板に対して平行な面内で二つの異なる方向に延伸した例）６．変形例５（イオン源層の一部を連結した例）
７．変形例６（変形例１においてイオン源層および電極を垂直とは異なる角度で交差させて延伸した例）
８．第３の実施の形態（イオン源層の第２面に接して裏打ち電極層を設ける例）
９．第４の実施の形態（可変抵抗層にダイオードの機能を持たせる例）
（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る記憶装置の基本構成を表したものである。図２は、図１に示した記憶装置の全体構成を表したものである。図３は、図２のＩＩＩ−ＩＩＩ線における断面構成をそれぞれ表したものである。この記憶装置１は、複数本の電極１０と複数本のイオン源層２０とを立体的な格子網目状に交差させ、その交点に可変抵抗層３０を配置した三次元メモリアレイである。電極１０とイオン源層２０との間に可変抵抗層３０が挟まれている部分が、一つの記憶素子（メモリセル）４０を構成している。イオン源層２０および可変抵抗層３０は、記憶素子４０の記憶層４１を構成するものである。なお、イオン源層２０の端部は、例えば、電圧印加のためのパッド電極５１に接続されている。
電極１０は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されたシリコン製の基板６０（図３参照。）に設けられ、ＣＭＯＳ回路部分との接続部となっている。電極１０は、例えば、基板６０に対して垂直な方向に延伸されたライン状の電極である。なお、基板６０には、配線層および選択素子が設けられていてもよく、動作方法に応じて、複数の電極１０のうちから任意の電極１０を選択可能な構造を含む。
電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、Ｃｕ等よりなる電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
イオン源層２０は、可変抵抗層３０と共に、記憶素子４０の記憶層４１の一部を構成するものであり、第１面２０Ａにおいて可変抵抗層３０に接し、パッド電極５１に接続されている。イオン源層２０は、例えば図３に示したように、基板６０に対して平行な方向に延伸されたライン状の層であり、電極１０とは垂直に交差している。イオン源層２０は、基板６０上においてイオン源層２０と層間絶縁膜７１とを交互に積み重ねた積層構造をなしている。層間絶縁膜７１は、酸化ケイ素（ＳｉＯ2 ）や窒化ケイ素（Ｓｉx Ｎy ）等により構成されている。
イオン源層２０は、例えば、陰イオン化するイオン導電材料としてテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）等のカルコゲン元素を少なくとも１種以上含み、更に酸素（Ｏ）を含んでいる。また、イオン源層２０は、陽イオン化可能な金属元素として、遷移金属元素を含んでいる。この遷移金属元素は、例えば、周期律表の第４族チタン族｛チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ）｝、第５族バナジウム族｛バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ）｝、第６族クロム族｛クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）｝から選ばれる１種あるいは２種以上である。
イオン源層２０内では、上記遷移金属元素とカルコゲン元素と酸素とは結合して金属カルコゲナイド酸化物層を形成している。この金属カルコゲナイド酸化物層は主に非晶質構造を有し、イオン供給源としての役割を持っている。
可変抵抗層３０は、電極１０とイオン源層２０との間に設けられ、電極１０およびパッド電極５１への電圧印加によって上記遷移金属元素を含む、あるいは酸素欠陥を含む低抵抗部（伝導パス）が形成されることにより抵抗値が変化するものである。可変抵抗層３０は、例えば、金属元素の酸化膜、窒化膜または酸窒化膜により構成されている。
ちなみに、上記遷移金属元素を含む伝導パスは、イオン源層２０の近傍や可変抵抗層３０中において他の遷移金属元素に比べて化学的に安定であり、中間的な酸化状態を作りやすく、また、その状態を保持しやすい。このため、記憶素子４０の抵抗値の制御性およびデータ保持性能が向上する。
また、遷移金属元素による伝導パスおよびその近傍では、それぞれ抵抗が「低い／中間／高い値」となる「メタル状態／カルコゲン化合物状態／酸化物状態」の３つの状態をとることができる。可変抵抗層３０の抵抗値は、これら３つの状態の混合状態で決定され、これら３つの状態の混合状態を変化させることで様々な値（中間抵抗値）をとることができる。ここでは、イオン源層２０に上述したように化学的に安定な中間的な抵抗値の伝導パスを形成することが可能な上記遷移金属元素を用いることにより、記憶素子４０内の抵抗値、特に中間抵抗値の制御性およびデータ保持性能が向上する。
可変抵抗層３０の金属材料としては、初期状態で高抵抗、例えば数ＭΩから数百ＧΩ程度の値を有する層であれば特に限定はない。例えば、可変抵抗層３０の材料として金属酸化物を用いた場合には、金属元素として高抵抗、即ちバンドギャップが大きな金属酸化物を形成可能な、Ｚｒ，Ｈｆ，Ａｌおよび希土類元素等を用いることが望ましい。また、金属窒化物を用いる場合にも、数ＭΩから数百ＧΩ程度の抵抗値を実現でき、消去動作時に伝導パスが酸素の移動により酸化して高抵抗になりやすい点から、金属元素としてＺｒ，Ｈｆ，Ａｌおよび希土類元素等を用いることが望ましい。更に、金属酸窒化物を用いる場合にも同様に、数ＭΩから数百ＧΩ程度の抵抗値を実現できる金属原子であればよい。可変抵抗層３０の膜厚としては、上述した数ＭΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層２０の抵抗値によってもその最適値が変化するが、例えば１ｎｍ〜１０ｎｍ程度が好ましい。
具体的には、可変抵抗層３０の材料としては、例えば、ＮｉＯ，ＭｎＯ，Ｃｒ2 Ｏ3 ，Ｍｎ2 Ｏ3 ，Ｆｅ2 Ｏ3 ，ＣｕＯ2 ，ＴｉＯ2 ，ＺｒＯ2 ，ＨｆＯx ，ＺｎＯなどが挙げられ、中でも遷移金属酸化物が好ましい。
なお、可変抵抗層３０は必ずしも積極的に形成しなくてもよい。記憶素子４０の製造工程中においてイオン源層２０に含まれる遷移金属元素と酸素とが結合し、自然に電極１０上に可変抵抗層３０に相当する金属酸化膜が形成される。あるいは、消去方向の電圧バイアスを印加することで形成される酸化膜が可変抵抗層３０に相当することとなる。
パッド電極５１は、例えば、イオン源層２０の端部に接続され、電極１０に対向していなくてもよい。パッド電極５１は、電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層２０と反応しない安定な材料が好ましい。また、パッド電極５１は、必ずしもイオン源層２０に拡散する物質を含んでいなくてもよい。
本実施の形態では、イオン源層２０は、第１の方向Ａ１に延伸されると共に、第１の方向Ａ１に配置された複数の記憶素子４０に共有されている。電極１０は、第１の方向Ａ１とは異なる第２の方向Ａ２に延伸されると共に、第２の方向Ａ２に配置された複数の記憶素子４０に共有されている。これにより、この記憶装置１では、第１の方向Ａ１および第２の方向Ａ２の両方に垂直な第３の方向Ａ３における微細化が可能となっている。
このことについて、図４および図５に示した参考例の記憶装置と比較しながら更に詳しく説明する。なお、図４および図５では、図１ないし図３に対応する構成要素には１００番台の同一の符号を付して説明する。
参考例の記憶装置１０１は、複数の第１電極１１０（第１の方向Ａ１）と複数の第２電極１５０（第２の方向Ａ２）とを互いに交差させ、その交点にイオン源層１２０および可変抵抗層１３０を介在させた構成を有している。第１電極１１０と第２電極１５０との間にイオン源層１２０および可変抵抗層１３０が挟まれている部分が、一つの記憶素子１４０を構成している。
そのため、参考例の記憶装置１０１では、第１電極１１０と第２電極１５０との交点に、イオン源層１２０および可変抵抗層１３０の合計厚み分の距離をとっている。その結果、第１の方向Ａ１および第２の方向Ａ２の両方に垂直な第３の方向Ａ３における微細化が難しかった。
これに対して本実施の形態の記憶装置１では、参考例の第２電極１５０に代えて、ライン状のイオン源層２０を設けるようにしたので、電極１０とイオン源層２０との交点には、可変抵抗層３０の厚み分の距離をとれば足りる。よって、第１の方向Ａ１および第２の方向Ａ２の両方に垂直な第３の方向Ａ３における微細化が可能となる。
換言すれば、本実施の形態の記憶装置１は、参考例の記憶装置１０１において交差する二本の電極配線の一方（すなわち、第２電極１５０）をイオン源層２０に置き換えることにより、どちらかの電極配線に記憶層４１の機能の一部を持たせるようにしたものであるということができる。逆にいえば、参考例の記憶装置１０１では、記憶素子１４０は、第２電極１５０とイオン源層１２０とを別々に設けているのに対して、本実施の形態の記憶素子４０では、イオン源層２０が、電極１０（第１電極）に対する他方の電極（第２電極）としての機能を有している。
更に、本実施の形態では、図２に示したように、可変抵抗層３０が電極１０の両側に設けられている。そのため、図３に示したように、第１の方向Ａ１および第２の方向Ａ２の両方に直交する第３の方向Ａ３において隣接する複数の記憶素子４０１，４０２が、イオン源層２０を共有している。なお、電極１０を共有する記憶素子４０２，４０３は、別々のイオン源層２０を有している。
この記憶装置１は、例えば次のようにして製造することができる。
図６ないし図１５は、記憶装置１の製造方法を工程順に表したものである。まず、図６に示したように、基板６０を用意し、この基板６０に、イオン源層２０と、層間絶縁膜７１とを交互に積層する。イオン源層２０は、ＣＶＤ（Chemical Vapor Deposition ；化学気相成長）またはスパッタリングにより形成することが可能であり、特にスパッタリングを用いれば高速・均一な成膜が可能となる。
層間絶縁膜７１には、例えばプラズマＣＶＤ法による酸化ケイ素膜、または窒化ケイ素膜を用いる。プラズマＣＶＤ法により酸化ケイ素膜を形成する場合には、ＴＥＯＳ（テトラエトキシシラン）を用いてもよい。層間絶縁膜７１の平坦化には、例えばＣＭＰ（Chemical Mechanical Polishing）を用いることが可能である。
基板６０には、イオン源層２０と層間絶縁膜７１との積層構造を形成する前に、配線層および選択素子を形成してもよく、動作方法に応じて、複数の電極１０のうちから任意の電極１０を選択可能な構造を含む。また、その場合、後述する孔構造７２を形成する際のエッチングストッパー膜、絶縁膜、導電膜等を適宜形成するようにしてもよい。
次いで、パターニングおよびエッチングにより、図７に示したように、イオン源層２０および層間絶縁膜７１を、第１の方向Ａ１（基板６０に対して平行な方向）に延伸する。イオン源層２０は、第１の方向Ａ１に伸びる複数の平行な直線状に成形される。隣接するイオン源層２０どうしは、分離溝７６により互いに隔てられている。
続いて、図８に示したように、分離溝７６に、分離絶縁膜７７を埋め込む。分離絶縁膜７７の埋込みは、例えば、ＡＬＤ（Atomic Layer Deposition ；原子層堆積）法、またはＣＶＤ法により行うことが可能である。
そののち、レジストマスク（図示せず）を形成し、層間絶縁膜７１およびイオン源層２０の一部をエッチングする。これにより、図９および図１０に示したように、分離絶縁膜７７に、第１の方向Ａ１とは異なる第２の方向Ａ２（基板６０に対して垂直な方向）に孔構造７２を設け、この孔構造７２の内面にイオン源層２０を露出させる。
なお、ここでは、孔構造７２を角柱状に形成するようにしたが、これに限定されるわけではなく、円柱状、楕円柱状などの種々の形状とすることが可能である。
続いて、図１１に示したように、孔構造７２の内面に露出したイオン源層２０を、エッチングにより後退させ、リセス部７３を形成する。
そののち、図１２に示したように、孔構造７２の内面に、例えばＡＬＤ法またはＣＶＤ法により、可変抵抗材料層３０Ａを形成する。可変抵抗材料層３０Ａは、孔構造７２およびリセス部７３の内面全体に連続して成膜される。
孔構造７２の内面に可変抵抗材料層３０Ａを形成したのち、図１３に示したように、例えば異方性エッチング（反応性イオンエッチング）を用いて可変抵抗材料層３０の不要な部分を除去し、リセス部７３に可変抵抗層３０を形成する。
なお、可変抵抗層３０は高抵抗材料により構成されているので、可変抵抗層３０が隣接する記憶素子４０間で繋がっていても、それにより隣接する記憶素子４０に影響を及ぼすおそれは小さい。
可変抵抗層３０を形成したのち、図１４および図１５に示したように、孔構造７２に電極１０を埋め込む。これにより、電極１０を第１の方向Ａ１とは異なる第２の方向Ａ２（基板６０に対して垂直な方向）に設けることが可能となる。以上により、図１ないし図３に示した記憶装置１が完成する。
一方、図１６ないし図２０は、参考例の記憶装置１０１の製造方法を工程順に表したものである。まず、図１６に示したように、基板１６０に、第２電極１５０と層間絶縁膜１７１とを交互に積層し、パターニングおよびエッチングにより、第２電極１５０を第１の方向Ａ１（基板１６０に対して平行な方向）に延伸する。
次いで、同じく図１６に示したように、第１の方向Ａ１とは異なる第２の方向Ａ２（基板１６０に対して垂直な方向）に孔構造１７２を設け、この孔構造１７２の内面に第２電極１５０を露出させる。
続いて、図１７に示したように、孔構造１７２の内面に露出した第２電極１５０を、エッチングにより後退させ、リセス部１７３を形成する。
そののち、図１８に示したように、孔構造１７２の内面にイオン源層１２０を形成する。具体的には、ＡＬＤ法またはＣＶＤ法により孔構造１７２の内面にイオン源層１２０を成膜したのち、エッチングによりリセス部１７３以外の不要部分を除去する。
ここで、イオン源層１２０はカルコゲナイドにより構成されているので、ＡＬＤ法またはＣＶＤ法での成膜は困難である。また、リセス部１７３にイオン源層１２０を埋め込む場合は、膜の均一性が悪くなる。
これに対して、本実施の形態では、図７に示したように、基板６０に、イオン源層２０を第１の方向Ａ１（基板６０に対して平行な方向）に延伸し、イオン源層２０と層間絶縁膜７１とを交互に積み重ねた積層構造を形成するようにしている。よって、イオン源層２０をスパッタリングにより形成することが可能であり、高速・均一な成膜が可能となる。
イオン源層１２０を形成したのち、図１９に示したように、可変抵抗層１３０を形成する。続いて、図２０に示したように、孔構造１７２に第２電極１５０を埋め込む。以上により、図４または図５に示した参考例の記憶装置１０１が完成する。
本実施の形態の記憶装置１は、例えば次のように動作する。
本実施の形態の記憶装置１では、図示しない電源回路（パルス印加手段）から電極１０およびパッド電極５１（イオン源層２０）を介して電圧パルスあるいは電流パルスを印加すると、記憶層４１の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。このような抵抗変化型メモリの動作原理としてイオン伝導メカニズムや酸素欠損伝導メカニズムが提唱されている。以下、その動作を具体的に説明する。
まず、パッド電極５１（イオン源層２０）が例えば正電位、電極１０側が負電位となるようにして高抵抗な初期状態を有する記憶素子４０に対して正電圧を印加する。これにより、イオン源層２０中の遷移金属元素がイオン化して電極１０側への移動、あるいは電極１０側からの酸素イオンの移動による電極１０側でのカソード反応によって、電極１０の界面に形成された可変抵抗層３０で還元反応が起こる。これにより、酸素欠陥濃度が増大する部分が発生する。この酸素欠陥濃度が高い部分、あるいは酸化状態が低い部分が互いに接続することにより、可変抵抗層３０中に伝導パスが形成され、可変抵抗層３０は初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）となる。
その後、正電圧を除去して記憶素子４０にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、上記の記録過程のみで記録は完結する。
一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程を伴う。消去過程においては、パッド電極５１（イオン源層２０）が例えば負電位、電極１０側が正電位になるように記憶素子４０に対して負電圧を印加する。これにより、可変抵抗層３０内に形成されていた伝導パスを構成する酸素欠陥濃度が高い部分、または酸化状態が低い部分の伝導パスにおけるアノード反応により遷移金属イオンは酸化されてイオン源層２０側へ移動する。あるいは、イオン源層２０から可変抵抗層３０の伝導パス近傍に酸素イオンが移動することにより伝導パスの酸素欠陥濃度が減少または酸化状態が高くなる。これにより、伝導パスが切断され、可変抵抗層３０の抵抗値は低抵抗状態から高抵抗状態に変化する。
その後、負電圧を除去して記憶素子４０にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報が消去されたこととなる。このような過程を繰り返すことにより、記憶素子４０に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
上記のような記憶素子４０では、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。
図２１ないし図２３は、記憶装置１の書込み状態、消去電圧印加時、および消去状態の一例をそれぞれ模式的に表したものである。書込み状態において、可変抵抗層３０内に形成された伝導パスＰ１によりイオン源層２０と電極１０とが接続され、可変抵抗層３０は低抵抗状態となっている。この例では、伝導パスＰ１は、イオン源層２０から可変抵抗層３０に向かって凸の形状を有している。消去電圧印加時には、伝導パスＰ１に含まれていた原子はイオン化し、再びイオン源層２０に戻る。その結果、伝導パスＰ１はイオン源層２０に向かって消退していく。消去状態では伝導パスＰ１は消滅し、可変抵抗層３０は高抵抗状態となっている。
図２４ないし図２６は、記憶装置１の書込み状態、消去電圧印加時、および消去状態の他の例をそれぞれ模式的に表したものである。この例は、伝導パスＰ２が、可変抵抗層３０からイオン源層２０に向かって凸の形状を有していることを除いては、上記の例と同様である。
更に、本実施の形態では、書き込み時に電極１０側にバイアス電圧を印加した際に電圧を制御したり、制限抵抗や駆動用のＭＯＳトランジスタのゲート電圧を制御することで、所謂「書き込み抵抗」を制御し、中間的な抵抗値を調製することができる。また、消去動作の際にも、バイアス電圧の大きさや、制限抵抗あるいはＭＯＳトランジスタのゲート電圧による電流値を調製することによって中間的な抵抗値に制御することができる。これにより、２値だけでなく多値のメモリが実現する。
例えば、上記「０」と「１」の２つの抵抗値の間に中間的な抵抗値を調整して、例えば２レベルを追加し、各々「００」，「０１」，「１０」，「１１」とすることにより、４値を記録することができる。即ち、１つの素子あたりに２ビットの情報を記録することが可能となる。
具体的には、本実施の形態の記憶素子４０では、上述したようにイオン源層２０をカルコゲン元素および酸素を含んだ層中で比較的安定な上記遷移金属元素を用いることにより、中間的な抵抗値の制御性および保持性能を向上させている。また、イオン源層２０中の酸素量および遷移金属元素とカルコゲン元素との存在比率を調製することで、抵抗値の制御性および保持性能を更に向上させることが可能となる。以下にイオン源層２０に含まれる好ましい酸素量および遷移金属元素とカルコゲン元素の組成比率について説明する。
前述のように、可変抵抗層３０の抵抗値は、伝導パス近傍の遷移金属元素の状態、即ち、「メタル状態／テルル化合物状態／酸化物状態」の３つの状態によって制御される。３つの状態は、イオン源層２０に含まれる酸素の量によって変化し、イオン源層２０中の酸素量を１０％以上５５％以下とすることで、この３つの状態を好適に制御することが可能となる。イオン源層２０中の酸素量が５５％よりも多い場合には、遷移金属元素と酸素の結合の寄与が大きくなり過ぎ、「メタル状態／テルル化合物状態／酸化物状態」の３つの状態をとることが困難となり、中間抵抗値の保持性能を維持することができなくなる。また、イオン源層２０中の酸素量が１０％未満の場合には、中間的な組成および結合状態を維持しにくくなるため中間抵抗値を保持することが困難となる。これは、必ずしも明らかではないが、遷移金属元素と酸素の結合の寄与が小さくなり、酸素：テルル：遷移金属元素の結合のバランスが崩れやすくなるためと考えられる。
なお、上述した現象はテルル以外のカルコゲン元素、即ち、酸素と電気陰性度が異なる硫黄およびセレンでも同様である。また、イオン源層２０に含まれるカルコゲン元素は、硫黄，セレンおよびテルルを２種以上組み合わせて用いてもよい。また、上記酸素量は、ラザフォード後方散乱法（Rutherford Back Scattering：ＲＢＳ）を用いて記憶素子４０のイオン源層２０を測定した場合の値である。
「メタル状態／テルル化合物状態／酸化物状態」の３つの状態は、上記イオン源層２０中の酸素量の他に、イオン源層２０に含まれる遷移金属元素とカルコゲン元素との存在比率によって制御される。３つの状態を好適に制御することが可能な遷移金属元素およびカルコゲン元素の組成範囲は、イオン源層２０中の遷移金属元素の含有量が３０％以上７０％以下（遷移金属元素／カルコゲン元素の比率が３／７以上７／３以下）の範囲内となる。イオン源層２０中の遷移金属元素の含有量（遷移金属元素／カルコゲン元素の比率）が小さくなりすぎた場合には、イオン源層２０の抵抗値が上昇しすぎるために、ＭＯＳ回路で生成できる電圧では素子動作が困難となり、特に先端プロセスによる微細素子ではその効果が著しい。イオン源層２０中の遷移金属元素の含有量（遷移金属元素／カルコゲン元素の比率）が大きくなりすぎた場合には、酸素：テルル：遷移金属元素の結合のバランスが崩れやすくなるために、相変化や化学変化を起こしやすく中間的な抵抗を維持しにくくなる。
本実施の形態の利点は、以下の（１）ないし（３）にある。
（１）孔構造７２の内側に積層構造の記憶層４１を形成する製造工程において、孔構造７２の内側に埋め込む層数を低減することが可能となる。
すなわち、本実施の形態では、図６および図７に示したように予めイオン源層２０と層間絶縁膜７１との積層構造を形成しているので、孔構造７２の内部にイオン源層２０を埋め込まなくてもよくなる。埋め込むのは可変抵抗層３０および電極１０の二層でよく、イオン源層２０の埋込みが不要となる。従って、可変抵抗層３０および電極１０を埋め込む際に、孔構造７２の径を十分に確保でき、可変抵抗層３０および電極１０を均一に形成することが可能となる。
（２）本実施の形態では、図６および図７に示したように予めイオン源層２０と層間絶縁膜７１との積層構造を形成しているので、イオン源層２０を十分に厚くすることができ、信頼性の高い抵抗変化型メモリを実現することが可能となる。以下、このことに関して更に詳しく説明する。
イオン源層２０の膜厚がメモリ特性に与える影響について予備実験を行った。図２７は、この予備実験に用いたテストデバイスの断面構成を表したものである。このテストデバイス２４０は、例えばＴＥＯＳ−ＳｉＯ2よりなる絶縁膜２７１で囲まれたプラグ状の下部電極２１０を有している。絶縁膜２７１の上には、下部電極２１０上に面積Ｓ１の開口部２７２Ａを有し、厚さ８ｎｍの層間絶縁膜２７２が設けられている。層間絶縁膜２７２の上に、可変抵抗層２３０、イオン源層２２０および上部電極２５０がこの順に積層されている。下部電極２１０はＴｉＷ、上部電極２５０はＷにより構成した。開口部２７２Ａの面積は４００ｎｍ2 とした。
図２８は、予備実験の測定系を表したものである。ビット線ＢＬの端子Ｔ３側に下部電極２１０、ソース線ＳＬの端子Ｔ５側に上部電極２５０が選択トランジスタＴｒおよびスイッチＳＷを介して繋がっている。選択トランジスタＴｒのゲートは、ワード線ＷＬ（端子Ｔ４）に接続されている。スイッチＳＷには電流計Ａが並列に接続されている。選択トランジスタＴｒとしては、Ｗ／Ｌが０．８のサイズのＮＭＯＳを使用した。
テストデバイス２４０へは、スイッチＳＷを閉じてから外部から各端子Ｔ３，Ｔ４，Ｔ５にそれぞれ図２９に示した電圧波形を印加することにより、書込みサイクルでは下部電極２１０から上部電極２５０への方向に、消去サイクルでは上部電極２５０から下部電極２１０への方向に電流を流すことが可能である。テストデバイス２４０からデータを読み出す際には、スイッチＳＷを開き電流計Ａを用いてテストデバイス２４０に流れる電流と印加電圧（この場合０．３Ｖ）とから素子のコンダクタンス（抵抗値の逆数）を測定する。
この予備実験では、イオン源層２２０の膜厚のみを５ｎｍ，１５ｎｍ，３０ｎｍ，４５ｎｍに変化させて、セット抵抗のばらつきを（標準偏差：σ）／（平均：μ）×１００で評価した。評価ビット数は６０である。また、セット電流は２０μＡ，２５μＡ，３０μＡとした。得られた結果を図３０に示す。図３０から分かるように、イオン源層２２０の膜厚が５ｎｍまで薄くなると、セット抵抗のばらつきが急激に増大する。従って、信頼性のあるメモリ特性を得るためには、イオン源層２２０の膜厚は少なくとも５ｎｍより厚くすることが望ましいことが分かる。
ここで、図１８ないし図２０に示した参考例の記憶装置１０１の製造工程では、図３１に示したように、孔構造１７２の内側に、イオン源層１２０と、可変抵抗層１３０と、第１電極１１０とを形成する。イオン源層１２０の膜厚を少なくとも５ｎｍより厚くするためには、イオン源層１２０だけで少なくとも１０ｎｍ、孔構造１７２を埋めてしまうことになる。孔構造１７２が狭くなるにつれ、カバレッジの良好な薄膜の形成は難しくなるので、可変抵抗層１３０や第２電極１５０を孔構造１７２の内部に均一に形成することが困難となり、信頼性や歩留まりが悪化する。この問題は、高容量化のため三次元メモリの階層が増大した場合、あるいは孔構造１７２の孔径の微細化を進めた場合、ますます顕著化してくる。イオン源層１２０の前に、膜厚の薄い可変抵抗層１３０を先に形成することも考えられるが、その後イオン源層１２０および第１電極１１０という二種類の層を埋め込むので、いずれにせよ高度な技術が用いられる。
図３２は、本実施の形態の記憶装置１におけるテクノロジーノードＴＮ（孔構造１７２の孔径。図３１参照。）とセット抵抗のばらつきとの関係を、参考例の記憶装置１０１と比較して表したものである。参考例の記憶装置１０１の製造工程では、孔構造１７２の内部にイオン源層１２０を形成する。そのため、例えば可変抵抗層１３０の膜厚を２．５ｎｍと仮定すると、図３２に示したようにセット抵抗のばらつきが増大する（ただし、図３１において孔構造１７２の可変抵抗層１３０を除く部分はすべてイオン源層１２０で埋めると仮定した）。これは、テクノロジーノードＴＮが小さくなるにつれ、イオン源層１２０の膜厚が確保できなくなるからである。
一方、本実施の形態では、図３３に示したように、孔構造７２の内部には可変抵抗層３０および電極１０のみを形成すればよく、イオン源層２０を形成しなくてもよい。従って、図３２に示したように、テクノロジーノードＴＮが小さくなった場合にもイオン源層２０の膜厚の影響を受けることがなくなり、セット抵抗のばらつきは一定となる。従って、信頼性の高い抵抗変化型メモリを実現することが可能となる。
（３）孔構造７２内にイオン源層２０を埋め込まないので、孔構造７２の径を微細化してもよく、参考例の記憶装置１０１よりも高密度に記憶素子４０を作製することが可能となる。
すなわち、図３０からイオン源層１２０の膜厚は少なくとも５ｎｍなので、図３１において孔構造１７２の全面に成膜した場合、可変抵抗層１３０（膜厚５ｎｍ）およびイオン源層１２０（膜厚１０ｎｍ）が孔構造１７２を占める。従って、テクノロジーノードＴＮは１５ｎｍで作製できる限界、すなわち、第１電極１１０が形成困難となる。これに対して本実施の形態では、イオン源層２０の膜厚を考慮しなくてよいので、テクノロジーノードＴＮは５ｎｍまで微細化可能となる。よって、単位面積当たりの記憶容量を高めることが可能となる。
なお、上記の図３２の説明においては可変抵抗層１３０の膜厚を２．５ｎｍと仮定したが、これに限定されるものではない。また、電極の形成、およびその比抵抗については考慮していない。
このように本実施の形態では、イオン源層２０を、第１の方向Ａ１に延伸すると共に、第１の方向Ａ１に配置した複数の記憶素子４０に共有させ、電極１０を、第１の方向Ａ１とは異なる第２の方向Ａ２に延伸すると共に、第２の方向Ａ２に配置した複数の記憶素子４０に共有させるようにしたので、第１の方向Ａ１および第２の方向Ａ２の両方に垂直な第３の方向Ａ３（可変抵抗層３０を挟んでイオン源層２０と電極１０とが対向する方向）における微細化が可能となる。
また、イオン源層２０の膜厚の確保が容易となり、セット抵抗のばらつきを低減し、信頼性を高めることが可能となる。
更に、イオン源層２０を孔構造７２に埋め込まなくてもよくなり、スパッタ法によりイオン源層２０を形成することが可能となる。よって、成膜速度の向上、良好なカバレッジ、膜質の均一化といった利点を得ることが可能となる。
加えて、イオン源層２０を孔構造７２に埋め込まなくてもよくなるので、リセス部７３の後退幅Ｒ７３（図１１参照。）を小さくすることが可能となり、積層構造の幅Ｌ（図１１参照。）を小さくし、更なる微細化を図れる。また、孔構造７２の径Ｒ７２（図１１参照。）を小さくすることも可能となり、高密度化が可能となる。
（第２の実施の形態）
図３４ないし図４３は、本開示の第２の実施の形態に係る記憶装置の製造方法を工程順に表したものである。上記第１の実施の形態の製造方法では、分離溝７６に分離絶縁膜７７を埋め込む場合について説明した。本実施の形態の製造方法は、分離溝７６に可変抵抗層３０および電極１０を埋込んだのち、可変抵抗層３０および電極１０に孔構造７２を設け、孔構造７２に分離絶縁膜７７を埋め込むようにしたことにおいて上記第１の実施の形態とは異なるものである。
まず、図３４に示したように、第１の実施の形態と同様にして、基板６０に、イオン源層２０と、層間絶縁膜７１とを交互に積層する。
次いで、図３５および図３６に示したように、第１の実施の形態と同様にして、パターニングおよびエッチングにより、イオン源層２０および層間絶縁膜７１を、第１の方向Ａ１（基板６０に対して平行な方向）に延伸する。イオン源層２０は、第１の方向Ａ１に伸びる複数の平行な直線状に成形される。隣接するイオン源層２０どうしは、分離溝７６により互いに隔てられている。
続いて、図３７に示したように、分離溝７６の内面に露出したイオン源層２０を、エッチングにより後退させ、リセス部７３を形成する。
そののち、図３８に示したように、分離溝７６の内面に、例えばＡＬＤ法またはＣＶＤ法により、可変抵抗材料層３０Ａを形成する。可変抵抗材料層３０Ａは、分離溝７６およびリセス部７３の内面全体に連続して成膜される。
分離溝７６の内面に可変抵抗材料層３０Ａを形成したのち、図３９に示したように、例えば異方性エッチング（反応性イオンエッチング）を用いて可変抵抗材料層３０の不要な部分を除去し、リセス部７３に可変抵抗層３０を形成する。
なお、可変抵抗層３０は高抵抗材料により構成されているので、可変抵抗層３０が隣接する記憶素子４０間で繋がっていても、それにより隣接する記憶素子４０に影響を及ぼすおそれは小さい。
可変抵抗層３０を形成したのち、図４０および図４１に示したように、分離溝７６に電極１０を埋め込む。これにより、電極１０を第１の方向Ａ１とは異なる第２の方向Ａ２（基板６０に対して垂直な方向）に設けることが可能となる。
そののち、図４２に示したように、電極１０に、第１の方向Ａ１とは異なる第２の方向Ａ２（基板６０に対して垂直な方向）に孔構造７２を設ける。
なお、ここでは、孔構造７２を角柱状に形成するようにしたが、これに限定されるわけではなく、円柱状、楕円柱状などの種々の形状とすることが可能である。
続いて、図４３に示したように、例えばＡＬＤ法またはＣＶＤ法により、孔構造７２に分離絶縁膜７７を埋め込む。これにより、電極１０は、第２の方向Ａ２（基板６０に対して垂直な方向）に延伸された形状となる。隣接する電極１０どうしは、分離絶縁膜７７によって分離される。以上により、図１ないし図３に示した記憶装置１が完成する。
このように本実施の形態では、分離溝７６に可変抵抗層３０および電極１０を埋め込むようにしている。分離溝７６は孔構造７２よりも広いので、孔構造７２に可変抵抗層３０および電極１０を形成するよりも、高品質な記憶層４１を形成可能となる。特に孔構造７２の径が微細な場合に好適である。
なお、本実施の形態の製造方法は、以下の変形例１〜６、第３の実施の形態、または第４の実施の形態にも適用可能である。
（変形例１）
図４４は、変形例１に係る記憶装置１Ａの構成を表したものである。本変形例は、イオン源層２０と電極１０とがいずれも水平面内（基板６０に対して平行な面内）で延伸されていることを除いては、上記第１の実施の形態と同様の構成である。
本変形例では、孔構造７２内に電極１０を形成することを削減することができ、工程が少なくなること、および基板６０に対して垂直な方向（Ａ３方向）のスケーリングが利点として挙げられる。
（変形例２）
図４５は、変形例２に係る記憶装置１Ｂの構成を表したものである。本変形例は、可変抵抗層３０が電極１０の片側に設けられていることを除いては、上記第１の実施の形態と同様である。
（変形例３）
図４６は、変形例３に係る記憶装置１Ｃの構成を表したものである。本変形例は、第１の実施の形態で電極１０とイオン源層２０との位置が入れ替わったものであり、イオン源層２０は基板６０に対して垂直に延伸され、電極１０は基板６０に対して平行に延伸されている。また、変形例２と同様に、可変抵抗層３０が電極１０の片側に設けられている。このことを除いては、この記憶装置１Ｃの構成、作用および効果は上記第１の実施の形態と同様である。
（変形例４）
図４７は、変形例４に係る記憶装置１Ｄの構成を表したものである。図４７に示したように、複数の階層において必ずしも可変抵抗層３０の位置が電極１０に対して同じ方向に揃っていなくてもよい。可変抵抗層３０は、電極１０のどの部分（側面）と接していてもよい。また、可変抵抗層３０は、電極１０の複数の部分（側面）に接していてもよい。更に、イオン源層２０の延伸方向も、記憶装置１Ｄの全体で統一されていなくてもよい。
（変形例５）
図４８は、変形例５に係る記憶装置１Ｅの構成を表したものである。図４８に示したように、複数のイオン源層２０の一部が連結部２０Ｃにより連結されていてもよい。また、その連結構成（連結部２０Ｃの位置や数など）は限定されず、周辺回路との接続が容易な位置、動作に好適な組み合わせで連結されうる。
（変形例６）
図４９は、変形例６に係る記憶装置１Ｆの構成を表したものである。イオン源層２０と電極１０とは、図４９に示したように、垂直とは異なる角度に交差して延伸されていてもよい。
上記変形例１〜６は、そのうちの二つ、または三つ以上を任意に組み合わせることが可能である。また、上記変形例１〜６は、下記の第３または第４の実施の形態と組みわせることも可能である。
（第３の実施の形態）
図５０は、本開示の第３の実施の形態に係る記憶装置１Ｇの基本構成を表したものである。この記憶装置１Ｇは、イオン源層２０が長くなり、高抵抗となる場合を考慮して、イオン源層２０の第２面２０Ｂに接して裏打ち電極層９０を設けるようにしたものである。このことを除いては、記憶装置１Ｇは、上記第１の実施の形態と同様の構成を有している。
裏打ち電極層９０は、上述したようにイオン源層２０の第２面２０Ｂに接して設けられている。イオン源層２０の第２面２０Ｂとは、可変抵抗層３０に接する第１面２０Ａに対向する面をいう。裏打ち電極層９０の材料は、例えばタングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）, 窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）シリサイド等を含む単層、または積層構造が挙げられるが、特に限定されない。
図５１ないし図５７は、この記憶装置１Ｇの製造方法の主要部を工程順に表したものである。なお、第１の実施の形態と製造方法と同じ工程については図６ないし図８を参照して説明する。
まず、第１の実施の形態と同様にして、図６および図７に示した工程により、基板６０に、イオン源層２０と層間絶縁膜７１とを交互に積層し、パターニングおよびエッチングにより、イオン源層２０および層間絶縁膜７１を、第１の方向Ａ１（基板６０に対して平行な方向）に延伸する。イオン源層２０は、第１の方向Ａ１に伸びる複数の平行な直線状に成形される。隣接するイオン源層２０どうしは、分離溝７６により互いに隔てられている。
次いで、第１の実施の形態と同様にして、図８に示した工程により、分離溝７６に分離絶縁膜７７を埋め込む。
そののち、図５１に示したように、分離絶縁膜７７に、第１の方向Ａ１とは異なる第２の方向Ａ２（基板６０に対して垂直な方向）に孔構造７２を設け、この孔構造７２の内面にイオン源層２０を露出させる。
続いて、図５２に示したように、孔構造７２の内面に露出したイオン源層２０を、エッチングにより後退させ、リセス部７３を形成する。
そののち、図５３に示したように、第１の実施の形態と同様にして、リセス部７３に可変抵抗層３０を形成する。
可変抵抗層３０を形成したのち、図５４に示したように、孔構造７２に電極１０を埋め込む。これにより、電極１０を第１の方向Ａ１とは異なる第２の方向Ａ２（基板６０に対して垂直な方向）に設けることが可能となる。
電極１０を形成したのち、図５５に示したように、隣り合う電極１０の中間位置に、イオン源層２０に沿った直線状に溝構造７４を設け、この溝構造７４の内面にイオン源層２０を露出させる。
続いて、図５６に示したように、溝構造７４の内面に露出したイオン源層２０を、エッチングにより後退させ、リセス部７５を形成する。
そののち、溝構造７４およびリセス部７５の内面に裏打ち電極材料層（図示せず）を形成し、この裏打ち電極材料層の不要な部分をエッチング（反応性イオンエッチング）により除去する。これにより、図５７に示したように、イオン源層２０の第２面２０Ｂに接して裏打ち電極層９０が形成される。その後、溝構造７４の空隙には絶縁膜を埋め込んでもよい。以上により、図５０に示した記憶装置１Ｇが完成する。
なお、上述した製造方法では、第２の方向Ａ２において複数階層にわたるイオン源層２０の裏打ち電極層９０を一括で形成する場合について説明した。しかしながら、図５１に示した工程においてイオン源層２０と層間絶縁膜７１とを交互に積み重ねた積層構造を形成する際に、各層ごとに裏打ち電極層９０を形成することも可能である。上述した製造方法では、複数階層にわたるイオン源層２０の裏打ち電極層９０を一括で形成することによりリソグラフィ回数を削減することができ、特に階層が増大した場合に有効である。
この記憶装置１Ｇの動作は第１の実施の形態と同様である。
このように本実施の形態では、イオン源層２０の第２面２０Ｂに接して裏打ち電極層９０を設けるようにしたので、イオン源層２０を長くしても高抵抗化を抑制することが可能になる。
（第４の実施の形態）
次に、本開示の第４の実施の形態に係る記憶装置について説明する。この記憶装置は、可変抵抗層３０に特定の材料を含有させること等により、可変抵抗層３０にダイオードの機能を持たせるようにしたものである。可変抵抗層３０がダイオードの機能を有することにより、読込み時あるいは書込み時においても十分な電流を流しながら、クロストークを防止し、抵抗変化特性の再現性に優れ、かつ高信頼性を得ることが可能となる。このことを除いては、この記憶装置は、上記第１の実施の形態と同様の構成を有している。
例えば、可変抵抗層３０は、非線形特性を有する金属または半金属元素を含む酸化物または窒化物よりなる層構造を有することが好ましい。層構造は、単層でも積層でもよい。これにより、可変抵抗層３０は、電圧レベルにより電流を制限するダイオードの機能を有することが可能となる。
具体的には、可変抵抗層３０は、ＮｂＯｘを含むことにより、メモリスイッチングおよび閾値スイッチングの両方の機能を有することが可能である。
あるいは、可変抵抗層３０は、ＴａＯｘとＴｉＯとの積層構造を含むことにより、双方向ダイオードとしての機能を有するので、抵抗変化型メモリに好適な動作を行うことが可能となる。
また、可変抵抗層３０は、カルコゲン元素を含み、ＯＴＳ（Ovonic Threshold Switch ；オボニック閾値スイッチ）により構成されていることにより、ダイオードの機能を有していてもよい。
あるいは、可変抵抗層３０は、ｐｎ接合ダイオード、ＭＩＳ（金属／絶縁体／半導体）ダイオード、ＭＩＭ（金属／絶縁体／金属）ダイオード、ＭＳＭ（金属／半導体／金属）ダイオード、またはバリスターからなる非線形素子と直列に接続されていてもよい。
以上、実施の形態を挙げて本開示を説明したが、本開示は、上記実施の形態に限定されるものではなく、種々変形することが可能である。例えば、上記実施の形態では、記憶層４１がイオン源層２０と可変抵抗層３０とを含む場合について説明した。しかしながら、本開示では、記憶層４１を構成する複数の層は、イオン源層２０と可変抵抗層３０との組合せに限られない。本開示は、複数の層を有する記憶層４１を用いた記憶装置であれば、構成や動作方式による限定はなく、広く適用可能である。
また、例えば、上記実施の形態では、記憶層４１がイオン源層２０と可変抵抗層３０との二層構造である場合について説明したが、本開示はこれに限られず、記憶層４１が三層以上の層からなる場合にも適用可能である。
更に、例えば、上記実施の形態において、電極１０の断面形状は矩形や円に限るものではなく、楕円形などの他の形状であってもよい。同様に、イオン源層２０の断面形状は矩形に限るものではなく、円形や楕円形などの他の形状とすることも可能である。
加えて、例えば、上記実施の形態において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、第１の実施の形態において、イオン源層２０には、他の遷移金属元素、例えばチタン（Ｔｉ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）を添加してもよい。また、銅（Ｃｕ），銀（Ａｇ）または亜鉛（Ｚｎ）以外にも、ニッケル（Ｎｉ）などを添加してもよい。
更にまた、上記実施の形態では、基板６０がシリコン基板である場合について説明したが、基板６０は、ポリシリコンや金属膜を形成したガラス基板、または石英基板でもよい。
加えてまた、例えば、上記実施の形態では、記憶素子４０および記録装置１，１Ａ〜１Ｈの構成を具体的に挙げて説明したが、全ての層を備えていなくてもよく、また、他の層を更に備えていてもよい。
更にまた、例えば、上記実施の形態では、孔構造７２内に可変抵抗層３０と電極１０とを形成する場合について説明したが、孔構造７２内には、それ以外の構造、具体的には、ダイオード、接合層、シリサイド層を形成することも可能である。ただし、その場合には、動作原理上、イオン源層２０は可変抵抗層３０に接していることが好ましい。そのため、イオン源層２０をエッチングにより後退させてリセス部７３を形成したのち、最初に可変抵抗層３０を形成することが好ましい。また、変形例３では、電極１０をエッチングにより後退させたのち、ダイオード、接合層、シリサイド層などを形成し、その後に、可変抵抗層３０およびイオン源層２０を連続して形成することが好ましい。
なお、本技術は以下のような構成を取ることも可能である。
（１）
電極と共に複数の層からなる記憶層を有する複数の記憶素子を備え、
前記複数の層のうちの一の層は、第１の方向に延伸されると共に、前記第１の方向に配置された前記複数の記憶素子に共有され、
前記電極は、前記第１の方向とは異なる第２の方向に延伸されると共に、前記第２の方向に配置された前記複数の記憶素子に共有されている
記憶装置。
（２）
前記複数の層のうちの残りの層は、前記電極と前記複数の層のうちの一の層との間に設けられている
前記（１）記載の記憶装置。
（３）
前記一の層はイオン源層であり、前記残りの層は可変抵抗層である
前記（２）記載の記憶装置。
（４）
基板を更に備え、
前記電極は、前記基板に対して平行な方向に延伸されている
前記（１）ないし（３）のいずれかに記載の記憶装置。
（５）
基板を更に備え、
前記電極は、前記基板に対して垂直な方向に延伸されている
前記（１）ないし（３）のいずれかに記載の記憶装置。
（６）
前記イオン源層と前記電極とは、垂直に交差している
前記（１）ないし（５）のいずれかに記載の記憶装置。
（７）
前記イオン源層および前記電極は、それぞれ複数設けられ、
前記複数の記憶素子は、前記イオン源層および前記電極との交点に配置されている
前記（３）ないし（６）のいずれかに記載の記憶装置。
（８）
前記第１の方向および前記第２の方向の両方に直交する第３の方向において隣接する前記複数の記憶素子が、前記イオン源層を共有している
前記（３）ないし（７）のいずれかに記載の記憶装置。
（９）
前記イオン源層は、前記電極に対する他方の電極としての機能を有する
前記（３）ないし（８）のいずれかに記載の記憶装置。
（１０）
前記イオン源層は、前記可変抵抗層に接する第１面と、前記第１面に対向する第２面とを有し、
前記第２面に接して裏打ち電極層が設けられている
前記（３）ないし（９）のいずれかに記載の記憶装置。
（１１）
前記イオン源層は、カルコゲン元素｛Ｓ，Ｓｅ，Ｔｅ｝と、酸素と、少なくとも１種の遷移金属元素とを含み、
前記少なくとも１種の遷移金属元素は、第４族チタン族｛Ｔｉ，Ｚｒ，Ｈｆ｝、第５族バナジウム族｛Ｖ，Ｎｂ，Ｔａ｝、第６族クロム族｛Ｃｒ，Ｍｏ，Ｗ｝から選ばれる
前記（３）ないし（１０）のいずれかに記載の記憶装置。
（１２）
前記可変抵抗層は、金属元素の酸化膜、窒化膜または酸窒化膜により構成されている
前記（３）ないし（１１）のいずれかに記載の記憶装置。
（１３）
前記電極および前記イオン源層への電圧印加によって前記可変抵抗層内に前記遷移金属元素を含む、あるいは酸素欠陥を含む低抵抗部が形成されることにより抵抗値が変化する
前記（１１）または（１２）記載の記憶装置。
（１４）
前記可変抵抗層は、非線形特性を有する金属または半金属元素を含む酸化物または窒化物よりなる単層または積層の層構造を有する
前記（３）ないし（１３）のいずれかに記載の記憶装置。
（１５）
前記可変抵抗層は、カルコゲン元素を含み、オボニック閾値スイッチにより構成されている
前記（３）ないし（１３）のいずれかに記載の記憶装置。
（１６）
前記可変抵抗層は、非線形素子と直列に接続されている
前記（３）ないし（１３）のいずれかに記載の記憶装置。
（１７）
電極と共に複数の層からなる記憶層を有する複数の記憶素子を備えた記憶装置の製造方法であって、
基板に、第１の方向に延伸した、前記複数の層のうちの一の層を形成することと、
前記一の層の間の分離溝に分離絶縁膜を形成することと、
前記分離絶縁膜に、前記第１の方向とは異なる第２の方向に孔構造を設け、前記孔構造の内面に前記一の層を露出させることと、
前記孔構造の内面に前記複数の層の残りの層を形成することと、
前記孔構造に電極を埋め込むことと
を含む記憶装置の製造方法。
（１８）
前記孔構造の内面に露出した前記一の層を、エッチングにより後退させたのち、前記孔構造の内面に前記残りの層を形成する
前記（１７）記載の記憶装置の製造方法。
（１９）
前記一の層を形成することにおいて、前記基板に、前記一の層と層間絶縁膜とを交互に積層する
前記（１７）または（１８）記載の記憶装置の製造方法。
（２０）
前記一の層としてイオン源層を形成し、前記残りの層として可変抵抗層を形成する
前記（１７）ないし（１９）のいずれかに記載の記憶装置の製造方法。
（２１）
前記イオン源層を、前記基板に対して平行な前記第１の方向に延伸して形成し、
前記孔構造および前記電極を、前記基板に対して垂直な第２の方向に設ける
前記（２０）記載の記憶装置の製造方法。
（２２）
前記イオン源層は、前記可変抵抗層に接する第１面と、前記第１面に対向する第２面とを有し、
前記電極を形成したのち、前記イオン源層に、前記第２の方向に溝構造を設け、前記溝構造の内面に前記イオン源層の第２面を露出させることと、
前記イオン源層の第２面に接して裏打ち電極層を形成することと
を含む前記（２０）または（２１）記載の記憶装置の製造方法。
（２３）
前記溝構造の内面に露出した前記イオン源層を、エッチングにより後退させたのち、前記裏打ち電極層を形成する
前記（２２）記載の記憶装置の製造方法。
（２４）
電極と共に複数の層からなる記憶層を有する複数の記憶素子を備えた記憶装置の製造方法であって、
基板に、第１の方向に延伸した、前記複数の層のうちの一の層を形成することと、
前記一の層の間の分離溝に、前記複数の層の残りの層と前記電極とを形成することと、
前記電極に、前記第１の方向とは異なる第２の方向に孔構造を設けることと、
前記孔構造に分離絶縁膜を埋め込むことと
を含む記憶装置の製造方法。
（２５）
前記一の層を形成することにおいて、前記基板に、前記一の層と層間絶縁膜とを交互に積層する
前記（２４）記載の記憶装置の製造方法。
（２６）
前記一の層としてイオン源層を形成し、前記残りの層として可変抵抗層を形成する
前記（２４）または（２５）記載の記憶装置の製造方法。
（２７）
前記イオン源層を、前記基板に対して平行な前記第１の方向に延伸して形成し、
前記孔構造および前記分離絶縁膜を、前記基板に対して垂直な第２の方向に設ける
前記（２６）記載の記憶装置の製造方法。
（２８）
前記イオン源層は、前記可変抵抗層に接する第１面と、前記第１面に対向する第２面とを有し、
前記電極を形成したのち、前記イオン源層に、前記第２の方向に溝構造を設け、前記溝構造の内面に前記イオン源層の第２面を露出させることと、
前記イオン源層の第２面に接して裏打ち電極層を形成することと
を含む前記（２６）または（２７）記載の記憶装置の製造方法。
（２９）
前記溝構造の内面に露出した前記イオン源層を、エッチングにより後退させたのち、前記裏打ち電極層を形成する
前記（２８）記載の記憶装置の製造方法。
本出願は、日本国特許庁において２０１２年１２月２６日に出願された日本特許出願番号２０１２−２８２１０８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 電極と共に複数の層からなる記憶層を有する複数の記憶素子を備え、
    前記複数の層のうちの一の層は、第１の方向に延伸されると共に、前記第１の方向に配置された前記複数の記憶素子に共有され、
    前記電極は、前記第１の方向とは異なる第２の方向に延伸されると共に、前記第２の方向に配置された前記複数の記憶素子に共有されている
    記憶装置。
  2. 前記複数の層のうちの残りの層は、前記電極と前記複数の層のうちの一の層との間に設けられている
    請求項１記載の記憶装置。
  3. 前記一の層はイオン源層であり、前記残りの層は可変抵抗層である
    請求項２記載の記憶装置。
  4. 基板を更に備え、
    前記電極は、前記基板に対して平行な方向に延伸されている
    請求項１記載の記憶装置。
  5. 基板を更に備え、
    前記電極は、前記基板に対して垂直な方向に延伸されている
    請求項１記載の記憶装置。
  6. 前記イオン源層と前記電極とは、垂直に交差している
    請求項１記載の記憶装置。
  7. 前記イオン源層および前記電極は、それぞれ複数設けられ、
    前記複数の記憶素子は、前記イオン源層および前記電極との交点に配置されている
    請求項３記載の記憶装置。
  8. 前記第１の方向および前記第２の方向の両方に直交する第３の方向において隣接する前記複数の記憶素子が、前記イオン源層を共有している
    請求項３記載の記憶装置。
  9. 前記イオン源層は、前記電極に対する他方の電極としての機能を有する
    請求項３記載の記憶装置。
  10. 前記イオン源層は、前記可変抵抗層に接する第１面と、前記第１面に対向する第２面とを有し、
    前記第２面に接して裏打ち電極層が設けられている
    請求項３記載の記憶装置。
  11. 前記イオン源層は、カルコゲン元素｛Ｓ，Ｓｅ，Ｔｅ｝と、酸素と、少なくとも１種の遷移金属元素とを含み、
    前記少なくとも１種の遷移金属元素は、第４族チタン族｛Ｔｉ，Ｚｒ，Ｈｆ｝、第５族バナジウム族｛Ｖ，Ｎｂ，Ｔａ｝、第６族クロム族｛Ｃｒ，Ｍｏ，Ｗ｝から選ばれる
    請求項３記載の記憶装置。
  12. 前記可変抵抗層は、金属元素の酸化膜、窒化膜または酸窒化膜により構成されている
    請求項３記載の記憶装置。
  13. 前記電極および前記イオン源層への電圧印加によって前記可変抵抗層内に前記遷移金属元素を含む、あるいは酸素欠陥を含む低抵抗部が形成されることにより抵抗値が変化する
    請求項１１記載の記憶装置。
  14. 前記可変抵抗層は、非線形特性を有する金属または半金属元素を含む酸化物または窒化物よりなる単層または積層の層構造を有する
    請求項３記載の記憶装置。
  15. 前記可変抵抗層は、カルコゲン元素を含み、オボニック閾値スイッチにより構成されている
    請求項３記載の記憶装置。
  16. 前記可変抵抗層は、非線形素子と直列に接続されている
    請求項３記載の記憶装置。
  17. 電極と共に複数の層からなる記憶層を有する複数の記憶素子を備えた記憶装置の製造方法であって、
    基板に、第１の方向に延伸した、前記複数の層のうちの一の層を形成することと、
    前記一の層の間の分離溝に分離絶縁膜を形成することと、
    前記分離絶縁膜に、前記第１の方向とは異なる第２の方向に孔構造を設け、前記孔構造の内面に前記一の層を露出させることと、
    前記孔構造の内面に前記複数の層の残りの層を形成することと、
    前記孔構造に電極を埋め込むことと
    を含む記憶装置の製造方法。
  18. 前記孔構造の内面に露出した前記一の層を、エッチングにより後退させたのち、前記孔構造の内面に前記残りの層を形成する
    請求項１７記載の記憶装置の製造方法。
  19. 前記一の層を形成することにおいて、前記基板に、前記一の層と層間絶縁膜とを交互に積層する
    請求項１７記載の記憶装置の製造方法。
  20. 前記一の層としてイオン源層を形成し、前記残りの層として可変抵抗層を形成する
    請求項１７記載の記憶装置の製造方法。
JP2014554249A 2012-12-26 2013-11-21 記憶装置およびその製造方法 Expired - Fee Related JP6251688B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012282108 2012-12-26
JP2012282108 2012-12-26
PCT/JP2013/081380 WO2014103577A1 (ja) 2012-12-26 2013-11-21 記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2014103577A1 true JPWO2014103577A1 (ja) 2017-01-12
JP6251688B2 JP6251688B2 (ja) 2017-12-20

Family

ID=51020671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014554249A Expired - Fee Related JP6251688B2 (ja) 2012-12-26 2013-11-21 記憶装置およびその製造方法

Country Status (5)

Country Link
US (1) US10186658B2 (ja)
JP (1) JP6251688B2 (ja)
KR (1) KR102166506B1 (ja)
CN (1) CN104871313B (ja)
WO (1) WO2014103577A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170316822A1 (en) * 2014-09-30 2017-11-02 Sony Semiconductor Solutions Corporation Switch device and storage unit
JP2017005097A (ja) 2015-06-10 2017-01-05 ソニー株式会社 メモリデバイスおよびメモリシステム
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10483324B2 (en) * 2015-11-24 2019-11-19 Fu-Chang Hsu 3D vertical memory array cell structures and processes
US9812507B2 (en) * 2016-03-11 2017-11-07 Toshiba Memory Corporation Semiconductor memory device
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
JP2018163971A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 記憶装置
JPWO2018190071A1 (ja) * 2017-04-11 2020-02-20 ソニーセミコンダクタソリューションズ株式会社 記憶装置
JP2018195365A (ja) * 2017-05-19 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 メモリ装置およびメモリ装置の制御方法
WO2019118931A1 (en) 2017-12-16 2019-06-20 Hsu Fu Chang 3d vertical memory array cell structures with individual selectors and processes
JP2019129239A (ja) * 2018-01-25 2019-08-01 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
US10729012B2 (en) * 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
US10593729B2 (en) * 2018-06-08 2020-03-17 International Business Machines Corporation Vertical array of resistive switching devices having restricted filament regions and tunable top electrode volume
KR102578801B1 (ko) 2018-08-29 2023-09-18 삼성전자주식회사 가변 저항 메모리 장치
US11201193B2 (en) * 2020-01-24 2021-12-14 Qualcomm Incorporated Vertically stacked multilayer high-density RRAM

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042034A (ja) * 2006-08-08 2008-02-21 Sony Corp 記憶素子及び記憶装置
JP2009146480A (ja) * 2007-12-12 2009-07-02 Sony Corp 記憶装置および情報再記録方法
WO2010004675A1 (ja) * 2008-07-11 2010-01-14 パナソニック株式会社 電流抑制素子、記憶素子、及びこれらの製造方法
JP2011243980A (ja) * 2010-05-11 2011-12-01 Micron Technology Inc カルコゲニド含有デバイス用電極の形成方法
WO2012001960A1 (ja) * 2010-07-01 2012-01-05 パナソニック株式会社 不揮発性メモリセル、不揮発性メモリセルアレイ、およびその製造方法
JP2013201405A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 不揮発性記憶装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
KR100657956B1 (ko) * 2005-04-06 2006-12-14 삼성전자주식회사 다치 저항체 메모리 소자와 그 제조 및 동작 방법
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
US8148711B2 (en) * 2007-05-18 2012-04-03 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor apparatus using nonvolatile memory element
KR20100001260A (ko) 2008-06-26 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101583717B1 (ko) * 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
US8765581B2 (en) * 2009-11-30 2014-07-01 Micron Technology, Inc. Self-aligned cross-point phase change memory-switch array
JP5558090B2 (ja) * 2009-12-16 2014-07-23 株式会社東芝 抵抗変化型メモリセルアレイ
US8223539B2 (en) * 2010-01-26 2012-07-17 Micron Technology, Inc. GCIB-treated resistive device
JP5732827B2 (ja) * 2010-02-09 2015-06-10 ソニー株式会社 記憶素子および記憶装置、並びに記憶装置の動作方法
US8437192B2 (en) * 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
KR101753256B1 (ko) * 2010-10-14 2017-07-05 삼성전자주식회사 가변 저항체를 포함하는 반도체 기억 소자 및 그 제조 방법
JP5708929B2 (ja) * 2010-12-13 2015-04-30 ソニー株式会社 記憶素子およびその製造方法、並びに記憶装置
JP5364147B2 (ja) * 2011-01-17 2013-12-11 シナノケンシ株式会社 磁石及び磁石の製造方法
US8486791B2 (en) * 2011-01-19 2013-07-16 Macronix International Co., Ltd. Mufti-layer single crystal 3D stackable memory
KR101957897B1 (ko) * 2012-04-26 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9018613B2 (en) * 2012-08-14 2015-04-28 Kabushiki Kaisha Toshiba Semiconductor memory device with a memory cell block including a block film
KR101956794B1 (ko) * 2012-09-20 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042034A (ja) * 2006-08-08 2008-02-21 Sony Corp 記憶素子及び記憶装置
JP2009146480A (ja) * 2007-12-12 2009-07-02 Sony Corp 記憶装置および情報再記録方法
WO2010004675A1 (ja) * 2008-07-11 2010-01-14 パナソニック株式会社 電流抑制素子、記憶素子、及びこれらの製造方法
JP2011243980A (ja) * 2010-05-11 2011-12-01 Micron Technology Inc カルコゲニド含有デバイス用電極の形成方法
WO2012001960A1 (ja) * 2010-07-01 2012-01-05 パナソニック株式会社 不揮発性メモリセル、不揮発性メモリセルアレイ、およびその製造方法
JP2013201405A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 不揮発性記憶装置

Also Published As

Publication number Publication date
KR20150101997A (ko) 2015-09-04
KR102166506B1 (ko) 2020-10-15
US10186658B2 (en) 2019-01-22
CN104871313B (zh) 2018-12-11
WO2014103577A1 (ja) 2014-07-03
CN104871313A (zh) 2015-08-26
JP6251688B2 (ja) 2017-12-20
US20150325628A1 (en) 2015-11-12

Similar Documents

Publication Publication Date Title
JP6251688B2 (ja) 記憶装置およびその製造方法
US8279657B2 (en) Nonvolatile memory element and nonvolatile memory device
US9082479B2 (en) Nonvolatile memory element and nonvolatile memory device
JP6391009B2 (ja) 抵抗変化型不揮発性記憶素子の製造方法
KR101913860B1 (ko) 기억 소자 및 기억 장치
US8563962B2 (en) Memory device and method of manufacturing the same
US9466791B2 (en) Storage device and storage unit
KR101964996B1 (ko) 메모리 디바이스 및 그 제조 방법
JP5291269B2 (ja) 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法
JP5724651B2 (ja) 記憶素子および記憶装置
JP5571833B2 (ja) 不揮発性記憶素子及び不揮発性記憶素子の製造方法
US8618527B2 (en) Memory element and memory device
TW201301592A (zh) 記憶體元件，製造其之方法，及記憶體裝置
US9373786B1 (en) Two terminal resistive access devices and methods of formation thereof
US9601692B1 (en) Hetero-switching layer in a RRAM device and method
JP2008135659A (ja) 記憶素子、記憶装置
JP2010278275A (ja) 半導体記憶装置
TWI681577B (zh) 記憶裝置
JP5291270B1 (ja) 不揮発性記憶素子、不揮発性記憶装置、及び不揮発性記憶素子の書き込み方法
WO2020136974A1 (ja) 抵抗変化型不揮発性記憶素子およびそれを用いた抵抗変化型不揮発性記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161111

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171031

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171127

R150 Certificate of patent or registration of utility model

Ref document number: 6251688

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees