KR101964996B1 - 메모리 디바이스 및 그 제조 방법 - Google Patents

메모리 디바이스 및 그 제조 방법 Download PDF

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Abstract

본 발명의 메모리 디바이스는, 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 메모리층을 각각 갖는 복수의 메모리 소자를 포함하고, 상기 복수의 메모리층은 도트 형상 패턴이고, 2개의 인접한 상기 제1 전극은 동일한 메모리층을 공유한다.

Description

메모리 디바이스 및 그 제조 방법{MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 저항 변화층의 전기적 특성의 변화에 의해 정보를 기억 가능한 메모리 소자를 구비한 메모리 디바이스 및 그 제조 방법에 관한 것이다.
이미 실용화되고 있는 미세 메모리로서는, 1T(Transistor)/1C(Capacitor)를 1셀로 하는 DRAM(Dynamic RAM)이 있다. 현재 40㎚ 내지 30㎚ 세대의 프로세스를 이용하여, 셀 사이즈가 6F2(F : Feature Size, 비트선과 워드선과의 하프 피치)의 제품이 양산화되고 있다(예를 들면, Y. K. Park, 외 23명, "Fully Integrated 56㎚ DRAM Technology for 1Gb DRAM", "2007 Symposium on VLSI Technology Digest of Technical Papers", p. 190-191 및 Changhyun Cho, 외 12명, "A 6F2 DRAM Technology in 60㎚ era for Gigabit Densities", "2005 Symposium on VLSI Technology Digest of Technical Papers", p. 36-37을 참조).
근래에는, 고속 재기록/판독 동작이 가능하고, 미세화에도 유리한 저항변화형 불휘발 메모리(ReRAM : Resistive RAM. 소자에 전계를 인가함으로써 저항을 변화시키고, 그 상태를 유지함으로써 메모리 기능을 갖게 하는 소자)가, 차세대 메모리의 유력 후보로서 왕성하게 개발되고 있다.
이 ReRAM을 어레이에 꾸며서 안정 동작시키기 위해, 하나의 선택 소자(액세스 트랜지스터)와 하나의 저항변화 소자로 1셀을 구성하는 1T(Transistor)/1R(Resistance)형 메모리 셀이, 기본 구성으로서 검토되고 있다. 저항변화 소자(메모리 소자)는, 예를 들면, 가역적인 저항 변화에 의한 메모리 기능을 나타내는 메모리층을, 상부 전극과 하부 전극의 사이에 끼워넣은 구성을 갖고 있다.
ReRAM로 미세 셀을 실현하는 경우도, 상술한 1T/1C형의 DRAM 셀을 베이스로 하고, DRAM의 캐패시터 부분을 ReRAM의 저항변화 소자로 치환하는 구조로 함으로써, 이미 양산화된 미세 DRAM 프로세스와의 친화성이 높은 프로세스를 구축할 수 있을 것이 기대된다.
그런데, DRAM의 경우, 셀에의 접속은, 1개의 BL(Bit line), 1개의 WL(Word Line) 및 셀 공통의 플레이트가 있고, 이 플레이트 전위를 Vc/2로 고정하고 BL을 GND 또는 Vc의 어느 하나로 설정함으로써 1/0을 기억하고 있다. 그와 관련하여, 저전압화가 진행된 미세 세대에서는, Vc<3V 정도로 동작시킨다.
ReRAM의 경우, 통상, 기록 동작에 2V 이상의 전위차가 필요하다. 고저항으로부터 저저항으로 변화시키는 경우와, 저저항으로부터 고저항으로 변화시키는 경우에서, 전계를 거는 방향이 반대가 되는 바이폴러 타입에서는, DRAM과 마찬가지로 플레이트 전위를 고정하여 동작시키려고 하여도, Vc<3V로는 전위차가 부족하고, 기록이 행하여지지 않는다.
그러면, 바이폴러 타입의 ReRAM은, 메모리층을 끼워넣는 상부 전극 및 하부 전극의 양쪽의 전위를 변화시켜서, 기록에 필요한 전위차를 확보할 필요가 있다. 그러나, 플레이트의 용량이 크면, 전위를 고속르호 변화시키는 것이 어렵기 때문에, 메모리층을 상부 전극과 함께 미세 가공하고, 플레이트를 2개째의 BL로서 분할할 것이 요구된다.
그러나, ReRAM의 메모리층은 드라이 에칭 가공이 어려운 재료를 포함하고 있고, 메모리 소자의 미세화가 곤란하다라는 문제가 있다.
본 발명의 목적은, 메모리 소자의 미세화가 가능한 메모리 디바이스 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 의한 메모리 디바이스는, 각각 제1 전극과 제2 전극과의 사이에 메모리층을 갖는 복수의 메모리 소자와, 워드선에 의해 제어되는 복수의 액세스 트랜지스터를 구비한 것이다. 제1 전극은, 각각 액세스 트랜지스터를 통하여 제1 비트선에 접속되어 있다. 2개의 제1 전극이, 이웃하는 다른 액세스 트랜지스터를 통하여 동일한 제1 비트선에 접속되어 있음과 함께 하나의 메모리층을 공유하고 있다. 이 하나의 메모리층은 하나의 제2 비트선에 접속되어 있다.
본 발명된 메모리 디바이스에서는, 제1 비트선과 제2 비트선과의 양쪽의 전위를 Vc 또는 GND로 상보적으로 변화시킴에 의해, 메모리 소자의 제1 전극과 제2 비트선과의 사이에 +Vc 또는 -Vc의 전압이 인가된다. 이에 의해, 메모리층의 저항치가 저하(저저항 상태 ; 기록 상태) 또는 상승(고저항 상태 ; 소거 상태)한다.
또한, 기록 동작 및 소거 동작을 저저항화 및 고저항화의 어느 것에 대응시킬 것인가는 정의하기 나름이지만, 본 명세서에서는 저저항 상태를 기록 상태, 고저항 상태를 소거 상태로 정의한다.
본 발명에 의한 메모리 디바이스의 제조 방법은, 각각 제1 전극과 제2 전극과의 사이에 메모리층을 갖는 복수의 메모리 소자를 형성하는 것을 포함한다. 상기 복수의 메모리층은 도트 형상 패턴이다. 2개의 인접한 제1 전극은 동일한 메모리층을 공유한다.
본 발명된 메모리 디바이스, 또는 본 발명된 메모리 디바이스의 제조 방법에 의하면, 2개의 제1 전극이, 이웃하는 다른 액세스 트랜지스터를 통하여 동일한 제1 비트선에 접속되어 있음과 함께 하나의 메모리층을 공유하고 있고, 이 하나의 메모리층은 하나의 제2 비트선에 접속되어 있도록 하였기 때문에, 메모리층의 평면 형상을 단순화하고, 치수 룰을 완화하는 것이 가능해진다. 따라서, 곤란한 드라이 에칭 가공은 불필요하게 되고, 절연막의 구멍에의 매입 및 화학기계 연마에 의해 용이하게 메모리층을 형성 가능해진다. 따라서, 메모리 소자의 미세화가 가능하게 된다.
도 1은 본 발명된 제1의 실시의 형태에 관한 메모리 디바이스의 구성을 도시하는 평면도.
도 2는 도 1의 Ⅱ-Ⅱ선에서의 단면도.
도 3은 도 1의 Ⅲ-Ⅲ선에서의 단면도.
도 4는 도 1에 도시한 메모리 디바이스의 등가 회로도.
도 5는 도 2에 도시한 메모리층의 한 예를 도시하는 단면도.
도 6은 본 발명된 참고예 1에 관한 메모리 디바이스의 구성을 도시하는 평면도.
도 7은 본 발명된 참고예 2에 관한 메모리 디바이스의 구성을 도시하는 평면도.
도 8은 메모리층의 형상을 설명하기 위한 평면도.
도 9는 도 1에 도시한 메모리 디바이스의 제조 방법을 공정순으로 도시하는 평면도.
도 10은 도 9의 X-X선에서의 단면도.
도 11은 도 9에 계속된 공정을 도시하는 평면도.
도 12는 도 11의 XⅡ-XⅡ선에서의 단면도.
도 13은 도 11에 계속된 공정을 도시하는 평면도.
도 14는 도 13의 XⅣ-XⅣ선에서의 단면도.
도 15의 A 내지 도 15의 D는 메모리층의 형성 방법을 설명하기 위한 사시도.
도 16은 도 13에 계속된 공정을 도시하는 평면도.
도 17은 도 16의 XⅦ-XⅦ선에서의 단면도.
도 18은 본 발명된 제2의 실시의 형태에 관한 메모리 디바이스의 구성을 도시하는 평면도.
도 19는 도 18의 XⅨ-XⅨ선에서의 단면도.
도 20은 도 18에 도시한 메모리 디바이스의 제조 방법을 공정순으로 도시하는 평면도.
도 21은 도 20의 XXI-XXI선에서의 단면도.
도 22는 도 20에 계속된 공정을 도시하는 평면도.
도 23은 도 22의 XXⅢ-XXⅢ선에서의 단면도.
도 24는 본 발명의 제3의 실시의 형태에 관한 메모리 소자의 구성을 도시하는 단면도.
도 25는 본 발명의 제4의 실시의 형태에 관한 메모리 소자의 구성을 도시하는 단면도.
도 26은 도 1의 메모리 디바이스를 갖는 메모리 시스템의 구성을 도시하는 블럭도.
이하, 본 발명된 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1의 실시의 형태(메모리층의 위에 상부 전극을 직접 마련하는 예)
2. 제2의 실시의 형태(메모리층의 위에 절연막을 마련하고, 이 절연막에 개구한 콘택트 구멍을 통하여 상부 전극을 메모리층에 접속하는 예)
3. 제3의 실시의 형태(PCM의 예)
4. 제4의 실시의 형태(ReRAM의 예)
(제1의 실시의 형태)
도 1은, 본 발명된 제1의 실시의 형태에 관한 메모리 디바이스의 평면 구성을 도시한 것이다. 도 2는, 도 1의 Ⅱ-Ⅱ선에서의 단면 구성, 도 3은, 도 1의 Ⅲ-Ⅲ선에서의 단면 구성을 각각 도시한 것이다. 또한, 도 4는, 이 메모리 디바이스(1)의 등가 회로를 도시한 것이다. 이 메모리 디바이스(1)는, 기판(11)에, 복수의 액세스 트랜지스터(Tr) 및 복수의 메모리 소자(20)를 갖고 있다. 액세스 트랜지스터(Tr)의 게이트는, 도 4에 도시한 바와 같이, 워드선(WL)에 접속되어 있다. 액세스 트랜지스터(Tr)의 소스 또는 드레인의 한쪽은, 도 4에 도시한 바와 같이, 비트 콘택트 전극(BC)을 통하여 제1 비트선(1BL)에 접속되어 있다. 액세스 트랜지스터(Tr)의 소스 또는 드레인의 다른쪽은, 도 4에 도시한 바와 같이, 노드 콘택트 전극(NC)을 통하여 메모리 소자(20)의 제1 전극(하부 전극)(21)에 접속되어 있다.
기판(11)은, 예를 들면 실리콘(Si) 기판에 의해 구성되고, 그 표면에는, 액세스 트랜지스터(Tr)의 확산층(활성 영역)(11A)이 마련되어 있다. 확산층(11A)은, 소자 분리층(11B)에 의해 서로 분리되어 있다.
워드선(WL)은, 기판(11)상에 예를 들면 도 1에 있어서 종방향으로 배치되어 있다. 워드선(WL)의 측면은, 도 2 및 도 3에 도시한 바와 같이, 절연층(12A)에 의해 덮히여 있다.
제1 비트선(1BL)은, 워드선(WL)에 직교하는 방향, 예를 들면 도 1에서 횡방향으로 마련되어 있다. 제1 비트선(1BL)에는, 도 4에 도시한 바와 같이 비트 콘택트 전극(BC)을 사이에 두고 2개의 액세스 트랜지스터(Tr)가 접속되어 있다.
또한, 워드선(WL) 및 제1 비트선(1BL)의 폭은 최소 치수 룰(포토 리소그래피에 의한 가공 한계)(F)과 동등하고, 제1 비트선(1BL)의 피치는 최소 치수 룰(F)의 3 배(3F), 워드선(WL)의 피치는 최소 치수 룰(F)의 2배(2F)이다.
비트 콘택트 전극(BC)은, 제1 비트선(1BL)과 액세스 트랜지스터(Tr)의 확산층(11A)을 접속하는 것이고, 도 1에 도시한 바와 같이, 제1 비트선(1BL)에 겹쳐짐과 함께, 이웃하는 2개의 워드선(WL)의 사이에 마련되어 있다.
노드 콘택트 전극(NC)은, 메모리 소자(20)의 제1 전극(21)과 액세스 트랜지스터(Tr)의 확산층(11A)을 접속하는 것이고, 도 1에 도시한 바와 같이, 제1 전극(21)에 겹쳐짐과 함께, 비트 콘택트 전극(BC)을 끼우고 이웃하는 2개의 워드선(WL)의 각각을 사이에 두고 비트 콘택트 전극(BC)과 반대측에 마련되어 있다. 노드 콘택트 전극(NC)과 확산층(11A)과의 사이에는, 도 2 및 도 3에 도시한 바와 같이, 접속 플러그(13)가 마련되어 있다.
비트 콘택트 전극(BC)은, 이웃하는 2개의 액세스 트랜지스터(Tr)에 의해 공유되고, 노드 콘택트 전극(NC)은 각 액세스 트랜지스터(Tr)에 하나씩 마련되어 있다. 따라서, 하나의 액세스 트랜지스터(Tr)는, 도 1에서 모식적으로 점선으로 둘러싸서 도시한 바와 같이, 하나의 비트 콘택트 전극(BC)의 반분과, 하나의 노드 콘택트 전극(NC)을 포함하는 평행사변형의 영역이다. 1액세스 트랜지스터(Tr)당의 면적은 6F2이고, 극히 고밀도의 배치로 되어 있다.
또한, 비트 콘택트 전극(BC) 및 접속 플러그(13)는, 도 2 및 도 3에 도시한 바와 같이, 층간 절연막(14A)에 의해 분리되어 있다. 제1 비트선(1BL)은, 도 2 및 도 3에 도시한 바와 같이, 층간 절연막(14B)에 마련된 콘택트 구멍을 통하여 비트 콘택트 전극(BC)에 접속되어 있다. 노드 콘택트 전극(NC) 및 제1 비트선(1BL)은, 도 2 및 도 3에 도시한 바와 같이, 층간 절연막(14C)에 의해 분리되어 있다.
메모리 소자(20)는, 복수의 액세스 트랜지스터(Tr)의 각각에 대해 하나씩 배치되고, 예를 들면, 제1 전극(하부 전극)(21)과 제2 비트선(2BL)과의 사이에, 메모리층(22)을 갖고 있다. 제1 전극(21)과, 메모리층(22)과, 제2 비트선(2BL)은, 기판(11)의 측으로부터 이 순서로 적층되어 있다.
제1 전극(21)은, 복수의 액세스 트랜지스터(Tr)의 각각에 대해 하나씩, 예를 들면 노드 콘택트 전극(NC)의 위에 마련되어 있다. 제1 전극(21)은, 도 2 및 도 4에 도시한 바와 같이, 각각 노드 콘택트 전극(NC) 및 액세스 트랜지스터(Tr)를 통하여 제1 비트선(1BL)에 접속되어 있다. 제1 전극(21)은, 반도체 프로세스에 사용되는 배선 재료, 예를 들면, W(텅스텐), WN(질화 텅스텐), 티탄(Ti), 질화 티탄(TiN), 질화 탄탈(TaN)에 의해 구성되어 있다.
제2 비트선(2BL)은, 제1 전극(하부 전극)(21)에 대한 제2 전극(상부 전극)으로서의 기능을 갖는 것이고, 제1 비트선(1BL)과 같은 방향으로 연재된 복수의 평행한 선형상의 전극으로서 마련되어 있다. 제2 비트선(2BL)은, 제1 전극(21)과 마찬가지로 공지의 반도체 프로세스에 사용되는 배선 재료, 예를 들면 텅스텐(W)에 의해 구성되어 있다.
도 5는, 메모리층(22)의 한 예를 도시한 것이다. 메모리층(22)은, 전압 인가에 의해 저항치가 가역적으로 변화하는 것이고, 예를 들면, 제1 전극(21)의 측부터 차례로, 저항 변화층(22A) 및 이온원층(22B)을 이 순서로 적층한 구성을 갖고 있다.
이온원층(22B)은, 음이온화하는 이온 전도 재료로서, 텔루르(Te), 유황(S) 및 셀렌(Se)중 적어도 1종의 칼코겐 원소를 포함하고 있다. 또한, 이온원층(22B)은, 양이온화 가능한 원소로서, 예를 들면 은(Ag), 구리(Cu) 및 아연(Zn) 등의 금속 원소를 1종 또는 2종 이상 포함한다. 금속 원소와 칼코겐 원소는 결합하여, 금속 칼코게나이드층을 형성하고 있다. 이 금속 칼코게나이드층은, 주로 비정질 구조를 가지며, 이온 공급원으로서의 역할을 갖는 것이다.
양이온화 가능한 금속 원소는, 기록 동작시에 제1 전극(21)상에서 환원되어 금속 상태의 전도 패스(필라멘트)를 형성하기 위해, 상술한 칼코겐 원소가 포함되는 이온원층(22B)중에서 금속 상태로 존재하는 것이 가능한 화학적으로 안정된 원소가 바람직하다. 이와 같은 금속 원소로서는, 상기한 금속 원소 외에, 예를 들면 주기율표상의 4A, 5A, 6A족의 천이금속, 즉 Ti, 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 몰리브덴(Mo) 및 W를 들 수 있다. 이들 원소중의 1종 또는 2종 이상을 사용할 수 있다. 이온원층(22B)은, 또한, 알루미늄(Al), 게르마늄(Ge), 실리콘(Si) 등의 첨가 원소를 포함하고 있어도 좋다. 이와 같은 이온원층(22B)의 구체적인 조성으로서는, 예를 들면, ZrTeAl, TiTeAl, CrTeAl, WTeAl 및 TaTeAl을 들 수 있다.
저항 변화층(22A)은, 이온원층(22B)보다도 저항치가 높은 재료에 의해 구성되고, 전기 전도성 배리어로서의 기능을 갖고 있다. 또한, 저항 변화층(22A)은, 제1 전극(21)과 제2 비트선(2BL)과의 사이에 소정의 전압을 인가한 때에 그 저항치가 변화하는 것이다. 저항 변화층(22A)의 구성 재료는, 이온원층(22B)과 접하고 있어도 안정한 절연체 또는 반도체라면 어느 물질이라도 좋다. 구체적인 재료로서는, 가돌리늄(Gd) 등의 희토류 원소, Al, 마그네슘(Mg), Ta, Si 등을 적어도 1종 포함하는 산화물, 질화물, 또는 불화물 등을 들 수 있다. 이 밖에, 음이온 성분으로서 거동하는, Te, S 및 Se 등의 칼코겐 원소를 포함하는 화합물을 사용하여도 좋다. 구체적으로는, 예를 들면 Te를 사용한 경우에는 AlTe, MgTe 또는 ZnTe, 또는 또한 질소(N)를 포함한 AlTeN 등을 들 수 있다.
또한, 상술한 메모리층(22)의 구성 및 재료는 한 예이고, 다른 구성을 갖고 있어도 좋고, 또한 다른 재료에 의해 구성되어 있어도 좋다. 예를 들면, 메모리층(22)은, 단층이라도, 2층이라도, 또는 그 이상이라도 좋다. 또한, 메모리층(22)의 구성 원소의 수나 종류에 대해서도 한정은 없다.
이와 같은 메모리층(22)은, 도 1에 도시한 바와 같이, 워드선(WL)의 연장 방향에 평행한 방향으로 이웃하는 2개의 제1 전극(21)을 덮는 도트 형상의 패턴으로 마련되어 있다. 즉, 2개의 제1 전극(21)이, 이웃하는 다른 액세스 트랜지스터(Tr)를 통하여 동일한 제1 비트선(1BL)에 접속되어 있음과 함께 하나의 메모리층(22)을 공유하고 있다. 이하나의 메모리층(22)은 1개의 제2 비트선(2BL)에 접속되어 있다. 이에 의해, 이 메모리 디바이스(1)에서는, 메모리 소자(20)의 미세화가 가능하게 되어 있다.
이하, 이것에 관해 상세히 설명한다. 상술한 바와 같이, 저항변화형의 메모리 소자(20)에서는, 기록에 필요한 전위차를 확보하기 위해, DRAM에서의 플레이트를 2개째의 비트선으로서 분할할 필요가 있다. 도 6 및 도 7은, 그를 위해, 메모리층(22)을 제2 비트선(2BL)과 동일한 평면 형상으로 한 참조예를 도시한 것이다. 도 6에서는, 메모리층(22) 및 제2 비트선(2BL)을, 액세스 트랜지스터(Tr)의 평면 형상에 따라서 균일한 폭의 꺾은선형상의 패턴으로 마련하도록 한 것이고, 모든 부분에서 최소 치수 룰의 L/S(Line and Space) 패턴으로 되어 있다. 도 7에서는, 메모리층(22) 및 제2 비트선(2BL)이, 동일한 제1 비트선(1BL)에 부속하는 모든 비트 콘택트 전극(BC) 및 노드 콘택트 전극(NC)을 피복하도록 한 것이다. 그를 위해, 노드 콘택트 전극(NC) 부근에서는 부분적으로 치수 룰이 완화되어 있지만, 비트 콘택트 전극(BC) 부근에서는 최소 치수 룰로 되어 있다.
여기서, 메모리층(22)은, 상술한 바와 같이, 구리(Cu)와 같은 드라이 에칭이 어려운 재료를 포함하는, 복잡한 원소의 조합으로 구성되어 있다. 그 때문에, 구리(Cu) 배선과 마찬가지로, 미세한 세대로 메모리 소자(20)를 가공하는 경우에는, 절연막의 홈에 메모리층(22)의 재료를 매입하고, 홈에서 비어져 나온 재료를 화학기계 연마(CMP ; Chemical Mechanical Polishing)에 의해 깎아내는, 이른바 다마신 프로세스를 이용하는 편이, 재료 자체의 드라이 에칭 가공보다도 유리하다고 생각된다.
그러나, 최소 치수 룰로, 또한 복잡한 패턴을 형성하는 것은, 예를 들면 다마신 프로세스를 이용하여도, 리소그래피에 의한 패터닝, 홈 가공 후가 매입, CMP의 균일성 확보 등, 난이도는 높다.
예를 들면 도 6에서는, 패턴은 균일한 반복이지만, 모든 부분에서 최소 치수 룰의 L/S 패턴으로 되어 있어서, 매입 및 CMP의 수율을 확보하시가 어렵다.
도 7에서는, 노드 콘택트 전극(NC) 부근에서는 부분적으로 치수 룰이 완화되어 있지만, 비트 콘택트 전극(BC) 부근에서는 최소 치수 룰의 폭의 부분(도 7에서 화살표(A)를 붙인 부분)을 매입할 필요가 있어서, 가공을 곤란하게 하고 있다. 또한, 폭이 넓은 부분과 좁은 부분을 동시에 매입, CMP 가공할 필요가 있어서, 조건의 조정이 곤란해진다. 또한, 단순한 반복 패턴이 아니기 때문에, 리소그래피 공정에서의 프로세스 윈도우도 좁은 것으로 된다.
또한, 메모리층(22)의 재료의 저항은, 일반적으로 비트 라인 배선으로서 사용하는데는 너무 높다. 이 때문에, 더욱 저항이 낮은 재료에 의해 뒷받침 배선을 형성하여야 하여서, 공정 증가를 초래하게 된다.
그러면, 본 실시의 형태에서는, 도 8에 도시한 바와 같이, 메모리층(22)의 비트 콘택트 전극(BC) 부근의 폭이 좁은 부분을 삭제하여 도트 형상으로 하고 있다. 이에 의해, 메모리층(22)의 평면 형상을 단순화하고, 치수 룰을 완화하는 것이 가능해진다. 따라서, 후술하는 제조 공정에서, 곤란한 드라이 에칭 가공은 불필요하게 되고, 절연막의 구멍에의 매입 및 CMP에 의해 용이하게 메모리층(22)을 형성 가능해진다.
메모리층(22)은 2개의 메모리 소자(20)마다 분할된 형태로 되기 때문에, 그들을 제2 전극(상부 전극)으로 연결하고, 제2 비트선(2BL)을 구성할 필요가 있다. 그래서, 본 실시의 형태에서는, 도 1에 도시한 바와 같이, 하나의 메모리층(22)에 1개의 제2 비트선(2BL)을 접속하도록 하고 있다. 이에 의해, 제2 비트선(2BL)도 단순한 L/S 패턴으로 하는 것이 가능하게 됨과 함께, 메모리층(22)과 제2 비트선(2BL)을 전기적으로 접속하는 것이 가능해진다. 제2 비트선(2BL)의 폭은, 예를 들면 최소 치수 룰(F)의 2배(2F) 정도로 넓게 하는 것이 가능해진다.
제2 전극(상부 전극) 또는 제2 비트선(2BL)에는, 고속 동작을 실현하기 위해, 종래의 뒷받침 배선과 마찬가지로, 어느 정도 저항이 낮은 재료가 필요해진다. 그러나, 제2 전극(상부 전극) 또는 제2 비트선(2BL)에는, 구리(Cu)와 같은 난(難)에칭 재료를 사용할 필요는 없고, 통상의 드라이 에칭 가공 가능한 텅스텐(W) 등의 배선 재료에 의해 구성하는 것이 가능하다.
메모리층(22)은, 예를 들면 도 2 및 도 3에 도시한 바와 같이, 제1 전극(21) 상부의 절연막(15)에 마련된 구멍(15A)에 매입되어 있다. 절연막(15)은, 예를 들면, 통상의 반도체 프로세스에서 사용되고 있는 실리콘 산화막 또는 실리콘 질화막에 의해 구성하는 것이 가능하다. 절연막(15)의 두께는, 예를 들면, 후술하는 제조 공정에서의 메모리층(22)의 매입을 고려하여, 그 세대의 최소 치수 룰보다도 조금 두꺼운 정도에 억제하는 것이 바람직하다.
이 메모리 디바이스(1)는, 예를 들면 다음과 같이 하여 제조할 수 있다.
도 9 내지 도 17은, 이 메모리 디바이스(1)의 제조 방법을 공정순으로 도시한 것이다. 우선, 실리콘으로 이루어지는 기판(11)에, 통상의 LSI(Large Scale Integrated circuit) 프로세스에 의해 소자 분리층(11B)을 형성한 후, 복수의 액세스 트랜지스터(Tr) 및 주변 회로(도시 생략)를 구성하는 트랜지스터를 형성한다. 이 때, 액세스 트랜지스터(Tr)의 게이트는 워드선(WL)이 된다. 워드선(WL)의 측면은, 절연층(12A)으로 피복한다.
계속해서, 액세스 트랜지스터(Tr)의 위에 층간 절연막(14A)을 형성하고, 이 층간 절연막(14A)에 콘택트 구멍을 마련하여, 예를 들면 인(P)을 포함하는 폴리실리콘 등의 도전 재료로 매입함에 의해, 비트 콘택트 전극(BC) 및 접속 플러그(13)를 형성한다.
그 후, 층간 절연막(14A), 비트 콘택트 전극(BC) 및 접속 플러그(13)의 위에, 층간 절연막(14B)을 형성하고, 이 층간 절연막(14B)에 콘택트 구멍을 마련한다. 계속해서, 텅스텐(W) 등의 도전 재료막을 형성하고, 에칭 등에 의해 가공함에 의해, 도 9 및 도 10에 도시한 바와 같이, 비트 콘택트 전극(BC)상에 제1 비트선(1BL)을 형성한다.
계속해서, 도 11 및 도 12에 도시한 바와 같이, 제1 비트선(1BL) 및 층간 절연막(14B)의 위에, 층간 절연막(14C)을 형성하고, 이 층간 절연막(14C)에 콘택트 구멍을 마련하여, 도전 재료로 매입한다. 이에 의해, 접속 플러그(13)상에 노드 콘택트 전극(NC)을 형성하다. 또한, 여기까지의 제조 공정은, 통상의 COB(Capacitor Over Bit Line)형 DRAM 프로세스의 형성 플로를 이용하는 것이 가능하다.
그 후, 도 13 및 도 14에 도시한 바와 같이, 노드 콘택트 전극(NC)상에, 제1 전극(21)을 형성한다. 그 수법법으로서는, 노드 콘택트 전극(NC)상에 미세한 홀을 형성하여 제1 전극(21)으로 매입한 방법, 노드 콘택트 전극(NC)상에 자기 정합적으로 도전층(예를 들면 금속 실리사이드층)을 형성하는 방법 등이 있다. 도 14에서는, 예를 들면, 후자의 경우를 나타내고 있다. 단, 도 11 및 도 12에 도시한 노드 콘택트 전극(NC)이 매입하고 재료를 그대로 이용하는 것이 가능하면, 이 공정은 불필요하다.
계속해서, 마찬가지로 도 13, 도 14 및 도 15의 A에 도시한 바와 같이, 제1 전극(21) 및 층간 절연막(14C)의 위에, 절연막(15)을 형성한다. 도 15의 B에 도시한 바와 같이, 이 절연막(15)에, 도트 형상 패턴의 구멍(15A)을 마련한다. 구멍(15A) 내에는, 이웃하는 다른 액세스 트랜지스터(Tr)를 통하여 동일한 제1 비트선(1BL)에 접속된 2개의 제1 전극(21)을 노출시킨다. 환언하면, 구멍(15A) 내에, 워드선(WL)의 연장 방향에 평행한 방향으로 이웃하는 2개의 제1 전극(21)을 노출시킨다. 구멍(15A)은, 단순한 반복 패턴으로 되기 때문에, 광의 간섭 효과를 활용하여, 리소그래피 공정의 노광 마진을 확보하기 쉬워진다.
절연막(15)에 구멍(15A)을 마련한 후, 구멍(15A) 내의 제1 전극(21)의 표면 처리(예를 들면 스퍼터 에치 클리닝 처리)를 시행하여, 도 15의 C에 도시한 바와 같이, 절연막(15)의 전면에, 메모리층 재료막(22C)을 형성한다. 메모리층 재료막(22C)의 형성 방법은 특히 한정되지 않지만, CVD(Chemical Vapor Deposition)법 또는 스퍼터법에 의해 형성하는 것이 가능하다.
스퍼터법의 경우는, 구멍(15A)의 내부를 높은 피복성으로써 매입하는 것이 가능하기 때문에, 지향성 스퍼터법, 바이어스 스퍼터법 또는 고온 스퍼터법과 같은 수법도 생각된다.
지향성 스퍼터법은, 메모리층(22)의 재료로 이루어지는 스퍼터 타겟과 기판과의 거리를 길게 하고, 기판에서 본 타겟의 견입각(expected angle)을 좁게 하고, 압력을 내려서 도중의 산란을 줄여서, 스퍼터 입자의 도트 저부에의 퇴적 효율을 향상시킨 스퍼터 방법이다.
바이어스 스퍼터법은, 기판측에도 바이어스를 걸어서 Ar+ 등의 이온화한 스퍼터 가스를 입사시켜서, 구멍(15A)의 어깨의 부분에 퇴적한 메모리층(22)의 재료를 일부 깎으면서서 성막한 스퍼터법이다. 구멍(15A)의 저부에 퇴적하는 양이 증가한다.
고온 스퍼터법은, 재료의 융점에 가까운 온도로 기판을 가열하면서 스퍼터 성막하는 것으로, 한번 기판 표면에 부착한 스퍼터 재료를 유동시켜서, 구멍(15A)의 내부를 매입하는 스퍼터법이다. 메모리층(22)의 재료는 융점이 낮은 금속을 포함하고 있는 경우도 많기 때문 적용하기 쉽다. 또는, 통상의 스퍼터법으로 성막 후, 가열하여 리플로시켜도 좋다.
본 실시의 형태에서는, 메모리층 재료막(22C)은, 2개의 제1 전극(21)을 둘러싸는 구멍(15A)을 통함하여 매입하기 때문에, 최소 치수 룰의 폭의 구멍(15A)을 매입할 필요는 없다. 또한, 구멍(15A)의 깊이가 최소 치수 룰보다도 조금 깊은 정도이면, 애스펙트비(구멍(15A)의 깊이/구멍(15A)의 폭)을 1 이하로 억제하는 것이 가능하여, 상기한 어느 수법이라도 매입하는 것이 가능하다.
또한, 복수의 재료를 성막하기 위해서는, 동시에 복수의 타겟으로부터 스퍼터 성막하는 Co-스퍼터, 처음부터 복수 재료에 의해 형성된 합금 타겟을 이용하는 방법, 산소나 질소를 함유시키고 싶은 경우는, 그 가스 분위기, 또는 Ar 가스 등과의 혼합 가스 분위기에서 형성시키는 반응성 스퍼터 등을 조합시켜도 좋다.
구멍(15A)을 메모리층 재료막(22C)으로 매입한 후, 도 15의 D에 도시한 바와 같이, 구멍(15A)에서 비어져 나온 메모리층 재료막을 CMP(화학기계 연마)에 의해 제거한다. 이에 의해, 도 16 및 도 17에 도시한 바와 같이, 구멍(15A) 내에 메모리층(22)을 형성한다. 여기서는, 구멍(15A)이 단순한 반복 패턴이기 때문에, 국소적인 연마 레이트의 편차나 디싱의 문제를 억제·최적화하기 쉬워지고, 충분한 프로세스 마진을 확보하는 것이 가능해진다.
메모리층(22)을 형성한 후, 메모리층(22)의 위에, 제2 비트선(2BL)을 형성하기 위한 도전막(도시 생략)을 형성한다. 이 도전막은, 텅스텐(W) 등, 통상의 반도체 프로세스에서 사용되고 있는 가공하기 쉬운 재료로 이루어지는 단층막 또는 적층막이라도 좋다. 성막 방법도 통상의 스퍼터 성막으로 좋지만, 특히 수법을 한정하는 것은 아니다. 또한, 이 도전막은 메모리 소자(20)의 상부 전극도 겸하기 때문에, 메모리층(22) 윗면과의 콘택트가 취하여지도록, 성막 전에 에칭 등의 전처리를 행하여도 좋다.
메모리층(22)의 위에 도전막을 형성한 후, 이 도전막을, 예를 들면 리소그래피 공정 및 에칭 공정에 의해, 제2 전극(상부 전극)으로서의 제2 비트선(2BL)의 패턴으로 가공한다. 여기서 형성되는 제2 비트선(2BL)의 패턴은, 최소 치수 룰보다 느슨한 피치의 단순한 L/S 패턴이라도 좋고, 비교적 용이하게 실현 가능하다.
최후로, 제2 비트선(2BL)을 절연막(도시 생략)으로 덮고, 또한 상부의 배선층(도시 생략)과 접속하는 콘택트 구멍(도시 생략)을 개공하고, 통상의 반도체 배선 공정에 준한 형태로 회로 패턴(도시 생략)을 형성한다. 이상에 의해, 도 1 내지 도 4에 도시한 메모리 디바이스(1)가 완성된다.
이 메모리 디바이스(1)에서는, 제1 비트선(1BL)과 제2 비트선(2BL)과의 양쪽의 전위를 Vc 또는 GND로 상보적으로 변화시킴에 의해, 메모리 소자(20)의 제1 전극(21)과 제2 비트선(2BL)과의 사이에 도시하지 않은 전원(펄스 인가 수단)으로부터 +Vc 또는 -Vc의 전압이 인가되어, 메모리층(22)의 전기적 특성, 예를 들면 저항치가 변화하는 것이고, 이에 의해 정보의 기록 및 소거가 행하여진다. 이하, 그 동작을 구체적으로 설명한다.
우선, 제2 비트선(2BL)이 예를 들면 정전위, 제1 전극(21)측이 부전위가 되도록 하여 메모리 소자(20)에 대해 정전압을 인가한다. 이에 의해, 메모리층(22)에서, 이온원층(22B)으로부터 예를 들면 Cu 및/또는 Zr 등의 양이온이 이온 전도되고, 하부 전극(21)측에서 전자와 결합하여 석출하고, 그 결과, 제1 전극(21)과 저항 변화층(22A)과의 계면에 금속 상태로 환원된 저저항의 Zr 및/또는 Cu 등의 도전 패스(필라멘트)가 형성된다. 또는, 저항 변화층(22A)중에 도전 패스가 형성된다. 따라서, 저항 변화층(22A)의 저항치가 낮아지고, 초기 상태의 고저항 상태로부터 저저항 상태로 변화한다.
그 후, 정전압을 제거하여 메모리 소자(20)에 걸리는 전압을 없애여도, 저저항 상태가 유지된다. 이에 의해 정보가 기록된 것으로 된다. 한번만 기록이 가능한 메모리 디바이스, 이른바, PROM(Programmable Read Only Memory)에 이용하는 경우에는, 상기한 기록 과정만으로 기록은 완결된다.
한쪽, 소거가 가능한 메모리 디바이스, 즉, RAM(Random Access Memory) 또는 EEPROM(Electronically Erasable and Programmable Read Only Memory) 등에의 응용에는 소거 과정이 필요하다. 소거 과정에서는, 제2 비트 라인(2BL)이 예를 들면 부전위, 제1 전극(21)측이 정전위가 되도록, 메모리 소자(20)에 대해 부전압을 인가한다. 이에 의해, 저항 변화층(22) 내에 형성되어 있던 도전 패스의 Zr 및/또는 Cu가 산화하여 이온화하고, 이온원층(22B)에 용해 또는 Te 등과 결합하여 Cu2Te, CuTe 등의 화합물을 형성한다. 그러면, Zr 및/또는 Cu에 의한 도전 패스가 소멸, 또는 감소하여 저항치가 높아진다. 또는, 또한 이온원층(22B)중에 존재하는 Al이나 Ge 등의 첨가 원소가 애노드극상에 산화막을 형성하여, 고저항의 상태로 변화한다.
그 후, 부전압을 제거하여 메모리 소자(20)에 걸리는 전압을 없애여도, 저항치가 높아진 상태로 유지된다. 이에 의해, 기록된 정보를 소거하는 것이 가능해진다. 이와 같은 과정을 반복함에 의해, 메모리 소자(20)에 정보의 기록과 기록된 정보의 소거를 반복하여 행할 수 있다.
그리고, 예를 들면, 저항치가 높은 상태를 「0」의 정보에, 저항치가 낮은 상태를 「1」의 정보에, 각각 대응시키면, 정전압의 인가에 의한 정보의 기록 과정에서 「0」으로부터 「1」로 바뀌고, 부전압의 인가에 의한 정보의 소거 과정에서 「1」로부터 「0」으로 바뀔 수 있다.
기록 데이터를 복조하기 위해서는, 초기의 저항치와 기록 후의 저항치와의 비는 클수록 바람직하다. 단, 저항 변화층의 저항치가 너무 큰 경우에는, 기록, 즉 저저항화하는 것이 곤란해지고, 기록 임계치 전압이 너무 커지기 때문에, 초기 저항치는 1GΩ 이하가 바람직하다. 저항 변화층(22A)의 저항치는, 예를 들면, 희토류 원소의 산화물에 의해 구성되는 경우에는, 그 두께나 포함되는 산소의 양 등에 의해 제어하는 것이 가능하다.
또한, 기록 동작 및 소거 동작을 저저항화 및 고저항화의 어느 쪽에 대응시키는지는 정의의 문제이지만, 본 명세서에서는 저저항 상태를 기록 상태, 고저항 상태를 소거 상태로 정의한다.
이와 같이 본 실시의 형태에서는, 2개의 제1 전극(21)이, 이웃하는 다른 액세스 트랜지스터(Tr)를 통하여 동일한 제1 비트선(1BL)에 접속되어 있음과 함께 하나의 메모리층(22)을 공유하고, 이 하나의 메모리층(22)은 하나의 제2 비트선(2BL)에 접속되어 있도록 하였기 때문에, 메모리층(22)의 평면 형상을 단순화하고, 치수 룰을 완화하는 것이 가능해진다. 따라서, 드라이 에칭 가공이 어려운 재료를 사용한 경우에도, 절연막(15)의 구멍(15A)에의 매입 및 CMP에 의해 용이하게 메모리층(22)을 형성 가능해진다. 또한, 메모리층(22)에의 제2 비트선(2BL)의 전기적 접속도 용이하게 행하는 것이 가능해지고, 종래와 같은 뒷받침 배선도 불필요하게 된다. 따라서, 미세한 메모리 소자(20)를 안정하게 생산하는 것이 가능해지고, 메모리 소자(20)의 미세화가 가능해진다.
(제2의 실시의 형태)
도 18 및 도 19는, 본 발명된 제2의 실시의 형태에 관한 메모리 디바이스(1A)의 평면 구성을 도시한 것이다. 이 메모리 디바이스(1A)는, 메모리층(22)의 위에 절연막(16)을 마련하고, 이 절연막(16)의 콘택트 구멍(16A)을 통하여 제2 비트선(2BL)을 메모리층(22)에 접속하도록 한 것이다. 이것을 제외하고는, 메모리 디바이스(1A)는, 상기 제1의 실시의 형태와 같은 구성을 갖고 있다.
상술한 제1의 실시의 형태에서는, 메모리층(22)이 얇고, 제2 비트선(2BL)이 두꺼운 경우에, 제2 비트선(2BL) 가공의 오버 에치시에 메모리층(22) 상부를 깊게 깎아내는, 또는 데미지를 주어서 충분한 소자 특성을 얻을 수 없게 될 가능성이 있다. 본 실시의 형태에서는, 메모리층(22)의 위에 절연막(16)을 마련하고, 이 절연막(16)의 콘택트 구멍(16A)을 통하여 제2 비트선(2BL)을 메모리층(22)에 접속함에 의해, 그와 같은 가능성을 작게 하여, 높은 소자 특성을 유지하는 것이 가능해진다.
절연막(16)의 재료는, 통상의 반도체 프로세스에서 사용되고 있는 실리콘 산화막, 실리콘 질화막 또는 저유전율막, 또는 그 적층막 등, 특히 한정하는 것이 아니다. 절연막(16)의 두께는, 제2 비트선(2BL)을 형성할 때의 도전막의 오버 에치에 견딜수 있을 두께가 필요하다.
도 20 내지 도 23은, 이 메모리 디바이스(1A)의 제조 방법의 주요부를 공정순으로 도시한 것이다. 또한, 제1의 실시의 형태와 제조 공정이 중복되는 부분에 관해서는, 도 9 내지 도 17을 참조하여 설명한다.
우선, 실리콘으로 이루어지는 기판(11)에, 제1의 실시의 형태와 같이 하여, 통상의 LSI 프로세스에 의해 소자 분리층(11B)을 형성한 후, 복수의 액세스 트랜지스터(Tr) 및 주변 회로(도시 생략)를 구성하는 트랜지스터를 형성한다. 이 때, 액세스 트랜지스터(Tr)의 게이트는 워드선(WL)이 된다. 워드선(WL)의 측면은, 절연층(12A)으로 피복한다.
계속해서, 제1의 실시의 형태와 같이 하여, 액세스 트랜지스터(Tr)의 위에 층간 절연막(14A)을 형성하고, 이 층간 절연막(14A)에 콘택트 구멍을 마련하고, 예를 들면 인(P)을 포함하는 폴리실리콘 등의 도전 재료로 매입함에 의해, 비트 콘택트 전극(BC) 및 접속 플러그(13)를 형성한다.
그 후, 제1의 실시의 형태와 같이 하여, 도 9 및 도 10에 도시한 공정에 의해, 층간 절연막(14A), 비트 콘택트 전극(BC) 및 접속 플러그(13)의 위에, 층간 절연막(14B)을 형성하고, 이 층간 절연막(14B)에 콘택트 구멍을 마련한다. 계속해서, 텅스텐(W) 등의 도전 재료막을 형성하고, 에칭 등에 의해 가공함에 의해, 비트 콘택트 전극(BC)상에 제1 비트선(1BL)을 형성한다.
계속해서, 제1의 실시의 형태와 같이 하여, 도 11 및 도 12에 도시한 공정에 의해, 제1 비트선(1BL) 및 층간 절연막(14B)의 위에, 층간 절연막(14C)을 형성하고, 이 층간 절연막(14C)에 콘택트 구멍을 마련하여, 도전 재료로 매입한다. 이에 의해, 접속 플러그(13)상에 노드 콘택트 전극(NC)을 형성한다. 또한, 여기까지의 제조 공정은, 제1의 실시의 형태와 마찬가지로, 통상의 COB형 DRAM 프로세스의 형성 플로를 이용하는 것이 가능하다.
그 후, 제1의 실시의 형태와 같이 하여, 도 13 및 도 14에 도시한 공정에 의해, 노드 콘택트 전극(NC)상에, 제1 전극(21)을 형성한다.
계속해서, 제1의 실시의 형태와 같이 하여, 마찬가지로 도 13, 도 14 및 도 15의 A에 도시한 공정에 의해, 제1 전극(21) 및 층간 절연막(14C)의 위에, 절연막(15)을 형성한다. 제1의 실시의 형태와 같이 하여, 도 15의 B에 도시한 공정에 의해, 이 절연막(15)에, 도트 형상 패턴의 구멍(15A)을 마련한다. 구멍(15A) 내에는, 인접하는 다른 액세스 트랜지스터(Tr)를 통하여 동일한 제1 비트선(1BL)에 접속된 2개의 제1 전극(21)을 노출시킨다. 환언하면, 구멍(15A) 내에, 워드선(WL)의 연장 방향에 평행한 방향으로 인접하는 2개의 제1 전극(21)을 노출시킨다. 구멍(15A)은, 단순한 반복 패턴으로 되기 때문에, 광의 간섭 효과를 활용하여, 리소그래피 공정의 노광 마진을 확보하기 쉬워진다.
절연막(15)에 구멍(15A)을 마련한 후, 구멍(15A) 내의 제1 전극(21)의 표면 처리(예를 들면 스퍼터 에치 클리닝 처리)를 시행하여, 제1의 실시의 형태와 같이 하여, 도 15의 C에 도시한 공정에 의해, 절연막(15)의 전면에, 메모리층 재료막(22C)을 형성한다.
구멍(15A)을 메모리층 재료막(22C)으로 매입한 후, 제1의 실시의 형태와 같이 하여, 도 15의 D에 도시한 공정에 의해, 구멍(15A)에서 비어져 나온 메모리층 재료막을 CMP에 의해 제거한다. 이에 의해, 제1의 실시의 형태와 같이 하여, 도 16 및 도 17에 도시한 공정에 의해, 구멍(15A) 내에 메모리층(22)을 형성한다. 여기서는, 구멍(15A)이 단순한 반복 패턴이기 때문에, 국소적인 연마 레이트의 편차나 디싱의 문제를 억제·최적화하기 쉬워지고, 충분한 프로세스 마진을 확보하는 것이 가능해진다.
메모리층(22)을 형성한 후, 도 20 및 도 21에 도시한 바와 같이, 메모리층(22)의 위에, 상술한 두께 및 재료로 이루어지는 절연막(16)을 형성한다.
계속해서, 도 22 및 도 23에 도시한 바와 같이, 절연막(16)의 메모리층(22)상의 위치에, 콘택트 구멍(16A)을 개공한다. 콘택트 구멍(16A)은, 도트 형상의 메모리층(22)의 각각에 관해 1개 개공하면 좋기 때문에, 2개의 제1 전극(21)이 하나의 도트 형상의 메모리층(22)을 공유하고 있는 레이아웃에서는, 콘택트 구멍(16A)의 피치도 느슨하고, 콘택트 구멍(16A)을 용이하게 형성하는 것이 가능하다.
절연막(16)에 콘택트 구멍(16A)을 마련한 후, 제2 비트선(2BL)을 형성하기 위한 도전막(도시 생략)을 형성한다. 이 도전막은, 텅스텐(W) 등, 통상의 반도체 프로세스에서 사용되고 있는 가공하기 쉬운 재료로 이루어지는 단층막 또는 적층막이면 좋다. 성막 방법도 통상의 스퍼터 성막으로 좋지만, 특히 수법을 한정하는 것이 아니다. 또한, 콘택트 구멍(16A) 저부에 노출하은 메모리층(22)의 저항을 내리기 위해, 에칭 등의 전처리를 행하여도 좋다.
메모리층(22)의 위에 도전막을 형성한 후, 이 도전막을, 예를 들면 리소그래피 공정 및 에칭 공정에 의해, 제2 비트선(2BL)의 패턴으로 가공한다. 여기서 형성된 제2 비트선(2BL)의 패턴은, 최소 치수 룰보다 느슨한 피치의 단순한 L/S 패턴이면 좋고, 비교적 용이하게 실현 가능하다.
또한, 텅스텐(W) 등의 도전막이 어느 정도 두꺼워도, RIE 가공시에 하지가 되는 절연막(16)과의 선택비는 확보하기 쉽기 때문에, 오버 에칭시에 메모리층(22)에 데미지를 줄 우려도 작다.
최후로, 제1의 실시의 형태와 같이 하여, 제2 비트선(2BL)을 절연막(도시 생략)으로 덮고, 다시 상부의 배선층(도시 생략)과 접속하는 콘택트 구멍(도시 생략)을 개공하고, 통상의 반도체 배선 공정에 준하는 형태로 회로 패턴(도시 생략)을 형성한다. 이상에 의해, 도 18 내지 도 19에 도시한 메모리 디바이스(1A)가 완성된다.
이 메모리 디바이스(1A)의 동작은 제1의 실시의 형태와 마찬가지이다.
이와 같이 본 실시의 형태에서는, 절연막(16)의 콘택트 구멍(16A)을 통하여 제2 비트선(2BL)을 메모리층(22)에 접속하도록 하였기 때문에, 제1의 실시의 형태의 효과에 더하여, 제2 비트선(2BL)이 메모리층(22)과 비교하여 두꺼운 경우에도, 미세한 메모리 소자(20)를 안정하게 생산하는 것이 가능해진다.
(제3의 실시의 형태)
도 24는, 본 발명된 제3의 실시의 형태에 관한 메모리 디바이스(1)의 메모리 소자(20A)의 구성을 도시한 것이다. 이 메모리 디바이스(1)는, 메모리 소자(20A)가 PCM(Phase Change Memory)(상변화형 메모리)에 의해 구성되어 있는 것을 제외하고는, 상기 제1 또는 제2의 실시의 형태와 같은 구성, 작용 및 효과를 가지며, 제1 또는 제2의 실시의 형태와 같이 하여 제조할 수 있다. 따라서, 대응하는 구성 요소에는 동일한 부호를 붙이고 설명한다.
메모리 소자(20A)는, 제1 전극(21) 및 제2 비트선(2BL)과의 사이에, Ge2 Sb2 Te5 등의 GeSbTe 합금으로 이루어지는 메모리층(24)을 갖는 PCM이다. 메모리층(24)은, 전류의 인가에 의해 결정상태와 비정질 상태(어모퍼스 상태)와의 상변화가 생기고, 이상 변화에 수반하여 저항치가 가역적으로 변화하는 것이다.
이 메모리 디바이스(1)에서는, 제1 비트선(1BL)과 제2 비트선(2BL)과의 양쪽의 전위를 Vc 또는 GND로 상보적으로 변화시킴에 의해, 메모리 소자(20)의 제1 전극(21)과 제2 비트선(2BL)과의 사이에 도시하지 않은 전원(펄스 인가 수단)으로부터 +Vc 또는 -Vc의 전압이 인가되고, 메모리층(24)이 고저항의 비정질 상태로부터 저저항의 결정상태로(또는, 저저항의 결정상태로부터 고저항의 비정질 상태로) 변화한다. 이와 같은 과정을 반복함에 의해, 메모리 소자(20A)에 정보의 기록과 기록된 정보의 소거를 반복하여 행할 수 있다.
(제4의 실시의 형태)
도 25는, 본 발명된 제4의 실시의 형태에 관한 메모리 디바이스(1)의 메모리 소자(20B)의 구성을 도시한 것이다. 이 메모리 디바이스(1)는, 메모리 소자(20B)가 ReRAM(Resistive Random Access Memory)(저항변화형 메모리)에 의해 구성되어 있는 것을 제외하고는, 상기 제1 또는 제2의 실시의 형태와 같은 구성, 작용 및 효과를 가지며, 제1 또는 제2의 실시의 형태와 같이 하여 제조할 수 있다. 따라서, 대응하는 구성 요소에는 동일한 부호를 붙이고 설명한다.
메모리 소자(20B)는, 제1 전극(21) 및 제2 비트선(2BL)과의 사이에, NiO, TiO2, PrCaMnO3 등의 산화물로 이루어지는 메모리층(25)을 갖는 ReRAM이고, 산화물에의 전압의 인가에 의해 저항치가 가역적으로 변화하는 것이다.
이 메모리 디바이스(1)에서는, 제1 비트선(1BL)과 제2 비트선(2BL)과의 양쪽의 전위를 Vc 또는 GND로 상보적으로 변화시킴에 의해, 메모리 소자(20)의 제1 전극(21)과 제2 비트선(2BL)과의 사이에 도시하지 않은 전원(펄스 인가 수단)으로부터 +Vc 또는 -Vc의 전압이 인가되고, 메모리층(25)이 고저항 상태로부터 저저항 상태로(또는, 저저항 상태fhqnxj 고저항 상태로) 변화한다. 이와 같은 과정을 반복함에 의해, 메모리 소자(20B)에 정보의 기록과 기록된 정보의 소거를 반복하여 행할 수 있다.
이상, 실시의 형태를 들어tj 본 발명를 설명하였지만, 본 발명은, 상기 실시의 형태로 한정되는 것이 아니고, 여러가지로 변형하는 것이 가능하다.
예를 들면, 상기 실시의 형태에서 설명한 각 층의 재료, 또는 성막 방법 및 성막 조건 등은 한정되는 것이 아니고, 다른 재료로 하여도 좋고, 또는 다른 성막 방법으로 하여도 좋다.
또한, 예를 들면, 상기 실시의 형태에서는, 메모리 소자(20, 20A, 20B) 및 기록 장치(1, 1A)의 구성을 구체적으로 들어서 설명하였지만, 모든 층을 구비할 필요는 없고, 또한, 다른 층을 더욱 구비하고 있어도 좋다. 예를 들면, 상기 실시의 형태에서는, 메모리 소자(20)의 제2 전극(상부 전극)과 제2 비트선(2BL)을 겸용하는 경우에 관해 설명하였지만, 메모리 소자(20)의 제2 전극을, 제2 비트선(2BL)과는 별개로 마련하는 것도 가능하다.
도 26에 있어서, 메모리 시스템(23)은 메모리 인터페이스(24), 메모리 컨트롤러(25), 및 메모리 디바이스(1)를 포함한다. 이 예에서, 메모리 컨트롤러(25)는 메모리 인터페이스(24) 및 메모리 디바이스(1)에 접속된다. 메모리 컨트롤러(25)는 메모리 디바이스(1)의 동작을 제어하도록 구성된다. 메모리 디바이스(1)는 앞에서 설명되었다. 메모리 디바이스(1)는 복수의 메모리 소자를 포함한다. 각각의 메모리 소자는 제1 전극과 제2 전극의 사이에 메모리층을 갖는다. 상기 복수의 메모리층은 도트 형상 패턴이다. 2개의 인접한 제1 전극은 동일한 메모리층을 공유한다.
또한, 본 기술은 이하와 같은 구성을 취하는 것도 가능하다.
(1) 메모리 디바이스는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 메모리층을 각각 갖는 복수의 메모리 소자를 포함하고,
상기 복수의 메모리층은 도트 형상 패턴이고, 2개의 인접한 상기 제1 전극은 동일한 메모리층을 공유한다.
(2) 상기 (1)의 메모리 디바이스에 있어서,
상기 복수의 메모리 소자에 접속되고, 복수의 워드선에 의해 제어되는 복수의 액세스 트랜지스터를 더 구비하고,
상기 2개의 인접한 제1 전극은 대응하는 2개의 인접한 액세스 트랜지스터를 통하여 동일한 제1 비트선에 접속되고, 상기 복수의 워드선의 연장 방향에 수직인 방향의 2개의 인접한 메모리층은 동일한 제2 비트선에 접속된다.
(3) 상기 (2)의 메모리 디바이스에 있어서,
각각의 액세스 트랜지스터의 소스와 드레인 중의 하나는, 비트 콘택트 전극을 통하여 상기 대응하는 제1 비트선에 접속되고,
상기 액세스 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는, 노드 콘택트 전극을 통하여 상기 대응하는 제1 전극에 접속된다.
(4) 상기 (3)의 메모리 디바이스에 있어서,
1개의 비트 콘택트 전극은 2개의 인접한 액세스 트랜지스터에 의해 공유되고,
1개의 노드 콘택트 전극은 각각의 액세스 트랜지스터에 대해 마련된다.
(5) 상기 (2)의 메모리 디바이스에 있어서,
상기 제2 전극은 상기 제2 비트선으로서 기능한다.
(6) 상기 (2)의 메모리 디바이스에 있어서,
상기 제1 비트선과 상기 제2 비트선 양쪽 모두에 인가된 전위는 양(positive)의 전위와 그라운드 사이에서 상보적으로 변화하여, 양의 전압 또는 음의 전압이 각각의 메모리층에 인가된다.
(7) 상기 (2)의 메모리 디바이스에 있어서,
상기 워드선과 상기 제1 비트선 각각의 폭은 최소 치수 룰(dimension rule)과 동등하고,
상기 복수의 제1 비트선의 피치는 최소 치수 룰 보다 3 배 더 크고,
상기 복수의 제2 비트선의 피치는 최소 치수 룰 보다 2배 더 크다.
(8) 상기 (1)의 메모리 디바이스에 있어서,
각각의 메모리층은 저항 변화층과 이온원층을 포함하고,
상기 이온원층은, 음이온화 이온 전도 재료로서 적어도 하나의 칼코겐 원소를 포함하고, 양이온화 원소로서, 적어도 하나의 금속 원소를 포함하고,
상기 저항 변화층은 상기 이온원층 보다 저항치가 높은 재료에 의해 구성되고, 전기 전도성 배리어로서의 기능을 갖는다.
(9) 상기 (1)의 메모리 디바이스에 있어서,
각각의 상기 메모리 소자는 상변화형 메모리이고,
각각의 메모리 층은 GeSbTe 합금이다.
(10) 상기 (1)의 메모리 디바이스에 있어서,
각각의 상기 메모리 소자는 저항 변화성 메모리이고,
각각의 메모리 층은 산소로 이루어진다.
(11) 상기 (1)의 메모리 디바이스에 있어서,
상기 메모리층은 상기 제1 전극 상부의 절연막에 마련된 구멍에 매입된다.
(12) 상기 (2)의 메모리 디바이스에 있어서,
상기 제2 비트선은 상기 제1 비트선에 평행한 방향이다.
(13) 메모리 디바이스의 제조 방법에 있어서,
제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 메모리층을 각각 갖는 복수의 메모리 소자를 반도체 기판상에 형성하는 스텝을 포함하고,
상기 복수의 메모리층은 도트 형상 패턴이고, 2개의 인접한 상기 제1 전극은 동일한 메모리층을 공유한다.
(14) 상기 (13)의 메모리 디바이스의 제조 방법에 있어서,
상기 반도체 기판상에 복수의 액세스 트랜지스터를 형성하는 스텝과,
상기 복수의 액세스 트랜지스터에 복수의 워드선을 접속하는 스텝을 더 포함하고,
상기 2개의 인접한 제1 전극은 대응하는 2개의 인접한 액세스 트랜지스터를 통하여 동일한 제1 비트선에 접속되고, 상기 복수의 워드선의 연장 방향에 수직인 방향의 2개의 인접한 메모리층은 동일한 제2 비트선에 접속된다.
(15) 상기 (14)의 메모리 디바이스의 제조 방법에 있어서,
각각의 액세스 트랜지스터에 비트 콘택트 전극을 접속하는 스텝과,
상기 비트 콘택트 전극에 제1 비트선을 접속하는 스텝과,
각각의 액세스 트랜지스터에 노드 콘택트 전극을 접속하는 스텝과,
상기 노드 콘택트 전극상에 대응하는 제1 전극을 형성하는 스텝을 더 포함한다.
(16) 상기 (14)의 메모리 디바이스의 제조 방법에 있어서,
상기 제1 전극 상부를 절연막으로 덮는 스텝과,
상기 절연막에 구멍을 형성하여, 대응하는 2개의 인접하는 액세스 트랜지스터를 통하여 동일한 제1 비트선에 접속된 2개의 인접한 제1 전극을 노출하는 스텝과,
메모리층 재료막으로 상기 구멍을 매입하는 스텝과,
상기 구멍에서 비어져 나온 상기 메모리층 재료막을 화학기계 연마에 의해 제거하는 스텝을 포함한다.
(17) 상기 (14)의 메모리 디바이스의 제조 방법에 있어서,
각각의 메모리층상에 절연막을 형성하는 스텝과,
상기 절연막내의 콘택트 홀을 통해 대응하는 메모리층에 상기 제2 비트선을 접속하는 스텝을 더 포함한다.
(18) 상기 (14)의 메모리 디바이스의 제조 방법에 있어서,
상기 워드선과 상기 제1 비트선 각각의 폭은 최소 치수 룰(dimension rule)과 동등하고,
상기 복수의 제1 비트선의 피치는 최소 치수 룰 보다 3 배 더 크고,
상기 복수의 제2 비트선의 피치는 최소 치수 룰 보다 2배 더 크다.
(19) 상기 (31)의 메모리 디바이스의 제조 방법에 있어서,
각각의 메모리층은 저항 변화층과 이온원층을 포함하고,
상기 이온원층은, 음이온화 이온 전도 재료로서 적어도 하나의 칼코겐 원소를 포함하고, 양이온화 원소로서 적어도 하나의 금속 원소를 포함하고,
상기 저항 변화층은 상기 이온원층 보다 저항치가 높은 재료에 의해 구성되고, 전기 전도성 배리어로서의 기능을 갖는다.
(20) 메모리 시스템에 있어서,
메모리 인터페이스와,
제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 메모리층을 각각 갖는 복수의 메모리 소자를 포함하는 메모리 디바이스와,
상기 메모리 인터페이스와 상기 메모리 디바이스에 접속되고, 상기 메모리 디바이스의 동작을 제어하는 메모리 컨트롤러를 포함하고,
상기 복수의 메모리층은 도트 형상 패턴이고, 2개의 인접한 상기 제1 전극은 동일한 메모리층을 공유한다.

Claims (20)

  1. 각각 제1 전극과 제2 전극의 사이에 메모리층을 가지는 복수의 메모리 소자와, 워드선에 의해 제어되는 복수의 액세스 트랜지스터와, 상기 워드선에 직교하는 방향으로 마련된 제1 비트선과, 상기 제1 비트선에 평행한 방향으로 마련된 제2 비트선을 구비하고,
    상기 제1 전극은, 각각 상기 액세스 트랜지스터를 통하여 상기 제1 비트선에 접속되고,
    상기 제2 전극은, 상기 제2 비트선의 기능을 겸하고 있고,
    상기 메모리층은, 2개의 제1 전극을 덮는 도트 형상의 패턴으로 마련되고,
    상기 2개의 제1 전극이, 이웃하는 다른 액세스 트랜지스터를 통하여 동일한 제1 비트선에 접속되고, 또한 상기 워드선의 연장방향에 평행한 방향으로 인접함과 함께, 2개의 상기 메모리 소자마다 분할되어 있는 1개의 메모리층을 공유하고,
    상기 1개의 메모리층은 1개의 상기 제2 비트선에 접속되어 있는 것을 특징으로 하는 메모리 디바이스.
  2. 제1항에 있어서,
    상기 메모리층은 상기 제1 전극 상부의 절연막에 마련된 구멍에 매입되어 있는 것을 특징으로 하는 메모리 디바이스.
  3. 제1항에 있어서,
    상기 제1 비트선과 상기 액세스 트랜지스터를 접속하는 비트 콘택트 전극과,
    상기 제1 전극과 상기 액세스 트랜지스터를 접속하는 노드 콘택트 전극을 구비하고,
    상기 비트 콘택트 전극은, 상기 제1의 비트선에 겹쳐짐과 함께, 이웃하는 2개의 워드선의 사이에 마련되고,
    상기 노드 콘택트 전극은, 상기 제1 전극에 겹쳐짐과 함께, 상기 이웃하는 2개의 워드선의 각각을 사이에 두고 상기 비트 콘택트 전극의 반대측에 마련되어 있는 것을 특징으로 하는 메모리 디바이스.
  4. 제1항에 있어서,
    상기 워드선 및 상기 제1 비트선의 폭은 최소 치수 룰(F)에 동등하고, 상기 제1 비트선의 피치는 최소 치수 룰(F)의 3배(3F), 상기 워드선의 피치는 최소 치수 룰(F)의 2배(2F)인 것을 특징으로 하는 메모리 디바이스.
  5. 제3항에 있어서,
    상기 액세스 트랜지스터는, 상기 비트 콘택트 전극의 반분과, 상기 노드 콘택트 전극을 포함하는 평행사변형의 영역인 것을 특징으로 하는 메모리 디바이스.
  6. 제1항에 있어서,
    상기 메모리층은,
    텔루르(Te), 유황(S) 및 셀렌(Se) 중 적어도 1종의 칼코겐 원소와 함께 이온화 가능한 금속 원소를 포함하는 이온원층과,
    상기 이온원층보다도 저항치가 높은 재료에 의해 구성되는 저항 변화층을 포함하는 것을 특징으로 하는 메모리 디바이스.
  7. 반도체 기판에 복수의 액세스 트랜지스터를 형성하고, 상기 복수의 액세스 트랜지스터에 워드선을 접속하는 스텝과,
    상기 복수의 액세스 트랜지스터의 각각에 비트 콘택트 전극을 접속하고, 상기 비트 콘택트 전극에, 상기 워드선에 직교하는 방향으로 마련된 제1 비트선을 접속하는 스텝과,
    상기 복수의 액세스 트랜지스터의 각각에 노드 콘택트 전극을 접속하고, 상기 노드 콘택트 전극의 위에 제1 전극을 형성하는 스텝과,
    상기 제1 전극 상부를 절연막으로 덮는 스텝과,
    상기 절연막에 2개의 제1 전극을 둘러싸는 도트 형상 패턴의 구멍을 형성하고, 상기 구멍 내에, 이웃하는 다른 상기 액세스 트랜지스터를 통하여 동일한 상기 제1 비트선에 접속되고, 또한 상기 워드선의 연장방향에 평행한 방향으로 인접하는 상기 2개의 제1 전극을 노출시키는 스텝과,
    상기 구멍을 메모리층 재료막으로 매입하는 스텝과,
    상기 구멍에서 비어져 나온 상기 메모리층 재료막을 화학기계 연마에 의해 제거함에 의해, 상기 구멍 내에 상기 2개의 제1 전극에 의해 공유되는 1개의 메모리층을 형성하는 스텝과,
    1개의 상기 메모리층에, 상기 제1 비트선에 평행한 방향으로 마련된 1개의 제2 비트선을 접속하고, 상기 제2 비트선에 의해, 각각 상기 제1 전극과 제2 전극과의 사이에 상기 메모리층을 가지는 복수의 메모리 소자에서의 상기 제2 전극을 구성하는 스텝을 포함하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
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