JP2009246085A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】固体電解質メモリには書き換えを繰り返すことで固体電解質中のイオンＡ量及び電極の形状が変化してしまうため、安定した書き換えが困難であるという課題がある。
【解決手段】固体電解質層の抵抗変化によって情報を記憶または回路接続を変化させる半導体装置において、固体電解質層を例えばＣｕ−Ｔａ−Ｓ、それに隣接または近接するイオン供給層をＣｕ−Ｔａ−Ｏの組成にして、イオン供給層から供給されたイオンが固体電解質層内に導電パスを形成することにより、抵抗の高低により情報が記憶されるようにし、電気パルスを印加することで抵抗を変化させることができる。上記イオン供給層は例えばＣｕ−Ｔａ−Ｏ＝１：２：６の組成比を持つ結晶であり、安定して書換え動作を行うことができる。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に係り、特に、抵抗の差を利用して記憶情報を弁別する固体電解質材料を用いたメモリセル、例えば、高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あるいはアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものであり、さらに、低電圧で動作する、高速かつ、不揮発性を有するランダムアクセスメモリに関する。

固体電解質材料を用いた記録技術として、固体電解質メモリが提案されている。非特許文献１及び２には固体電解質メモリの詳細が記述されている。このメモリの記憶部とその周辺の構造を図２を用いて説明する。固体電解質メモリは記憶部ＲＭをＢＥＣと上部電極１５で挟んだ構造を持つ。記憶部ＲＭは、固体電解質層２１とイオン供給源となる電極２２の積層構造を持つ。固体電荷質２１中でモビリティの高いイオンが移動する。「モビリティが高いイオン」は、ある電解質中において、一定の電圧を印加したときに長距離移動するイオンと定義する。電極２２の材料はモビリティの高い元素Ａ（例えば、Ｃｕ）である。

固体電解質２１の材料は例えば、組成がＣｕとＳである合金であり、固体電解質２１はイオンＡを含む。ＢＥＣはイオン伝導度の低いプラグ材料１３と密着層１４の積層で形成される。上部電極１５はモビリティの低い金属材料を用いる。それにより電界を印加したときに移動することを防止する。記憶部ＲＭの抵抗が低い’ＯＮ状態’では固体電解質中に金属Ａにより形成させた電気伝導性フィラメントが電極２２−ＢＥＣ間を接続している。

一方、記憶部ＲＭの抵抗が高い’ＯＦＦ状態’では、電気伝導性フィラメントが切断されている。動作方法を以下に述べる。値の読み出しは。記憶部ＲＭの抵抗を測定し、その高低をそれぞれ’０’と’１’に対応させる。記憶部ＲＭを’ＯＮ状態’にする’ＯＮ動作’は以下のように行う。電極２２に正の電圧を印加することで、電極２２を酸化し、イオンＡにする。その後、イオンＡは固体電解質中をイオン伝導し、下部電極ＢＥＣもしくはフィラメント近傍で還元されることで、フィラメントが生成もしくは成長する。フィラメントが電極２２−ＢＥＣ間を結ぶことで、記憶部ＲＭは低抵抗になる。記憶部ＲＭを’ＯＦＦ状態’にする’ＯＦＦ動作’は以下のように行う。電極Ａに負の電圧を印加することで、フィラメントを構成する金属Ａを酸化し、イオンＡにする。その後、イオンＡは固体電解質中に拡散する。

また、ＣｕおよびＴａ、Ｏからなり、組成比がＣｕ−Ｔａ−Ｏ＝１：２：６に近い結晶構造が非特許文献３で報告されている。以下、上記結晶をＣｕ−Ｔａ−Ｏ結晶とする。

特許文献１では酸化物材料を用いた半導体メモリが記載されている。金属フィラメントを形成もしくは消滅させることにより抵抗変化を生じさせている。特許文献１の半導体メモリは金属フィラメントの生成・消滅場所が酸化物材料内ではない。

また、特許文献２では２つの電極間に例えばＣｕＴｅ（銅テルル化合物とＧｄＯｘ（ガドリニウム酸化物）の積層を挟んだ構造の半導体メモリが記載されており、ＧｄＯｘ材料内に金属元素（例えばＣｕ）を添加することにより記憶層の耐圧の向上させる方法が述べられている。

特開２００２−０７６３２５号公報 特開２００６−３５１７８０号公報 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ， ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ， ２００１年、ｐ．８０３−８０６ Ｎａｔｕｒｅ Ｍａｔｅｒｉａｌｓ， Ｖｏｌ．４， ２００５年、ｐ．３４７−３５１ Ｊｏｕｒｎａｌ ｏｆ ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ， Ｖｏｌ．９６， ｐ．４４００−４４０４

固体電解質メモリには書き換えを繰り返すことで固体電解質中のイオンＡ量及び電極の形状が変化してしまうため、安定した書き換えが困難である課題がある。これを解決するために我々が検討している回路装置の代表的な構造を図３を用いて説明する。イオンＡの供給層は従来の固体電解質メモリでは電極Ａであったが、本メモリでは固体電解質材料とした。例えばＣｕ−Ｔａ−Ｓである。以下、Ｃｕ−Ｔａ−Ｓを例にして説明する。また、フィラメント形成部を三元系の酸化物とした。例えばＣｕ−Ｔａ−Ｏである。以下、Ｃｕ−Ｔａ−Ｏを例にして説明する。さらに、以下、フィラメント形成部をイオン閉じ込め層とする。この構造にすることで得られる効果を以下に述べる。第１点は、イオン供給源を電極Ａから固体電解質Ｃｕ−Ｔａ−Ｓに変更することで供給可能なイオン総量を制限し、さらにイオン供給源の空隙の生成などの物理的変化を抑える。第２点は、モビリティの異なるＣｕとＴａを金属イオンとして用いることである。モビリティの低いＴａは、ＴａＳやＴａＯの安定構造を作る。一方、モビリティの高いＣｕは、電気伝導性フィラメントを生成・消滅させることで、記憶部ＲＭの抵抗変化を生じさせる。

まず、図３を用いてＯＮ動作について述べる。上部電極３１に下部電極３４よりも高い電圧を印加することで、固体電荷質であるＣｕ供給層中の正の電荷を持つＣｕイオン３３はイオン伝導し、イオン閉じ込め層１１へと移動する。説明を簡単にするために、以下の説明では上部電極には正の電圧が印加され、下部電極は０Ｖに保たれているとする。イオン閉じ込め層１１において、Ｃｕイオン３３は還元反応により、金属Ｃｕ３４になる。金属Ｃｕ３４はイオン閉じ込め層１１の電流が特に流れる部分に生成する。また、金属Ｃｕ３４が生成するとその部分の抵抗が下がり、電流が集中する。そのため、金属Ｃｕ３４はフィラメント形状を持つことが多い。Ｃｕフィラメントが形成されることにより、記憶部ＲＭの抵抗は低下する。

次に、図４を用いてＯＦＦ動作について説明する。上部電極３２に負の電圧を印加し、下部電極３４を０Ｖに保つことで、Ｃｕフィラメント中の金属Ｃｕ３４は酸化され、Ｃｕイオンになる。その結果、Ｃｕフィラメントの一部は消滅し、記憶部ＲＭは高抵抗化する。Ｃｕイオンは、イオン伝導により、Ｃｕ供給層１２中に移動する。

上記の説明を図５に示す電流−電圧波形を用いて再度説明する。この波形は半導体パラメータアナライザを用いて測定した。上部電極電圧を約０．３Ｖ印加することで、ＯＮ動作５１が生じ、抵抗が減少する。電圧を約０．５Ｖ印加した時点で、電流が３００マイクロアンペアという一定の値を示しているが、これは測定機器のコンプライアンス電流に到達したためである。次に、上部電極電圧に約−０．３Ｖの電圧を印加することで、ＯＦＦ動作５２が生じ、抵抗が上昇する。上記の各説明は、動作時の電圧の極性を逆にしても成り立つ。また、イオン閉じ込め層とイオン供給層の上下関係を逆にしても成り立つ。
以上のように我々は高信頼動作を目指して本回路装置を検討している。
但し、高信頼用途向けＤＲＡＭ（ダイナミックアクセスメモリ）などの一部用途においては、さらに信頼性の高い動作が要求される。

本発明が解決しようとする技術的課題は、前記技術の問題点を改善するためのものであって、信頼性の高いメモリ素子などの回路装置を提供することである。具体的には、エンデュランス回数の増加と書き換え電圧や書き換え抵抗のばらつきを低減させる。

前記課題を達成するために、本発明は、記憶部ＲＭのイオン閉じ込め層の相状態が結晶である半導体装置を提供する。特に、結晶状態であるイオン閉じ込め層は、モビリティの高いイオンＡとイオンＡに比べてモビリティの低いイオンＣ、さらにイオンＡおよびイオンＣと逆の極性を持つイオンＤの組成を持つ。結晶状態であるイオン閉じ込め層の組成の例は、Ｃｕ−Ｔａ−Ｏ＝１：２：６である。結晶化したイオン閉じ込め層は安定であるため、書き換え動作を行った場合の記憶部ＲＭの物理的変形や記憶部内の組成比の過剰な変動が生じにくい。そのため、安定な書き換え動作が可能である。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に述べると以下のとおりである。
エンデュランス特性の高いメモリ素子を実現することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。本願において導体層間の接触とは、直接接する場合だけでなく、電流が流れる程度に薄い絶縁体や半導体などの層または領域を挟んで接する場合も含むものとする。

図１は、本発明に係る第１の実施の形態による固体電解質材料を用いたメモリ素子の構成を示す断面図である。図に示すように、本発明のメモリ素子は、イオン閉じ込め層１１とイオン供給層１２を積層した記憶部ＲＭを下部電極ＢＥＣと上部電極１５で挟んだ構造になっている。下部電極ＢＥＣは密着層１４およびプラグ材料１３により構成されている。密着層１４としては、例えば、微小寸法のホール形状への埋め込み性に優れるＴｉＮを用いることができる。プラグ材料１３および上部電極１５の材料として電気抵抗が低いＷを用いることができる。ＢＥＣの材料として、高融点材料であるＴｉＡｌＮやＴｉＷ、ＴｉＳｉＣ、ＴａＮ、炭素クラスター（Ｃ６０などの炭素同素体）を用いることができる。この場合、電気伝導性フィラメントを消滅させる方法として、イオン閉じ込め層にジュール熱を発生させ、熱拡散によりフィラメントを消滅させる方法を用いることができる。その結果、ＯＮ動作とＯＦＦ動作で同じ極性の電圧を用いることが可能となり、周辺回路の面積を縮小することが出来る。

プラグ材料１３と密着層１４、上部電極１５の材料は書き換え動作に影響を与えないようにモビリティの低い元素を用いるのがよい。プラグ材料１３と密着層１４に同じ材料、例えばＴｉＮを用いることが出来るのは言うまでもない。イオン閉じ込め層１１の相状態は結晶であり、材料としてＣｕとＴａ、Ｏからなる組成を用いることができる。イオン閉じ込め層１１は陽イオンと陰イオンからなる。陽イオンとして、モビリティに差がある２種類以上の陽イオンと陰イオンからなる。モビリティの高い陽イオンは、価数が少なく、イオン半径の小さいイオンであり、ＡｇやＣｕ、Ａｕ、Ｚｎが該当する。また、モビリティの低い陽イオンは、価数が大きく、イオン半径の大きなイオンであり、ＴａやＷ、Ｍｏ、希土類元素（特にＧｄ）が該当する。イオン供給層１２の材料としてＣｕとＴａ、Ｓからなる組成を用いることが出来る。イオン供給層は、陽イオンと陰イオンからなる。さらに、陽イオンとしてモビリティの異なる２種類以上の陽イオンを用いることで、モビリティの低い陽イオンと陰イオンにより形成される安定な構造により、イオン供給層に空隙など物理的変化や過度な抵抗変化が生じることを防ぐことが出来る。

また、イオン閉じ込め層１１の陰イオンをイオン供給層１２の陰イオンと異なる元素にすることにより、イオン閉じ込め層１１とイオン供給層１２のイオン伝導度に差をつけ、イオン濃度の勾配を１方向に保つことができる。イオン濃度は、上部電極１５付近が高く、下部電極ＢＥＣ付近が低い。もし、このイオン濃度の勾配が逆転すると、書き換え電圧の極性が反転してしまうため、安定した書き換え動作を行うことができない。本実施の形態では、イオン伝導度に差をつけることでイオン濃度の勾配を維持することを目的としている。

本発明では、イオン閉じ込め層１１の相状態を結晶にすることを特徴とする。図６を用いてイオン閉じ込め層の組成として、ＣｕおよびＴａ、Ｏを用い、その組成比がＣｕ−Ｔａ−Ｏ＝１：２：６に近い場合の結晶構造を説明する。結晶構造はペロブスカイト構造をやや歪ませたものとなっている。八面体の頂点に酸素が位置し、中心にＴａが位置する。図５中のＣｕ原子と空孔により示されたＣｕサイトに着目すると、Ｃｕサイトの１／２は空孔である。なお、Ｃｕサイト中の空孔の割合は１／３とする報告もある。また、組成比が、Ｃｕ−Ｔａ−Ｏ＝１．０３：２：６とする報告もある。Ｃｕサイトに含まれる多数の空孔はＣｕイオンが移動する際の経路になるため、高いイオン伝導度を持つ。一方、ＴａとＯにより構成される構造は安定であり、電界を掛けたり、Ｃｕイオンが移動したりする場合でも、容易に構造は劣化せず、空隙が生じたり、ＴａやＯが移動することは少ないと考えられる。なぜならば、モビリティの低い陽イオンは一般的に価数が多いため、陰イオンである酸素との間に、強固な結合を形成するためである。そのため、高い信頼性を持つメモリ素子を提供することが可能である。

イオン供給層の好ましい組成は、平均組成が下記の一般式（１）で表される。

Ｃｕ_ＸＴａ_ＹＳ_{（１００−Ｘ−Ｙ）} （１）
（ここで、式中のＸ、Ｙはそれぞれ４０≦Ｘ≦８０、５≦Ｙ≦２０である）
Ｃｕの組成比がこれより多いとそれ自身が電極のように抵抗が低くなって固体電解質として機能しない。これより少ないと膜が化学的に不安定となり、また、セットが不十分になる。Ｔａの組成比がこれより多いとセット抵抗が高過ぎる。これより少ないとイオンが移動するときに空隙が生じるため、書き換え可能回数が減少する。
これ以外に１０原子％以下の他の元素を含んでも良い。

イオン閉じ込め層の好ましい組成は、平均組成が下記の一般式（２）で表される。

Ｃｕ_ＸＴａ_ＹＯ_{（１００−Ｘ−Ｙ）} （２）
（ここで、式中のＸ、Ｙはそれぞれ１０≦Ｘ≦５０、１０≦Ｙ≦３０である）
Ｃｕの組成比がこれより多いとそれ自身が電極のように抵抗が低くなって固体電解質として機能しない。これより少ないと化学的安定性が不安的となり、また、セットが不十分になる。Ｔａの組成比がこれより多いとセット抵抗が高過ぎる。これより少ないと低抵抗状態の耐熱性が不足する。酸素がこれより多いとセットが不十分になる。これより少ないとイオンが移動するときに空隙が生じるため、書き換え可能回数が減少する。
これ以外に１０原子％以下の他の元素を含んでも良い。

我々が実験したイオン閉じ込め層の相状態をアモルファスにした場合と、結晶にした場合の比較を図７と図８に示す。図７は相状態が結晶であり、図８は相状態がアモルファスである。読み出し動作を行ったときに流れる電流量を示している。相状態を結晶にすることで書き換え動作を繰り返したときの読み出し電流の安定性が高くなることが示されている。このことからＣｕ−Ｔａ−Ｏを結晶にすることで、高信頼動作するメモリを提供可能であることが分かる。この理由を説明するモデルの１つは以下である。Ｃｕ−Ｔａ−Ｏがアモルファスであるならば、イオン間の結合力は、場所により異なる。中には不安定な結合が存在し、電界を印加したり、Ｃｕイオンが移動することで、Ｔａ−Ｏ間の結合が切断される。切断されたＴａ−Ｏの結合が一定の割合に達すると、エレクトロマイグレーションにより、空隙が生じる。その結果、ＯＮ抵抗やＯＦＦ抵抗、動作電圧が変動する。Ｃｕ−Ｔａ−Ｏが結晶の場合、Ｃｕイオンは、Ｃｕ−Ｔａ−Ｏ中のＣｕサイトを中心に移動するモデルと、粒界を中心に移動するモデルが考えられる。Ｃｕ−Ｔａ−Ｏ中のＣｕサイトを中心に移動するモデルでは、イオン間の結合力は少なくとも粒内では、ほぼ一定であり、空隙が生じるような結合力の弱い場所は生じない。よって安定な書き換え動作が可能であるという可能性が考えられる。Ｃｕイオンが粒界を移動するモデルでは。粒界の場所はほぼ安定であるため、安定な書き換え動作が可能であるという可能性が考えられる。

次に、我々が作成した結晶Ｃｕ−Ｔａ−Ｏとその周辺部の断面ＳＥＭ像を図９に示す。ＳＥＭによる観察により結晶Ｃｕ−Ｔａ−Ｏ９１には約５ｎｍの構造が存在することが分かった。このことはＣｕ−Ｔａ−Ｏ結晶９１の粒径は約５ｎｍであることを示唆する。また、図９には、Ｃｕ−Ｔａ−Ｓ９２および上部電極９４、ＰＴＥＯＳ９３が示されている。

また、図９の模式図を図１０に示す。酸化シリコン１０３とイオン供給層すなわちＣｕ−Ｔａ−Ｓの間に結晶Ｃｕ−Ｔａ−Ｏ１０４が位置する。Ｃｕ−Ｔａ−Ｏの結晶粒径は約５ｎｍであることが、結晶粒界１０１の形状により示されている。粒内１０２と粒界１０１は電気伝導率およびＣｕのモビリティは異なる。粒径が下部電極ＢＥＣ径に比べて十分小さくすることで、Ｃｕ−Ｔａ−Ｏ粒界がメモリ特性に及ぼす影響が平均化され、素子間ばらつきが小さくなる効果がある。Ｃｕ−Ｔａ−Ｏの組成や結晶化条件により、結晶粒界１０１にＣｕやＴａおよびその酸化物を析出させることが可能であることは容易に考えられる。この析出量の大小およびその組成により、Ｃｕの移動を主に粒内で生じさせるか、それとも、粒界で生じさせるかを決めることが可能であると考えられる。素子間ばらつきを減少させることで大容量のメモリを提供することができる。また、高信頼動作化により、高い書き換え可能回数が要求されるＲＡＭへの応用が可能になる。特に、コンピュータ用の主記憶装置として大きな市場を持つがプロセス世代４５ｎｍ以細の微細化に問題のあるＤＲＡＭを置き換え、４５ｎｍ以細の微細化に対応した主記憶装置として本メモリ素子を提供することが可能である。

図１１を用いてＣｕ−Ｔａ−Ｏの結晶化の条件を説明する。まず、スパッタリング法によりアモルファスのＣｕ−Ｔａ−Ｏを成膜した。次に、それぞれ所定の温度にて、窒素雰囲気中において３０分間の熱処理を行った。この試料のＸＲＤ測定を行った結果、ａｓｄｅｐｏ膜および、５００℃以下の熱処理温度においては、Ｃｕ−Ｔａ−Ｏ結晶は観察されなかった。それに対して、７００℃の熱処理を行うことにより、Ｃｕ−Ｔａ−Ｏ結晶が観察された。

さらに、我々はCu-Ta-Oの電気抵抗を調べた実験を行っており、我々が実験に用いたＣｕ−Ｔａ−Ｏの結晶化温度は５００℃以上、７００℃以下であることが分かっている。Ｃｕ−Ｔａ−Ｏの膜厚は例えば５〜６０ｎｍであり、Ｃｕ−Ｔａ−Ｓの膜厚は例えば３〜３０ｎｍである。

我々は、試作したメモリセルの断面TEM（透過型電子顕微鏡）観察を行い、ナノディフラクション法により得た電子線回折図形を図２５に示す。また、ＣｕＴａ2O6結晶の構造から回折図形を計算した結果を図２６に示す。図２５と図２６の結果が一致することにより、メモリセル中にＣｕＴａ2O6結晶が存在することが分かる。以上のように、断面TEM観察により容易にイオン閉じ込め層が結晶化しているかどうかを調べることが出来る。

Ｃｕ−Ｔａ−ＯとＣｕ−Ｔａ−Ｓの上下関係について、以下に述べる。Ｃｕ−Ｔａ−Ｏを成膜し、Ｃｕ−Ｔａ−Ｏを結晶化させ、その後、Ｃｕ−Ｔａ−Ｓを成膜するプロセス工程を用いると、Ｃｕ−Ｔａ−Ｓの耐熱性はＣｕ−Ｔａ−Ｏの結晶化温度よりも低くても良いため、幅広い組成からＣｕ−Ｔａ−Ｓの材料を選択することができる。例えば、６００℃の熱負荷を与えることで昇華するＣｕ：Ｔａ：Ｓ＝６０：１０：３０の組成を用いることができる。Ｃｕ−Ｔａ−Ｓの組成比としては、例えばＣｕ濃度については１０％以上かつ５０％以下、Ｔａ濃度については１０％以上かつ３０％以下であると、抵抗を変化させるに十分なＣｕ供給量があり、かつＣｕを供給したときのＣｕ−Ｔａ−Ｓ材料の空隙を抑えるのに好都合と考えられるが、もちろん、その他の組成を用いることも可能である。
次に、本メモリの製造工程について、図１２を用いて説明する。

まず、通常の半導体工程を用いてＭＩＳトランジスタ形成およびフィールド酸化膜による拡散層の分離を行う。次に層間絶縁膜形成後、上記トランジスタのドレインに接続されたコンタクトホールを形成し、化学的気相成長法（ＣＶＤ）により、密着層１４および、プラグ材料１３を形成する。その後、ＣＭＰ（化学機械研磨）を行い、ＢＥＣを形成する。さらに、結晶Ｃｕ−Ｔａ−Ｏの成膜を行う。結果として得られる構造の模式図を図１２に示す。ＢＥＣより上部のみが示されている。層間絶縁膜１２１として、ＰＴＥＯＳ（リンドープテトラエチルオルトシリケート）を用いることが出来る。

図１３には結晶Ｃｕ−Ｔａ−Ｏの成膜方法が３種類示されている。本実施例では、基盤加熱スパッタにリング法よるＣｕ−Ｔａ−Ｏ成膜を選択した。上記方法は、ウェハ基盤温度を例えば５００℃以上に制御し、スパッタリングを行う。もちろん、Ｃｕ−Ｔａ−Ｏ結晶以外の材料をイオン閉じ込め層に用いることが可能であり、組成により結晶化温度は異なるため、組成に応じた適切な基盤温度を選択する必要がある。

スパッタリングにより基盤に入射したスパッタリング粒子は高い運動エネルギーを持ち、基盤上において、ある程度自由に運動できるため、熱力学的に安定である結晶状態になりやすい。そのため、まず、アモルファス状態で成膜し、その後に熱負荷を与える場合に比べて、結晶化に要する温度を低温化することができる。その結果、シリコン基盤に注入したドーパントが高い熱負荷により移動するため、トランジスタ特性が劣化する問題を回避することが出来る。

次に、Ｃｕ−Ｔａ−ＯおよびＣｕ−Ｔａ−Ｓの加工方法について説明する。Ｃｕを服務材料は、一般的にエッチングによる微細加工は困難である。例えば、Ｃｕの配線工程においてはダマシン工程が用いられる。本実施例の加工方法を図１４〜図１６を用いて説明する。

図１２に示した状態からさらに、Ｃｕ−Ｔａ−Ｓと上部電極１５、ハードマスク１４１を成膜した後に、レジスト１４２を塗布、露光、現像した模式図を図１４に示す。ハードマスク１４１として、ＳｉＮ（シリコン窒化物）を用いることが出来る。ハードマスク１４１の膜厚は例えば１５０ｎｍである。この膜厚は製造装置のプロセス世代やＣｕ−Ｔａ−ＳおよびＣｕ−Ｔａ−Ｏの膜厚に合わせて適切な値を選択する。
レジスト１４２をマスクとして、ハードマスク１４１をドライエッチングにより加工する。その後、レジストアッシングを行い、レジスト１４２を除去する。この状態の模式図を図１５に示す。

さらに、ハードマスク１４１を用いて、Ｃｕ−Ｔａ−ＳおよびＣｕ−Ｔａ−Ｏの加工をドライエッチングにより行う。ハードマスク１４１はレジスト１４２に比べて、Ｃｕ−Ｔａ−ＯおよびＣｕ−Ｔａ−Ｓとの選択比を大きく取ることが出来るため、より微細な加工が可能になる。

以下、さらに記憶部ＲＭとビット線との接続部やＭＩＳトランジスタのソースとソース線の接続部の形成を行い、順次、上部配線を形成する。
以上の手順により形成したメモリセルのレイアウトを図１７〜図１９に示す。
図１７には、拡散層１７１、ＢＥＣ１７２、ソース線−拡散層間接続部１７３が示されている。

次に、図１８には、ワード線１８１とソース線１８２が示されている。ソース線間隔はＦを最小寸法とすると３Ｆである。また、ワード線間隔は２Ｆである。
さらに、図１９には、ビット線１９１が示されている。ビット線間隔は３Ｆである。本実施例ではメモリセル面積を６Ｆ^２にすることが出来る。下部電極ＢＥＣのプラグ径は、例えば０．２Ｆ^２〜２Ｆ^２である。下部電極ＢＥＣのプラグ径を１Ｆ^２以下に加工する場合は、サイドウォールなどの段差をハードマスクとして利用し加工する方法などを用いることができる。

本実施例の要部断面模式図を図２０と図２１に示す。図２０は図１９中のＸ−Ｘ‘の断面模式図であり、図２１は図１９中のＹ−Ｙ’の断面模式図である。図２０では、サイドウォール２０１を利用して、ワード線２０２とＢＥＣの分離を行っていることが示されている。フィールド酸化膜２０３により、拡散層１７１は分離されている。

図２１では、密着層２１４とプラグ材料２１３で形成された拡散層−ソース線接続部１７３がソース線１８２と拡散層１７１を接続していることが示されている。密着層２１４は例えばＴｉＮであり、プラグ材料２１３は例えばＷである。ともに、ＣＶＤで形成することが出来る。ソース線１８２はバリア層２１５と配線材料２１６により形成されている。バリア層としてはＴａ、配線材料としてはＣｕを用いることが出来る。

本実施例は、図１３中のＣｕ−Ｔａ−Ｏ結晶化方法のうち、イオン閉じ込め層の結晶化をレーザー照射により行うことを特徴とする。
Ｃｕ−Ｔａ−Ｏの成膜は以下のように行う。スパッタリング時の基盤温度はＣｕ−Ｔａ−Ｏが結晶化しない程度に低く制御し、アモルファスＣｕ−Ｔａ−Ｏを成膜する。次に、レーザー照射を用いたＣｕ−Ｔａ−Ｏの結晶化を行う。

炉体を用いた熱処理ではなく、レーザー照射を行うことにより、シリコンウェハ基盤の温度の上昇を軽減することができる。これにより、拡散層中のドーパントが移動するため、トランジスタ特性が劣化する問題を回避することが出来るだけではなく、さらに、Ｌｏｗ−ｋ材料の劣化を防止することが出来るため、Ｌｏｗ−ｋ材料を層間絶縁膜に用いることが出来る。Ｌｏｗ-ｋ材料を用いることで、半導体回路の配線遅延を軽減することが可能になり、高速な動作を行うことが出来る。Ｌｏｗ−ｋ材料は一般的に耐熱性が低い。例えば、多孔性Ｌｏｗ−ｋ材料に４００℃を超える熱負荷を与えると、内部の微細空隙が消滅し、誘電率ｋが上昇するため、配線遅延が増大したり、Ｌｏｗ−ｋ材料の変形により、配線ショートが生じたりする。Ｌｏｗ−ｋ材料が劣化する温度は、Ｌｏｗ−ｋ材料の種類により変化することは言うまでもない。

レーザー照射方法を説明する。シリコンウェハ面と直行しウェハ中心を通る軸を中心にウェハを回転させ、レーザー照射部をウェハの半径方向に移動させる。また、レーザー照射部の位置により、回転速度を変化させ、レーザーの線速度を一定に保つ。上記により、均一な照射強度でのレーザー熱処理が可能である。

我々が測定したアモルファス状態のＣｕ−Ｔａ−Ｏの屈折率は、波長６３２．８ｎｍにおいて、３．９であった。レーザー照射強度を１６ｋＷ／ｍｍ^２とし、レーザー照射部の移動速度を２５ｍｍ／秒とし、レーザーの移動方向の照射長さを１μｍとすることで、結晶化が可能であると考えられるが、Ｃｕ−Ｔａ−Ｏ材料の組成により、屈折率や結晶化温度、結晶化に要する時間が変化するため、照射強度や照射部の移動速度を最適な値に制御することは言うまでもない。

また、レーザー照射によりＣｕ−Ｔａ−Ｏを選択的に加熱を行うことで結晶化させ、その下部に形成するＣｕ−Ｔａ−Ｓの温度上昇を抑えることが可能になる。その結果、Ｃｕ−Ｔａ−Ｏの結晶化温度よりも耐熱性の低いＣｕ−Ｔａ−Ｓを用いて、Ｃｕ−Ｔａ−ＳがＣｕ−Ｔａ−Ｏよりも下部にある構造を形成することが可能になる。

本実施例は、図１３中のＣｕ−Ｔａ−Ｏ結晶化方法のうち、アモルファスＣｕ−Ｔａ−Ｏ成膜後に電気炉もしくは赤外炉で熱処理を行い、Ｃｕ−Ｔａ−Ｏを結晶化させることを特徴とする。時間をかけて結晶化を行うことにより、結晶成長の速度を抑え、相対的に結晶核生成の確率を高くすることが出来るため、微細な結晶構造が得られる。これにより、ＢＥＣ上の粒界の数を均一化することができるため、粒界が書き換え動作に及ぼす影響を平均化することができる。その結果、ばらつきの少ない半導体回路装置を提供することが出来る。熱処理時間は例えば３０分である。実施例１で述べたようにＣｕ−Ｔａ−Ｏの結晶化温度は６００℃以上であるため、熱処理温度は６００℃以上とするのが良い。

本実施例は、記憶部の分離をＣＭＰにより行うことを特徴とする。
本メモリの製造工程について、図２２〜図２４を用いて説明する。
まず、通常の半導体工程を用いてＭＩＳトランジスタ形成およびフィールド酸化膜による拡散層の分離を行う。次に層間絶縁膜形成後、上記トランジスタのドレインおよびソースに接続されたコンタクトホールを形成し、化学的気相成長法（ＣＶＤ）により、密着層２２５および、プラグ材料２２４を形成する。その後、ＣＭＰ（化学機械研磨）を行い、拡散層−１メタル線間接続部を形成する。次に、ＣＶＤ成膜とダマシン加工を用いて、１メタル線２２３を形成する。１メタル線材料の例はＷである。その後、エッチストッパ層２２１および層間絶縁膜２２６を形成し、さらに、ＣＶＤおよびドライエッチングを行い、段差部２２２を形成する。エッチストッパ層の材料の例はＳｉＮであり、層間絶縁膜２２６の材料の例はＰＴＥＯＳである。また、段差部２２２の材料の例はＳｉＮである。結果として得られる断面の模式図を図２２に示す。

さらに、イオン閉じ込め層１１とイオン供給層１２、上部電極１５の成膜を行う。これらの成膜はすべてスパッタ法で行うことができる。但し、段差部の高さと開口部のアスペクト比が１を超える深穴を用いる場合は、ＣＶＤ法を用いて各層の形成を行う。結果として得られる断面の模式図を図２３に示す。

次に、ＣＭＰを行うことで、図２４に示される記憶部が分離された構造を形成することが出来る。本実施例を用いることで、特に微細なメモリセル構造を形成することが可能である。

以降、上部配線を形成することで、メモリ素子を製造する。なお、一般的な半導体プロセスを用いて本構造を形成するとＣｕ−Ｔａ−ＯもしくはＣｕ−Ｔａ−Ｓに１０〜５００ｎｍの段差が生じる。
なお、本実施例では、ソース線がビット線の下部に配置されており、ソース線は１メタル線２２３を用いて配線されている。また、１メタル線と上部配線の接続部の形成を容易に行えるようにドライエッチストッパ層２２１を形成している。

本発明の一実施の形態におけるメモリ素子の要部断面図である。 固体電解質メモリ素子の要部断面図である。 本発明の一実施の形態におけるＯＮ動作を示す模式図である。 本発明の一実施の形態におけるＯＦＦ動作を示す模式図である。 電流と電圧の関係を示す図である。 ＣｕＴａ_２Ｏ_６結晶の構造を示す図である。 イオン閉じ込め層が結晶である場合のサイクル回数と読み出し電流の関係を示す図である。 イオン閉じ込め層がアモルファスである場合のサイクル回数と読み出し電流の関係を示す図である。 結晶Ｃｕ−Ｔａ−Ｏ周辺部の断面ＳＥＭ写真である。 結晶Ｃｕ−Ｔａ−Ｏ周辺部の断面模式図である。 Ｃｕ−Ｔａ−ＯのＸＲＤ測定結果を示す図である。 本発明の実施例１による半導体装置において、その製造工程中の要部の構成例を模式的に示す断面図である。 三種類のイオン閉じ込め層の結晶化方法を示す図である。 図１２に続く製造工程中の半導体装置を模式的に示す断面図である。 図１４に続く製造工程中の半導体装置を模式的に示す断面図である。 図１５に続く製造工程中の半導体装置を模式的に示す断面図である。 本発明の実施例１による半導体装置において、その製造工程中の要部のレイアウトを模式的に示す図である。 本発明の実施例１による半導体装置において、その製造工程中の要部のレイアウトを模式的に示す図である。 本発明の実施例１による半導体装置において、その製造工程中の要部のレイアウトを模式的に示す図である。 本発明の実施例１による半導体装置において、その製造工程中の要部を模式的に示す断面図である。 本発明の実施例１による半導体装置において、その製造工程中の要部を模式的に示す断面図である。 本発明の実施例４による半導体装置において、その製造工程中の要部を模式的に示す断面図である。 図２２に続く製造工程中の半導体装置を模式的に示す断面図である。 図２３に続く製造工程中の半導体装置を模式的に示す断面図である。 メモリセルを電子線回折で分析することで得られたCuTa_２O_６結晶の回折図形である。 計算で求められたCuTa_２O_６結晶の電子線回折図形である。

符号の説明

１１…イオン閉じ込め層、
１２…イオン供給層、
１３、２１３、２２４…プラグ材料、
１４、２１４、２２５…密着層、
１５、９４…上部電極、
２１…固体電解質層、
２２…イオン供給源となる電極、
３３…イオン、
３４…金属、
５１…ＯＮ動作、
５２…ＯＦＦ動作、
９１、１０４…結晶Ｃｕ−Ｔａ−Ｏ、
９２…Ｃｕ−Ｔａ−Ｓ、
９３、１０３ ＰＴＥＯＳ、
１０１…粒界、
１０２…粒内、
１０３…酸化シリコン、
１２１…層間絶縁膜、
１４１…ハードマスク、
１４２…レジスト、
１７１…拡散層、
１７２…下部電極、
１７３…ソース線−拡散層間接続部、
１８１…ワード線、
１８２…ソース線、
１９１…ビット線、
２０１…サイドウォール、
２０２…ワード線、
２０３…フィールド酸化膜、
２１５…バリア層、
２１６…配線材料、
２２１…エッチストッパ層、
２２２…段差部、
２２３…１メタル線、
ＲＭ…記憶部、
ＢＥＣ…下部電極。

Claims (20)

1. 基盤上に設けられた電気抵抗の変化を起こすことによって情報を記録する記録層と、
   前記記録層の前記基盤側の一主面上に設けられた第１の電極と、
   前記記録層の前記一主面に対向する他主面上に設けられた第２の電極とを備え、
   前記記録層は、前記第１の電極に接する側に配置された第１層と前記第２の電極に接する側に配置された第２層との少なくとも２層より成り、
   前記第１層は、Ａｇ、Ｃｕ、Ａｕ、Ｚｎからなる群より選ばれた少なくとも１種類の元素と、Ｔａ、Ｗ、Ｍｏ、Ｇｄからなる群より選ばれた少なくとも1種類の元素と、酸素とを含んでなる結晶相であり、
   前記第２層は、Ａｇ、Ｃｕ、Ａｕ、Ｚｎからなる群より選ばれた少なくとも１種類の元素とＳ、Ｓｅ、Ｔｅからなる群より選ばれた少なくとも１種類の元素を含むことを特徴とする半導体装置。
2. 前記第１層と前記第２層に含まれるＡｇ、Ｃｕ、Ａｕ、Ｚｎからなる群より選ばれた元素は、それぞれの層で共通の元素であることを特徴とする請求項１に記載の半導体装置。
3. 前記第２層は、Ａｇ、Ｃｕ、Ａｕ、Ｚｎからなる群より選ばれた少なくとも１種類の元素と、Ｓ、Ｓｅ、Ｔｅからなる群より選ばれた少なくとも１種類の元素と、金属元素もしくはシリコン含むことを特徴とする請求項１に記載の半導体装置。
4. 前記第２層に、少なくとも、Ｃｕ−Ｔａ−Ｓが含まれることを特徴とする請求項３に記載の半導体装置。
5. 前記Ｃｕ−Ｔａ−Ｓの組成比が、Ｃｕ_ＸＴａ_ＹＳ（１００−Ｘ−Ｙ）であるとしたときに、前記ＸおよびＹは、８０≧Ｘ≧４０、５≦Ｙ≦２０であることを特徴する請求項４に記載の半導体装置。
6. 前記第１層に、少なくとも、Ｃｕ−Ｔａ−Ｏが含まれることを特徴とする請求項１に記載の半導体装置。
7. 前記Ｃｕ−Ｔａ−Ｏの組成比がＣｕ_ＸＴａ_ＹＯ（１００−Ｘ−Ｙ）であるとしたときに、前記ＸおよびＹは、１０≦Ｘ≦５０、１０≦Ｙ≦３０であることを特徴する請求項６に記載の半導体装置。
8. 前記第１層中に観察される金属粒子、もしくは金属化合物粒子の直径が５ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
9. 前記第１層が、ペロブスカイト構造もしくはペロブスカイト構造を決定する原子位置から１０％以内の範囲において歪んだ構造であることを特徴とする請求項１に記載の半導体装置。
10. 複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、
    前記情報記憶部が前記請求項１に記載の半導体装置を有し、
    前記情報記憶部へのパルス電圧印可により情報の書込み、または情報の読み取りを行うことを特徴とする半導体装置。
11. 基盤上に下部電極を形成する工程と、
    前記下部電極上に、Ａｇ、Ｃｕ、Ａｕ、Ｚｎからなる群より選ばれた少なくとも１種類の元素と、Ｔａ、Ｗ、Ｍｏ、Ｇｄからなる群より選ばれた少なくとも1種類の元素と、酸素とを含む第１記憶層を形成し、さらに、前記第１記憶層上に、Ａｇ、Ｃｕ、Ａｕ、Ｚｎからなる群より選ばれた少なくとも１種類の元素と、Ｓ、Ｓｅ、Ｔｅからなる群より選ばれた少なくとも１種類の元素を含む第２記憶層を形成することにより前記第１記憶層および前記第２記憶層の少なくとも２層含んでなる記憶層を形成する工程と、
    前記記録層上に上部電極を形成する工程と、を備え、
    前記第１記憶層の形成後にアニールを行い、前記アニール後に前記第２記憶層を形成することを特徴とする半導体装置の製造方法。
12. 前記第１記憶層の形成後のアニールにより、前記第１記憶層の相状態がアモルファスから結晶に変化することを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記第１記憶層にＣｕ−Ｔａ−Ｏを含み、前記アニールの温度が６００℃以上であることを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記基盤上にＬｏｗ−ｋ材料を用いて層間絶縁膜を形成する工程を有し、
    前記アニール時の基盤温度が４００℃以下であることを特徴とする請求項１１に記載の半導体装置の製造方法。
15. 前記基盤を加熱しながら前記第１記憶層の成膜を行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
16. 前記基盤の加熱温度が５００℃以上であることを特徴とする請求項１５に記載の半導体装置の製造方法。
17. 前記第１記憶層の成膜後に、レーザーを用いたアニールを行い、その後に前記第２記憶層の成膜を行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
18. 前記基盤上にＬｏｗ−ｋ材料を用いて層間絶縁膜を形成する工程を有し、
    前記アニール時の基盤温度が４００℃以下であることを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 前記下部電極がＷ、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＷ、ＴｉＳｉＣ、ＴａＮ、炭素クラスターからなる群より選ばれた少なくとも１種類の組成を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
20. 基盤上に下部電極を形成する工程と、
    前記下部電極上に、Ａｇ、Ｃｕ、Ａｕ、Ｚｎからなる群より選ばれた少なくとも１種類の元素と、Ｓ、Ｓｅ、Ｔｅからなる群より選ばれた少なくとも１種類の元素を含む第１記憶層を形成し、さらに、前記第１記憶層上に、Ａｇ、Ｃｕ、Ａｕ、Ｚｎからなる群より選ばれた少なくとも１種類の元素と、Ｔａ、Ｗ、Ｍｏ、Ｇｄからなる群より選ばれた少なくとも1種類の元素と、酸素とを含む結晶相からなる第２記憶層とを形成することにより前記第１記憶層および前記第２記憶層の少なくとも２層含んでなる記憶層を形成する工程と、
    前記記録層上に上部電極を形成する工程とを有すること特徴とする半導体装置の製造方法。

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