TW201001693A - Semiconductor device and method of manufacturing the same - Google Patents
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201001693 六、發明說明: 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造方法,尤其係關於一 種適用於使用利用電阻差而辨別記憶資訊之固體電解質材 =記憶胞’例如高密度積體記憶電路、或記憶電路與邏 輯屯路°又於同一半導體基板之邏輯混載型記憶體、或具有 類比電路之半導體積體電路裝置之有效的技術,再者,,、本
發明係關於以低電屋動作、具有高速且非揮發性之隨機存 取記憶體。 【先前技術】 乍為使用固體%解質材料之記錄技術,業者已提出有固 體電解質記憶體。非專利文獻丨及2中詳細敘述了固體電解 質記憶體。此處用圖2說明該記憶體之記憶部及其周邊之 ,構。固體電解質記憶體具有將記憶部魏炎於bec與上 部電極15間之結構。記憶部腹具有固體電解質層21與成 為離子供給源之電極22之積層結構。固體電解質η中有移 ^率高的離子移動。「移動率高的離子」定義為在某電解 貝中施加一定之㈣時料距離移動之離子。電極22之材 料為移動率高的元素A(例如Cu)。 之材 固體電解質21之材料,例如為組成係Cu與S之合金,且 二體電解質21含有離子一係由離子傳導度低的插塞 "13與密接層14之積層所形成。上部電極η使用移動率 之^屬材料。藉此防止施加電場時移動。在記憶部㈣ 禮為低的「⑽狀態」下’固體電解質中由金屬A形成 137618.doc 201001693 之導電性纖絲連接電極22-BEC間。 另—方面,在記憶部RM之電阻為高的「⑽狀能 被切斷。以下敘述動作方法。值之讀:時,係 、!疋δ己憶部RM之電阻,且 1古 「】 + 更/、円低分別對應「〇 i與 」。使記憶部RM為「ON狀態之「〇 杆。M 〇Ν動作」係如下進 丁糟由於電極22施加正電壓而氧 Α。盆铉拉1灿 虱化電極22,形成離子 ”後,#由料A於@體電解f中進行離 其於下部電極BEC或纖絲附近還原 藉由纖絲連接電極22_BEC間,使記情使^絲生成或生長。 你^ 便。己憶部RM成為低電阻。
使兄憶部RM為「0FF狀態」之「⑽ -U 藉由於電極A施加負電壓,氧化構 '、下進行 ..„ 虱化構成纖絲之金屬A,使其 為離子A。其後,離子八擴散於固體電解質中。 又,非專利文獻3中報告有由CqTa 、 拉、a r π u稱成、組成比 妾kCu-Ta-0=l : 2 : 6之結晶結構。
Cu-Ta-Ο結晶。 下將上述結晶作為 專利文獻1中記載有使用氧化物_之 藉由形成戋消滅全屬總絲;立L 〇£, ^ 滅孟屬纖絲而產生電阻變化 半導體記憶體之金屬纖絲之生成 料内。 &成及4滅場所不在氧化物材 又,專利文獻2中記載了於2個電 柽間夾入例如CuTe(銅 碲化合物與GdOx(釓氧化物))之 Ψ , *+- -T - . ^ ^ 日之、·、°構的半導體記憶 ^ 4 了猎由於Gd〇x材料内添加金屬
層之耐壓提高之方法。 )便"己U
[專利文獻 1]US 6,891,186 137618.doc 201001693 [專利文獻2]曰本特開2006-35 1780號公報 [非專利文獻 1]IEEE International Solid-State Circuits Conference(ISSCC)2004, Digest,2004年,ρ·16.3 [非專利文獻 2]Proc.Non-Volatile Memory Technology Symposium(NVMTS)2004, 2004年,p.10〜17 [非專利文獻 3]Journal of applied physics Vol.96, p.4400-4404
【發明内容】 [發明所欲解決之問題] 由於固體電解質記憶體係藉由反覆進行重寫而使固體電 解質中之離子A量及電極之形狀變化,故有難以實現穩定 重寫的問S。為解決此問題,以圖3說明本發明人等所檢 4之電路裝置之代表性結構。離子八之供給層,先前之固 肢電解質記憶體中為電極A,本記憶體中為固體電解質材 料。例如Cu-Ta_s。以下以Cu_Ta_s為例進行說明。又,纖 絲形成部採三元系氧化物。如Cu_Ta_〇。以下以Cu_Ta_〇為 例進行說明。再者,以下將纖絲形成部作為離子封入層。 以下敘述藉由成為該結構所得 .再所侍之效果。第1點,藉由將離 千ί、給源由電極Α轉變為固體 瞪冤解貝Cu-Ta-S而限制可供給 之離子總置,並抑制離子供給 穿,(二隙生成專物理變化。 第2點,將移動率不同之仏與τ 率鲈根沾τ π a 為孟屬離子使用。移動 乂低的Ta形成TaS或Ta〇之穩定社 ^ _ 稱另—方面,移動垄 較尚的Cu藉由生成·消滅導 電阻變化。 ⑨產生記憶部腹之 J376l8.doc 201001693 首先用圖3敘述關於ON動作。藉由於上部電極3i施加高 於下部電極34之電壓,具有固體電解質之&供給層中之正 電荷的CU離子33進行離子傳導,朝離子封入層Μ動。為 說明簡單化,以下說明中,上部電極被施加正電壓,而下 部電極被保持於0V。離子封入層u中,Cu離子抑 原反應成為金屬⑽。金屬Cu34生成於離子封人層二之電 流特別流動之部分。又,當金屬⑽生成時,該部分之電 阻降低’電流集中。因此,金屬⑽多具有纖絲形狀。藉 由形成Cu纖絲’記憶部RM之電阻降低。 其次用圖4說明關於0FF動作。藉由於上部電極32施加 負電壓,將下部電極34保持於〇v,Cu纖絲中之金屬⑽ 被乳化而成為Cu離子。其結果,Cu纖絲之—部分消失, 記憶部RM被高電阻化。Cu離子藉由離子傳導移:於 給層1 2中。 以下用圖5之電流-電壓波形再度說明上述之說明。該波 形係由半導體參數分析儀測定。藉由施加約〇〜之上部· 極電壓,產生ON動作51,電阻減小。於施加約〇.心 之時點,顯示電流為遍微安培之一定值,其原因 測定機器之怪定電流。其後’藉由於上部電極施力“勺 之電壓’產生〇FF動作52,電阻升高。上述各說明, 即使顚倒動作時之電壓極性亦成立。χ,即使類倒離 入層與離子供給層之上下關係亦成立。 如上所述’本發明人#以高可靠動料目標檢討本電路 裝置。 1376I8.doc 201001693 其中’針對高τ靠用途⑽趙(動態存取記憶體)等之— 部分用途中,要求進一步可靠性高的動作。 本發明欲解決之技術課題為改善上述技術之問題點,為 =提供一種可靠性高的記憶體元件等之電路裝置。具體而 言,其可增加财久次數與減少重寫電壓或重寫電阻之偏 差。 [解決問題之技術手段] 、 為達成上述課題,本發明提供一種記憶部RM之離子封 A層之相狀態為結晶的半導體裝置。尤其,結晶狀態之離 子封入層之組成具有移動率高的離子A、移動率低於離子 A之離子C、&具有與離子A及離子c相反之極性的離子 D。結晶狀態之離子封入層之組成之例為cu_Ta_〇=i : 2 : 6。由於結晶化之離子封入層較為安定,故不易產生進行 重寫動作時,記憶部RM之物理變形或記憶部内之組成比 之過多的變動。因此,可進行穩定的重寫動作。 j [發明之效果] 本申凊案所揭示之發明中,具代表性者所獲得之效果之 簡單敘述如下。 可實現耐久特性高的記憶體元件。 【實施方式】 以下兹佐以圖示詳細說明本發明之實施形態。本申請案 中所謂導體層間之接觸不僅為直接接觸,亦包含夾著電流 流動程度之薄絕緣體或半導體等之層或區域而接觸之情 形。 月 137618.doc 201001693 [實施例1 ] ,圖T ”、具不本發明之第1實施形態之使用固體電解質材料 ’一。體兀件之構成的剖面圖。如圖所示,本發明之記憶 ^件為以下部電極BEC與上部電極i 5夾著離子封入層11 乂子仏、”σ層12積層而成之記憶部RM的結構。下部電極 系由雄接層14及插塞材料13構成。作為密接層14,例 Γ採用對微小尺寸之孔形之埋入性優良的™。作為插 材料13及上部電極15之材料可採用電阻低的w。作為 刪之材料可採用高炫點材料之TiA1Nd TiSic、 τ::、碳鑲(C60等之碳同素異形體)。該情形下,作為消滅 導:性纖絲之方法,可採用於離子封入層產生焦耳熱,: 由熱擴散而消滅纖絲之方 9 去其^果,ON動作與OFF動作 木用同—極性之電壓’可縮小周邊電路之面積。 插塞材料13與密接層14、 重寫動作,宜採用移動奸 5之材料’為不影響 # , 率較低的70素。無需說明,插塞材 枓1 3與畨接層1 4可採用相π 之相狀能Μ士曰 料’如雇。離子封入層11 氏 了如由Cu與Ta、〇構成之組成。離 子封入層1〗係由陽離子盥 蠘 红m 、◎離子構成。陽離子係由移動率 =17:上之陽離子構成。移動率高的陽離子為 ^ 半任小的離子,^或Cu、Au、 鉻 件。又’移動率低的陽離子 * 口條 子,Ta或W、M。、稀土類元素(尤=子+搜大的離 子供給層12之材料可採用CU與Ta、8構:口條件。作為離 給層係由陽離子與陰離子構心 =成。離子供 作為%離子,藉由 i37618.doc 201001693 =!Γ同之2種以上之陽離子,形成由移動率低的 ==離子形成之穩定的結構,可據以防止離子供給 生二隙寻物理變化或過度電阻變化。 :使離子封入層11之陰離子為異於離子供給層12 = ΓΛ,可使離子封入層11與離子一之離 ,&子有以’而將離子濃度之梯度保持於五個方 ^離子1 度在上部電極15附近較高,在下部電極赃附 =低2切子遭度之梯度逆轉,重寫電敎極性將反 T故不此進行穩定之重寫動作。本實施形態之目 由於離子傳導度賦與差㈣維持離子濃度之梯度。·… 本發明之特徵為使離子封人層此相狀態為結晶。以下 兹以圖6說明作為離子封人層之組成,係採用wTa、 ::其組成比為近似Cu_Ta_〇=1 : 2 : 6之情形的結晶結 構〜晶結構為稍㈣鈦礙型結構變形者。氧位於八面體 之頂點,Ta位於中心。若著眼於圖5中。原子與空孔所表 =CU位置,則CU位置之1/2為空孔。另,亦有使Cu位置 中之空孔比例為1/3之報告。又’亦有組成比為Cu_Ta_ ㈣…:6之報告。Cu位置中包含之多數空孔由 ⑽子移動時之路徑,因此具有高離子傳導度n 面,由丁績〇所構成之結構較為安定,即使施與電場、或 Cu離子移動之情形,結構亦不容易劣化,產生空隙或Ta或 〇移動較少。其原因為’由於移動率低的陽離子—般價數 較多與陰離子之氧之間形成牢固的結合。因此,可提 供具有高可靠性的記憶體元件。 I37618.doc 201001693 雄子ί、、'、。層之較好組成之平均組成可以下述通式(1)表 示0
CuxTaYS(100.XY) (其中,式中之X、γ分別為40$ 80、YS 20) "" 、且成比夕於此,則其本身將如電極般電阻降低, 而無法作為固體電解質發揮機能。若少於此,膜之化學性 將變得不安定,且設備也將不充分。若Ta之組成比多於 此’设備電阻將過高。若低於此,離子移動時將產生空 隙,故可重寫之次數將減少。 工 除此之外,亦可含有10原子%以下之其他元素。 隹子封入層之較佳組成之平均組成可以下述通式(2)表 示0
CuxTaY〇(丨 00—χ_γ) (2) (,、中式中之 X、Υ分別為 10gXg50、l〇gYg3〇)
Cu之,、且成比多於此,則其本身將如同電極般電阻降低 而無法作為固體電解質發揮機能。若少於此,化學穩定性 :變得不安^ ’且設備將不充分m之組成比多於此, 又備%阻將會過向。若低於此’ κ電阻狀態之耐熱性將不 足。若氧多於此,設備將不充分。若低於此,離子移動時 將產生空隙,故可重寫之次數將減少。 除此之外’亦可含有10原子%以下之其他元素。 &於圖7及® 8顯示本發明人等實驗之使離子封人層之相狀 “為非日曰貝之炀形、以及為結晶之情形的比較。圖7之相 片、〜為、纟。曰曰,圖8之相狀態為非晶質。圖中顯示進行讀取 137618.doc •10- 201001693 動作時流動之電流量。 覆進行重寫動作時之讀:::示藉:使相狀態為結晶,反 藉由使Cu-Ta-0為結晶,二之穩疋性提两。☆此可知, 明該理由之模型之曰曰‘可提供高可靠動作之記憶體。說 間之結合力因場:而—Π其中若一 電場或Cii離子移動,Ta ^在不m结合’因施加 之紝人这刭^ L θ之結合被切斷。當切斷之Ta_〇 之…σ違到一定比例時, r ⑽電阻或卿電阻魚電遷移產生空隙。其結果為, 、動作電墨變動。Cu-Ta-Ο為結晶之情 : 子將心〇中之Cu位置朝中心移動之模 型,與將晶界朝中心蒋叙 、 和動之模型。將Cu-Ta-O中之Cu位置 朝中心移動之模型下, 一— 離子間之結合力至少在晶粒内大致 疋’故產生空隙般之結合力較弱的場所不會產生。因此 1可進行穩定之4寫動作的可能性。⑽子移動晶界之模 ,由於曰曰界之場所大致穩定,故有可進行穩定之重寫 動作的可能性。 泣其後,於圖9顯示發明人等做成之結晶Cu_Ta_〇與其周邊 #的。面SEM像。根據SEM之觀察可知,於結晶〜τ&· 〇91存在約5 nm之結構。其暗示Cu_Ta 〇結晶μ之粒徑為約 5⑽。又,圖9顯示Cu_Ta S92及上部電極%、pTE〇s ^。 又,於圖10顯示圖9之模式圖。氧化矽1〇3與離子供給層 即CU_Ta'S之間位有結晶Cu-Ta-O 104。Cu-Ta-Ο之結晶粒 為为5 nm係由結晶晶界i 〇丨之形狀顯示。晶粒内工與晶 界101之電性傳導率及Cu之移動率不同。藉由使粒徑充分 137618.doc 201001693 小於下部電極BEC之直徑,有使Cu_Ta•。晶界對記憶體特 性之影響平均化、元件間偏差縮小之效果。根據Cu-Ta_〇 之組成及結晶化條件’可容易料可使Cu或Ta及其氧化物 析出於結晶晶界101。II由該析出量之大小及其組成,可 決定使Cu之移動主要生成於粒内、或晶界。藉由減少元件 間偏差可提供大容量之記憶體。χ,藉由高可靠動作化, :應用於要求高可重寫次數之RAM。尤其,可取代作為電 細用之主§己憶裝置具有較大市場但處理世代45麵以下之 細微化存在問題之DRAM,可提供本記憶體元件作為對應 45 nm以下之細微化之主記憶裝置。 以下以圖m兒明Cu_Ta_0之結晶化的條件。首先, 鑛法成膜非晶質之Cu_Ta_〇。其:欠,分別於特定溫度下: 於H中進行3〇分鐘熱處理。進行職料之xrd測定之 :果顯示,一膜、及靖以下之熱處理溫度 祭^結晶。與此相對,藉由進行·之熱處理, 可觀察到Cu-Ta-O結晶。 再者,調查Cu-Ta_〇之電阻之實驗可知,實驗中所用之 CU_Ta_〇之結晶化温度為500。〇以上,70(TC以下。Cu_Ta_〇 之膜厚例如為5〜6G⑽,Cu_Ta_S之膜厚例如為3〜30随。 圖25顯示進行對試作之記憶胞之剖 ;微鏡:之觀:,藉由奈米繞射法所得之電=二 :又目26痛不由CuTa2〇6結晶之結構計算繞射圖形之 由圖25與圖26之結果一致可知,記憶胞中存在 u 結晶。如上可藉由剖面職觀察容易地查出離子 137618.doc -12- 201001693 封入層是否結晶化。 r 以下敘述Cu-Ta-O與Cu-Ta-S之上下關係。將Cu-Ta_〇成 膜,使Cu-Ta-O結晶化之後,若使用將CU-Ta_s成膜之處理 步驟,由於Cu-Ta-S之财熱性可低於Cu-Ta-Ο之、纟士晶化π 度’故可由寬廣之組成選擇Cu-Ta-S之材料。例如,可使 用藉由賦與600°C之熱負荷而昇華之Cu : Ta : s = 6〇 : 1() · 30之組成。作為Cu-Ta-S之組成比’例如若Cu濃度為1〇〇/〇 以上、50%以下,Ta濃度為10%以上、3〇%以下,則有使 電阻變化之充分的Cu供給量’且可適於抑制供給cu時之 Cu-Ta-S材料之空隙,當然,亦可使用其它組成。 其後,以圖12說明本記憶體之製造步驟。 首先’採用通常之半導體步驟進行MIS電晶體形成及利 用場氧化膜之擴散層的分離。其後形成層間絕緣膜後,形 成連接於上述電晶體之汲極之接觸孔,並藉由化學氣相沈 積法(CVD)形成密接層14及插塞材料13。其後,進行 CMP(化學機械研磨)而形成BEC。其次,進行結晶Cu-Ta_〇 之成膜。圖顯示最後所得之結構的模式圖。僅顯示咖 之上4作為層間絕緣膜121,可採用卩丁咖(捧填原石夕酸 四乙S旨)。 圖1 3顯示3種.结。a Γ ” π 。 Α ^ 0 _ a-ο之成膜方法。本實施例中選擇 利用基板加熱濺鍍法 ^ ^ ^ Ta-〇成膜。上述方法將晶圓基 板/皿度控制於如500。 τ n &曰, 上,進行濺鍍。當然,可將Cu-
Ta-Ο、.Ό日日以外之材 έ :碓子封入層,由於結晶化溫度因 組成而不同,龄古 '、選擇對應組成之適宜的基板溫度。 137618.doc -13- 201001693 由於藉由濺鍍入射於基板之濺鍍粒子具有高運動能量, 可於基板上以某程度自由運動,故易成為熱力學上安定之 結晶狀態。因此’與首先以非晶質狀態成膜,其後職與熱 負荷之情形相比較,可將結晶化所需之溫度低溫化。並钍 、、、口 果’由於佈植於矽基板之摻雜物因高熱負荷而移動,故可 避免電晶體特性劣化之問題。 其後說明Cu-Ta-O及Cu-Ta-S之加工方法。包含Cu之材 料’一般利用蝕刻之細微加工較為困難。例如,Cu之配線 步驟中使用金屬鑲嵌步驟。以圖14〜圖16說明本實施例之 加工方法。 於圖14顯示由圖12所示之狀態再*Cu_Ta_s與上部電極 15硬遮罩141成膜後,將抗蝕劑142塗布、曝光、顯影後 之模式圖。作為硬遮罩141可使用SiN(矽氮化物)。硬遮罩 1斗1之膜厚例如為1S0 nm。該膜厚可配合製造裝置之處理 世代或Cu-Ta-S及Cu-Ta-O之膜厚而選擇適宜之值。 /將抗蝕劑142作為掩膜,藉由乾蝕刻加工硬遮罩ΐ4ι。其 後’進行抗敍劑灰化,纟除抗餘劑142。將該狀態之模 圖顯示於圖1 5。 ’、後利用硬遮罩141藉由乾蝕刻進行Cu-Ta-S及Cu-Ta、 之加工。由於硬遮罩14ι與抗蝕劑142相比,可增大cu、 Ta-〇及CU-Ta_S之選擇比,故可實現更細微之加工。 以下’再進行記憶部RM與位元線之連接部及電晶於 之源極與源極線之連接部的形成,依次形成上部配線。^ 將根據上述步驟形成之記憶胞之配置顯示於圖 137618.doc •14- 201001693 19 〇 源極線-擴散層間連 圖17顯示有擴散層171 ' BEC 172 接部173。 、其次窃,圖18顯示有找181與源極線⑻。源極線間隔若 、為最J尺寸則為3F。且,字線間隔為Μ。 圖1 9顯示有位元線丨9丨^位元線間隔為π。本實 施例可將記憶朐而锫机焱2 ' 2 肥面積s又為6F。下部電極BEC之插塞徑為
如〇.2F2〜妒1下部電極賦之插塞徑加工成!F2以下之 情形下’可採用將側壁等之階差作為硬料利用而進行加 工之方法等。 竽本只把例之要部剖面模式圖顯示於圖與圖2丄。圖 係圖19中之X-X,的剖面模式圖,圖21係圖19中之γ-γ,的剖 模式圖圖20中顯示利用側壁20 1進行字線202與BEC之 分離。藉由場氧化膜2〇3,擴散層m被分離。 圖21中顯示由密接層214與插塞材料213形成之擴散層_ 源極線連接部1 73將源極線丨82與擴散層丨7丨連接。密接層 2 14為如TiN,插塞材料2丨3為如w。均可由c 形成。源 極線182係由障壁層215與配線材料216形成。障壁層可使 用Ta ’配線材料可使用cu。 [實施例2] 本貫施例之特徵為’於圖13中之Cu_Ta_〇結晶化方法 中’藉由雷射照射進行離子封入層之結晶化。
Cu-Ta-0之成膜係如下進行。濺鑛時之基板溫度被降低 控制於不使Cu-Ta-Ο結晶化之程度,將非晶質Cu_Ta_〇成 137618.doc •15· 201001693 膜。其後進行使用雷射照射之Cu-Ta-O的結晶化。 無需用爐體進行熱處理,藉由進行雷射照射便可減輕矽 晶圓基板之溫度的上升。藉此,不僅由於擴散層中之摻雜 物移動,可避免電晶體特性劣化之問題,而且由於可防止 Low-k材料之劣化,可將Low-k材料用於層間絕緣膜。藉 由使用Low-k材料,可減輕半導體電路之配線延遲,而進 行高速動作。Low-k材料一般对熱性較低。例如,若對多 孔性Low-k材料賦與超出400°C之熱負荷,由於内部之細微 空隙消失,介電常數k上升,故配線延遲增大、或因Low-k 材料變形而產生配線短路。無需詳述可知,Low-k材料劣 化之溫度乃根據Low-k材料之種類而變化。 以下說明雷射照射方法。以直交於矽晶圓面且以通過晶 圓中心之軸為中心,使晶圓旋轉,使雷射照射部移動於晶 圓之半徑方向。又,根據雷射照射部之位置使旋轉速度變 化,保持一定雷射之線速度。根據上述,可進行均勻照射 強度之雷射熱處理。 發明人等測定之非晶質狀態之Cu-Ta-0的折射率,於波 長632.8 nm下為3.9。藉由將雷射照射強度設為16 kW/mm2,雷射照射部之移動速度設為25 mm/秒,雷射之 移動方向之照射長度設為1 μπι,藉此可予結晶化,然而由 於根據Cu-Ta-O材料之組成5折射率或結晶化溫度、結晶 化所需時間將會改變,故不消說係將照射強度及照射部之 移動速度控制於最適之值。 又,藉由雷射照射將Cu-Ta-O選擇性地進行加熱使其結 137618.doc -16· 201001693 晶化,可抑制形成於其下部之Cu-Ta-S之溫度上升。其結 果,使用耐熱性低於Cu-Ta-O之結晶化溫度之Cu-Ta-S,可 形成Cu-Ta-S較Cu-Ta-Ο更偏下部之結構。 [實施例3] 本實施例之特徵為,圖13中之Cu-Ta-O結晶化方法中, 於非晶質Cu-Ta-Ο成膜後藉由電爐或紅外爐進行熱處理, 使Cu-Ta-O結晶化。藉由花費時間進行結晶化,可抑制結 晶生長之速度,並相對提高結晶核生成之機率,故可獲得 細微的結晶結構。藉此,由於可使BEC上之晶界數均一 化,故可將晶界對重寫動作之影響平均化。其結果可提供 偏差小的半導體電路裝置。熱處理時間例如為3 0分鐘。如 實施例1所述,由於Cu-Ta-O之結晶化溫度為600°C以上, 故熱處理溫度可為600°C以上。 [實施例4] 本實施例之特徵為藉由CMP進行記憶部之分離。 以下以圖22〜圖24說明本記憶體之製造步驟。 首先,以通常之半導體步驟進行MIS電晶體形成及利用 場氧化膜之擴散層的分離。其次,層間絕緣膜形成後,形 成連接於上述電晶體之汲極及源極之接觸孔,再藉由化學 氣相沈積法(CVD)形成密接層225及插塞材料224。其後, 進行CMP(化學機械研磨),形成擴散層-1金屬線間連接 部。其後,利用CVD成膜與金屬鑲嵌加工形成1金屬線 223。1金屬線材料例如為W。其後,形成蝕刻阻止層221 及層間絕緣膜226,而後,進行CVD及乾蝕刻,形成階差 137618.doc -17- 201001693 部222。蝕刻阻止層之材料例為SiN,層間絕緣膜226之材 料例為PTEOS。又,階差部222之材料例為siN。將結果所 得之剖面的模式圖顯示於圖22。 繼之,進行離子封入層11與離子供給層12 之成膜。該等成膜皆可以濺鍍法進行。其中,使用階差部 之高度與開口部之深寬比超過!之深孔時,係以cvd法進 行各層之形成。將結果所得之剖面的模式圖顯示於圖23。 其後,藉由進行CMP,可形成圖24所示之記憶部被分離 之結構。藉由使用本實施例,可形成特別細微之記憶胞結 構。 之後,藉由形成上部配線而製造記憶體元件。另,若用 -般之半導體製程形成本結構’則〜㈣或〜-丁㈠中產 生10〜500 nm之階差。 另’本實施例中’源極線被配置於位元線之下部,且源 極線係以丨金屬線223進行配線。又,為容易進行丨金屬線 與上部配線之連接部的形成而形成乾㈣阻止層221。 【圖式簡單說明】 曰 圖1係本發明之_香Α 圖。 t 態之記憶體元件之要部剖面 圖2係固體電解質記憶體元件之要部剖面圖。 圖3係顯示本發明之一實施形態之〇n動作的 +兔月之一貫她形態之OFF動作的 圖5係顯不電流與電壓之關係圖。 x w 圖6係顯示CuTa2〇6結晶之結構圖。 I376I8.doc -18- 201001693 圖7係顯示離工+ ( 流 封入層為結晶時之循環攻盤你& & 的關係圖。 人數與續取電 圖8係顯示離三 τ硪子封入層為非晶質時之循 流的關係圖。 -人數舁續取電 圖9係、、、°晶Cu~Ta-〇周邊部之剖面SEM照片。 圖ίο係結a曰曰Cu_Ta 〇周邊部之剖面模式圖。 圖U係顯示Cu_Ta-0之XRD測定結果的圖。 f 圖12係顯示本發明之實施例1之半導體裝置中,其製、生 v驟中之要部之構成例的模式剖面圖。 八 圖13係顯示三種離子封人層之結晶化方法的圖。 圖14係顯示接續圖12之製造步驟中之半導體裝 剖面圖。 夫八 圖15係顯示接續圖14之製造步驟中之半導體裝 剖面圖。 八 圖16係顯示接續圖15之製造步驟中之半導體裝置的模式 剖面圖。 圖17係本發明之實施例k半導體裝置中,其製造步驟 中之要部配置的模式圖。 圖18係本發明之實施例r半導體裝置中,其製造步驟 中之要部配置的模式圖。 圖19係本發明之實施例κ半導體裝置中,其製造步驟 中之要部配置的模式圖。 圖20係本發明之實施例1之半導體裝置中,其製造步驟 中之要部的模式剖面圖。 137618.doc -19- 201001693 圖21係本發明之實施例1之半導體裝置中,其製造步驟 中之要部的模式剖面圖。 驟 圖22係本發明之實施例4之半導體裝置中,其製造牛 中之要部的模式剖面圖。 、〆 體裝置的模式 圖23係顯示接續圖22之製造步驟中之半導 剖面圖。 體裝置的模式 圖24係顯示接續圖23之製造步驟中之半導 剖面圖。 圖25係藉由用電子線繞射分析記憶胞所得之㈤心結 晶的繞射圖形。 圖26係經計算所求得的CuTa2〇0結晶的電子線繞射圖 形。 【主要元件符號說明】 11 離子封入層 12 離子供給層 13 、 213 、 224 插塞材料 14 ' 214 ' 225 密接層 15、94 上部電極 21 固體電解質層 22 為離子供給源之電極 33 離子 34 金屬 51 ON動作 52 OFF動作 137618.doc •20- 201001693 91 、 104 結晶 Cu-Ta-O 92 Cu-Ta-S 93 、 103 PTEOS 101 晶界 102 晶粒内 103 氧化矽 121 層間絕緣膜 141 硬遮罩 142 抗1虫劑 171 擴散層 172 下部電極 173 源極線-擴散層間連接部 181 字線 182 源極線 191 位元線 201 側壁 202 字線 203 場氧化膜 215 障壁層 216 配線材料 221 Ί虫刻阻止層 222 階差部 223 1金屬線 RM 記憶部 BEC 下部電極 137618.doc - 21 -
Claims (1)
- 201001693 七、申請專利範圍: ι_ 一種半導體裝置,其特徵為具備: 記錄層,係設於基板上 資訊; 板上,猎由引起電阻之變化而記錄 弟1電極,係設於上述記錄層之上述基板側的—主面 上;及 第2電極,係設於上述記錄層之與上述一主面相對之 另一主面上;且 上述記錄層’係由配置於與上述第丨電極相接側之第丄 層與配置於與上述第2電極相接側之第2層的至少 構成;並 —曰巧 上述第1層為含有選自Ag、Cu、Au、Zn所構成之群中 之至少1種元素、選自Ta、w、M〇、Gd所構成之群中之 至少1種元素、及氧之結晶相; 至少1種元素、及選自S 種元素。 2 ·如請求項1之半導體裝置 所含之選自Ag、Cu、Au 共通之元素。 如請求項1之半導體裝置 上述第2層含有選自Ag、Cu、Au、z_構成之群中之 Se、Te所構成之群中之至少i 其中上述第1層與上述第2層 Zn構成之群中之元素為各層 3. 其中上述第2層含有選自Ag、 Cu、Au、Zn所構成之群中之至少工種元素、選自$、 Se、Te所構成之群中之至少〗種元素、及金屬元素或 石夕。 137618.doc 201001693 月求項3之半導體裝置,其中於上述第2層至少 Cu-Ta-s。 有 月长項4之半導體裝置,其中上述Cu.Ta-S之組成比A CuvTa ^ 句 Y UOG-X-Y)時,上述 Χ 及 γ 為 8〇gXg4〇 HYS20。 — 、 6· 士明求項以半導體裝置’其中於上述第1層至少 Cu-Ta-〇。 3 有 如請求項6之半導體裝置,其中上述Cu_Ta_〇之組成 CUXTaY〇(_-X-Y)時,上述 X 及 Y 為 10SXS50 各 30。 — 、 8. 如,求们之半導體裝置,其中於上述P層中觀 9. 金屬粒子或金屬化合物粒子之直徑為5麵以下。 如請求項1之半導體裝置,其中上述第i層為㈣礦心 構或由決U鈦礦型結構之原子位置於跳 圍。 變形之結構。 耗15 -一種半導體裝置,係具有複數個記憶胞,各記憶胞包含 複數字線、經由絕緣層設於與上述字線交又之複數位元 線的父點之資訊記憶部與選擇元件,其特徵為: j述資訊記憶部具有上述請求们之半導體裝置;且 糟由對上述資訊記憶部施加脈衝 或資訊之讀取。 進仃貢訊之寫入 11. -種半導體裝置之製造方法,其特徵為具備: 於基板上形成下部電極之步驟; 於上述下部電極上,形成含有選自Ag、cu、AU、zn 137618.doc 201001693 所構成之群中之至少丨藉 種兀素、選自Ta、W、Mo、Gd所 群中之至少1種元素、及氧之第i記憶層,且再於 ““己憶層上,形成含有選自Ag、Cu、Au 成之群中之至少〗括-主 ^ 兀”、及選自S'Se、Te所構成之群 少1種元素之第2記憶層,藉此形成含有上述P 吕己憶層及上述第2 $ ,嗜@ 驟;及 °心曰〉'二層而成的記憶層之步 於上述記憶層上形成上部電極之步驟;且 於上述第1記憶層形成後進行退火,於上述退火後形 成上述第2記憶層。 12.如/f求項U之半導體裝置之製造方法,其中藉由上述第 思曰开乂成後之退火,上述第j記憶層之相 質轉變為結晶。 13_如:求項12之半導體裝置之製造方法,其中於上述p 己L層3有Cu-Ta-0 ’上述退火之溫度為6〇〇(3c以上。 14. 如請求項U之半導體裝置之製造方法,其係具有使用 Low k材料於上述基板上形成層間絕緣膜之步驟,且 上述退火時之基板溫度為40(TC以下。 其係一面加熱上 15. 如請求項u之半導體裝置之製造方法 述基板一面進行上述第1記憶層之成膜 其中上述基板之 16. 如請求項15之半導體裝置之製造方法 加熱溫度為500。(:以上。 其令於上述第 17. 如請求項12之半導體裝置之製造方法 記憶層成膜後,使用雷射進行退火,其後進行上述第2 I376I8.doc 201001693 記憶層之成膜。 18.如請求項17之半導體裝置之製造方法,其係具有使用 Low-k材料於上述基板上形成層間絕緣膜之步驟,且 上述退火時之基板溫度為4〇〇〇c以下。 19·如請求項11之半導體裝置之製造方法,其中上述下部電 極含有選自 W、Ti、™、TiAIN、TiW、TiSiC、TaN、 碳簇所構成之群中之至少丨種的組成。 20. —種半導體裝置之製造方法,其特徵為具備: 於基板上形成下部電極之步驟; 於上述下部電極上’形成含有選自Ag、Cu、^、Zn 所構成之群中之至少1種元素、及選自S、Se、Te所構成 之羊中之至少1種疋素的第憶層,且再於上述第1記 憶層上’形成含有選自Ag、Cu、Au、zn所構成之群°中 =少1種元素、選自Ta、w、M。、崎構成之群中之 至夕1種7L素、及氧之結晶相構成的第2記憶層,藉此形 成含有上述第】記憶層及上述第2記憶層之至少二層而成 之圮憶層之步驟;及 於上述記憶層上形成上部電極之步驟。 137618.doc
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