JP5227544B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5227544B2
JP5227544B2 JP2007183409A JP2007183409A JP5227544B2 JP 5227544 B2 JP5227544 B2 JP 5227544B2 JP 2007183409 A JP2007183409 A JP 2007183409A JP 2007183409 A JP2007183409 A JP 2007183409A JP 5227544 B2 JP5227544 B2 JP 5227544B2
Authority
JP
Japan
Prior art keywords
electrode
axis direction
conductive path
voltage
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007183409A
Other languages
English (en)
Other versions
JP2009021431A (ja
Inventor
元康 寺尾
秀行 松岡
直彦 入江
佳孝 笹子
理一郎 竹村
則克 高浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2007183409A priority Critical patent/JP5227544B2/ja
Priority to TW097116514A priority patent/TW200910586A/zh
Priority to KR1020080063753A priority patent/KR101036034B1/ko
Priority to CN2008101303063A priority patent/CN101345289B/zh
Priority to US12/169,789 priority patent/US7829930B2/en
Publication of JP2009021431A publication Critical patent/JP2009021431A/ja
Application granted granted Critical
Publication of JP5227544B2 publication Critical patent/JP5227544B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5614—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using conductive bridging RAM [CBRAM] or programming metallization cells [PMC]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/11—Metal ion trapping, i.e. using memory material including cavities, pores or spaces in form of tunnels or channels wherein metal ions can be trapped but do not react and form an electro-deposit creating filaments or dendrites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Description

本発明は、半導体装置に関し、特に、メモリ素子を備えた半導体装置に適用して有効な
技術に関する。
ＲＲＡＭ、あるいはＲｅＲＡＭ、あるいは固体電解質メモリ、あるいは極性メモリ（ｐｏｌａｒｉｚｅｄ ｍｅｍｏｒｙ）と呼ばれる不揮発性メモリが知られている（例えば、特許文献１、非特許文献１および非特許文献２を参照）。これらのほとんどは、記憶素子に印加される電圧の方向に応じて、記憶素子の抵抗が変化することにより記憶情報が書き込まれるメモリである。このメモリは、低電圧・低電力で書換え可能で、１桁以上変化する抵抗値を信号として用いるため読み出し信号が大きく、センス動作が容易である。
特開２００６−１７３２６７号公報 ティー・サカモト（T. Sakamoto）、他「アイ・トリプル・イー インターナショナル ソリッド−ステイト サーキット コンファレンス２００４（IEEE International Solid-State Circuits Conference(ISSCC)）2004」）、ダイジェスト（Digest）、（発行国 米国）、２００４年、ｐ．16.3 エム・エヌ・コジキ（M.N. Kozicki）、他「プロシーディング ノン−ヴォラタイル メモリ テクノロジ シンポジウム２００４（Proc. Non-Volatile Memory Technology Symposium(NVMTS)2004）」、（発行国 米国）、２００４年、ｐ．１０〜１７
本発明者の検討によれば、上記のメモリの代表的なものに関し次のことが分かった。
金属を電極とし、カルコゲナイドまたは酸化物を固体電解質として電極間に固体電解質を配置した金属−カルコゲナイドあるいは金属−酸化物固体電解質メモリは、イオン移動がメモリメカニズムであって、Ａｇ、Ｃｕなどのプラスイオンの濃度が高い低抵抗の導電パスがカルコゲナイド層あるいは酸化物層中に形成され、不揮発メモリ性がある。逆電圧によってイオンを元の電極方向に戻すことにより高抵抗の状態に戻し、書換えを行うことができる。
しかしながら、メモリの書き換えを繰り返すと、金属の電極から金属イオンが固体電解質に不均一に拡散して電極表面の原子レベルの形状が変化してしまい、書き換え特性が安定せず、抵抗が書き換え毎に変動する可能性がある。また、書き換えを繰り返すと、電極からの拡散で固体電解質中のＡｇ、Ｃｕなどの濃度が高くなりすぎ、ＯＮとＯＦＦの中間の抵抗で変化しなくなる可能性がある。低抵抗化するのと同方向の電圧でも、熱が発生するような高い電圧・電流を印加すると高抵抗（ＯＦＦ）状態にすることができる場合がある。しかしこの場合、固体電解質中の金属イオン濃度は、書換え繰り返しによりさらに早く増大するので、書換え可能回数（ｅｎｄｕｒａｎｃｅ）はさらに低下する。また、導電パスの抵抗がメモリ素子ごとにバラつきやすい。従って、これらは、情報の記憶が可能な半導体装置の性能を低下させ、多値・多ビット記憶による高集積大容量化を困難にする。
本発明の目的は、固体電解質中のイオンの動きを高精度で制御できるデバイス構造とすることにより、記憶できる半導体装置の性能を向上させ、多層化した３次元構造としてもトランジスタまたはダイオードは第１層だけに有ればよい、あるいは各層のアレイのＸ−Ｙ交点にはダイオードが有ればよいことにより、低コストで高集積化することができ、ロジックもメモリと素子レベルで混在させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、記憶層（固体電解質層）中に拡散し得る元素を主成分とする（含有量が５０原子％を超える、より好ましくは６０原子％を超える）上部電極を持ち、下部電極との間に配置された記憶層が２層以上の構造を備え、陰極（例えば）下部電極側の層が陽極（例えば上部電極）側の層よりも導電パス形成に寄与する陽極電極の主成分元素のモビリティー（半導体中の電子などのキャリアのモビリティーと類似の定義）が低いようにする。このようにすることにより、イオンが無理に押し込まれて形成された導電パスは陽極から下方に伸びて上下方向の電線状あるいはフィラメント状になり、下部電極との接続が印加電圧の方向によって、あるいは電圧のかけかた(パルス幅、パルス電圧など)によって、切れたり繋がったりする。対照的に例えば非特許文献１では、固体電解質層は１層で、陽極を構成する元素のモビリティーが高いため、陽極から固体電解質中に金属イオンが拡散しても、イオン濃度が高い導電パスが陽極との接続を保って陰極に向かって伸びることはなく、移動したイオンが陰極付近に堆積して濃度が高まり、その導電領域が富士山状に徐々に陽極方向に向かって高くなり、陽極に達すると両電極間が電気的につながることになる。その場合逆電圧で富士山の上部からイオンが剥ぎ取られ、富士山が低くなると接続が切れる。この富士山状の導電領域の裾野は下部電極の横幅よりも広がる可能性があり、高集積化の障害になる可能性がある。
本発明の半導体装置では、上記の細い電線状、あるいはフィラメント状の導電パスを制御して形成できるため、下記のような、優れた性能、および各種機能を実現できる。ただし、上記従来方式のように対電極あるいは対向する層（いずれも陽極より下方にあると仮定）との界面に導電性を向上させるイオンや原子が堆積したものが上方に伸びで導電パスを形成するタイプの材料で動作させることも、性能は劣るが不可能ではない。
このような導電パス形成に寄与する元素のモビリティーの差を実現するために、本願発明者は、導電パス形成に寄与する元素が通過する原子配列の隙間や、導電パス形成に寄与する元素と記憶層を構成する元素との引力や結合力に差を付けることを考えた。固体電解質層は６族元素を含む場合が多いが、周期律表の上の方から酸素、硫黄、セレン、テルルと下に下がって行くほど原子やイオンの半径が大きくなるので、金属イオンが通過しやすくなる。すなわち移動度（モビリティー）が大きくなると考えられる。ただし６族元素と結合する相手元素は同じとする。５族の窒素を含む窒化物の場合は、通過しやすさが酸化物と同程度と考えられる。
なお、ここで、固体電解質中における金属イオンの通過しやすさを移動度と称し、金属イオンにより形成された導電パスまたは、固体電解質層におけるキャリアの通過しやすさを導電率と称す。
固体電解質層の一方が高い導電率を持つ場合は、その面積を小さめにして一方の電極を兼ねても良い。残る１層の固体電解質層は、導電パスが細い電線状あるいはフィラメント状になるイオンのモビリティーが低いものである。
本発明の半導体装置の例として、上下の電極の他に、さらに電極を設けたものがある。
その構成は下記のとおりである。
（１） 上記電極間を結ぶ導電率が高い経路の方向をＺ軸方向とすると、それに概ね直交するＹ軸方向電極を設け、さらにそれらに概ね直交するＸ軸方向に上記の導電率が高い経路（導電パス）の両側を通過する電極を形成する。
Ｘ−Ｙ面内でマトリックス配列されたうちの１つのメモリセルの代表的構造例を
図１に示した。電極の幅や高さ、形状、間隔、電極に形成された穴の大きさなどは、図としてわかりやすいように描いてあるので、図１のとおりの形状や値が最適というわけではない。例えばフラッシュメモリでは、読出し電極の幅や高さは、プラグ電極の最小太さと同程度であるから，現在のデザインルールで９０ｎｍ程度である。例えばＹ軸方向電極を追加した場合、セルサイズは、２×4Ｆ２で８Ｆ２程度になる。Ｘ軸方向電極の追加では、導電パスが電極の穴を通るようにすれば、ほとんどセルサイズは拡大しない。従って、多ビット化、あるいは多値化すれば非常に高集積にできる。図１（ｂ）のようにＹ軸方向電極を導電パスが電極の穴を通るタイプにすれば、８Ｆ２より面積を小さくできる可能性も有る。図１（ｂ）では両方の電極を、導電パス近傍でだけ２つに分かれて穴が開いた形状のものとした。このような場合、電極の断面積は、２つに分かれた部分のそれぞれの和を含めてほぼ同じ（±３０％以内、よりこのましくは±２０％以内）とするのが好ましい。ただし、電極の機能によっては事情が異なり、例えば発熱を利用する場合は、導電パス近傍で２つに分かれた部分の２つの断面積の和を分かれていない部分の断面積より小さくして、発熱しやすくするのが好ましい。完全に２本に分かれた電極とする場合も、２本の断面積の和について上記と同様である。
Ｘ軸方向電極は導電率が高い経路の互いに異なる片側を通過する電極２本に分離してもよい。分離したそれぞれの電極は、隣接する別のＺ軸方向導電パスの片側を通過する電極を兼ねてもよい。この場合、各導電パスの間に少なくとも１本ずつＸ軸方向電極が存在することになる。
上記の各例でＸ軸方向電極とＹ軸方向電極の少なくとも一方を省略しても良い。
（２） 上記Ｘ軸方向電極とＹ軸方向電極の少なくとも一方に電圧を印加して上記導電率が高い経路の各部分の抵抗を制御する手段、すなわち電源回路や、パルス生成回路や、パルス波形や電圧を決める論理回路や、Ｘ軸方向およびＹ軸方向電極選択回路を有する。
Ｘ−Ｙ−Ｚ軸は、直交しているのが望ましいが、直交しておらず斜交していても良い
図１の導電パスの途中の、上記の２層の界面付近にコマのような膨れた部分が形成される。コマのようなふくれた部分（導電率を上げる成分が堆積した部分）４は、形成されない場合もある。形成されるか形成されないかを情報信号に対応させることもできる。
コマ回しのコマのような形状の部分の大きさは、すべて同じにしても、変えても良い。Ｚ軸方向の斑点模様で示す導電領域と、Ｘ方向、Ｙ方向の電極群は、基本的には互いに電気的につながっていない。すなわちそれらの間の抵抗が低い状態ではない。ただし、コマのような堆積部分がＹ軸方向電極に接触することを利用して読出しを行う場合は、その部分でＺ軸方向の導電領域とＹ軸方向電極との間が低抵抗状態になる。Ｙ軸方向の電極はイオンのＸ軸方向への広がりを抑制する働きをさせることもできる。概念図であるから、必ずしもＸ、Ｙ、Ｚ軸は実寸法に比例してはいない。
（３）Ｚ軸方向の上下電極には、通常のマトリックス駆動メモリと同様、上部電極より上と下部電極より下に配線と、回路図のＸ−Ｙの交点にトランジスタまたはダイオードを設けた配置が行われるが、トランジスタよりも形成が簡便で占有面積も小さいダイオードを配置したマトリックス駆動も可能にするために、低抵抗化と高抵抗化（ＯＮとＯＦＦ）を同方向電圧で行っても多数回の記憶書換えを安定に行うことができるようにするのが望ましい。そのためのデバイス構造と駆動手段は下記のとおりである。なお、同方向電圧でＯＦＦにする時、またはその前後にＸ軸方向電極またはＹ軸方向電極に電圧を印加して導電パスが切れるのを補助するのも好ましい。
なお、この同方向電圧駆動安定化の目的だけのためにはＹ軸方向電極を省略し、Ｘ軸方向電極だけでも良い。
具体的な例としては、図３に示したように、上記Ｘ軸方向電極５６が上記導電パス５２の両端の電極の一方の導電パス側の端付近でその近傍を通過するようにする。Ｘ軸方向電極のＺ軸方向上端から下端までの範囲が上記導電パスの両端の電極のうちの一方の導電パス側の端とＺ軸方向にほぼ同レベルにある（Ｚ軸座標がほぼ同じである）のが、特に好ましい。上記導電パスの両端の電極の導電パス側の端付近のＹ軸方向両側５５を通過するようにすれば、さらに好ましい。Ｘ軸方向電極は上記導電パスの両端の電極の導電パス側の端付近の両側を通過後１本にまとまっても良いし、そのまま２本に分かれていてもよい。
上記の導電性向上物質の分布を定常状態に保つためのＸ軸方向電極への電圧印加は、所定のＹ座標のＸ軸方向電極を選択して行っても良いが、記憶書き込みや読出しの合間に効率的に行うため、多くのＸ軸方向電極に同時に行うのが好ましい。この場合、多数回書換えによる導電性向上物質（例えばイオン）の偏りを各メモリセルで同様な偏りとするため、所定の多数回を平均すると記憶情報の数値の平均値（例えばディジタルデータの「１」と「０」の、例えばＸ軸方向電極に電圧を印加する時間間隔の平均値）がどのメモリセルでもほぼ一定になるような符号変換を行ってから記録するのが好ましい。
集積度を上げるために多値および／または膜厚方向に多ビット記憶するための手段は下記のとおりである。
（１） 上記電極間に導電率が高い経路が途中の抵抗率を情報信号に対応させて変化させて形成されるようにする。
（２） 上記導電率が高い経路の途中に導電率を上げる成分が堆積した領域５４が形成され、それによっていずれかの電極間の抵抗率を情報信号に対応させられるようにする。
３次元構造の多ビットメモリの構造の例を図１９に示した。この図は広範囲に繰り返す３次元構造の１部分である。斑点模様で示す個所が、導電性を向上させる成分（イオンまたは原子）が高濃度に存在する領域である。コマ回しのコマのような形状の部分が、データに対応する導電率を向上させる成分の堆積部分である。コマの大きさは、すべて同じにしても、変えても良い。Ｚ軸方向の斑点模様で示す導電領域群と、Ｘ方向、Ｙ方向の電極群は、基本的には互いに電気的につながっていない。すなわちそれらの間の抵抗が低い状態ではない。
ただし、コマのような堆積部分がＹ軸方向電極に接触することを利用して読出しを行う場合は、その部分でＺ軸方向の導電領域とＹ軸方向電極との間が低抵抗状態になる。Ｘ軸方向の電極のイオン導電パスが貫通する穴は図に示している８本全部に存在する。Ｙ軸方向の電極はイオンのＸ軸方向への広がりを抑制するためのものである。概念図であるから、必ずしもＸ、Ｙ、Ｚ軸は実寸法に比例してはいない。実寸法はこの図のＺ軸方向を縮めたものになる。また、電極の幅や高さ、形状、間隔、電極に形成された穴の大きさなどは、図としてわかりやすいように描いてあるので、図１９のとおりの形状や値が最適というわけではない。
実際には、ほとんどの層間の界面には多少のイオン蓄積が起きるが、意図的に蓄積した上記の高導電率領域に比べると蓄積量は小さいので、コマのような部分と区別できる。
固体電解質層や、その間の界面層はこの図には描いていないが、図の範囲のＺ軸方向に３×４＝１２層存在する。コマ状の領域を形成するには、イオン導電パスの上端の上部電極、下端の下部電極、およびその領域近傍を通るＹ方向電極、Ｘ方向電極にかかる電圧と、固体電解質層の界面（界面層）でのイオンのブレーキ効果が協働するようにして形成する。この時、イオンは図の上方から下方に向かって動く。
上記とは別のデータ記憶方法の例は、下記のとおりである。
（４） 導電率を上げる成分が堆積した領域または上記電極間を結ぶ方向と角度を持って形成される部分が電極間に複数存在するようにする。
（５） 上記の、電極間を結ぶ方向と角度をなす方向に電圧を印加することができる、導電率が高い経路に並行に各層を貫通する平行な電極２本を上記経路１本ごとに有するようにする。
（６） 導電率の高い経路の、導電率を上げる成分が堆積した領域または、電極間を結ぶ方向とそれに角度を持った部分との境界が記憶情報に対応するようにする。
以上をまとめると次のようになる。
半導体素子として、縦方向（Ｚ軸方向）に離れて配置された電極間に成分の異なる層を２層以上形成し、上記電極間にパルス電圧を印加して導電パスを形成し、抵抗値を記憶すべき情報に対応して変化させる素子とする。さらに、上記導電パスの途中に導電率を上げる成分が蓄積した領域を形成し、それによって抵抗率を情報信号に正確に対応させる。Ｘ軸方向、Ｙ軸方向の少なくとも一方向にも電極を形成し、制御電圧を印加するとさらに好ましい。これによって上部電極から拡散したイオンを適度に戻し、Ｚ軸方向の電圧を逆転せず同方向電圧でＯＮ・ＯＦＦ多数回繰り返しを安定に動作させることも可能である。これによって、メモリアレイの交点にトランジスタでなくダイオードを形成して低コストで駆動することができる。多値記憶も正確に行える。読出しにＺ軸上部の電極とＸ軸方向電極との間の抵抗や電磁誘導による起電力を利用しても良い。３次元マトリックス構造にすれば多ビット記憶も可能である。上記導電パスが、その少なくとも一部が情報信号に対応して電極間を結ぶ方向と角度を持って形成されるようにする、さらには導電パスがスイッチや分岐や合流をするようにしてもよい。
上記の各説明は、上部電極と下部電極（基板側の電極）を上下逆にし、上下に関する説明をすべて逆にしても成り立つ。
本発明の半導体装置の一部を、メモリ間のロジック回路のスイッチや、広義のスイッチである分岐や合流デバイスとして使用することもできる。第３の電極の効果で切り替えるスイッチの場合、制御電圧は主回路にはかからないので、電磁リレースイッチのように使うことができる。
本願において開示される発明によれば、低消費電力・低コストで、集積度（記憶密度）が高く、安定したデータ書換え特性やスイッチ機能を備えた半導体装置を実現できる。
以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施例において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施例において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
＜実施例１＞
本実施例１の半導体装置は、メモリ素子を備え、そのメモリ素子に用いる材料および構造が主要な特徴となっている。
（メモリ素子の基本構造）
図１には、本実施例のメモリ素子の基本構造の断面図を示す。ここでは、半導体基板に形成された下部電極１０３と、半導体基板表面上に形成された上部電極１０１と、上部および下部電極の間の半導体基板内に固体電解質層１０８および１０９の２層からなる構造が図示されている。さらに、上部および下部電極を結ぶ経路上の固体電荷質層内に導電パスが形成され、また２つの固体電解質層の界面付近には、導電物質蓄積領域１０４が形成されている。
本実施例のメモリ素子の鳥瞰図を、図２に示した。ここで、図２に示すメモリ素子は、図１に示した基本構造を有するメモリ素子に、Ｘ軸方向電極およびＹ軸方向電極を付加している。
図２において、縦方向（Ｚ軸方向）に離れて配置された電極間に成分の異なる層を２層以上形成し、上記電極間１，３にパルス電圧を印加して導電パス２を形成し、抵抗値を記憶すべき情報に対応して変化させる。さらに、上記導電率が高い経路の途中に導電率を上げる成分が蓄積した領域４を形成し、それによって抵抗率を情報信号に正確に対応させるのが好ましい。Ｘ軸方向、Ｙ軸方向の少なくとも一方向にも電極を形成するとさらに好ましい。両方形成する場合は、導電パス２を形成する時、陽極になる電極に近い方をＹ軸方向電極、陰極になる電極に近い方をＸ軸方向電極と呼ぶ。
図２の例では、まず厚さ３０ｎｍのＣｕ−Ｔａ−Ｏ層を形成し、その上に厚さ３０ｎｍのＣｕ−Ｔａ−Ｓ層を形成した。Ｃｕ−Ｔａ−Ｏ層の代わりに、Ｃｕ−Ｔａ−Ｓ層を形成後自然酸化、あるいは強制酸化したＣｕ−Ｔａ−Ｏ−Ｓ層を用いても良い。これら２つの層の中間には、図１０に示すように、たとえばＡｌ２Ｏ３のような緻密で化学的に安定な酸化物より成る１ｎｍ以上１０ｎｍ以下の膜厚の界面層５８を形成するのが、さらに好ましい。図２の上部の電極１はＣｕより成り、下部３の電極はＷより成る。図ではほぼ同じ大きさ、形状に書いているが、大きさや形状が異なってもよい。この場合トランジスタなどを表面に形成したシリコン基板は図の下にあっても、上に有ってもよい。公知の文献における固体電解質メモリでは、Ｃｕ電極側に正電圧をかけるとＣｕのプラスイオンが下方に拡散する。上記２つの層にはＣｕイオンモビリティーの差が有るので、界面ではＣｕイオンの動きに一たんブレーキがかかる。
図１０に示すようなイオン通過の抵抗になる界面層５８が存在すれば、さらにブレーキが明確にかかる。これによって、界面、あるいは界面層の上方にイオンが蓄積した部分が形成される。図でコマのように見える部分がイオン蓄積部分５４である。しかし、次のパルス電圧が印加される、あるいはさらに電圧が上昇する、あるいは電圧の高い次のパルス電圧が印加されると、界面を通過して下方に導電パスが延伸してゆく。
なお、図１０に示すような界面層のほかに、図１１に示すように固体電荷質層５９と界面層５８との間、および固体電荷質層５７と界面層５８との間、に導電パス５２に電圧を印加させる電極５５を積層した構造とすることができる。
さらに、図１２に示すように固体電界質層５９および５７の２つの積層膜と下部電極５３の間に界面層５８を設けることも可能である。
（同方向電圧でセット・リセット）
上記Ｘ軸方向電極に電圧を印加して上記導電率が高い経路による抵抗の上げ下げ、すなわちメモリのセット・リセットを同方向の電圧で繰り返し行った時の多数回書換えの平均の導電性向上物質の動きを打ち消して導電性向上物質の分布を定常状態に保つようにすれば、Ｚ軸方向の上端の上部電極と下端の下部電極をマトリックス上のアレイとする時、交点にはトランジスタでなくダイオードが有ればよく、低価格化や、多層化に有利である。
この目的だけのためにはＹ軸方向電極を省略し、Ｘ軸方向電極だけでも良い。
具体的な構造例は図３に示したように、上記Ｘ軸方向電極５６が上記導電パス５２の両端の電極の一方、例えば下部電極５３の導電パス側の端付近でその近傍を通過するようにする。Ｘ軸方向電極のＺ軸方向上端から下端までの範囲が上記導電パスの両端の電極のうちの一方の導電パス側の端とＺ軸方向にほぼ同レベルにある（Ｚ軸座標がほぼ同じである）のが、特に好ましい。上記導電パスの両端の電極の導電パス側の端付近のＹ軸方向両側を通過するようにすれば、さらに好ましい。Ｘ軸方向電極は上記導電パスの両端の電極の導電パス側の端付近の両側を通過後１本にまとまっても良いし、そのまま２本に分かれていてもよい。
書換え時にＣｕ電極からＣｕイオンが供給されるＣｕイオンが下方に動く方向の電圧パルスであっても、電圧または電流が高く短いパルスを印加すると、導電パスとその周辺に熱が発生し、熱拡散により導電パスを切ることができる。しかしこの場合、抵抗の上げ下げを多数回繰り返すと、導電パス形成領域周辺のＣｕの濃度は徐々に増加し、導電パスを切るのが困難になってしまう。そこでＸ軸方向電極、Ｙ軸方向電極、あるいはその両方に適当なタイミングでＣｕイオンをＣｕ電極方向に戻す電圧を印加し、濃度をコンスタントに保つ。上記の、蓄積部分の正確な形成やＹ軸方向電極の穴を通すための電圧印加でも、Ｃｕ電極より高い電位を与えるとイオンを部分的にＣｕ電極に戻す効果が有るが、１つのセルへの書き込みと次のセルへの書き込みの間にイオンがＣｕ電極に戻る方向の高めの電圧を加えるのも良い。所定のＹ座標のＸ軸方向電極を選択して行っても良いが、記憶書き込みや読出しの合間に効率的に行うため、多くのＸ軸方向電極に同時に行うのが好ましい。
すなわち、１つのデバイスのすべてのＸ軸方向電極、あるいはすべてのＹ軸方向電極、あるいはそれらの両方に同じ電圧をかけても良い。従って、アドレス指定が不要である。
ただし、Ｘ−Ｙ面内でマトリックスになったメモリ素子に書き込むデータの値が、長い期間の平均で偏った場合、例えば２値データの場合で特定の素子では「１」が多く、他の特定の素子では「０」が多いとすると、その周辺の導電性イオン（Ｃｕイオン）の量に差が生じる。従ってそのような場合、平均値が偏らないように元データをＤＣ成分フリーのデータ列に変換して書き込むか、書き込みのアドレス指定に配慮を加えるのが好ましい。
Ｘ軸方向電極の横幅を広げ、イオン導電パスが通過する部分以外のほとんどの領域を覆うようにしても、Ｃｕイオンの量を制御する効果が高まる。Ｘ軸方向電極の複数または全部を１枚の電極にまとめるか、あるいはＹ軸方向電極の複数または全部を１枚の電極にまとめるか、してもよい。Ｙ軸方向電極に個々のＣｕ電極を取り囲むような立体的な上方への立ち上がり部分を設けても良い。
上記のようにイオン供給電極と対電極との間にかける電圧極性を１方向で駆動できると、Ｘ−Ｙマトリックス駆動でＸ−Ｙ交点にトランジスタを配置する必要が無く、ダイオードでよいので、低コスト化、高集積化のメリットが大きい。この場合、Ｘ−Ｙ交点には選択トランジスタではなく、ダイオードが1個ずつ配置される。従って、ソース線は使用されない。
上記のようなＸ軸方向電極によるイオン分布の制御は、互いに逆方向の電圧を印加して記憶の書換えを行う場合にも、多数回書換えによる緩やかなイオン分布の変化を抑制するのに効果が有る。
導電率を高める成分の大きな蓄積部分ができやすい電圧印加を行った場合と、一気に高い電圧を印加する、蓄積部分ができにくい電圧印加を行った場合とで蓄積部分が大きいか小さいか、あるいは蓄積部分が有るか無いかの差をつけ、蓄積部分の大きさを情報に対応させることができる。図１では、導電パスはＸ軸方向電極に開いた穴を通って下方に伸びる。従って、Ｘ軸方向電極の近傍を通過してイオン導電パスが下方に伸びる際、Ｘ軸方向電極がイオン導電パスより少しプラス側の電位になるように電圧を印加すると、電極を避けて導電パスは通過するので、上記の蓄積部分の下端からの導電パスの伸びを制御することができる。Ｘ軸方向電極の電圧制御をさらに正確に行えば、固体電解質層が１層であったり、２層であるが界面層が存在しなかったりする場合でもイオンの動きにブレーキをかけ、上記の蓄積部分を形成できる。Ｘ軸方向電極が小さな間隔で密に形成されており、導電パスが通過する穴が適度な大きさ、すなわち下部電極のＸ−Ｙ面内の最小寸法の１／３倍以上最大寸法の１．５倍以下の範囲であれば、確実に穴を通るようにすることができる。
図では、さらにＹ軸方向電極も存在する。Ｙ軸方向にも電極が存在すれば、さらに制御が正確に行えて好ましい。Ｙ軸方向電極は上記の蓄積部分と大体同レベルの高さ、あるいは、ほぼ同一平面上に有るので、蓄積部分の電位と同じか、それより1Ｖ以内で高い電位になるように制御すると、蓄積部分のＹ軸方向への広がりを制御して正確な大きさの蓄積部分を形成することができる。固体電解質層が１層の場合、イオン導電パスの下方への伸びにＸ軸方向電極でブレーキをかけようとすると、Ｘ軸方向電極をＹ軸方向のどちらかに避けてイオン導電パスが下に伸びる可能性があるので、Ｙ軸方向電極にも少し高い電位を与えてそれを抑制するのが好ましい。なお、Ｘ軸方向電極は、図のように穴が有ってその中をイオン導電パスが通過する方式以外に、Ｙ軸方向電極のように、２本のＸ軸方向電極が、それぞれＺ軸方向のイオン導電パスの左右を通過する方式としても良い。イオン導電パスの近傍以外ではＸ軸方向電極とＹ軸方向電極はＺ軸方向にほぼ同じレベルにあっても良い。
なお、本実施例ではＣｕの電極を用いたが、Ａｇ、Ｚｎ、Ｃｄ及びＡｌからなるグループより選ばれた少なくとも１元素からなり、固体電解質中に拡散し得る金属を用いてもよい。電極がＡｇの場合、固体電解質層にはＣｕのカルコゲナイドの代わりにＡｇのカルコゲナイドを用いる方が好ましい。また、電極は純粋の金属でなくても良い。例えばＣｕ３０Ｔａ２０Ｏ５０のような組成の、酸化物やカルコゲナイドであっても良い。このような場合は、さらにその電極の固体電解質層とは反対側にＴａ，Ｗなどの金属電極が存在するのが好ましい。
また、対電極については、Ｃｕ、Ａｇは避けるべきであって、Ａｕもなるべく避けるのが望ましく、使用が好ましいのは、Ｗ、Ｔａ、Ｍｏ、Ｎｂ、Ｃｒ、Ｎｉ、Ｃｏ、Ｔｉ及びＰｔ族元素のようなカルコゲナイド材料中を極力拡散しにくい金属、あるいは窒化Ｔｉのような導電性が高く、拡散しにくい化合物を用いることができる。
（Ｘ−Ｙマトリックス駆動）
このような電圧印加の場合、全部のＸ軸方向電極、あるいは全部のＹ軸方向電極に同時に行っても良いが、書き込みを行っているメモリセルの近傍を通るＸ軸方向電極、Ｙ軸方向電極だけに行う方が、より効果的である。その場合のアドレス指定は、メモリセルのアドレス指定と同じアドレスデータを用い、同時に行うのが好ましい。
導電パスは、最終的にはＷ，Ｐｔなどの安定性の高い金属で形成されたもう一方の電極に到達する。Ｙ軸方向電極、Ｘ軸方向電極は、上記の蓄積部分の有り無し、あるいは大きさを情報信号に対応させる他、導電パスの太さや、他方の電極に到達するかどうか、あるいは他方の電極にどの距離まで近づくかを情報信号に対応させる場合でも、効果を発揮する。
ＯＦＦ方向パルス、続いてＯＮ方向パルスの組み合わせで抵抗を制御するのも好ましい。
逆方向電圧で書き換える場合と、順方向電圧で書き換える場合に用いる選択トランジスタを用いた回路の例をまとめて下記に述べる。
（逆方向電圧）
本実施例で用いる図４から図６の回路構成とその動作の一例について説明する。本実施例による半導体装置において、図１の導電パスの上方にある電極と下方にある電極の間に電圧を印加する回路の構成例を示す回路図である。ｎ×ｍビットのメモリセルを有するメモリアレイ構成が示されている。メモリセルを構成する素子も同じように、メモリセルトランジスタＱＭとメモリ素子ＲＭである。本実施例の特徴は、ビット線を２本にして、ビット線対とワード線との各交点にメモリセルを配置し、メモリ素子に対して逆方向の電圧を印加可能にした点にある。以下では、図４に示した半導体装置の構成について説明する。
図４に示す半導体装置は、メモリアレイ、マルチプレクサＭＵＸ、ロウ（行）デコーダＸＤＥＣ、カラム（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書換え回路ＰＲＧＭに加えて、共通放電回路ＣＤＣＣＫＴで構成される。メモリアレイは、ワード線ＷＬ１〜ＷＬｍとビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）〜（ＢＬｎＬ、ＢＬｎＲ）との各交点にメモリセルＭＣ１１〜ＭＣｍｎが配置された構成である。各メモリセルは、直列接続されたメモリ素子ＲＭと選択トランジスタＱＭが、ビット線ＢＬ１Ｌ〜ＬＢｎＬとビット線ＢＬ１Ｒ〜ＢＬｎＲとの間に挿入された構成である。ここで、メモリ素子ＲＭは、図４等で述べたような構成を備え、ビット線ＢＬ１Ｌ〜ＢＬｎＬ側に図４の上部電極５３が接続され、メモリセルトランジスタＱＭの一端に図４の下部電極ＴＰが接続される。
読出し回路ＲＣ、書換え回路ＰＲＧＭ、共通放電回路ＣＤＣＣＫＴは、共通データ線対（ＣＤＬ、ＣＤＲ）にそれぞれ接続される。マルチプレクサＭＵＸ内のカラム選択スイッチ列ＣＳＷＡと放電回路ＤＣＣＫＴには、ビット線ＢＬ１Ｒ〜ＢＬｎＲに対応する部分が追加される。すなわち、カラム選択スイッチ列ＣＳＷＡには、ビット線ＢＬ１Ｒ〜ＢＬｎＲと共通データ線ＣＤＲとの間に各々挿入されたＣＭＯＳ伝達ゲート（カラム選択スイッチ）ＣＳＷ１Ｒ〜ＣＳＷｎＲが追加される。ＣＭＯＳ伝達ゲートＣＳＷ１〜ＣＳＷｎ，ＣＳＷ１Ｒ〜ＣＳＷｎＲのゲート電極には、カラムデコーダＹＤＥＣの出力信号であるカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）がそれぞれ接続される。カラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）のうちの一つが活性化されることにより、対応する一組のＣＭＯＳ伝達ゲートが活性化されて、ビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）〜（ＢＬｎＬ、ＢＬｎＲ）のうちの一組が共通データ線対（ＣＤＬ、ＣＤＲ）に接続される。
放電回路ＤＣＣＫＴは、ビット線ＢＬ１Ｒ〜ＢＬｎＲと接地電圧ＶＳＳとの間にそれぞれ挿入されたＮＭＯＳトランジスタＭＮ１Ｒ〜ＭＮｎＲが追加される。ＮＭＯＳトランジスタＭＮ１Ｒ〜ＭＮｎＲのゲート電極には、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢがそれぞれ接続される。待機時において、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢが電源電圧ＶＤＤに保持されることにより、ＮＭＯＳトランジスタＭＮ１Ｌ〜ＭＮｎＬ，ＭＮ１Ｒ〜ＭＮｎＲが導通して、ビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）〜（ＢＬｎＬ、ＢＬｎＲ）が接地電圧ＶＳＳに駆動される。
図５は、図４の共通放電回路ＣＤＣＣＫＴ、読出し回路ＲＣ、書換え回路ＰＲＧＭの詳細な構成例を示す回路図である。共通放電回路ＣＤＣＣＫＴは、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２、ＮＯＲ回路ＮＲ１０１とで構成される。ＭＮ１０１は、共通データ線ＣＤＬと接地電圧ＶＳＳとの間に挿入され、ＭＮ１０２は、共通データ線ＣＤＲと接地電圧ＶＳＳとの間に挿入される。また、それぞれのゲート電極に、ＮＯＲ回路ＮＲ１０１の出力端子が接続される。
このＮＯＲ回路ＮＲ１０１の入力端子には、後述する読出し起動信号ＲＤと書換え起動信号ＷＴとがそれぞれ入力される。これらの信号は待機状態において、接地電圧ＶＳＳに保持されているので、トランジスタＭＮ１０１，ＭＮ１０２が導通することにより、共通データ線対（ＣＤＬ、ＣＤＲ）は接地電圧ＶＳＳに駆動される。一方、読出し動作の時は読出し起動信号ＲＤが電源電圧ＶＤＤに駆動され、書換え動作の時は書換え起動信号ＷＴが電源電圧ＶＤＤに駆動されるので、これらの動作の際にはトランジスタＭＮ１０１，ＭＮ１０２がカットオフされる。
読出し回路ＲＣは、ＮＭＯＳトランジスタＭＮ１１１，ＭＮ１１２、プリチャージ回路ＰＣ、センスアンプＳＡで構成される。プリチャージ回路ＰＣは、ノードＳＮＤにてセンスアンプＳＡと接続される。プリチャージ回路ＰＣは、ハイレベル（ここでは、電源電圧ＶＤＤ）のプリチャージ起動信号ＰＣＥにより活性化されて、ノードＳＮＤなどを読出し電圧ＶＲＤに駆動する。トランジスタＭＮ１１１は共通データ線ＣＤＬとセンスアンプＳＡとの間に、トランジスタＭＮ１１２は共通データ線ＣＤＲと接地電圧ＶＳＳとの間にそれぞれ挿入される。これらのトランジスタのゲート電極には、読出し起動信号ＲＤが入力される。
この読出し起動信号ＲＤは、前述したように待機状態において接地電圧ＶＳＳに保持されているので、この場合、トランジスタＭＮ１１１，ＭＮ１１２はカットオフされる。一方、読出し動作において、接地電圧ＶＳＳとなっている読出し起動信号ＲＤは電源電圧ＶＤＤに駆動されるので、トランジスタＭＮ１１１，ＭＮ１１２が導通することにより、共通データ線ＣＤＬがプリチャージ回路ＰＣおよびセンスアンプＳＡに接続され、共通データ線ＣＤＲが接地電圧ＶＳＳに接続される。以上の構成により、読出し動作では、共通データ線ＣＤＲからビット線ＢＬ１Ｒ〜ＢＬｎＲを介して、選択されたメモリセルにおけるトランジスタＱＭのソース電極が接地電圧ＶＳＳに駆動される。また、ビット線ＢＬ１Ｌ〜ＢＬｎＬから共通データ線ＣＤＬを介して、記憶情報に応じた読出し信号がセンスアンプＳＡに入力されることで、図８と同様の読出し動作が可能となる。
書換え回路ＰＲＧＭは、共通データ線駆動回路ＣＤＤＬ，ＣＤＤＲ、ＣＭＯＳ伝達ゲートＣＳＷ１５１，ＣＳＷ１５２、ＮＡＮＤ回路ＮＤ１５１、インバータ回路ＩＶ１５１で構成される。ＣＳＷ１５１は、共通データ線ＣＤＬと共通データ線駆動回路ＣＤＤＬとの間に挿入され、ＣＳＷ１５２は、共通データ線ＣＤＲと共通データ線駆動回路ＣＤＤＲとの間に挿入される。これらのゲート電極には、セット起動信号ＳＥＴＢとリセット起動信号ＲＳＴＢをＮＡＮＤ回路ＮＤ１５１とインバータ回路ＩＶ１５１とを用いてＡＮＤ演算した結果得られる書換え起動信号ＷＴとＷＴＢがそれぞれ接続される。
ここで、セット（低抵抗化）起動信号ＳＥＴＢとリセット起動信号ＲＳＴＢは、待機状態において電源電圧ＶＤＤに保持されるので、書換え起動信号ＷＴが接地電圧ＶＳＳ、書換え起動信号ＷＴＢが電源電圧ＶＤＤに保持されることにより、共通データ線ＣＤＬ，ＣＤＲと共通データ線駆動回路ＣＤＤＬ，ＣＤＤＲが遮断される。一方、書換え動作においては、セット起動信号ＳＥＴＢまたはリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されるので、ＷＴが電源電圧ＶＤＤに、ＷＴＢが接地電圧ＶＳＳに駆動され、ＣＳＷ１５１，ＣＳＷ１５２がそれぞれ導通することにより、共通データ線ＣＤＬ，ＣＤＲと共通データ線駆動回路ＣＤＤＬ，ＣＤＤＲが接続される。
共通データ線駆動回路ＣＤＤＬは、ＰＭＯＳトランジスタＭＰ１３１、ＮＭＯＳトランジスタＭＮ１３１，ＭＮ１３２、インバータ回路ＩＶ１３１で構成される。セット電圧ＶＳと接地電圧ＶＳＳとの間に、トランジスタＭＰ１３１とＮＭＯＳトランジスタＭＮ１３１を挿入して、そのドレイン電極をノードＮ１とする。このノードＮ１と伝達ゲートＣＳＷ１５１とを接続すると共に、ノードＮ１と接地電圧ＶＳＳとの間に、トランジスタＭＮ１３２を挿入する。
トランジスタＭＰ１３１のゲート電極には、セット起動信号ＳＥＴＢが接続される。セット動作において、電源電圧ＶＤＤとなっているセット起動信号ＳＥＴＢが接地電圧ＶＳＳに駆動されると、トランジスタＭＰ１３１が導通することにより、伝達ゲートＣＳＷ１５１を介して共通データ線ＣＤＬにセット電圧ＶＳが印加される。トランジスタＭＮ１３１のゲート電極には、リセット起動信号ＲＳＴＢをインバータ回路ＩＶ１３１で反転した信号が接続される。リセット動作において、電源電圧ＶＤＤとなっているリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されると、トランジスタＭＮ１３１が導通することにより、伝達ゲートＣＳＷ１５１を介して共通データ線ＣＤＬに接地電圧ＶＳＳが印加される。トランジスタＭＮ１３２のゲート電極には、書換え起動信号ＷＴＢが接続される。この書換え起動信号ＷＴＢは、待機状態において電源電圧ＶＤＤに保持されるので、トランジスタＭＮ１３２が導通することにより、ノードＮ１に接地電圧ＶＳＳが印加される。
共通データ線駆動回路ＣＤＤＲは、ＰＭＯＳトランジスタＭＰ１４１、ＮＭＯＳトランジスタＭＮ１４１，ＭＮ１４２、インバータ回路ＩＶ１４１で構成される。リセット電圧ＶＲと接地電圧ＶＳＳとの間に、トランジスタＭＰ１４１とＮＭＯＳトランジスタＭＮ１４１を挿入して、そのドレイン電極をノードＮ２とする。このノードＮ２と伝達ゲートＣＳＷ１５２とを接続すると共に、ノードＮ２と接地電圧ＶＳＳとの間に、トランジスタＭＮ１４２を挿入する。
トランジスタＭＰ１４１のゲート電極には、リセット起動信号ＲＳＴＢが接続される。リセット動作において、電源電圧ＶＤＤとなっているリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されると、トランジスタＭＰ１４１が導通することにより、伝達ゲートＣＳＷ１５２を介して共通データ線ＣＤＲにリセット電圧ＶＲが印加される。トランジスタＭＮ１４１のゲート電極には、セット起動信号ＳＥＴＢをインバータ回路ＩＶ１４１で反転した信号が接続される。セット動作において、電源電圧ＶＤＤとなっているセット起動信号ＳＥＴＢが接地電圧ＶＳＳに駆動されると、トランジスタＭＮ１４１が導通することにより、伝達ゲートＣＳＷ１５２を介して共通データ線ＣＤＲに接地電圧ＶＳＳが印加される。トランジスタＭＮ１４２のゲート電極には、書換え起動信号ＷＴＢが接続される。
この書換え起動信号ＷＴＢは、待機状態において電源電圧ＶＤＤに保持されるので、トランジスタＭＮ１４２が導通することにより、ノードＮ２に接地電圧ＶＳＳが印加される。
図６は、図５の書換え回路ＰＲＧＭを用いた書換え動作の一例を示す波形図である。図６に示すように、書換え動作では、記憶情報に応じた向きの電流を選択したメモリセルに流すことができる。すなわち、記憶情報‘１’を書込むセット動作の場合、電源電圧ＶＤＤとなっているセット（記憶書き込み）起動信号ＳＥＴＢが接地電圧ＶＳＳに駆動されることにより、トランジスタＭＰ１３１，ＭＮ１４１が導通状態となるので、選択されたメモリセルではメモリ素子ＲＭからトランジスタＱＭの向きに電流を流すことができる。これとは逆に、記憶情報‘０’を書込む記憶リセット動作の場合、電源電圧ＶＤＤとなっているリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されることにより、トランジスタＭＰ１４１，ＭＮ１３１が導通状態となるので、選択されたメモリセルではトランジスタＱＭからメモリ素子ＲＭの向きに電流を流すことができる。
メモリ素子ＲＭ側がソース電極となるので、メモリセルトランジスタの基板バイアス降下を考慮する必要がある。このため、リセット電圧ＶＲは電源電圧ＶＤＤと同じか或いは低いが、リセット電流の絶対値がセット電流よりも大きくなるように、セット電圧ＶＳよりも高く設計されている。このようなリセット動作では、図９と同様に短期間ではあるが、セット電流（ＩＳ）とは逆向きのリセット電流（−ＩＲ）を選択メモリセルＭＣ１１に流す。リセット電流の絶対値（｜−ＩＲ｜）は、セット電流（ＩＳ）よりも大きい。
以上、本実施例で述べたようなメモリ素子ＲＭを用いて
図４、図５のような半導体装置を構成することで、高集積度で安定したデータ記録特性を備えた半導体装置を実現できる。
すなわち、セット動作においては、例えば、ビット線ＢＬ１Ｌを高電圧、ビット線ＢＬ１Ｒを低電圧に印加するので、メモリ素子ＲＭの上部電極５３から下部電極ＴＰの向きに電界が発生する。したがって、上部電極のＣｕが下部電極方向に放出される。これとは逆に、リセット動作においては例えば、ビット線ＢＬ１Ｒを高電圧、ビット線ＢＬ１Ｌを低電圧に印加するので、下部電極ＴＰから上部電極５３の向きに電界が発生する。したがって、Ｃｕイオンは上部電極５３の方向に引き寄せられる。これらによって、書換え動作をすることができる。
なお、これまでの説明では、メモリセルトランジスタの仕様について特に限定しなかった。しかし、ゲート酸化膜の厚いトランジスタをメモリセルトランジスタに用いて、ゲート電圧を昇圧することも可能である。このような構成と動作により、メモリ素子ＲＭによって生じる基板バイアス効果によるメモリセルトランジスタＱＭの駆動能力低下を抑制することが可能となり、従来とは逆方向にも十分な大きさのリセット電流を流すことができる。
同様な選択回路がＹ軸電極用、Ｘ軸電極用にも用意され、Ｙ軸電極用はＸ、Ｚ軸方向に２電極以上をまとめて選択し、Ｘ軸電極用はＹ，Ｚ軸方向に２電極以上を選択できる。
（同方向電圧）
図７は、本発明の他の実施例による半導体装置において、その構成例を示す回路図である。本実施例の回路構成は、既に述べた固体電解質材料からなる記憶層やその製造プロセスを用いたメモリアレイ構成の一例であり、下部電極に対して上部電極側に高い電圧を印加して動作させることが特徴となっている。図６の半導体装置は、メモリアレイ、マルチプレクサＭＵＸ、ロウ（行）デコーダＸＤＥＣ、カラム（列）デコーダＹＤＥＣ、プリチャージ回路ＰＣ、センスアンプＳＡ、書換え回路ＰＲＧＭで構成される。
メモリアレイは、ワード線ＷＬ１〜ＷＬｍとビット線ＢＬ１〜ＢＬｎの各交点にメモリセルＭＣ１１〜ＭＣｍｎが配置された構成である。各メモリセルは、直列接続されたメモリ素子ＲＭとメモリセルトランジスタＱＭが、ビット線ＢＬと接地電圧ＶＳＳ端子との間に挿入され、メモリ素子ＲＭの一端がビット線ＢＬに接続される構成である。ここでメモリ素子ＲＭは、ビット線（ＢＬ）に上部電極が接続され、メモリセルトランジスタＱＭの一端に下部電極ＴＰが接続される。
ロウデコーダＸＤＥＣの出力信号であるワード線ＷＬは、メモリセルトランジスタＱＭのゲートに接続される。プリチャージ回路ＰＣ、センスアンプＳＡ、書換え回路ＰＲＧＭは、共通データ線ＣＤにそれぞれ接続される。プリチャージ回路ＰＣは、ハイレベル（ここでは、電源電圧ＶＤＤ）のプリチャージ起動信号ＰＣＥにより活性化されて、共通データ線ＣＤを読出し電圧ＶＲＤ（電圧レベルは後述）に駆動する。
マルチプレクサＭＵＸは、カラム選択スイッチ列ＣＳＷＡと放電回路ＤＣＣＫＴとで構成される。カラム選択スイッチ列ＣＳＷＡは、ビット線ＢＬ１〜ＢＬｎと共通データ線ＣＤとの間に各々挿入された複数のＣＭＯＳ伝達ゲート（カラム選択スイッチ）ＣＳＷ１〜ＣＳＷｎで構成される。ＣＭＯＳ伝達ゲートＣＳＷ１〜ＣＳＷｎのゲート電極には、カラムデコーダＹＤＥＣの出力信号であるカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）がそれぞれ接続される。カラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）のうちの一つが活性化されることにより、対応するＣＭＯＳ伝達ゲートが活性化されて、ビット線ＢＬ１〜ＢＬｎのうちの一つが共通データ線ＣＤに接続される。
放電回路ＤＣＣＫＴは、ビット線ＢＬ１〜ＢＬｎと接地電圧ＶＳＳ端子との間にそれぞれ挿入されたＮＭＯＳトランジスタＭＮ１〜ＭＮｎで構成される。ＮＭＯＳトランジスタＭＮ１〜ＭＮｎのゲート電極には、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢがそれぞれ接続される。待機時において、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢが電源電圧ＶＤＤに保持されることにより、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎが導通して、ビット線ＢＬ１〜ＢＬｎが接地電圧ＶＳＳに駆動される。
このような構成により、図８に示すような読出し動作が行われる。以下では、メモリセルＭＣ１１が選択されるものと仮定して説明する。まず、カラムデコーダＹＤＥＣで選択されたカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）に対応するカラム選択スイッチＣＳＷ１が導通することにより、ビット線ＢＬ１と共通データ線ＣＤが接続される。この時、活性化されているプリチャージ回路ＰＣによって、共通データ線ＣＤを介してビット線ＢＬ１が読出し電圧ＶＲＤにプリチャージされる。この読出し電圧ＶＲＤは記憶情報の破壊が起こらないように、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電圧レベルに設計される。
次に、電源電圧ＶＤＤとなっているプリチャージ起動信号ＰＣＥを接地電圧ＶＳＳに駆動して、プリチャージ回路ＰＣを非活性状態とする。さらに、ロウデコーダＸＤＥＣで選択されたワード線（ＷＬ１）上のメモリセルトランジスタＱＭが導通することにより、メモリセルＭＣ１１内に電流経路が形成されて、ビット線ＢＬ１および共通データ線ＣＤに読み出し信号が発生する。
選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通データ線ＣＤに出力される電圧は記憶情報によって差が出る。ここでは、記憶情報が‘１’の場合に、メモリセル内の抵抗値が低く、ビット線ＢＬ１および共通データ線ＣＤが接地電圧ＶＳＳに向かって放電されて、参照電圧ＶＲＥＦよりも低い電圧になるものとしている。一方、記憶情報が‘０’の場合に、メモリセル内の抵抗値が高く、ビット線ＢＬ１および共通データ線ＣＤがプリチャージ状態、すなわち読出し電圧ＶＲＤに保持されるものとしている。この差をセンスアンプＳＡで判別することにより、選択メモリセルの記憶情報が読み出される。最後に、カラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）を非活性状態としてトランジスタＭＮ１を導通させることにより、ビット線ＢＬ１を接地電圧ＶＳＳに駆動すると共に、接地電圧ＶＳＳとなっているプリチャージ起動信号ＰＣＥを電源電圧ＶＤＤに駆動してプリチャージ回路ＰＣを活性化することにより、待機状態に戻る。
図９は、図７に示したメモリアレイの書込み動作を示している。以下でも、図４と同様に、メモリセルＭＣ１１が選択されるものと仮定して説明する。まず、電源電圧ＶＤＤとなっているプリチャージ起動信号ＰＣＥを接地電圧ＶＳＳに駆動して、プリチャージ回路を非活性状態とする。続いて、カラムデコーダＹＤＥＣで選択されたカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）に対応するカラム選択スイッチＣＳＷ１が導通することにより、共通データ線ＣＤを介してビット線ＢＬ１と書込み回路ＰＲＧＭが接続される。次に、ロウデコーダＸＤＥＣで選択されたワード線（ＷＬ１）上のメモリセルトランジスタＱＭが導通することにより、メモリセルＭＣ１１内に電流経路が形成されて、ビット線ＢＬ１に書込み電流が流れる。
書込み回路ＰＲＧＭは、書込み電流とその印加時間が記憶情報に応じた値となるように設計されている。ここでは、記憶情報が‘０’の場合に、大きなリセット（高抵抗化）電流ＩＲを短時間印加するものとしている。一方、記憶情報が‘１’の場合に、リセット電流ＩＲよりも小さなセット電流ＩＳを、リセット電流よりも長い時間印加するものとしている。最後に、カラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）を非活性状態としてトランジスタＭＮ１を導通させることにより、ビット線ＢＬ１を接地電圧ＶＳＳに駆動すると共に、接地電圧ＶＳＳとなっているプリチャージ起動信号ＰＣＥを電源電圧ＶＤＤに駆動してプリチャージ回路ＰＣを活性化することにより、待機状態に戻る。
（下部構造形成プロセス）
つぎに、本実施例の半導体装置の製造工程の固体電解質層形成の前までについて、図面を参照して説明する。図１３〜図１７は、本実施例の半導体装置の製造工程中の要部断面図である。まず、公知の製造方法を用いて、図１３に示すようなＭＩＳトランジスタを形成する。図１３においては、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより、絶縁体からなる素子分離領域１２aを形成される。素子分離領域１２aを形成することにより、半導体基板１１の主面には、素子分離領域１２aによって周囲を規定された活性領域が形成される。
半導体基板１１aの主面には、ｐ型ウエル１３b、１３cとｎ型ウエル１４aが形成される。このうち、ｐ型ウエル１３cはメモリセル領域ＭＡＲＥに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４aは論理回路領域ＬＡＲＥに形成される。また、例えば熱酸化法などを用いて、ｐ型ウエル１３b、１３cおよびｎ型ウエル１４aの表面に薄い酸化シリコン膜や酸窒化シリコン膜などからなるゲート絶縁膜用の絶縁膜１５aが形成される。絶縁膜１５aの膜厚は、例えば１．５〜１０ｎｍ程度とすることができる。絶縁膜１５上には、低抵抗の多結晶シリコン膜などからなるゲート電極１６ａ、１６ｂ、１６ｃが形成される。なお、成膜時または成膜後に不純物をドーピングすることにより、ゲート電極１６ａ，１６ｂはｎ型不純物が導入された多結晶シリコン膜とし、ゲート電極１６ｃはｐ型不純物が導入された多結晶シリコン膜とする。
また、ｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３bのゲート電極１６ａの両側の領域にｎ−型半導体領域１７ａが形成され、ｐ型ウエル１３cのゲート電極１６ｂの両側の領域にｎ−型半導体領域１７ｂが形成される。また、ｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃの両側の領域にｐ−型半導体領域１７ｃが形成される。ゲート電極１６ａ、１６ｂ、１６ｃの側壁上には、例えば、半導体基板１１上に酸化シリコン膜、窒化シリコン膜またはそれらの積層膜からなる絶縁膜を堆積し、この絶縁膜を異方性エッチングすることによってサイドウォール１８ａ、１８ｂ、１８ｃが形成される。
また、ｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３cのゲート電極１６ａおよびサイドウォール１８ａの両側の領域にｎ＋型半導体領域１９ａを形成され、ｐ型ウエル１３bのゲート電極１６ｂおよびサイドウォール１８ｂの両側の領域にｎ＋型半導体領域１９ｂが形成される。ｎ型ウエル１４のゲート電極１６ｃおよびサイドウォール１８ｃの両側の領域には、ｐ型の不純物をイオン注入することなどにより、ｐ＋型半導体領域１９ｃが形成される。そして、ゲート電極１６ａ、１６ｂ、１６ｃ、ｎ＋型半導体領域１９ａ、１９ｂおよびｐ＋型半導体領域１９ｃの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、これらの表面に、それぞれ金属シリサイド層２５が形成される。このようにして、図１３の構造が得られる。
次に、図１４に示されるように、半導体基板１１上にゲート電極１６ａ、１６ｂ、１６ｃを覆うように絶縁膜（層間絶縁膜）３１aを形成する。絶縁膜３１aは、例えば酸化シリコン膜などからなる。絶縁膜３１aを複数の絶縁膜の積層膜により形成することもできる。絶縁膜３１aの形成後、必要に応じてＣＭＰ処理などを行って絶縁膜３１aの上面を平坦化する。次に、フォトリソグラフィ法を用いて絶縁膜３１a上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１aをドライエッチングすることにより、絶縁膜３１aにコンタクトホールを形成する。コンタクトホールの底部では、半導体基板１１aの主面の一部、例えば半導体領域ＤＮ１〜ＤＮ４、ＤＮＣ、ＤＰ１、ＤＰ２（それらの金属シリサイド層２５a）の一部やゲート電極１６ａ、１６ｂ、１６ｃ（それらの金属シリサイド層２５a）の一部などが露出される。
次に、このコンタクトホール内に、プラグ３３aを形成する。この際、例えば、コンタクトホールの内部を含む絶縁膜３１a上に導電性バリア膜３３ａをスパッタリング法などによって形成した後、タングステン膜３３ｂをＣＶＤ法などによって導電性バリア膜３３ａ上に形成し、絶縁膜３１a上の不要なタングステン膜３３ｂおよび導電性バリア膜３３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール内に残存して埋め込まれたタングステン膜３３ｂおよび導電性バリア膜３３cからなるプラグ３３aを形成することができる。
次に、図１５に示されるように、プラグ３３aが埋め込まれた絶縁膜３１a上に、絶縁膜３４aを形成する。それから、フォトリソグラフィ法を用いて絶縁膜３４a上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３４aをドライエッチングすることにより、絶縁膜３４に配線溝を形成する。この配線溝の底部では、プラグ３３aの上面が露出される。なお、配線溝のうち、メモリセル領域ＭＡＲＥのＱＭ１，ＱＭ２のドレイン領域（半導体領域ＤＮ３，ＤＮ４）上に形成されたプラグ３３aを露出する配線溝３５aは、溝状のパターンではなく、そこから露出するプラグ３３aの平面寸法よりも大きな寸法の孔（接続孔）状のパターンとして形成するができる。
次に、この配線溝内に配線Ｍ１を形成する。この際、例えば、配線溝の内部（底部および側壁上）を含む絶縁膜３４a上に導電性バリア膜３６ａをスパッタリング法などにより形成後、その上に、タングステン膜などからなる主導体膜３６ｂをＣＶＤ法などによって形成し、絶縁膜３４a上の不要な主導体膜３６ｂおよび導電性バリア膜３６ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、配線溝３５内に残存して埋め込まれた主導体膜３６ｂおよび導電性バリア膜３６cからなる配線Ｍ１を形成することができる。なお、配線Ｍ１は、上記のような埋め込みタングステン配線に限定されず種々変更可能であり、例えば埋め込み以外のタングステン配線や、アルミニウム配線などとすることもできる。
次に、図１６に示されるように、配線Ｍ１が埋め込まれた絶縁膜３４a上に、絶縁膜（層間絶縁膜）４１aを形成する。続いて、フォトリソグラフィ法を用いて絶縁膜４１a上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４１aをドライエッチングすることにより、絶縁膜４１aにスルーホール（開口部、接続孔）を形成する。このスルーホールは、メモリセル領域ＭＡＲＥに形成され、スルーホールの底部では、ＱＭ１，ＱＭ２の半導体領域ＤＮ３，ＤＮ４に対応する配線Ｍ１の上面が露出される。
次に、スルーホール内に、プラグ４３aを形成する。この際、例えば、スルーホールの内部を含む絶縁膜４１a上に導電性バリア膜４３ａをスパッタリング法などによって形成後、その上に、タングステン膜４３ｂをＣＶＤ法などによって形成し、絶縁膜４１a上の不要なタングステン膜４３ｂおよび導電性バリア膜４３cをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール内に残存して埋め込まれたタングステン膜４３ｂおよび導電性バリア膜４３cからなるプラグ４３aを形成することができる。このように、プラグ４３aは、絶縁膜４１に形成された開口部（スルーホール）に導電体材料を充填して形成される。
なお、本実施例では、タングステン膜４３ｂを用いてスルーホール内を埋め込んでプラグ４３aを形成したが、ＣＭＰ処理したときのプラグ４３aの上面の平坦性が高くなるような金属（ＣＭＰ平坦性のよい金属）の膜をタングステン膜４３ｂの代わりに用いることもできる。例えば、上記ＣＭＰ平坦性のよい金属として、結晶粒径の小さいモリブデン（Ｍｏ）膜をタングステン膜４３ｂの代わりに用いることができる。上記ＣＭＰ平坦性のよい金属には、プラグ４３aの上面の凹凸により生じる電界集中による記録層５２aの局所的な変化を抑える効果がある。その結果、メモリセル素子の電気特性の均一性、書き換え回数信頼性および耐高温動作特性をより向上させることができる。
次に、図１７に示されるように、プラグ４３aが埋め込まれた絶縁膜４１上に、酸化物固体電解質層５１a、界面層５２aおよび固体電解質層５３aを順に形成（堆積）する。界面層５１aの膜厚（堆積膜厚）は、例えば０．５〜５ｎｍ程度、界面層５２aの膜厚（堆積膜厚）は、例えば２〜１０ｎｍ程度、固体電解質層５３aの膜厚（堆積膜厚）は、例えば５０〜２００ｎｍ程度である。電極はフォトレジストを用いてＸ軸方向電極、またはＹ軸方向電極に加工する。Ｘ軸方向電極は、形成後固体電解質層を形成して下面を揃えた。Ｙ軸方向電極は、固体電解質層を形成後その上に形成した。Ｘ軸方向電極とその下の界面層との間にもう１層固体電解質層を設けても良い。
上記各層の固体電解質の非金属元素成分は、周期律表の上下方向に順に並んだ元素の順になっている。セレン、硫黄、酸素の順である。ここでは例として硫黄と酸素を選択し、Ｃｕ−Ｔａ−ＯおよびＣｕ−Ｔａ−Ｓの組成とした。
なお、固体電解質層は、Ｃｕ、Ａｇ、Ｚｎ、Ｃｄ及びＡｌよりなるグループより選ばれた少なくとも1元素、および／またはＴａ、Ｍｏ、Ｎｂ、Ｃｒ、Ｎｉ、Ｃｏ、Ｔｉ及びＰｔ族元素よりなるグループより選ばれた少なくとも１元素、およびＯを具備してなる酸化物層、およびＣｕ、Ａｇ、Ｚｎ、Ｃｄ及びＡｌよりなるグループより選ばれた少なくとも１元素、および／またはＴａ、Ｍｏ、Ｎｂ、Ｃｒ、Ｎｉ、Ｃｏ、Ｔｉ及びＰｔ族元素よりなるグループより選ばれた少なくとも１元素、およびＯ、Ｓ、Ｓｅ、Ｔｅよりなるグループより選ばれた少なくとも１元素を具備した層を含む互いに異なる組成の２層以上の積層膜からなる。
また、固体電解質層の別の例として、Ｃｕ−ＯおよびＴａ−Ｏの組成とすることもできる。
最上部にはスパッタリングとフォトレジストを用いたエッチングにより、各プラグ状下部電極に対応して真上、または所定の角度所定の方向にずらして厚さ５０ｎｍのＣｕより成る上部電極を形成した。固体電解質層の界面には厚さ１ｎｍの酸化タンタル層を形成した。
（書き込み方法）
書き込みは、選択した上下の電極対の間、あるいはそれに加えて上記電極間の導電パスの近傍を通るＸ軸方向、あるいはさらにＹ軸方向の電極に、低抵抗領域を形成する成分であるＣｕのプラスイオンを下方に動かす電圧、あるいは下方への動きを遅らせて積層膜の面に平行な方向に広げる電圧を印加することによって行う。面に平行な方向に広げるには、固体電解質層の界面、あるいは界面に形成した薄い隙間の少ない界面層を利用するのが良い。
書き込んだ情報を消去するには、面に並行方向に広がったプラスイオンを上部電極方向に回収する逆電圧を印加する。
近傍を通るＹ軸方向電極あるいはＸ軸方向電極が異なるように上下電極の複数の対を選択すれば、同時に複数の導電パスの情報書き込みを行って書き込み転送レートを上げることができる。
本実施例の駆動回路は、低抵抗化、高抵抗化の駆動で電圧の極性を逆にするようになっているが、公知の例えば相変化メモリの駆動回路により、同極性で駆動することも可能である。その場合、高い電圧の短いパルスで導電パスを発熱させ、イオンを周辺に散らすようにする。この方法では、当然書換え可能回数が少なくなる。
書き込み時に、書き込み場所制近傍の各電極に印加するパルスの数および幅によって上記対になる電極間の導電率を高める成分の動きを制御する。具体的な例では、導電率を高める成分の蓄積した部分を形成して記憶する場合は、上下電極間に３ボルト、パルス幅１００μｓのパルスを印加、書き込み位置のすぐ下を通るＸ軸電極に、それにほぼ同期した、上部電極より０．１ボルトから２ボルト低い電圧（例としてプラス２ボルト）の同じ幅のパルス、書き込み位置のすぐ上を通るＸ軸電極に、ほぼ同期した上部電極より０．１ボルトから１．５ボルト低い、すぐ下を通る電極より相対的に０．１ボルト以上低い電圧（例としてプラス２．５ボルト）、すぐ横両側を通るＹ軸方向の電極に上部電極より０．１ボルトから２ボルト低い、上記のすぐ下を通るＸ軸方向の電極に対し相対的に同じか1ボルト以下低い電圧（例としてプラス１．５ボルト）のパルス電圧を印加する。導電率を高める成分の蓄積部分を作らない（例えばディジタルデータの「０」に対応）場合は、書き込み位置の下を通るＸ軸方向の電極の電圧を下げる。例えば、プラス０．５ボルトの電圧として、プラスイオンが通過しやすいようにする。この時、もう１つ下のＸ軸方向電極の電圧をさらに低く、例えば０．２ボルトにして、イオンを引っ張るのが好ましい。
（多値多ビット記録）
これら電極に印加する電圧および／またはパルス幅を微細に調節して、導電率を高める成分が蓄積した部分の大きさを多値に制御しても良い。この場合は、例えば１バイト分の多値で、かつ多バイトの記憶が可能になる。
ただし、Ｙ方向電極への電圧印加は必須ではなく、電圧を印加しなかったり、Ｙ方向電極自体を省略したりしても良い。
各層に含まれる金属元素には、隣接する少なくとも２層で共通であるものが存在する。
書き込みを行う際、ＯＮ方向パルス（上部のＣｕ電極が陽極）で上下の電極間の抵抗を制御することを特徴とする半導体装置。
ＯＦＦ方向パルス、続いてＯＮ方向パルスの組み合わせで抵抗を制御することを特長とする半導体装置。
（読み出し方法）
Ｘ、Ｙ、Ｚの３軸方向に電圧印加が可能であるから、読み出し方法はいくつか考えられる。
（抵抗値検出）
まず、最も従来方法に近い方法としては、イオン供給電極と対電極との間に電圧を印加して抵抗値を検出する方法である。
（Ｘ軸方向電極との抵抗値検出）
読み出し時に、対応する導電率の高い経路のどちらか一端の電極と、Ｙ軸方向電極のうち、少なくとも対応する導電率の高い経路近傍を通過する電極の間に電圧を印加し、その抵抗から記憶された情報を検知する方法である。抵抗率を低下させる成分の蓄積部分がＹ軸方向電極に接触しているか、近接していれば、抵抗値の変化として検出できる。隣接する２つのＺ軸方向導電パスの間に１本のＹ軸方向電極を設けた場合と、２本のＹ軸方向電極を設けた場合が可能である。１本の場合は集積度を上げやすいが、導電パスの途中のコマ状の蓄積部分が両方のＸ軸電極に達する可能性が有るので、読み出し時にＸ軸方向電極のＹ軸方向座標も個々に指定して選択するか、１つおきに２つのグループに分けてどちらかのグループを選択して読み出す必要がある。
読み出し方法の他の１例としては、Ｚ軸方向の導電パスに電圧をかけながら、Ｘ軸方向の電極間の電圧を検出する方法が考えられる。Ｘ軸方向の電極は、電極の対をＺ軸方向に順次選択して導電パスのＺ軸方向のどの位置（複数）に抵抗を下げる成分が蓄積されているかを読んで行く。
（電磁誘導電圧検出）
他の１例としては、読み出すべきＺ軸方向の導電パスを挟んで両側を通る２本のＸ軸方向電極に互いに逆方向のパルス電流を流し、Ｘ軸方向電極に誘起される起電力を読む。Ｙ軸方向電極に読出し電流を流すと、Ａｍｐｅｒｅ（アンペール）の右ねじの法則により、右回りネジを電流の方向にねじ込む時、ネジの回転する向きに磁場が生じる。磁場の強さは、Ｂｉｏｔ−Ｓａｂａｒｔ（ビオ サバール）の法則により、

ｄＨ＝（Ｊ ｓｉｎθ ｄｓ）／４πｒ２

である。
反対側の逆方向に電流を流すＸ軸方向電極によっても、同じ方向の磁場が生じる。これらの磁場によって、イオン溜まりには渦電流が生じ、それによってイオン溜まりの金属円板に垂直方向に磁場が生じる。２本のＸ軸方向電極に少しタイミングをズラしたパルス電流を流すと、渦電流は円板上を移動する。
図１８に示したＹ軸方向電極の形状により、渦電流の強い部分は右下から左上に斜めに移動する。実際にはＹ軸方向にＺ軸方向の導電パスは近い距離に多数存在するが、この図では１つだけを図示し、わかりやすくするためにＸ軸方向電極の両端を上下に引き伸ばして図示してある。Ｙ軸方向電極は図の下から上に斜め右上に向かった後、次のＺ軸方向電極の近傍を通る前に斜め左上に戻ってもよい。斜め左上に戻る場合はＺ軸方向電極は図の真上方向に並んで配置されるが、そうでない場合は斜め右上方向に順次少しずつズレて配置される。Ｘ軸方向電極は上記イオン溜まりの近傍を通っているので、渦電流が斜めに移動すると渦電流が作る磁場の磁力線がＸ軸方向電極を横切ることになり、発電機の原理と同様に起電力が生じる。Ｙ軸方向電極がＸ軸方向電極と交わる付近では直交していれば、Ｘ軸方向電極が作る磁場の磁力線は２本のＹ軸方向電極に流れるパルス電流のタイミングのズレによってＸ軸方向に動くことはあっても、横切ることは少なく、Ｙ軸方向電流による直接の起電力は生じにくい。従って、イオン溜まりの有無や、大きさをＸ軸方向電極の起電力により知ることができる。この図に図示されたＸ−Ｙ平面を考えると、通常のマトリックス状メモリセル配置では交点にトランジスタまたはダイオードが配置されるが、本実施例の場合はＹ軸方向電極の電圧を他の電極からの影響が無いように維持するようにすれば、他のクロスポイントを通っての回り込みはほとんど無く、ダイオードやトランジスタは必要無い。
Ｙ軸方向電極の補助によりＸ軸方向電極に近接する複数の導電パスの情報を同時に読めば、読み出し転送レートを大幅に上げることができる。Ｙ軸方向電極のパルスを、Ｘ軸方向に僅かずつズラして引加すると、各Ｙ軸座標の情報を分離して読むことができる。転送レートを上げるためには近いＸ軸座標からの読出し信号がオーバーラップすることは避けられないので、所定の短い時間幅の平均の起電力がほぼコンスタントになるような符号化をして記録すると、読出しの誤りを防ぐことができる。
本実施例はＸ−Ｙ２次元配置の場合を示したが、Ｘ−Ｙ交点にトランジスタでなくダイオードを配置して読出しが可能であるから、この２次元配置を公知の方法でそのまま複数層（複数階層）重ねて３次元構造とし、低コストで単位面積当たりのメモリ容量、すなわち集積度を高めることも本発明の実施例に含まれる。上の階層では各階層毎にシリコン層を形成してそこにダイオード、または選択トランジスタを形成するのが好ましい。
＜実施例２＞
（３次元マトリックス構造）
本実施例では、電極間に成分の異なる層を多層に形成し、電極間に電圧により導電率が高い経路が形成される。上記電極間、あるいはそれに直交する電極間の抵抗値を変化させて記憶する。
本実施例では、上記導電率が高い経路の途中に導電率を上げる成分が堆積した領域が形成される。
導電率を上げる成分が堆積した領域が電極間に複数存在する。
導電率の高い経路の、導電率を上げる成分が堆積した領域が記憶情報に対応する。
上記の境界部分に、記憶情報に対応して導電率の高い経路を形成する元素の小塊が形成されている。
上記の対応関係を利用して、読み出し時にエラーコレクションを行うことができる。
図１９は、本発明の実施例１による半導体装置において、それに含まれるメモリセルの３次元マトリックス構造の１部分を示す鳥瞰図である。固体電解質層はこの図には描いていないが、図の範囲のＺ軸方向に３×４＝１２層存在する。上下の電極間に形成される導電パス（導電率の高い領域）は、層の界面で導電率を上げる物質の動きに抵抗が有るので、蓄積部分を形成しやすい傾向がある。
この図は広範囲に繰り返す３次元構造の１部分である。斑点模様で示す個所が、導電性イオンが高濃度に存在する領域である。コマ回しのコマのような形状の部分が、データに対応するイオンの堆積部分である。コマの大きさは、すべて同じにしても、変えても良い。
Ｚ方向の導電領域群と、Ｘ方向、Ｙ方向の電極群は、互いに電気的につながっていない。Ｙ軸方向の電極のイオン導電パスが貫通する穴は８本全部に存在する。Ｘ軸方向の電極はイオンのＹ軸方向への広がりを抑制するためのものである。概念図であるから、必ずしも Ｘ、Ｙ、Ｚ軸は実寸法に比例してはいない。実寸法はこの図のＺ軸方向を縮めたものである。
コマ状の領域を形成するには、イオン導電パスの上端の上部電極、下端の下部電極、およびその領域近傍を通るＸ方向電極、Ｙ方向電極にかかる電圧と、固体電解質層の界面（界面層）でのイオンのブレーキ効果が協働するようにして形成する。この時、イオンは図の上方から下方に向って動く。
上記の各層には面内方向に玉スダレ状の、玉は円盤に近く、中央付近に穴が開いた電極が存在し、書き込み時には、スダレの１本１本に両端から電圧印加が可能である。
読み出し時には、上下の電極対を選択して電圧を印加すると同時に、対応する導電率の高い経路を横切る玉スダレ状電極の抵抗値から上記の導電率が高い経路のうち、低抵抗成分がかたまった部分、あるいは電極間を結ぶ方向と角度を成す部分の存在を検知する。
上記の各層の界面に、酸化物、あるいは窒化物、あるいはこれらのうち酸素または窒素濃度の高い界面層を持つのも好ましい。
図２０は、本発明の実施例１による半導体装置において、それに含まれるメモリセルの３次元マトリックス構造の１部分を示す断面図である。
図２０に示したように、読み出し時に、対応する導電率の高い経路のどちらか一端の電極と、Ｙ軸方向電極のうち、少なくとも対応する導電率の高い経路近傍を通過する電極の間に電圧を印加し、その抵抗から記憶された情報を検知する方法である。抵抗率を低下させる成分の蓄積部分がＹ軸方向電極に接触しているか、近接していれば、抵抗値の変化として検出できる。隣接する２つのＺ軸方向導電パスの間に１本のＹ軸方向電極を設けた場合（図２０（ａ）と、２本のＹ軸方向電極を設けた場合図２０（ｂ）が可能である。１本の場合は集積度を上げやすいが、導電パスの途中のコマ状の蓄積部分が両方のＸ軸電極に達する可能性が有るので、読み出し時にＸ軸方向電極のＹ軸方向座標も個々に指定して選択するか、１つおきに２つのグループに分けてどちらかのグループを選択して読み出す必要がある。導電パス１本に対して１本のＹ軸方向電極がある場合も、導電パス１本に対して２本のＹ軸方向電極がある場合も、導電パスの両側を通るＹ軸方向が、導電パスの近傍以外では図１（ｂ）ように１本に合流していても良いし、図１（ａ）のように独立であってもよい。１本に合流させる方がセル面積を小さくして集積度を上げやすい。図２０（ａ）では、Ｘ軸方向電極は導電パス１本に対して１本で、導電パスを通す穴があるタイプである。その長手方向に引いた中心線を含む垂直面で切った断面が見えている。図２０（ｂ）ではＸ軸方向電極は導電パス１本に対して２本であり、図の断面より手前と奥を左右に通っている。導電パス１本に対するＸ軸方向電極、Ｙ軸方向電極の本数は、用途に応じてそれぞれ最適に選択するのが良い。
書き込みパルスの数か幅によって多値記憶書き込みを制御するのが好ましい。
上記各層の非金属元素成分は、周期律表の上下方向に順に並んだ元素の順になっているようにするのが好ましい。ただし、同じ元素が主成分の層が複数層有っても良い。
金属のカルコゲナイドより成る層と、それより原子番号が相対的に同じか小さいカルコゲナイドまたはオキサイドより成る層を電極で挟んだ構造を有するのが好ましい。
各層に含まれる金属元素は、隣接する少なくとも２層で共通であるのが好ましい。
駆動回路や、駆動方法、デバイスの下部の形成プロセスなどは実施例１と同様である。
＜実施例３＞
本実施例では、上記導電率の高い経路が、その少なくとも一部で電極間を結ぶ方向と角度を持って形成される。
導電率を上げる成分が堆積した領域または上記電極間を結ぶ方向と角度を持って形成される部分が電極間に複数存在するようにする。
本実施例の代表的な構造では、図２１に示したように、上記の電極間を結ぶ方向と角度をなす方向に電圧を印加することができる電極５０、５０‘ を有する。すなわち、導電率が高い経路に並行に各層を貫通する平行な電極２本を上記経路１本ごとに有する。
本実施例では、導電率の高い経路の、電極間を結ぶ方向と、それに角度を持った部分との境界が記憶情報に対応する。
例えば、ディジタルデータを記憶する場合、0の場合は層を貫通してまっすぐ導電率の高い経路を伸ばし、１の場合は面に並行の、例えば図で右方向に導電率の高い経路を伸ばし、その後対電極方向に導電率の高い領域を伸ばす。次も１が続いた場合は、今度は左方向に導電率の高い経路が伸びるように横に配置した電極５０、５０‘間に電圧を印加する。このように、１の場合は交互に左右に振ってジグザグに導電率の高い経路を伸ばす。逆に０の場合に左右に交互に振り、1の場合にまっすぐ伸ばしても良い。ディジタルデータを変換規則に従って変換してから記憶させると、さらに好ましい。例えば光ディスクで採用されているような（２，７）変調、８−１６変調などを用いると、２つの１の間に必ず０が存在するようにすることができる。この場合、１が来た時、続いて１が来ることは無いので、右か左に経路を振るだけでよい。
導電パスを左右に振るのに、電極５０、５０‘の代わりに、Ｙ軸方向電極またはＸ軸方向電極を用いてもよい。この場合、注目する導電パスの左右を通るＹ軸方向またはＸ軸方向電極に電位差を与える。
上記の境界部分に、記憶情報に対応して導電率の高い経路を形成する元素の小塊が形成されているようにすると動作が安定する。
上記の対応関係を利用して、読み出し時に例えば光ディスクで行われているようにエラーコレクションを行うのが好ましい。
読み出しは、横に振られる部分にイオン量が多いことを利用して、実施例１と同様にして行うことができる。Ｚ軸方向のビット数が少ない場合は、導電パスとＺ軸方向の電極５０、５０‘などとの間の、抵抗、電気容量、起電力の大きさと比で読み出しても良い。誤りの検出と訂正がしやすいような信号変換を行ってから記憶書き込みするのが好ましい。この場合、導電パスが右側にある部分と左側にある部分の数に対応した、電気抵抗、容量、または起電から、記憶されている情報を読み取る。
駆動回路や、駆動方法、デバイスの下部の形成プロセスなどは実施例１と同様である。
（脳型のメモリとスイッチ）
本実施例の半導体装置は、配線が３次元的に伸びていく状況と、配線の各部の接続の強さが情報の記憶になっている点で大脳新皮質の記憶と類似しており、１種の脳型コンピュータの記憶部分に対応している。接続方向の選択・切り換えで簡単な論理処理を行うこともできる。脳型コンピュータでは神経細胞に対応する回路でスイッチを駆動する。実際の神経細胞のように、横にあるグリア細胞からの神経伝達物質に対応する信号や上位階層からのフィードバック信号である例えばＤＣバイアス、場合によっては神経細胞回路外から供給されるパルス波形を入力する部分を神経細胞対応回路の入力、出力の中間に設けるのが好ましい。この入力部分を複数とし、１つを神経細胞の閾値を与えるコンパレータへの入力とするのがさらに好ましい。文字に対応する神経細胞回路を並列に並べ、それらを文に対応して直列に並べることによってフローチャートの図記号（四角や菱形など）内の文に対応させる。それらの神経細胞回路群への入力と出力の関係が図記号での処理を表すようにするため、本発明のスイッチ群により接続、非接続で処理内容を記憶したものを読み出して電気信号として転送して各神経細胞対応回路の上記の中間に設ける入力に入れるのが好ましい。
このような場合、導電パスの途中での分岐、合流の少なくとも一方も行えるので、さらに脳内の状況に近くできる。Ｙ軸方向電極に印加する電圧により導電パスの方向を制御できることから、スイッチ、分岐と合流が可能である。
スイッチの例を図２２（ａ）に、分岐の例を図２２（ｂ）に示した。スイッチの例でスイッチの働きをする導電パスが到達した先の経路に上部電極からの導電パスが有れば合流になる。これらの場合は、曲げられた導電パスが通過しやすいように、Ｘ軸方向電極も穴が有って穴に導電パスを通すタイプでなく、導電パスの左右に２本に分かれたものとした例を示した。論理処理は、電極の電圧のフィードバックあるいはフィードフォワードにより行う。導電パスの途中にディジタルロジック回路やアナログ回路を設けてより高度な処理を行わせてもよい。このデバイスでは電磁石と接点などを用いた機械スイッチのように、スイッチされる回路（Ｚ軸方向の回路）とスイッチを切り替えるための駆動回路（Ｙ軸方向、またはＸ軸方向電極への電圧印加回路）を別系統とすることができるというメリットがある。
図２２でスイッチ動作のため導電パスを横に伸ばすには、導電パス近傍を通るＸ軸方向電極、Ｙ軸方向電極に、導電性向上成分（Ｃｕイオンなど）を横に引っ張る横方向の電界、続いて下への電界を印加する。横に引っ張る前の元の導電パスを下に引っ張る電界も印加すれば分岐となる。図２２の例で上部電極と繋がっていない導電パスを形成するには、一たん上部電極から下部電極まで達する導電パスを形成後、上部電極と途中のＸ軸方向またはＹ軸方向電極との間の電圧パルス印加で導電パスを切るのがよい。スイッチや分岐が起きる時の電界で自然に切れるような設計にしてもよい。
＜実施例４＞
本実施例では、図２３に示したように固体電解質層の抵抗値を、層ごとに変える。例えば、その抵抗が互いに２倍以上異なるように、２ｋΩ、５ｋΩ、２５ｋΩのように変化させる。他の部分は実施例１または実施例２と同様である。この場合、導電率を高める成分により層を順次短絡して行くことにより抵抗を多値に制御して記憶を行うので、導電率を高める成分が堆積した場所を形成するのは必ずしも必要でない。
駆動回路や、駆動方法、デバイスの下部の形成プロセスなどは実施例１と同様である。
＜実施例５＞
本実施例では、図２３に示した構造で、層の境界付近にイオン溜まりを形成し、かつ層の抵抗を層ごとに変える。層の両界面にイオン溜まりを形成し、両界面のイオン溜まりをイオン導電パスでショートすることにより、小さいバラツキで層をショートすることができるため、各層の抵抗が同じであっても、また、抵抗を変えるとしても大幅に変えなくても記憶情報を正確に読み出すことが可能である。例えば、その抵抗が互いに２倍以上異なるように、２ｋΩ、５ｋΩ、１０ｋΩのように変化させる。他の部分は実施例１または実施例４と同様である。図のように１つまたは複数の界面にＹ軸方向電極、さらに必要に応じてＸ軸方向電極を形成すれば、より正確な制御が行えるが、これら電極の形成は必須ではない。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体集積回路装置は、抵抗変化材料を用いた１方向の電圧で書換え可能なメモリセルを含むメモリデバイス、膜厚方向に多ビット記録が可能な高密度集積メモリデバイス、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリデバイスなどに広く適用可能であり、低コスト化にも有利であり、このような製品が低消費電力で用いられる場合に更に有益なものとなる。
本発明の半導体装置において、メモリセルの基本構造を示す断面図。 本発明の半導体装置において、メモリセルの基本構造を示す鳥瞰図。 本発明の半導体装置において、同方向電圧でＯＮ／ＯＦＦ駆動できるメモリセルの構成の例を示す断面図。 本発明の実施例の半導体装置において、メモリアレイの構成の例を示す図。 図４の半導体装置における一部の回路の詳細な構成例を示す回路図である。 図４のメモリアレイの書込み動作におけるタイミング ダイアグラムの例を示す図。 本発明の実施例５の半導体装置において、メモリアレイの構成のさらに別の例を示す図。 図７のメモリアレイの読出し動作におけるタイミング ダイアグラムの例を示す図である。 図７のメモリアレイの書込み動作におけるタイミング ダイアグラムの例を示す図。 本発明の半導体装置において、界面層を有するメモリセルの基本構造を示す断面図。 本発明の半導体装置において、界面層を有するメモリセルの別の基本構造を示す断面図。 本発明の半導体装置において、界面層を有するメモリセルの別の基本構造を示す断面図。 本発明の実施例１による半導体装置において、その製造工程中の要部の構成例を模式的に示す断面図である。 本発明の実施例１による半導体装置において、その製造工程中の要部の構成例を模式的に示す断面図である。 図１４に続く製造工程中の半導体装置を模式的に示す断面図である。 図１５に続く製造工程中の半導体装置を模式的に示す断面図である。 図１６に続く製造工程中の半導体装置を模式的に示す断面図である。 本発明の実施例１による半導体装置において、Ｘ軸方向電極の形状の１例を示す断面図。 本発明の実施例１による半導体装置において、３次元マトリックス構造を示す鳥瞰図。 本発明の実施例１による半導体装置において、３次元マトリックス構造の構造例を示す断面図。 本発明の実施例１による半導体装置において、導電率の高い領域を横（Ｙ軸方向）に振るための電極が有る場合の鳥瞰図。 本発明の実施例１による半導体装置において、導電率の高い領域を横（Ｙ軸方向）に振ってスイッチや分岐させる例を示した断面図。 本発明の他の実施例の半導体装置において、層ごとに抵抗が異なる固体電解質層を持ち、多値記録に対応するメモリ素子の場合の、断面の例を模式的に示す説明図である。
符号の説明
１：上部電極、
２：導電パス、
３：下部電極、
４：導電物質蓄積領域、
５：Ｙ軸方向電極、
６：Ｘ軸方向電極、
７：固体電解質層、
８：界面層、
９：固体電解質層、
１２：導電パス、
１３：下部電極、
１４：導電物質蓄積領域、
１５：Ｙ軸方向電極、
１６：Ｘ軸方向電極、
２２：導電パス、
２３：下部電極、
２４：導電物質蓄積領域、
２５：Ｙ軸方向電極、
２６：Ｘ軸方向電極、
３２：導電パス、
３３：下部電極、
３４：導電物質蓄積領域、
３５：Ｙ軸方向電極、
３６：Ｘ軸方向電極、
４０：Ｘ軸方向電極への給電部、
４２：導電パス、
４３：下部電極、
４４：導電物質蓄積領域、
４５：Ｙ軸方向電極、
４６：Ｘ軸方向電極、
５０：横方向電圧用電極、
５１：横方向電圧用電極、
５２：導電パス、
５３：下部電極、
５４：導電物質蓄積領域、
５５：Ｙ軸方向電極、
５６：Ｘ軸方向電極、
５７：固体電解質層、
５８：界面層、
５９：固体電解質層、
６２：導電パス、
６３：下部電極、
６４〜７１：固体電解質層、
６５：Ｙ軸方向電極、
６６：Ｘ軸方向電極、
７２：下部電極、
７４：ＳｉＯ２層、
７５：Ｙ軸方向電極。

Claims (9)

  1. 半導体基板上に設けられた第１の電極と、
    前記第１の電極に対向して前記半導体基板上に設けられた第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられ、成分が互いに異なる固体電解質層が少なくとも２層積層されてなる積層膜とを有し、
    前記第１の電極は、前記固体電解質層内に拡散されることにより低抵抗からなる導電パスを前記固体電解質層内に形成する金属を含み、
    前記積層膜は、前記第１の電極に近い側に設けられた固体電解質層の前記金属に対する移動度(モビリティー)が、前記第２の電極に近い側に設けられた固体電解質層の前記金属に対する移動度より高くなるように積層され、
    前記第１および第２の電極間を結ぶ前記固体電解質層に形成された導電率が高い導電パスの方向をＺ軸方向とすると、
    前記Ｚ軸方向に概ね直交するＸ軸方向に前記導電パスを挟みこむように該導電パスの一方または両方の側にＸ軸方向電極が設けられていることを特徴とする半導体装置。
  2. 前記Ｘ軸方向電極に電圧を印加して、前記導電パスの抵抗値を制御する手段を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記Ｘ軸方向および前記Ｚ軸方向のそれぞれに概ね直交するＹ軸方向に、前記導電パスの両側を挟みこむように該導電パスの両側にＹ軸方向電極が設けられていることを特徴とする請求項１に記載の半導体装置。
  4. 前記Ｘ軸方向電極または前記Ｙ軸方向電極の少なくとも一方に電圧を印加して、前記導電パスの抵抗値の増減を繰り返し行う時、前記導電パス内に蓄積される導電性向上物質の分布を定常状態に保つ手段を有することを特徴とする請求項３に記載の半導体装置。
  5. 前記定常状態に保つ手段が、
    前記第１の電極または前記第２の電極のいずれか一方の近傍で、前記導電パスの端部の近傍に配設された前記Ｘ軸方向電極であることを特徴とする請求項４に記載の半導体装置。
  6. 前記導電パスに記憶された情報の読み出し時には、対応する導電パスのどちらか一端の電極と、前記導電パス近傍に設けられたＹ軸方向電極との間に電圧を印加し、前記電極間の抵抗から記憶された情報を検知することを特徴とする請求項３に記載の半導体装置。
  7. 前記導電パスに記憶された情報の読み出し時には、対応する導電パス近傍に設けられたＹ軸方向電極に電圧を印加し、Ｘ軸方向電極に発生する起電力から前記導電パスに記憶された情報を検知することを特徴とする請求項３に記載の半導体装置。
  8. 前記導電パスに記憶された情報の読み出し時には、対応する導電パスに電圧を印加し、前記導電パス近傍に設けられたＸ軸方向電極またはＹ軸方向電極に発生する起電力から前記導電パスに記憶された情報を検知することを特徴とする請求項３に記載の半導体装置。
  9. 書き込みパルスの数または幅によって、対になる前記電極間またはそれらに近接して形成された電極間の抵抗を多値に制御する手段を有することを特徴とする請求項３に記載の半導体装置。
JP2007183409A 2007-07-12 2007-07-12 半導体装置 Expired - Fee Related JP5227544B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007183409A JP5227544B2 (ja) 2007-07-12 2007-07-12 半導体装置
TW097116514A TW200910586A (en) 2007-07-12 2008-05-05 Semiconductor device
KR1020080063753A KR101036034B1 (ko) 2007-07-12 2008-07-02 반도체 장치
CN2008101303063A CN101345289B (zh) 2007-07-12 2008-07-04 半导体器件
US12/169,789 US7829930B2 (en) 2007-07-12 2008-07-09 Semiconductor device with ion movement control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007183409A JP5227544B2 (ja) 2007-07-12 2007-07-12 半導体装置

Publications (2)

Publication Number Publication Date
JP2009021431A JP2009021431A (ja) 2009-01-29
JP5227544B2 true JP5227544B2 (ja) 2013-07-03

Family

ID=40247230

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007183409A Expired - Fee Related JP5227544B2 (ja) 2007-07-12 2007-07-12 半導体装置

Country Status (5)

Country Link
US (1) US7829930B2 (ja)
JP (1) JP5227544B2 (ja)
KR (1) KR101036034B1 (ja)
CN (1) CN101345289B (ja)
TW (1) TW200910586A (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008059053A1 (en) * 2006-11-17 2008-05-22 Basf Se Method for increasing the dry biomass of plants
JP2009246085A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体装置およびその製造方法
JP5454478B2 (ja) * 2009-01-09 2014-03-26 日本電気株式会社 スイッチング素子及びその製造方法
JP2010199235A (ja) * 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
JPWO2011043448A1 (ja) * 2009-10-09 2013-03-04 日本電気株式会社 半導体装置及びその製造方法
US8878153B2 (en) 2009-12-08 2014-11-04 Nec Corporation Variable resistance element having gradient of diffusion coefficient of ion conducting layer
US8624217B2 (en) 2010-06-25 2014-01-07 International Business Machines Corporation Planar phase-change memory cell with parallel electrical paths
CN101916590B (zh) * 2010-08-19 2013-01-09 中国科学院上海微系统与信息技术研究所 相变存储器的数据读出方法及读出电路
US8575008B2 (en) 2010-08-31 2013-11-05 International Business Machines Corporation Post-fabrication self-aligned initialization of integrated devices
JP5796079B2 (ja) * 2010-09-27 2015-10-21 ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． 長期耐久性メモリスタ用のデバイス構造
JP5480233B2 (ja) * 2011-12-20 2014-04-23 株式会社東芝 不揮発性記憶装置、及びその製造方法
JP2013201271A (ja) 2012-03-23 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置
US9070860B2 (en) * 2012-06-25 2015-06-30 Macronix International Co. Ltd. Resistance memory cell and operation method thereof
US9196828B2 (en) * 2012-06-25 2015-11-24 Macronix International Co., Ltd. Resistive memory and fabricating method thereof
FR2993388B1 (fr) * 2012-07-11 2015-04-03 Altis Semiconductor Snc Dispositif microelectronique a memoire programmable
US8860182B1 (en) 2013-03-22 2014-10-14 Kabushiki Kaisha Toshiba Resistance random access memory device
US9548449B2 (en) * 2013-06-25 2017-01-17 Intel Corporation Conductive oxide random access memory (CORAM) cell and method of fabricating same
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
JP6169023B2 (ja) * 2014-03-13 2017-07-26 株式会社東芝 不揮発性メモリ
JP5755782B2 (ja) * 2014-05-26 2015-07-29 株式会社東芝 不揮発性抵抗変化素子
US20170309817A1 (en) * 2014-11-25 2017-10-26 Nec Corporation Variable-resistance element and method of manufacturing variable-resistance element and semiconductor device
JP2016181312A (ja) * 2015-03-23 2016-10-13 ルネサスエレクトロニクス株式会社 半導体装置およびその動作方法
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
CN109256157B (zh) * 2017-07-12 2022-04-01 格科微电子（上海）有限公司 多值存储器的实现方法
CN115581112A (zh) * 2018-01-26 2023-01-06 联华电子股份有限公司 磁阻式随机存取存储器及其制作方法
WO2019187032A1 (ja) * 2018-03-30 2019-10-03 富士通株式会社 抵抗変化素子及びその製造方法、記憶装置
CN112002801B (zh) * 2020-07-20 2021-09-07 厦门半导体工业技术研发有限公司 半导体器件和半导体器件的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789758A (en) * 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
US5825046A (en) * 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
EP1434232B1 (en) * 2001-08-13 2007-09-19 Advanced Micro Devices, Inc. Memory cell
JP4079068B2 (ja) 2003-10-17 2008-04-23 株式会社日立製作所 情報記録媒体および情報記録方法
JP2005326311A (ja) 2004-05-14 2005-11-24 Espec Corp イオン伝導度測定方法
JP4848633B2 (ja) 2004-12-14 2011-12-28 ソニー株式会社 記憶素子及び記憶装置
US8203133B2 (en) * 2004-12-28 2012-06-19 Nec Corporation Switching element, reconfigurable logic integrated circuit and memory element
DE102005012047A1 (de) 2005-03-16 2006-09-28 Infineon Technologies Ag Festkörperelektrolyt-Speicherelement und Verfahren zur Herstellung eines solchen Speicherlements
JP2006286397A (ja) 2005-03-31 2006-10-19 Espec Corp 固体電解質膜構造体とその製造方法、イオン伝導度測定装置
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses

Also Published As

Publication number Publication date
TW200910586A (en) 2009-03-01
KR20090006741A (ko) 2009-01-15
US7829930B2 (en) 2010-11-09
CN101345289A (zh) 2009-01-14
CN101345289B (zh) 2010-12-15
US20090014770A1 (en) 2009-01-15
KR101036034B1 (ko) 2011-05-19
JP2009021431A (ja) 2009-01-29

Similar Documents

Publication Publication Date Title
JP5227544B2 (ja) 半導体装置
US10586593B2 (en) Programmable resistive device and memory using diode as selector
US9767915B2 (en) One-time programmable device with integrated heat sink
US9881970B2 (en) Programmable resistive devices using Finfet structures for selectors
US9208873B2 (en) Non-volatile storage system biasing conditions for standby and first read
US10192615B2 (en) One-time programmable devices having a semiconductor fin structure with a divided active region
US8885389B2 (en) Continuous mesh three dimensional non-volatile storage with vertical select devices
US9431127B2 (en) Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
US8830720B2 (en) Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
US7738279B2 (en) Integrated circuit and method of operating an integrated circuit
JP4830275B2 (ja) 記憶素子
US11011577B2 (en) One-time programmable memory using gate-all-around structures
US8488359B2 (en) Circuit and system of using junction diode as program selector for one-time programmable devices
JP7370387B2 (ja) メモリアレイの復号および相互接続
CN101336490B (zh) 半导体器件及其制造方法
JP5598338B2 (ja) 記憶装置およびその動作方法
JPWO2007132525A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP2010278275A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100311

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120925

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121211

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130318

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160322

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees