TW200910586A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW200910586A
TW200910586A TW097116514A TW97116514A TW200910586A TW 200910586 A TW200910586 A TW 200910586A TW 097116514 A TW097116514 A TW 097116514A TW 97116514 A TW97116514 A TW 97116514A TW 200910586 A TW200910586 A TW 200910586A
Authority
TW
Taiwan
Prior art keywords
electrode
layer
solid electrolyte
conductive path
axis direction
Prior art date
Application number
TW097116514A
Other languages
English (en)
Inventor
Motoyasu Terao
Hideyuki Matsuoka
Naohiko Irie
Yoshitaka Sasago
Riichiro Takemura
Norikatsu Takaura
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of TW200910586A publication Critical patent/TW200910586A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5614—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using conductive bridging RAM [CBRAM] or programming metallization cells [PMC]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/11—Metal ion trapping, i.e. using memory material including cavities, pores or spaces in form of tunnels or channels wherein metal ions can be trapped but do not react and form an electro-deposit creating filaments or dendrites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Description

200910586 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置，特別是有關—種適用於包含 有記憶體元件之半導體冑置且為有效之技術。 【先前技術】 - 已知有RRAM、或ReRAM、或者固體電解質記憶_、抑 或稱為極化記憶體（Polarized memory)之非揮發性記憶體 (參考例如專利文獻i、非專利文獻丨及非專利文獻2)。該等 5己憶體之大部分，均係依施加於記憶元件之電壓的方向來 變化記憶元件之電阻，藉此而寫入記憶資訊之記憶體。該 記憶體由於能以低電壓及低電力進行重寫，並使用變化工 位數以上之電阻值來作為信號，因此讀出信號較大，易於 進行感測動作。 [專利文獻1]日本特開2006-173267號公報 [非專利文獻1]T.坂本（T. Sakamoto)等人，「IEEE國際 固態電路會議2004(IEEE International Solid-State Circuits ϋ Conference(ISSCC))2004」），摘要（Digest)，（發行國美 國），2004年，p. 16.3 [非專利文獻2]Μ· N. Kozicki等人，「非揮發性記憶體技 術时論會記錄 2004(Proc. Non-Volatile Memory Technology Symposium(NVMTS)2004)，（發行國美國），2004 年，p. 10 〜17 【發明内容】 (發明所欲解決之問題） 131139.doc 200910586 若根據本案發明者之檢討，關於上述記憶體之代表者， 可得知如下情事。 f、
(J 字金屬作為電極，並將硫族化物或氧化物作為固體電解 質^而於電極間配置有固體電解質之金屬_硫族化物或金 屬乳化物固體電解f記憶體，係記憶體機制為離子移 動且Ag、Cu等正離子之漠度高的低電阻之導電通路， 係形成於硫族化物層或氧化物層中，而具有非依電性記憶 體性。藉由逆向電壓，可使離子回到原本之電極方向，並 藉此而回到高電阻狀態，以進行重寫。 然而，若重複進行記憶體之㈣，金屬離子會從金屬之 電極往固體電解質不均勾地擴散’電極表面之原子層級之 形狀產生變化’使得重寫特性不穩定，以致每當進行重寫 時，電阻都可能變動。而且，若重複進行重寫，因來自電 極之擴散’固體電解f中之Ag、Cu等之濃度將變得過 局’於開啟與關閉中間的電阻，可能不會變化。即使是與 :電阻化同方向之電麼’若施加可發生熱之高電麼、電 流，仍會有可成為高電阻（關閉）狀態之情況。然而，該情 況:，㈣電解f中之金屬離子濃度係因重複重寫而進二 步提早增大’因此可重寫次數（endurance:耐久性）進一步 降低。而且，導電通路之電阻在各記憶體元件中易變得有 因此’前述情事將使得可記憶資訊之半導體裝置之 容::低，而難以藉由多值及多位元記憶來達成高積體大 之目的，在於提供-種藉由製成能以高精度控制 131139.doc 200910586 固體電解質中之離子移動之元件構造，來提升可記憶之半 導體裝置性能，且即使為多層化之3維構造，僅於第一層 具有電晶體或二極體即可，或於各層之陣列之χ·γ交點呈 有二極體即可，藉此，能以低成本來予以高積體化，且可 於凡件層級使邏輯及記憶體混合存在之技術。 本發明之前述以及其他目的及新穎特徵，係可由本說明 書之記述及附圖而加以明瞭。 (解決問題之技術手段）
C Ο 簡單說明本申請案所揭示之發明中之代表者之概要如 下。 本發明之半導體裝置所具備之構造係具有以可擴散於記 憶層㈤體電解質層）中之元素為主成分（含有量超過％原子 %’更宜超過60原子％)之上部電極，與下部電極間所配置 之記憶層為2層以上之構造；陰極（例如下部電極）側之層相 較於陽極(例如上部電極)側之層’其有助於導電通路形成 之陽極電極之主成分元素之遷移率（與半導體中之電子等 載體之遷移率類似之定義）低。藉由如此，離子強制被塞 入所形成之導電通路係從陽極往下方延伸， 之電線狀或細絲狀’與下部電極之連接係依施:電壓之方 向或電壓之施加方式(脈衝寬、脈衝電壓等)而切斷或連 結。作為對照，例如於非專利文獻1，&於固體電解質層 為1層’構成陽極之元素之遷移率甚高’因此即使金屬離 子從陽極擴散至固體電解質中，離子濃度高之導電通路不 會保持與陽極之連接並往陰極延伸，移動之離子堆積於陰 131139.doc 200910586 極附近’濃度變高’其導電區域呈富士山狀（圓錐台狀）， 逐漸往陽極方向變高，若到達陽極，則兩電極間會電性地 連結二該情況下’若以逆向電屬，從富士山之上部剝取離 子’富士山變低，則會切斷連接。該富士山狀之導電區域 之山腳可能比下部電極之橫向寬度擴展，可能成為高積體 化之障礙。 由於本發明之半導體裝置係可控制並形成上述細電線狀 或細絲狀之導電通路，因此可實現如下述之優良性能及各 種功能。其中，如上述以往方式，使在與對電極或相對向 之層（假定均較陽極位於下方）之界面，堆積有提升導電性 之離子或原子者往上方延伸而形成導電通路之類型之材料 進行動作’性能亦可能劣化。 為了實現該類有助於導電通路形成之元素之遷移率之差 距’本申請案之發明者係思慮對於有助於導電通路形成之 兀素所通過之原子排列之間隙、或有助於導電通路形成之
U 元素與構成記憶層之元素之引力或結合力附加差距。固體 電解質層包含6族元夺夕，卜主，w甘夕 .Λ 素之和況甚多，但從週期表之上方為 乳、石爪、石西、碲，越往下原子或離子之半徑越大，因此金 屬離子谷易通過。亦即’據判移動度（遷移率）變大。Α Γ設族元素結合之對象元素相同。包含5族之氮: 氣化物之清況時，據刹彳畜、网卢3 據判通過谷易度會與氧化物相同程度。 此外，於此，固體電解質 Α鉻釙产，⑸入,之金屬離子之通過容易度稱 ，，、、a 3 1離子所形成之導電通路或ϋ體電解質 層之載體之_容易度稱為導電率。 ㈣解質 131139.doc 200910586 固體電解質層 辟貝層之方具有高導電率之 設定較小，兼做一方之電極况時，將其面積 層係導電通路為細電線：=。剩餘1層之固體電解質 仏也 巧寬線狀或細絲狀，離子遷移 作為本發R㈣料置之例，亦有 羊低。 進一步設有電極者。其結構如下述。〃 了電極以外 ⑴若將連結上述電極間之導電率高之 軸方向，則設置盥I約略徑之方向設為Ζ 直/、具约略王正交之γ軸方 在與其等約略呈正交< ，進一步 Γ 正又之X軸方向，形成通 之路徑(導電通路)兩側之電極。 4導電率同 於圓1表示在χ-γ面内被予以矩陣排列中之 代表構造例。由於電極寬 D 之 电炫之羌度或尚度、形狀、 之孔之大小等，係、作為圖而描晝為易於理解，因ί 極之嘗之㈣或值並非最佳。例如於快閃記憶體，讀出電 °寬度或尚度係與插塞電極之最 取』祖細相同程度，因此
(J 極之产之設計規則來說為90 nm程度。例如追加¥軸方向電 :之情況時’胞尺寸成為2X4FW程度。於料方向電 2追加時，若導電通路通過電極之孔，則胞尺寸幾乎不 俨因此’右予以多位元化或多值化，可實現非常高積 a b圖1(b) ’若將γ轴方向電極製成導電通路通過電 虽之孔之類型，則亦可能使面積小於8F2。於圖1(b)，將雙 方電極製成僅於導電通路附近分為2個，並有開孔之形 、類隋况下’電極之剖面積係包含分為2個之部分分 J之和在内，宜大致相同（士3〇%以内，更宜為，％以 )”中’事情會依電極之功能而有不同，例如利用發 131139.doc -10· 200910586 熱之情況時，宜使於導 、 剖面積之和小於未八 附近分為2個之部分之2個之 完全分為2條之電極 …面積，以便容易發熱。 與上述相同。 、，關於2條之剖面積之和，亦 χ軸方向電極亦可分離為2 一 單側之電極。分離徑之互異 軸方向導電通路之單侧之電極。奸：t其他之z 間，至少各存在mx轴方向電極。…各導電通路 於上述各例，亦可 至少一方。 ㈣向電極及y袖方向電極之 施Γ)二有於上述χ轴方向電極及γ轴方向電極之至少方 控制上述導電率高之路徑之各部分二： 亦即具有電源電路或脈衝產生 或電壓之邏輯電路，或或决疋脈衝波形 路。 或X轴方向及¥轴方向電極選擇電 叫轴宜呈正交’但未呈正交而斜交亦可 電通路t段之±述2層的 '之導 脹部分。亦有夫m 寸近係形成有如陀螺之膨 率之成八 陀螺之膨服部分（堆積有提高導電 成刀之錯）4之情況。無論形成 加以對應。 1』讓貧矾信號 均陀螺 部分之大小係全部相同或有變化 路表干導雷厂 極群基本上與^方向以斑點紋 /、導電區域並未互相電性地連結。亦 阻並非低電阻狀態。其中，利用如陀螺之堆積== J31I39.doc 200910586 方向電極接觸來進行讀出之情況時，於該部分’ z軸方向 之導電區域與Y軸方向電極間成為低電阻狀態。亦可使γ 轴方向之電極發揮抑制離子往X軸方向擴散之作用^從概 必圖來看，X、Y、z軸未必與實際尺寸成比例。
(3)於Z轴方向之上下電極，與通常之矩陣驅動記憶體相 同’進行於上部電極更上方及下部電極更下方設置佈線， 於電路圖之X-Y之交點設置電晶體或二極體之配置，但為 了亦可實現配置有形成比電晶體簡便且佔有面積亦小之二 極體之矩驅動’ i即使以同方向電壓進行低電阻化及高 電阻化（開啟及關閉），仍可安定地進行多次之記憶重寫。 達成上述目的之元件構造及驅動機構係如下述。此外，以 同方向電壓來關閉時或於其前後，宜於X軸方向電極或Y 軸方向電極施加電壓，辅助導電通路切斷。 此外，僅為了該同方向電壓驅動安定化之目的，亦可省 略Y軸方向電極，僅留χ軸方向電極。 作為具體例，如圖3所示，上述χ軸方向電極56係於上述 導電通路52之兩端電極之一方之導電通路側之端處附近， 通過其附近。從χ軸方向電極之·方向上端至下端之範 圍更宜於Ζ軸方向，與上述導電通路之兩端電極中之一方 之導電通路側約略處於相同位準（2轴座標約略相同）。若 通過上述導電通路之兩滅雷★ 兩知電極之導電通路側之端處附近之 γ軸方向兩側55,則更加適宜。χ轴方向電極亦可於通過 上述導電通路之兩端電極之導電通路側之端處附近之兩側 後，匯總為1條，或維持分為2條亦可。 131139.doc -12- 200910586 用以將上料電倾㈣質之分布料 於χ抽方向電極之電麼施加，雖亦可選擇特定Υ座桿 方向電極來進行，但為了有效率地記憶寫入或讀出之 調配，宜於許多X轴方向電極同時進行。該情況下，ϋ y次重寫所造成之導電性提升物質（例如離子）之偏倚在 各記憶胞為同樣之偏倚，若將 在 進杆”次… 次予以平均，則宜於 進们己憶…數值之平均值(例如數位資料之「〗 Γ ί， 二二之於例如X軸方向電極施加電虔之時間間隔之= :)在任何記憶胞内大致成為一定之符號轉換後，進行記 為了提高積體度’用宜多值及/或於臈厚方向進行多位 元記憶之步驟如下。 ⑴於上述電極間導電率高之路徑’係使中途之 對應於資訊信號來變化並形成。 千 ⑺於上述導電率高之路徑中段，係形成堆積有可提言 :電率之成分之區域54,並藉其而使任一電極間之電二 ί於資訊信號。於圖19表示3維構造之多位元記憶體之 構造例。該圖係於大範圍重複之3維構造之—部分。以斑 點紋路表示之處係高濃度地存在有使導電性提升 (離子或原子)之區域，如轉陀螺之陀螺部 ^ 對應於資料之導電率提升之成分㈣積部分。_之 全部相同或有變化均可。2軸方向以斑點紋路表示之導電 區域群與X方向、γ方向之電極群基本上並未互相電性地 連結。亦即，其等間之電阻並非低電阻狀態。 131139.doc 13 200910586 而:二陀螺之堆積部分㈣方向電極接觸來進 方f…於該部分，z轴方向之導電區域與㈣ :向電極間成為低電阻狀態。χ軸方向之電極之離子導電 ::所貫通之孔存在於圖所示之8條全部。 係用以抑制離子往X轴方向擴散。從概念圖來看，χ、：極 =轴未必與實際尺寸成比例。實際尺寸係縮小該圖之⑽方 二。而且，由於電極之寬度或高度、形狀、間隔、形成於 電極之孔之大小等，係作為圖 、 係作為圖㈣晝為易於理解，因此如 圖1 9之形狀或值並非最佳。 實際上，於大部分層間之界面多少會引起離子積存，作 由於相較於特意積存之上述高導電率區域，積存量較小： 因此可與如陀螺之部分區別。 於該圖未描畫固體電解質層或其間之界面層，但於圖之 :之Ζ軸方向存在3,4=12層。形成陀螺狀之區域係以加 在離子導電通路之上端之上部電極、下端之下部電極、以 及通過其區域附近之γ方向電極、χ方向電極之電壓，斑 離子在固體電解質層之界面（界面層）之止動效果共同作用 之方式形成。此時，離子係從圖之上方往下方移動。 有別於上述之其他資料記憶方法之例係如下述。 (4) 於電極間存在有複數個堆積有提高 平之成分之 品域、或與連結上述電極間之方向具有角度而形成之部 分。 (5) 於每1條上述路徑’具有上述可於與連結電極間之方 向構成角度之方向施加電壓，與導電率高之路徑並排地貫 131139.doc -14- 200910586 通各層之平行電極2條。 (6)導電率高之路徑之堆積有提高導電率之成分之區 域，或連結電極間之方向與對其具有角度之部分之交界， 係對應於記憶資訊。 匯總以上如下。 作為半導體元件係於縱向轴方@ W & I t # 1 t成2層以上成分不同之層，於上述電極間施加脈衝 電4：：<形成導電通路，使電阻值對應於應記憶之資訊來變 ^之π件。進-步於上述導電通路中段，形成積存有可提 ν導電率之成分之區域，並藉其而使電阻率正確地對應於 資訊信號。更宜於χ轴方向、υ軸方向之至少—方向形成 電極並施加控制電壓。藉此使從上部電極擴散之離子適 度地返回’不逆轉2軸方向之電壓’以同方向電壓亦可使 開啟·關閉之多次曾滿忠中山 亶複女疋地動作。藉此，於記憶體陣列 Ο 之交點，形成二極體而非電晶體，能以低成本來驅動。亦 可正確地進行多值記憶。於讀出亦可利用Ζ轴上部之電極 與X軸方向電極間之電阻或電磁誘導所造成之電動勢。若 製成3維矩陣構造，則亦可進行多位元記憶。上述導 至ν -Ρ刀係對應於資訊信號，並與連結電極間之方 向具有角度而形成。進一步而山 m 路或合流。 步導電料亦可開關、分 7使將上部電極及下料極（基板側之電極）上 使關於上下之朗全部相反，上述各說明仍成立。 本發明之半導體|置之—部分，亦可作為記憶體間之邏 131139.doc 15 200910586 輯電路之開關，或廣義之開關，即分路或合流元件來使 用。以第三電極之功效來切換之開關時，由於控制電壓不 施加在主電路，因此可以電磁繼電器開關方式加以使用。 【實施方式】 (發明之效果） 若根據本申請案所揭示之發明，可實現低耗電、低成 本’積體度（記憶密度）高，具傷安定之f料重寫特性或開 關功能之半導體裝置。 Γ ί) &於以下實施例，為了方便，於有其必要時分割為複數區 段或實施例來說明，但特別明示之情況除外，a等並非互 無關係，-方屬於另一方之一部分或全部之變形例、詳 :田、補充說明等關係。而且’於以下實施例，提及要素之 數字等(包含個數、數值、量、範圍等)之情況時，除了特 ㈣示m原理上明顯限定於特定數之情況等以外， 不传限疋於该特定數，特定數以上或以下均可。 進：步而言’於以下實施例，其構成要素(亦包含要素 广)除了特別明示之情況及原理 況等以外，當然未必為必需者。同樣地，於以；= 例’提及構成要素等之报抑从笨 下實施 示之情況及原理上摅剌明町陈了特別明 含與該形狀等近似或類似者等。關 =上包 亦同理。 ί歎值及軏圍，此 以下，根據圖式來詳細說明 用以說明實施例之所右㈣ 月之實施例。此外’於 所有圖中’對於同-構件原則上附以同 131I39.doc -16- 200910586 一符號，並省略其反覆說明。 <實施例1 > 本實施例1之半導體裝置具備記憶體元件，使用於該記 憶體元件之材料及構造係為主要特徵。 (記憶體元件之基本構造） 於圖1表示本實施例記憶體元件之基本構造之剖面圖。 於此，圖示有：下部電極丨03，其係形成於半導體基板 上；上部電極101 ’其係形成於半導體基板表面上；及由
Ο 固體電解質層108及109之二層所組成之構造，其係位於上 部及下部電極間之半導體基板内。進而，於連結上部及下 部電極之路徑上的固體電解質層内，形成有導電通路，且 2個固體電解質層之界面附近’形成有導電物質積存區域 104 ° 於圖2表示本實施例之記憶體元件之鳥 所示之記憶體元件係於具有圖丨所示之基本構造之&記憶"體 元件，再附加X軸方向電極及γ軸方向電極。 圖2中，於縱向(2軸方向)上分離配置<_，係形成 2層以上之成分不同之層’且對上述電極間I3施加脈衝電 麼而形成導電料2,並使電阻值對應於應記憶之資訊而 加以變化。進而’宜於上述導電率高之路徑中[形成積 存有可提高導電率之成分之區域4,藉此使電阻率正確地 對應於資訊信號。若於χ軸方向、γ軸方向之至少— 亦形成電極則更加適宜。形成二者之情況，係於形成導電 通路2時，將接近作為陽極之電極者稱為γ袖方向電極，而 131139.doc 200910586 將接近作為陰極之電極者稱為X軸方向電極。
Ο 於圖2之例中’首先形成厚度30 nm之Cu-Ta-Ο層，並於 其上形成厚度30 nm之Cu-Ta-S層。亦可取代Cu-Ta-Ο層而 於形成Cu-Ta-S層後，使用經自然氧化或強制氧化之Cu_ Ta-O-S層。於該等2種層之中間，如圖1〇所示，形成由例 如Α1ζ〇3之緻密且化學上穩定之氧化物所組成之膜厚^订爪 以上、10 nm以下之界面層58係更為佳。圖2之上部之電極 1係由Cu組成，下部之電極3係由w組成。於圖式中雖晝成 大致相同之大小、形狀，但大小或形狀亦可不同。該情況 下’於圖之了方或具有|面形成有電晶體等之石夕基板 均可。習知文獻中之固體電解質記憶體，若於Cu電極側施 加正電壓，則Cu之正離子會往下方擴散。上述2種層中， 由於具有Cu離子遷移率之差距，因此在界面係會對⑽ 子之移動短暫地給予止動。 右存在有如圖1〇所不會成為離子通過之電阻的界面層 58 ’係可進一步明確地給予止動。藉此，於界面或界面層 I成積存有離子之部分。圖巾看似陀螺之部分為離 積存邛刀54。然而’若施加下一脈衝電壓、或電壓進一 :上升、抑或施加電壓較高之下一脈衝電壓，則導電通路 會通過界面而往下方延伸。 可於如圖11所示之固體電 固體電荷解層57與界面層 施加於導電通路52之電極 又，除圖10所示之界面層外， 解質層59與界面層58之間，以及 58之間，製成讓用以積層使電壓 55積層之構造。 131139.doc 200910586 進—步如圖】2所示，亦可於固體電解質㈣及^之之層 積層臈與下部電極53之間設置界面層58。 (以同方向電壓來設定及重設） 若於上述X軸方向電極施加„，抵銷以同方向之電壓 重複進行上述導電率高之路徑之電 %; <开降，亦即重複進 行記憶體之設定、重設時之多次重寫之平均之導電性提升 物質之移動’將導電性提升物質之分布保持於穩定狀態， 方向之上端之上部電極及下端之下部電極作為矩 P上之陣列時，於交點具有二極體而非電晶體即可，對於 低價格化或多層化有利。若僅為了該目的，省略γ軸方向 電極而僅留X軸方向電極亦可。 、具體構造例係如圖3所示，上述χ轴方向電極％係於上述 導電通路52之兩端電極之一方’例如於下部電極53之導電 通路側之端處附近’通過其附近β χ軸方向電極從ζ軸方 向上端至下端之範圍特別宜於2轴方向，與上述導電通路
C 之兩端電極中之-方導電通路側之端處大致處於相同位準 (Ζ軸座標大致相同）。若通過上述導電通路之兩端電極之 導電通路側之端處附近之Υ軸方向兩側，収加適宜。χ 軸方向電極亦可於通過上述導電通路之兩端電極之導電通 路側之端處附近之兩側後’匯總為“条，或維持分 可。 於重寫時’從Cu電極供給有Cu離子之Cu離子即使是往 :方移動方向之電塵脈衝，若施加電壓或電流高之短脈 衝’則於導電通路及其周邊發生熱，可藉由熱擴散來切斷 131139.doc -19- 200910586 導電诵路然而’該情況下’若多次重複電阻之升降，則 通路：形成區域周邊之〜濃度逐漸增加，難以切斷導電 以 軸方向電極或其雙方， 虽時序施加使Cu離子返回以 度保持恆定。於上述為方。之電壓，將濃 方 、 —了積存°卩分之正確形成或通過γ幸由 向電極之孔之電壓施加，若 有使離不加V Μ予WCU電極之電位 秀使離子部分地返回Cu電極 入盥對於下^ 之效果，但於對於I個胞之寫 〇對於下一胞之寫入之 ( Ο 電極之方向 。雖亦可轉料γ座標之χ軸方 Μ订’但為了有效率地進行 35? . , Τ ύ G冩入或讀出之空擔烟 配，宜對於許多X軸方向電極同時進行。 枯調 亦即’於1個元件之所有 雷搞 軸方向電極或於所有Υ軸方向 。，或於其等雙方施相 位址。其中，寫人^/ 因此’不須指定 料 ；·面内成為矩陣之記憶體元件之資 蚪之值右以長期間之平均偏 情況下，於特定元件，「i甚、例如2值資料之 「〇」甚多，則甘 」甚夕，於其他特定元件， 、周邊之導電性離子（CU離子）之量會產峰 差距。因此，該類情況 生 本資料轉換為㈣成八之：虹均值不偏倚，宜將原 寫入之位… 料串列並寫入，或加以顧慮 寫入之位則曰定。擴大x軸方向 2 子導電通路之通過部分 ，、/7見度覆蓋離
Cu離子量之效果 。刀區域’亦會提高控制 將X轴方向電極之複 片電極’或將Y轴方向電：數或王倾總為1 可。於υ軸方向電朽 或全部匯總為1片電極均 方^電極’設置包圍各個Cu電極 131139.doc -20· 200910586 之站立部分亦可。 如上述’若能以單一方向驅動加在離子供給電極 極間之電星極性，則不須於χ_γ矩陣驅動中，於w交點 配置電晶體，由於二極體即可， ^ ‘ 低成本化、兩積體化 優點甚大。該情況下，於X々交點各配置!個二極體，不 配置選擇電晶體。因此，不使用源極線。 如上述藉由X軸方向電極所進行離子分布之控制係於施 Γ 加互為相反方向之„，以進行記憶之重寫之情況時，亦 ί於抑制由於多次重寫所造成之和緩之離子分 效果。 艾％ 一韦 a於進行容易形成提高導電率之成分大之積存部分之電壓 絲之情況’與-口氣施加高電愿之進行難以形成積存部 /刀之電麼施加之情況時’賦予積存部分大或小、或者有無 積存4刀之差距’可使積存部分之大小對應於資訊。於圖 1中’導電通路係通過於χ軸方向電極所開之孔，並往下方 延伸。因此’離子導電通路通過㈣方向電極之附近並往 下方延伸時，若施加電壓，使χ軸方向電極比離子導電通 路稍微成為正侧之電位’則由於導電通路會避開電極而通 過’因此可控制導電通路從上述積存部分之下端延伸。若 進一步正確地進行X軸方向電極之電遂控制，即使是固體 電解質層為1層，或雖為2層但不存在有界面層之情況時， 仍可對於離子之移動給予止動，形成上述積存部分。若χ 軸方向電極以小間隔密集地形成，導電通路所通過之孔為 適度之大小，亦即為下部電極之χ_γ面内之最小尺寸之Μ 131139.doc -21 · 200910586 倍以上、最大尺寸之! 5倍 孔。 靶圍’則可確實地通過 γ柏方向電極係與上述積存部::::二較適宜。由於 斗、丄 < 丨刀八约為相同位準之古疮 i位二同一平面上所具有，因此若控制為與積存：：之 電位相同或比其高1 V以向+ + , 月廿4刀之 轴方…内之電位’則可控制積存部分往Y …形成正確大小之積存部分。 1層之情況時’若對於離子導電通路往下方之延伸= =向電極來給予止動，則由於離子導電通路可能往Y軸方 向之任—來避開X軸方向電極而往下方延伸，因此宜對於 γ軸方向電極賦予稍高之電位來控制其。此外，X轴方向 電極除了如圖具有孔’離子導電通路通過其中之方式以
外’亦可採如γ軸方向電極’ 2條又軸方向電極分別通過Z 軸方向之離子導電通路左右之方式。於離子導電通路附近 以外，X軸方向電極及γ軸方向電極亦可於z軸方向大致相 同位準。 此外，本實施例雖使用Cu之電極，但亦可使用包含選自 由Ag、Zn、Cd及A1所組成之群組之至少i元素，可擴散於 固體電解質中之金屬。電極為Ag之情況時，固體電解質層 使用Ag之硫族化物來取代Cu之硫族化物較適宜。而且， 電極非純粹之金屬亦可。例如cU3()Ta2{)〇5()之組成之氧化物 或硫族化物均可。該類情況下，宜進一步於該電極之固體 電解質層之相反側，存在有Ta、W等之金屬電極。 131139.doc •22· 200910586 而且，關於對電極，廄 應避免Cu、Ag，亦宜盡可能避免 Au，宜使用如W、Ta、M〇、 了-避免 ir Mi、Co、Ti及 Pt族 凡、，極力難以擴散於硫族化物材料中之 使 用如氮化鈦之導電性高、難以擴散之化合物。 (X-Y矩陣驅動） 於該類電壓施加之情況時， 部之Y軸方向電極同時進行亦 記憶胞附近之X軸方向電極、 果。該情況下之位址指定係與 利用位址資料同時進行。 於全部之X軸方向電極或全 可，但僅於通過進行寫入之 Y軸方向電極進行，更有效 記憶胞之位址指定相同，宜 導電通路最終到達以w、Ptf之安定性高之金屬所形成 之另一方電極。γ軸方向電極、χ轴方向電極係除了使上 述積存部分之有無或大小對應於資訊信號以外，於使導電 通路之粗細或是否到達其他電極、或者接近另—方電極之 距離對應於資訊信號之情況時，亦會發揮效果。 亦宜以關閉方向脈衝，並接著以開啟方向脈衝之組合來 卫制電阻於下述匯總描述使用以逆向電壓來重寫之情況 及以順向電壓來重寫之情況中所使用之選擇電晶體之電路 之例。 (逆向電壓） 說明關於本實施例所利用之圖4至圖6之電路結構及其動 作之一例。關於根據本實施例之半導體裝置，表示於位於 圖1之導電通路上方之電極與位於下方之電極間，施加電 壓之電路之結構例之電路圖。表示具有nxm位元之記憶胞 131139.doc -23- 200910586 之記憶體陣列結構。與構成記憶胞之元件亦相同，其為記 憶胞電晶體QM及記憶體元件RM。本實施例之特徵係在於 位元線為2條，於位元線對與字元線之各交點配置記憶 胞，對於記憶體元件可施加逆向之電壓之點。以下說明關 於圖4所示之半導體裝置之結構。 圖4所示之半導體裝置係除了記憶體陣列、多工器 MUX、列（row)解碼器 XDEC、行（column)解碼器 YDEC、 讀出電路RC、重寫電路PRGM以外，還由共同放電電路 CDCCKT構成。記憶體陣列係於字元線WLl〜WLm與位元 線對（BL1L、BL1R)〜(BLnL、BLnR)之各交點，配置有記 憶胞MCI 1〜MCmn之結構。各記憶胞係串聯連接之記憶體 元件RM及選擇電晶體QM插入於位元線BL1L〜BLnL與位元 線BL1R〜BLnR間之結構。於此，記憶體元件RM具備於圖4 等所述之結構，於位元線BL1L〜BLnL側連接有圖4之上部 電極53，於記憶胞電晶體QM之一端連接有圖4之下部電極 TP。 讀出電路RC、重寫電路PRGM、共同放電電路CDCCKT 係分別連接於共同資料線對（CDL、CDR)。於多工器MUX 内之行選擇開關排CS WA及放電電路DCCKT，追加有對應 於位元線BL1R〜BLnR之部分。亦即，於行選擇開關排 CSWA，追加有個別插入於位元線BLlR~BLnR與共同資料 線CDR間之CMOS傳達閘極（行選擇開關）CSW1R〜CSWnR。 於CMOS傳達閘極CSW1〜CSWn, CSWlR~CSWnR之閘極電 極，分別連接有行解碼器YDEC之輸出信號即行選擇線對 131139.doc -24- 200910586 (YS1T、YS1B)〜(YSnT、YSnB)。藉由活化行選擇線對 (YS1T、YS1B)〜(YSnT、YSnB)中之1個，來活化對應之1 組CMOS傳達閘極，位元線對（BL1L、BL1R)〜(BLnL、 BLnR)中之1組連接於共同資料線對（CDL、CDR)。 放電電路DCCKT係追加有分別插入於位元線 BL1R〜BLnR與接地電壓VSS間之NMOS電晶體 MN1R〜MNnR。於NMOS電晶體MNlR~MNnR之閘極電 極，分別連接有行選擇線YS1B〜YSnB。於待機時，行選 擇線YSlB~YSnB保持於電源電壓VDD，藉此導通NMOS電 晶體MNlL~MNnL, MN1R〜MNnR，由接地電壓VSS驅動位 元線對（BL1L、BLlR)~(BLnL、BLnR)。 圖5係表示圖4之共同放電電路CDCCKT、讀出電路RC、 重寫電路PRGM之詳細結構例之電路圖。共同放電電路 CDCCKT 係由 NMOS 電晶體 MN101，MN102、NOR 電路 NR101構成。MN101插入於共同資料線CDL與接地電壓 VSS間，MN102插入於共同資料線CDR與接地電壓VSS U 間。而且，於各個閘極電極連接有NOR電路NR101之輸出 端子。
於該NOR電路NR1 01之輸入端子，分別輸入有後述之讀 出起動信號RD及重寫起動信號WT。由於該等信號係於待 機狀態下，保持於接地電壓VSS，因此藉由導通電晶體 MN101，MN102，共同資料線對（CDL、CDR)會由接地電壓 VSS驅動。另一方面，由於讀出動作時，讀出起動信號RD 係由電源電壓VDD驅動，重寫動作時，重寫起動信號WT 131139.doc -25- 200910586 係由電源電壓VDD驅動，因此於該等動作時，電晶體 MN1 01，MN1 02被截斷（cutoff)。 讀出電路RC係由NMOS電晶體MN111，MN112、預充電 電路PC、感測放大器SA構成。預充電電路PC係於節點 SND，與感測放大器SA連接。預充電電路PC係藉由高位 準（於此為電源電壓VDD)之預充電起動信號PCE來活化， 讀出節點SND等並驅動至電壓VRD。分別而言，電晶體 MN111插入於共同資料線CDL與感測放大器SA間，電晶體 MN112插入於共同資料線CDR與接地電壓VSS間。於該等 電晶體之閘極電極，輸入有讀出起動信號RD ^ 該讀出起動信號RD係如前述，於待機狀態保持於接地 電壓VSS，因此該情況下，電晶體MN111, MN112被截 斷。另一方面，於讀出動作中，成為接地電壓VSS之讀出 起動信號RD係由電源電壓VDD驅動，因此藉由導通電晶 體MN111, MN112，共同資料線CDL連接於預充電電路PC 及感測放大器SA，共同資料線CDR連接於接地電壓VSS。 藉由以上結構，於讀出動作中，從共同資料線CDR經由位 元線BL1R〜BLnR，選擇之記憶胞之電晶體QM之源極電極 係由接地電壓VSS驅動。而且，從位元線BL1L〜BLnL經由 共同貢料線CDL ’因應記憶育訊之t買出信號輸入於感測放 大器SA，藉此可進行與圖8同樣之讀出動作。 重寫電路PRGM係由共同資料線驅動電路CDDL, CDDR、CMOS 傳達閘極 CSW151，CSW1 52、NAND 電路 ND151、變頻器電路IV151構成。CSW151插入於共同資料 131139.doc -26- 200910586 線CDL與共同資料線驅動電路CDDL間，CSW152插入於共 同資料線CDR與共同資料線驅動電路CDDR間。於該等閘 極電極，分別連接有重寫起動信號WT及WTB，其係利用 NAND電路ND151及變頻器電路IV151，將設定起動信號 SETB及重設起動信號RSTB進行AND(及）運算之結果而獲 得。 於此，由於設定（低電阻化）起動信號SETB及重設起動信 號RSTB係於待機狀態下，保持於電源電壓VDD，因此藉 由重寫起動信號WT保持於接地電壓VSS，重寫起動信號 WTB保持於電源電壓VDD，來遮斷共同資料線CDL, CDR 與共同資料線驅動電路CDDL, CDDR。另一方面，於重寫 動作中，由於設定起動信號SETB或重設起動信號RSTB係 由接地電壓VSS驅動，因此WT由電源電壓VDD驅動， WTB由接地電壓VSS驅動，藉由CSW151，CSW152分別導 通，來連接共同資料線CDL，CDR與共同資料線驅動電路 CDDL，CDDR。 〇 共同資料線驅動電路CDDL係由PMOS電晶體MP1 3 1、 NMOS電晶體MN131，MN132、變頻器電路IV131構成。於 設定電壓VS與接地電壓VSS間，插入電晶體MP131及 NMOS電晶體MN1 3 1，將其汲極電極作為節點N1。連接該 ' 節點N1與傳達閘極CSW151，並且於節點N1與接地電壓 VSS間插入電晶體MN132。 於電晶體MP13 1之閘極電極，連接有設定起動信號 SETB。於設定動作中，若成為電源電壓VDD之設定起動 131139.doc -27- 200910586 信號SETB由接地電壓VSS驅動，則電晶體MP131導通，藉 此設定電壓V S會經由傳達閘極C S W15 1而施加於共同資料 線CDL。於電晶體MN1 3 1之閘極電極，連接以變頻器電路 IV131反轉重設起動信號RSTB後之信號。於重設動作中， 若成為電源電壓VDD之重設起動信號RSTB由接地電壓VSS 驅動，則電晶體MN13 1導通，藉此接地電壓VSS會經由傳 達閘極CSW151而施加於共同資料線CDL。於電晶體 MN132之閘極電極連接有重寫起動信號WTB。由於該重寫 起動信號WTB係於待機狀態下，保持於電源電壓VDD，因 此藉由電晶體MN 13 2導通，於節點N1會施加有接地電壓 VSS。 共同資料線驅動電路CDDR係由PMOS電晶體MP141、 NMOS電晶體MN141，MN142、變頻器電路IV141構成。於 重設電壓VR與接地電壓VS S間，插入電晶體MP141及 NMOS電晶體MN 141，將其汲極電極作為節點N2。連接該 節點N2與傳達閘極CS W1 52，並且於節點N2與接地電壓 VSS間插入電晶體MN 142。 於電晶體MP141之閘極電極，連接有重設起動信號 RSTB。於重設動作中，若成為電源電壓VDD之重設起動 仏號RSTB由接地電壓VSS驅動，則電晶體厘^…導通，藉 此重設電壓VR會經由傳達閘極CSW1 52而施加於共同資料 線CDR。於電晶體MN 141之閘極電極，連接以變頻器電路 IV141反轉設定起動信號SETB後之信號。於設定動作中， 若成為電源電壓VDD之設定起動信號SETB由接地電壓Vss 131139.doc •28- 200910586 驅動，則電晶體MN141導通，藉此接地電壓vsg會經由傳 達閘極CSW152而施加於共同資料線CDR。於電晶體 MN142之閘極電極連接有重寫起動信號WTB。由於該重寫 起動彳5號WTB係於待機狀態下，保持於電源電壓VDD，因 此藉由電晶體MN142導通，於節點N2會施加有接地電壓 VSS。 圖6係表示利用圖5之重寫電路pRGM之重寫動作之一例 之波形圖。如圖6所示，於重寫動作可使因應記憶資訊之 方向之電流流至選擇之記憶胞。亦即，寫入記憶資訊”，之 設定動作之情況時，成為電源電壓VDD之設定（記憶寫入） 起動信號SETB係由接地電壓VSS驅動，電晶體MP131， MN141藉此成為導通狀態，因此於選擇之記憶胞，可使電 流從記憶體元件RM往電晶體QM之方向流動。與此相反， 寫入記憶資訊‘0’之記憶重設動作之情況時，成為電源電壓 VDD之重設起動信號RSTB係由接地電壓vsS驅動，電晶體 MP141，MN131藉此成為導通狀態，因此於選擇之記憶 胞，可使電流從電晶體QM往記憶體元件RM之方向流動。 由於A fe體元件RM側為源極電極，因此必須考虞記憶 胞電晶體之基板偏壓下降。因此，重設電壓乂汉雖與電源 電壓VDD相同或低，但為了使重設電流之絕對值大於設定 電流而設計高於設定電壓VS。於該類重設動作中，雖與圖 9同樣為短期間，但使與設定電流（IS)相反方向之重設電流 (-IR)流至選擇記憶胞MC11。重設電流之絕對值（| ·ΙΚ | ) 大於設定電流（IS)。 131139.doc •29· 200910586 、上藉由使用本實施例所述之記憶體元件RM來構成 次圖4圖5之半導體裝置，可實現高積體度且具備安定之 資料記錄特性之半導體裝置。 Ο u
…亦即於5又疋動作中，例如將位元線BL 1L施加為高電 壓，將位元線BUR施加為低電麼，因此從記憶體元件RM 之上部電極53往下部電極丁 P之方向發生電場。因此，上部 電極之Cu往下部電極方向釋出。與此相反，於重設動作 中例如將位7L線BL1R施加為高電壓，將位元線BL1W 力為低電塵，因此從下部電極τρ往上部電極Μ之方向發生
電場。因此，Cll離+姑iL L 被拉彺上電極53之方向。藉由該等 可進行重寫動作。 此外’迄今之說明並未特別限定關於記憶胞電晶體之規 格。然而，將閘極氧化膜晟 勝厚之電日日體使用於記憶胞電晶 體’亦可將閘極電壓予以# 卞以升壓。藉由該類結構及動作，可 於記憶體元件rm所產生之基板偏廢效果造成記憶 電曰曰體QM之驅動能力降低，對於予以往相反之方向， 亦可流有充分大之重設電流。 同樣之選擇電路亦準備γ軸雷 干W Ϊ种電極用、x軸電極用，γ軸電 極用可於X、Ζ軸方向集中選摆 γ選擇2電極以上，X軸電極用可 於Υ、Ζ轴方向選擇2電極以上。 (同方向電壓） 圖7係於根據本發明之其他奢蛛7丨 <具他實施例之半導體裝置，表示 其結構例之電路圖。本f淪也丨+ $ 本實施例之電路結構係既已敘述之固 體電解質材料所組成之記憶層或 曰及利用其製造過程之記憶體 131139.doc •30- 200910586 陣列結構之一例，特徵在於對於下部電極，於上部電極側 施加高電壓來使其動作。圖6之半導體裝置係由記憶體陣 歹ij、多工器MUX、歹1J (row)解碼器XDEC、行（column)解碼 器YDEC、預充電電路PC、感測放大器SA、重寫電路 PRGM構成。 . 記憶體陣列係於字元線WL1〜WLm與位元線BL1〜BLn之 各交點，配置有記憶胞MCI 1〜MCmn之結構。各記憶胞係 串聯連接之記憶體元件RM及記憶胞電晶體QM插入於位元 (- 線BL與接地電壓VSS端子間，記憶體元件RM之一端連接 於位元線BL之結構。於此，記憶體元件RM係於位元線 (BL)連接有上部電極，於記憶胞電晶體QM之一端連接有 下部電極TP。 列解碼器XDEC之輸出信號即字元線WL係連接於記憶胞 電晶體QM之閘極。預充電電路PC、感測放大器SA、重寫 電路PRGM分別連接於共同資料線CD。預充電電路PC係藉 由高位準（於此為電源電壓VDD)之預充電起動信號PCE來 〇 活化，讀出共同資料線CD，驅動為電壓VRD(電壓位準會 於後面敘述）。 多工器MUX係由行選擇開關排CSWA及放電電路DCCKT 構成。行選擇開關排CSWA係由個別插入於位元線 BL1〜BLn與共同資料線CD間之複數個CMOS傳達閘極（行 選擇開關）CSW1〜CSWn構成。於CMOS傳達閘極 CSW1〜CSWn之閘極電極，分別連接有行解碼器YDEC之輸 出信號即行選擇線對（YS1T、YS1B)〜(YSnT、YSnB)。藉 131139.doc -31 - 200910586 由活化行選擇線對（YS1T、YSlB)〜(YSnT、YSnB)中之1 個，來活化對應之CMOS傳達閘極，位元線對BL1〜BLn中 之1個連接於共同資料線CD。 放電電路DCCKT係由分別插入於位元線BL1〜BLn與接地 電壓VSS端子間之NMOS電晶體MN1〜ΜΝη構成。於NMOS 電晶體ΜΝ1〜ΜΝη之閘極電極，分別連接有行選擇線 YS1B〜YSnB。於待機時，行選擇線YS1B〜YSnB保持於電 源電壓VDD，藉此導通NMOS電晶體MN1〜ΜΝη，由接地 電壓VS S驅動位元線BL 1〜BLn。 藉由該類結構，進行圖8所示之讀出動作。於以下，假 定選擇記憶胞MC11來說明。首先，藉由對應於行解碼器 YDEC所選擇之行選擇線對（YS1T、YS1B)之行選擇開關 CSW1導通，來連接位元線BL1與共同資料線CD。此時， 藉由活化之預充電電路PC，位元線BL1經由共同資料線CD 而預充電為讀出電壓VRD。該讀出電壓VRD設計為電源電 壓VDD與接地電壓VSS間之電壓位準，以免引起記憶資訊 之破壞。 接著，將成為電源電壓VDD之預充電起動信號PCE驅動 為接地電壓VSS，使預充電電路PC成為非活性狀態。進一 步藉由列解碼器XDEC所選擇之字元線（WL1)上之記憶胞 電晶體QM導通，於記憶胞MC 11内形成電流路徑，於位元 線BL 1及共同資料線CD發生讀出信號。 由於選擇記憶胞内之電阻值會依記憶資訊而有差異，因 此輸出至共同資料線CD之電壓會依記憶資訊而有差距。 131139.doc -32- 200910586
於此’於記憶資訊為‘ 1 ’之情況下，記憶胞内之電阻值低， 位元線BL1及共同資料線CD朝向接地電壓VSS放電，成為 低於參考電壓VREF之電壓。另一方面，於記憶資訊為‘〇, 之情況下’記憶胞内之電阻值高，位元線BL1及共同資料 線CD保持於預充電狀態，亦即保持於讀出電壓vrd。藉 由以感測放大器SA來辨別該差距，以讀出選擇記憶胞之記 憶資訊。最後，使行選擇線對（YS1T、YS1B)成為非活性 狀態，使電晶體MN1導通’將位元線BL丨驅動為接地電壓 vss，並且將成為接地電壓vss之預充電起動信號卩^^驅 動為電源電壓VDD，使預充電電路PC活化，藉此返回待機 狀態。 圖9係表示圖7所示之記憶體陣列之寫入動作。於以下亦 與圖4相同，假定選擇記憶胞MC1〗來說明。首先，將成為 電源電壓VDD之預充電起動信號pcE驅動為接地電壓 VSS，使預充電電路成為非活性狀態。接下來，藉由對應 於行解碼器YDEC所選擇之行選擇線對（YS1T、ysib)之行 選擇開關cswi導通，來經由共同資料線CD連接位元線 BL1與寫入電路PRGM。接著，藉由列解碼器Xdec所選擇 之字元線（WL1)上之記憶胞電晶體QM導通，於記憶胞 MCli内形成電流路徑，於位元線Bu流有寫入電流°。心 寫入電路PRGM係設計為寫人電流及其施加時間成為因 應記憶資訊之值。於此’記憶資訊為‘〇,之情況時，以短時 間施加甚大之重設（高電阻化）電流IR。 71 乃面，於記恨 資訊為τ之情況時，將小於重設電流IR之設定電流is_ 131139.doc •33· 200910586 長於重設電流之時間。最後，藉由使行選擇線對（ysit、 YS1B)成為非活性狀態，使電晶體MN1導通，將位元線 81^驅動為接地電壓VSS，並且將成為接地電壓vss之預 充電起動信號PCE驅動$電源電壓乂⑽，使預充電電路％ 活化，藉此返回待機狀態。 (下部構造形成過程）
U 接著，參考圖式’說明至本實施例半導體裝置之製造步 驟之固體電解質層形成之前。圖13〜圖㈣本實施例半導 體裝置之製造步驟中之要部剖面圖。首先，利用周知之製 造方法’形成如圖13所示之MIS電晶體。於圖13，於例如p 型之單晶石夕等所組成之半導體基板（半導體晶圓）ua之主 面，藉由例如STI(ShallowTrenehIs〇lati〇n:淺溝槽隔離） 法或LOCOS(L〇Cal 0xidizati〇n 〇f s出_ :石夕局部氧化）法 等，形成由絕緣體組成之元件分離區域12&。藉由形成元 件分離區域12a，於半導體基板lu之主面上，可形成由2 件分離區域12a加以區隔範圍之活性區域。 兀 於半導體基板11a之主面，形成p型井m，⑸及η型井 1牝。其中，ρ型井13c形成於記憶胞區域Mare，ρ型井 及η型井1钩形成於邏輯電路區域lare。而 ^ W用例如 …氧化法等，於P型井13b，13eAn型井14a之表面，形 層之氧化石夕膜或氮氧化石夕膜等所組成之閘極絕緣媒用之絕 緣膜15a。絕緣膜15a之膜厚可為例如〗5〜1〇 _程声、、 絕緣膜15上’形成低電阻之多結晶㈣等所組成之:極^ 極W，】仙，16c。此外，藉由於成膜時或成臈後摻雜雜 l3U39.doc -34- 200910586 質，閘極電極16a，16b製成導入有11型雜質之多結晶矽膜， 閘極電極16c製成導入有p型雜質之多結晶矽膜。 而且，藉由將η型雜質予以離子植入等，而於p型井nb 之閘極電極16a兩側之區域，形成n_型半導體區域17a，並 於P型井13c之閘極電極16b兩側之區域，形成卜型半導體 區域17b。而且，藉由將p型雜質予以離子植入等，於n型 井14之閘極電極i6c兩側之區域，形成ρ·型半導體區域 17c於閘極電極16a，1 6b，1 6c之側壁上，例如於半導體基 板11a上，堆積由氧化矽膜、氮化矽膜或其等之積層膜所 組成之絕緣膜，並將該絕緣膜予以各向異性蝕刻，來形成 邊牆（side wall)18a，18b，18c。 而且，藉由將n型雜質予以離子植入等，於p型井13c之 閘極電極16a及邊牆1 8a兩側之區域，形成n+型半導體區域 19a，於p型井13b之閘極電極16b及邊牆i8b兩側之區域， 形成n+型半導體區域i9b。藉由於n型井14之閘極電極16c 及邊牆18c兩侧之區域，將卩型雜質予以離子植入等，來形 成P+型半導體區域19c。然後，使閘極電極16a，16b，16c、 n+型半導體區域19a，19b&p+型半導體區域之表面露 出，堆積例如鈷（Co)膜之金屬膜並進行熱處理，藉此於該 等之表面，分別形成金屬矽化物層25。如此獲得圖13之構 造。 接著，如圖14所示，於半導體基板m上，以覆蓋閑極 電極16a，16b，16c之方式形成絕緣膜（層間絕緣膜）3u。絕 緣膜3U係由例如氧切膜等組成。亦可藉由複數絕緣膜 13I139.doc •35- 200910586 之積層膜來形成絕緣膜3丨a。於絕緣膜3丨a形成後，因應需 要進行CMP處理等，將絕緣膜31a之上面予以平坦化。接 著’將利用光微影法而形成於絕緣膜3丨a上之光阻圖案（未 圖不）作為蝕刻掩模，對絕緣膜3丨a進行乾蝕刻，藉此於絕 緣膜31a形成接觸孔。於接觸孔之底部，露出半導體基板 11a之主面之一部分，例如露出半導體區域ϋΝ1〜DN4, DNC，DPI，DP2(其等之金屬矽化物層25a)之一部分，或閘 極電極16a，16b，16c(其等之金屬矽化物層25a)之一部分 等。 接著，於該接觸孔内形成插塞33a。此時，例如於包含 接觸孔内部之絕緣膜3丨a上，藉由濺鍍法等而形成導電性 障壁膜33c後，藉由CVD法等，於導電性障壁膜33c上形成 鎢膜33b，並藉由CMP法或回蝕法等，去除絕緣膜31a上不 要之鎢膜33b及導電性障壁膜33a。藉此，可形成殘留於接 觸孔内並被埋入之鎢膜331)及導電性障壁臈33c所組成之插 塞 3 3 a 〇 接著，如圖15所示，於插塞333被填埋之絕緣膜31a上， 形成絕緣膜34a。其後，將利用光微影法形成於絕緣膜34a 上之光阻圖案（未圖示）作為蝕刻掩模，乾蝕刻絕緣膜34a， 藉此於絕緣膜3 4形成佈線溝槽。於該佈線溝槽之底部，露 出插塞33a之上面。此外，佈線溝槽中，露出形成於記憶 胞區域MARE之QM1、QM2之汲極區域（半導體區域DN3, DN4)上之插塞33 a之佈線溝槽3 5a並非溝槽狀之圖案，可形 成作為尺寸大於從該處露出之插塞33&之俯視尺寸之孔（連 13H39.doc -36 - 200910586 接孔）狀之圖案。
接著’於該佈線溝槽内形成佈線Ml。此時，例如於包 3佈線溝槽内部（底部及侧壁上）之絕緣膜34a上，藉由濺鍍 法等而形成導電性障壁膜36(；後，於其上藉由CVD法等， 形成由鎢膜等所組成之主導體膜36b，並藉由CMP法或回 蝕法等，去除絕緣臈34a上不要之主導體膜36b及導電性障 壁膜36c。藉此，可形成殘留於佈線溝槽35内並被埋入之 主導體臈36b及導電性障壁膜36c所組成之佈線Ml。又， 佈線河丨不限定於如上述之埋入鎢佈線，可予以各種變 更，亦可為例如非埋入之鎢佈線或鋁佈線等。 接著，如圖16所示，於埋入有佈線Mli絕緣膜34a上， 形成絕緣膜（層間絕緣膜）41^接下來，將利用光微影法形 成於絕緣膜41a上之光阻圖案（未圖示）作為钱刻掩模，乾敍 刻絕緣臈4U，藉此於絕緣膜4U形成通孔（開口部、連接 孔）°該通孔形成於記憶胞區域MARE，於通孔之底部，露 出對應於QM1、QM2之半導體區域膽3，DN4之佈線⑷之 上面。 接者’於通孔内形成插塞43a。此時，例如於包含通孔 内部之絕緣膜413上，冑由濺鍍法等而形成導電性障壁膜 43c後’於其上藉*CVD法等形成由鶴膜研，並藉由 法或回勉法等，去除絕緣膜…上不要之鶴膜州及導電性 障壁膜43c。藉此’可形成殘留於接觸孔内並被埋入之鎢 膜43b及導電性障壁膜…所組成之插塞…。如此，插塞 伽糸於形成在絕緣膜41之開口部（通孔）内填充導電體材料 131139.doc •37- 200910586 而形成。 此外，本實施例係利用鎢膜43b填埋通孔内而形成插塞 43a ’但亦可使用CMP處理時之插塞43a之上面之平坦性變 高之金屬（CMP平坦性良好之金屬）之膜，來取代鎢膜43b。 例如作為上述CMP平坦性良好之金屬，可使用結晶粒徑小 之鉬（Mo)膜來取代鎢膜43b。上述CMP平坦性良好之金屬 係具有抑制由於插塞43 a之上面凹凸所產生之電場集中而 i«•成之s己錄層52a之局部變化之效果。其結果，可更提升 ί ; δ己憶胞兀件之電性特性之平均性、重寫次數可靠性及耐高 溫動作特性。 接著’如圖17所示’於插塞43a被填埋之絕緣膜41上， 依序形成（堆積）氧化物固體電解質層51a、界面層52a及固 體電解質層53a。界面層51a之膜厚（堆積膜厚）為例如〇.5〜5 nm%度’界面層52a之膜厚（堆積膜厚）為例如2〜1〇打爪程 度’固體電解質層53a之膜厚（堆積膜厚）為例如50〜200 nm q ^度。電極係使用光阻，於X軸方向電極或Y軸方向電極 加工。X轴方向電極係於形成後形成固體電解質層，並使 下面對4。γ轴方向電極係於固體電解質層形成後，形成 於其上。於X軸方向電極與其下之界面層間，多設一層固 體電解質層亦可。 上述各層之固體電解質之非金屬元素成分係成為從週期 之上下方向依序排列之元素之順序。其為硒、硫、氧之 順序。於此，作 作為例而選擇硫及氧，製成Cu-Ta-Ο及Cu-
Ta-S之組成。 131139.doc -38- 200910586 此外’固體電解質層為組成互異之2層以上之積層膜， 其係包含：具備選自由Cu、Ag、Zn、Cd及A1所組成之群 組之至少1元素、及/或選自由Ta、Mo、Nb、Cr、Ni、 Co、Ti及Pt族元素所組成之群組之至少i元素、以及〇而成 之氧化物層，及具備選自由Cu、Ag、Zn、Cd及A1所組成 之群組之至少1元素、及/或選自由Ta、、Nb、Cr ' Νι、Co、Ti及Pt族元素所組成之群組之至少i元素、以及 選自由Ο、S、Se、Te所組成之群組之至少i元素而成之
層0 而且，作為固體電解質層之其他例，亦可為Cu-Ο及Ta-〇之組成。 於最上部’藉由利用濺鍍及光阻之蝕刻，對應於各插塞 狀下部電S，於正上方或往特定角度、特定方向錯開，形 成由厚度50 nm之Cu所組成之上部電極。於固體電解質層 之界面，形成厚度1 nm之氧化鉅層。 (寫入方法） 寫入係藉由於選擇之上下電極對間，或者除其以外，於 通過上述電極間之導電通路附近之χ軸方向或進—步於γ 袖方向之電極，施加使形成低電阻區域之成分即&之正離 ==動之電Μ，或施加使往下方之移動延後並往平 仃於積層膜之面之方向擴散之„來進行。為了往平行於 界面之散利用元成於固體電解質層之界面或形成於 界面之溥層且間隙少之界面層即可。 為了抹除已寫入之資訊，施加逆向電塵，將往並行於之 I3I139.doc 39- 200910586 面之方向擴散之正離子回收往上部電極方向。 若以通過附近之γ軸方向電極或X軸方向電極不同之方 式，選擇複數對上下電極，則可同時進行複數個導電通路 之資訊寫入，提高寫入傳輸率。 本實鈀例之驅動電路係以低電阻化、高電阻化之驅動， 來使電壓之極J·生相反，但藉由習知之例如相變記憶體之驅 動電路，亦能以同極性來驅動。該情況下，以高電壓之短 脈衝來使導電通路發熱，將離子散布至周邊。於該方法 中，當然可重寫之次數變少。 Ο 於寫入時，藉由細加於寫入處附近之各電極之脈衝之數 目及寬度’來控制可提高上述成對之電極間之導電率的成 分之移動。具體例係於形成積存有可提高導電率之成分的 Ρ刀並力以。己隱' 日寸’於上下電極間施加3伏特、脈衝寬1 〇〇 叩之脈衝’且於恰通過寫入位置下方之X軸電極，施加低 於與其大致同步之上部電極〇· J伏特至2伏特之電壓（範例係 施加2伏特）的相同寬度脈衝，且於恰通過寫入位置上方之 X軸電極’施加低於與其大致同步之上部電極〇1伏特至 1.5伏特’較恰通過下方之電極相對地低〇1伏特以上之電 姒範例係施加2·5伏特），且於恰通過旁邊兩側之γ軸方向 之電極’施加低於上部電極伏特至2伏特，對於上述恰 通過下方之X轴方向之電極’係相對地相同或低w特以下 之電塵（範例係施加i.5伏特）之脈衝電塵。不製作提高導電 率之成分之積存部分（例如對應於數位資料之「〇」）時，係 降低通過寫入位置下方之χ軸方向之電極之電壓。例如作 131139.doc -40- 200910586 為加0.5伏特之電麼，係可使正離子易於通過。此時，宜 進-步降低t下方1個X軸方向電極之電壓，設為例如2 伏特而來拉動離子。 (多值多位元記錄） 微，'、田地凋節施加於該等電極之電壓及/或脈衝寬，多值 地控制積存有提高導電率之成分之部分之大小亦可。該情 況下’可實現例如1位元組份之多值且多位元組之記憶。月 Γ
V 其中’對於Y方向電極之電壓施加並非必須，不施加電 壓或省略Y方向電極本身亦可。 各層所含之金屬元素中，於鄰接之至少2層中係存在有 共同者。 一種半導體裝置，其特徵為進行寫 疋仃呙入時，係以開啟方向 氏衝(上部之Cu電極為陽極)來控制上下電極間之電阻。 、一種半導體裝置，特長為其係以關閉方向脈衝，並接著 以開啟方向脈衝之組合來控制電阻。 (讀出方法） 種讀由Γ:、γ、ζ之3軸方向施加電壓，因此可考慮數 (電阻值檢測） 首先，作為最接近以往方法之方、、表 盥… 法，係於離子供給電極 與對電極間施加電壓，檢測電阻值之方法。 (與X軸方向電極之電阻值檢測） 於讀出時，於對應之導電率高之路 & 之任一端之電極、 /、Y軸方向電極中至少通過對應之 电年回之路徑附近之 131139.doc -41 · 200910586 ]轭加電壓，從其電阻檢測記憶之資訊之方法。若 ^低電阻率之成分之積存部分接觸或接近υ轴方向電極， :s電阻值之變化來檢測。可能為鄰接之2個ζ轴方向 路間設有1條¥軸方向電極之情況，及設有2條Υ轴 :向電極之情況。1條之情況雖容易提高積體度，但由於 …路中奴之陀螺狀之積存部分可能達到二側之X軸電 極:於讀出時’ χ軸方向電極之γ軸方向座標須分別 加以指^並選擇’或每隔㈣分為2個群組 並讀出。 ◊ 乍為凟出方法之其他一例，可考慮一面於ζ軸方向之導 電通路施以電麼，—面檢測χ軸方向之電極間之電壓之方 法J X軸方向之電極係於2軸方向依序選擇電極之配對， 判凟於導電通路之2軸方向之何位置(複數)積存有降低電 阻之成分。 (電磁誘導電麼檢測） Ο 作為其他一例，於夾著應讀出之ζ軸方向之導電通路並 通過兩側之2條X軸方向電極’流入互為逆向之脈衝電流， 判'由X軸方向電極所激發之電動勢。若於γ軸方向電極 流入磧出電流，則根據Ampere(安培）之右手定律，將右旋 螺絲往電紅Μ轉人時’於職之輯方向產生磁場。 根據Biot-Sabart(畢歐沙瓦）定律，磁場之強度如下·· dH=(J sin0 ds)/47tr2 。 精由往相反側之逆向流動電流之χ轴方向電極，亦產生 相同方向之磁場。藉由該等磁場’於離子累積處產生渦漩 131139.doc -42- 200910586 電流，因其而於離子累積處之金屬圓板，往垂直方向產生 磁場。若於2條X軸方向電極流入時序稍微錯開之脈衝電 流’則渦旋電流會移動於圓板上。 藉由圖18所示之γ軸方向電極之㈣，渦漩電流強之部 刀係從右下往左上斜向地移動。實際上於γ軸方向，Z軸 方向之導電通路係於近距離存在有許多，但於該圖僅圖示 1個’為了易於理解，將x轴方向電極之兩端往上下拉長圖 示。Y軸方向電極係於從圖下方往上，朝向斜向右上方 後於通過下一z轴方向電極附近前，返回斜向左上方亦 可。返回斜向左上方之情況時，Z轴方向電極係排列配置 ;圖之正上方’但非該類情況時往斜向右上方依序猶微 錯開配置。由於X軸方向電極通過上述離子累積處附近， 因此若渦漩電流斜向地移動，則做出渦漩電流之磁場之磁 力線會橫切X軸方向電極，與發電機之原理同樣地產生電 動勢。於Y轴方向電極與又轴方向電極交又之附近若呈正 乂則X軸方向電極所做出之磁場之磁力線即使由於流往2 條Y軸方向電極之脈衝電流之時序錯開，而往方向移 動，但仍甚少橫切，不易產生來Μ抽方向電流之直接之 電：勢。因此’藉由X轴方向電極之電動勢，可得知離子 累積處之有無或大小。若考慮於該圖所圖示之χ_Υ平面， 則於：常之矩陣狀記憶胞配置中，於交 二極體，但本實施例之情況若 a體次 A 釉方向電極之電壓維持 ::有二自其他電極之影響，則幾乎無通過其他交又點之 灰 不而要二極體或電晶體。 13J139.doc -43- 200910586 若藉由γ軸方向電極之輔助，同時判， 極之複數個導電通路之資訊，可大向電 將Y軸方向電極之脈衝於乂轴方向稍微錯别革。右 分離各γ軸座標之資訊來判讀。為提高傳輸率二：可 免來自鄰近之X軸座標之讀出信號重φ， 進：特， 短時間寬之平均電動勢大致成：订特疋 〜、’狗碼，並予士？ 錄，則可防止讀出錯誤。 τ X元 f
本實施例係表示χ_Υ2維配置之情況，但於χ_γ交 不配置電晶體而配置二極體來讀出，因此以習知方法： 該2維配置直接重疊複數層（複數階層）而成為3維構造^ 低成本來提高每單位面積之記憶體容量，亦即提高積體 度，亦包含於本發明之實施例。於上面之階層宜對於各 層逐-形成⑦層’於該處形成二極體或選擇電晶體。 <實施例2> (3維矩陣構造） 本實施例係於電極間多層地形成成分不同之層，於電極 間，藉由電壓形成導電率高之政似 人π电千呵炙路徑。使上述電極間或與其 呈正交之電極間之電阻值變化並記憶。 、” 本實施例係於上述導電率高之路徑中段，形成堆積有可 提高導電率之成分之區域。 於電極間，存在複數個堆積有提高導電率之成分之區 域。 導電率高之路徑之堆積有提高導電率之成分之區域係對 應於記憶資訊。 131139.doc -44 - 200910586 ▲於：述交界部分，形成有對應於記憶資訊來形 向之路徑之元素之小塊。 利用上述對應關係，於讀出時可進行錯誤修正。 二9:表示關於根據本發明之實施例1之半導體裳置， ::二記憶胞之3維矩陣構造之1個部分之鳥瞰圖。於 孩圖未描晝固體雷鰛暂 3則2…層’但於圖之範圍之2軸方向存在 3x4-12層。形成於上 娀心恳 下電極間之導電通路(導電率高之區 於層之界面’對於提高導電率之 阻，因此傾向容易形成積存部分。 動/、有電 該圖係於大範圍重複之3維構造U個部分。以斑點紋路 :之處係高濃度地存在有導電性離子之區域。形狀如轉 =之二累之部分係對應於資料之離子之堆積部分。陀螺 之大小全部相同或有變化均可。 ^方向之導電區域群與X方向、γ方向之電極群並未互相 電十地連結。Y軸方向之電極之離子導電通路所貫通之孔 全部存在有8條。X軸方向之電極係用以抑制離子往Y軸方 二擴：。從概念圖來看，χ、γ、ζ軸未必與實際尺寸成比 例。實際尺寸係縮小該圖之2軸方向。 形成陀螺狀之區域係以加在離子導電通路之上端之上部 電極、下端之下部電極、以及通過其區域附近之X方向電 極、Υ方向電極之電壓，與離子在固體電解質層之界面(界 面層）之止動效果共同作用之方式形成。此時，離子係從 圖之上方往下方移動。 於上述各層’在面内方向存在有珠簾狀之電極，其係珠 131139.doc -45- 200910586 近似於圓盤，於φ Α / 、中央附近開孔；於寫入時，在簾 可從兩端施加電壓。 母1條 於讀出時，選摆_ 擇上下之電極對來施加電壓，同時從 對應之導電率高之路 、刀 _ 珠簾狀電極之電阻值，來檢測上 ^4徑中，累積有低電阻成分之部分或钍 電極間之方向構成角度之❹之存在。 連、、、。 於上述各層之界面’亦宜具有氧化物或氮 中之氧或氮濃度高之界面層。 % 4 圖20係表示本發明實施例1之半導體裝置t，包含於1 之記憶胞之3維矩陣構造之1個部分的剖面圖。 '、 如圖20所不’於讀出時，對應之導電率高之路徑中任— 端之電極與丫軸方向電極中，於至少通過對應之導電率高 2路徑附近的電極間施加電壓，並從其電阻檢測所記憶^ 方缶右降低電阻率之成分的積存部分接觸或接近 Y軸方向電極’則可作為電阻值之變化而加以檢測。可為 鄰接之2個z軸方向導電通路間設有“条丫軸方向電極之情 (圖0(a))及6又有2條γ軸方向電極之情況（圖2〇(b))。】 條之If況雖谷易提南積體度，但由於導電通路中段之陀螺 狀的積存部分可能達到二側之X軸電極，因此於讀出時 X抽方向電極之γ轴方向座標亦須分別加以指定並選擇， 或每隔1個即分為2個群組，選擇某-群組並讀出。對於i 條導電通路有1條γ軸方向電極之情況或對於丨條導電通路 有2條Y軸方向電極之情況，通過導電通路兩側之γ轴方向 在導電通路之附近以外’均可如圖1(b)合流為㈠条或如圖 】31139.doc 46 - 200910586 1(a)為獨立。合流為！條會縮小胞面積，容易提高積體度。 於圖20(a)，X軸方向電極係對於j條導電通路為丄條，並且 有通過導電通路之孔之類型。可看到以包含其長Μ㈣ 出之中心線之垂直面切下之剖面。於圖轉)，方向電 極係對W條導電通路為2條，從圖之剖面以左右通過前方 向電極、γ轴方向電極 之條數係因應用途分別最佳地選擇即可。 f- 宜藉由寫入脈衝之數目或寬度，來控制多值記憶寫入。 上述各層之非金屬元素成分宜成為從週期表之上下方向 依序排列之元素之順序。其中，亦可具有複數層相同元素 為主成分之層。 宜具有以電極夾著由金屬之硫族化物組成之層、及由原 子號碼較其相對相同或小之硫族化物或氧化物組成之層之 構造。 曰 各層所含之金屬元素宜於鄰接之至少2層為共同。 驅動電路或㈣方法、元件之下部之形成過 施例1相同。 才印興1 〈實施例3 > 於本實施例，上述導電率高之路徑係於其至少 與連結電極間之方向具有角度而形成。 一刀， 於電極間，存在有複數堆積有提高導電率之成分之巴 域、或上述與連結電極間之方向具有角度 本實施例之代表性槿41 U义。 5。，，其係可在Λ 圖21所示’具有電極5。， ' ν與連結電極間之方向構成角度之方 131139.doc •47· 200910586 向，施加電壓。亦即，备 母1條上述路徑具有與導電率高之 路徑並排貫通各層之平行之電極2條。 於本實施例，導電率古夕± 电羊同之路徑之連結電極間之方向、與 對其具有角度之部分之$凡总 之又界係對應於記憶資訊。 例如記憶數位資料時，。的情況係貫通層且讓導電率高 之^徑筆直延伸，1的情況，係讓導電率高之路徑往並排 於譬如圖式面中古& Π而之伸，其後，讓導電率高之區域 在對電極方向延伸。接签拉撇減、 接者仍繼續1之情況時，本次則往左 方延伸導電率高之路徑， 於配置於旁側之電極50，50'間施 加電壓。如此，1的愔丄 /係父互彺左右偏向，呈鋸齒狀地 延伸導電率高之路徑。相后从 相反地，於〇的情況，往左右交互 偏向’於1的情況筆直延柚廿 羋直乙伸亦可。若按照轉換規則轉換數 位資料後再記憶，則# J更加適且。例如若利用於光碟採用之 (2，7)調變、8-16調#耸，曰,丄 支專則可使0勢必存在於兩者之一之 間。該情況下，當1 e钊本 已到來時，1不會再接著到來，因此僅 Ο 使路徑往右或左偏向即可。 為了使導電通路往左右偏向，亦可使用Y軸方向電極或 X軸方向電極來取代電極5G，5G,。該情況下，於通 之導電通路左右之γ轴方 神万向或X軸方向電極，賦予電位 差。 於上述交界部分，若形成有對應於記憶資訊來形成導雷 率高之路徑之元素之小塊，則動作安定。 成導電 例如於光碟所進行，宜 利用上述對應關係，於讀出時， 進行錯誤修正。 131139.doc •48- 200910586 讀出時係利用往旁側偏向之部分離子量多， 例1同樣地進行。ζ軸方ή 而可與實施 丁 ζ軸方向之位兀數少之情況時， 電通路與Ζ轴方向之電極5。，50，等之間的電二= 容、電動勢之大小成比例地讀出。宜 測及訂正之信號轉換後，再進行記憶寫入。== 對應於導電通路位於右側之部分及位於左側之部分之數: 之電性電阻、電容或電動勢，來讀取記憶之資訊。 Ο 驅動電路或驅動方法、元件 施例i相同。 下以成過程等係與實 (腦型記憶體及開關） 佈nr例之半導體裝置係佈線呈3維地延伸之狀況、及 :線各找連接強度構成資訊之記憶，該點係與大腦新皮 憶類似，對應於1種腦型電腦之記憶部分。以連接 方向之選擇、切換，亦可進行簡單之邏輯處理。於腦型電 腦，以對應於神經細胞之電路驅動開關。如實際之神經細 胞’宜於神經細胞對應電路之輸入、輸出之中間，設置輸 f應於來自位於旁側之膠細胞之神經傳達物質之信號、 ^自$㈣層之回授信號之例如DC偏壓’依情況供給 =自神經細胞電料之脈衝波敎部分。更宜使該輸入 4分為複數’ 1個作為對於賦予神經細胞之臨限值之轉換 器之輸入。並聯地排列對應於文字之神經細胞電路，藉由 將其等對應於文而串聯地排列，來使其對應於流程圖之圖 元號（四角或菱形等）内之文。為了使對於其等神經細胞電 路群之輸入與輸出之53後主-m 關係表不圖記號之處理，宜藉由本發 131139.doc -49- 200910586 明之開關群，以連接、非連接來讀出記憶有處理内容者， 作為電性信號傳輸’並放入各神經細胞對應電路之上述設 置於中間之輸入。 該類情況下’由於亦可進行導電通路 之至少一者’因此可進一步接近腦内狀況。由於可藉由施 加於γ軸方向電極之電壓來控制導電通路之方向，因此可 開關、分路及合流。 於圖22(a)表示開關之例，於圖22(b)表示分路之例。於
開關之例，於發揮開關作用之導電通路所到達之去處之路 位上，右有來自上部電極之導電通路，則成為合流。該等 之情況並非為了使彎曲之導電通路容易通過，X軸方向電 極亦具有孔，於孔通過導電通路之類型，其表示於導電通 路之左右分為2條之例。邏輯處理係藉由電極之電壓之回 授或前授來進行。亦可於導電通路之中段設置數位邏輯電 路或類比電路，以進行更高度之處理。於該元件，如與電 磁鐵使用接點等之機械開關，具有可使被開關之電路㈣ 方向之電路）與用以切換開關之驅動電路（對於Y轴方向或％ 車由方向電極之電廢 電路）作為不同系統之優點。 通:Γ電2通:::關動作而將導電通路往旁側延伸時，於 :導電性提升成分(Cu離子等)拉往旁側之橫二： :二主：之電場。若亦施加將拉往旁側 路彺下拉之電場，丨 4 <守电逋 L 、成為分路。於圖22之例，為了报忐去 與上部電極連結之導 ，、J為了开/成未 可暫且形成從上部電極到達 131139.doc -50- 200910586 下部電極之導電通路後’藉由於上部電極與中段之X軸方 向或γ軸方向電極間施加電壓脈衝而切斷導電通路。亦可 設計成藉由開關或引起分路時之電場而自然地切斷。 <實施例4> 於本實施例，如圖23所示’於各層改變固體電解質層之 電阻值。例如以2 kQ、5 kQ、25 kQ之方式變化，以使其 電阻互異2倍以上。其他部分係與實施例1或實施例2相 同。該情況下，由於藉由提高導電率之成分，依序使層短 路來進行，多值地控制電阻，並予以記憶，因此未必要形 成堆積有提高導電率之成分之場所。 驅動電路或驅動方法、元件之下部之形成過程等係與實 施例1相同。 <實施例5 > 於本實施例，以圖23所示之構造，於層之交界附近形成 離子累積處，且於各層改變層之電阻。於層之兩界面形成 離子累積處，以離子導電通路來使兩界面之離子累積處短 路，藉此能以小偏差來使層短路，因此即使各層之電阻相 同，或者即使改變電阻，不大幅改變亦可正確地讀出記憶 資訊。例如以2 kQ、5 kn、1〇 之方式變化，以使其電 阻互異2倍以上。其他部分係與實施例丨或實施例*相同。 如圖，若於1個或複數個界面形成γ軸方向電極，並進一步 〜需要來形成;X軸方向電極，則可進行更正確之控制， 但該等電極之形成並非必須。 以上，根據實施例來具體地說明由本發明者所實現之發 131139.doc •51 · 200910586 明，但本發明不限 圍内當然可予以各種變：實施例’於不脫離其要旨之範 (產業上之可利用性） 本發明之半導體積體電 電阻變化材料之能以單泛適用於，包含使用 體元件、於膜厚方向可進〜Γ 寫之記憶胞之記憶 體元件、 了進仃夕位元記錄之高密度積體記憶
之邏輯混載型吃恒體^憶體電路及邏輯電略 製‘'π件4 ’對於低成本化亦㈣，該類 “對於Μ低耗電使用之情況更加有益。 【圖式簡單說明】 係表示本發日月$ 剖面圖。 +導體裝置之記憶胞之基本構造之 :2(a)、(b)係表示本發明之半導體裝置之記憶胞之基本 構造之鳥瞰圖。 圖係表不本發明之半導體裝置之能以同方向電壓進行 開啟/關閉驅動之記憶胞之結構例之剖面圖。 圖4係表示本發明之實施例之半導體裝置之記憶體陣列 之結構例之圖。 圖5係表示圖4之半導體裝置之一部分電路之詳細結構例 之電路圖。 圖6係表示圖4之記憶體陣列之寫入動作之時序圖之例之 圖。 圖7係表示本發明之實施例5之半導體裝置之記憶體陣列 之結構之進一步其他例之圖。 I31139.doc -52- 200910586 圖8係表示圖7之記憶體陣 圖。 列之讀出動作之時序圖之例之 圖 圖9係表示圖7之記憶體陣列之寫入動作之時序 圖之例之 圖10係表示本發明之半導體裝置之1 之基本構造之剖面圖。 -有界面層之記憶胞 層之記憶胞 圖11係表示本發明之半導體裝置之且 之其他基本構造之剖面圖。 1 層之記憶胞 圖12係表示本發明之半導體裝置之具有界面 之其他基本構造之剖面圖。 圖〗3係模式性地表示根據本^ ^ ^ ^ ^ ^ 罢+甘制▲ 令啜乃之實施例1之半導體裝 置之其1造步財之要部結構例之剖面圖。 圖14係模式性地表示根據本發明之實施⑴之半導體裝 置之其製造步驟中之要部結構例之剖面。 、 〇 圖15係接續於圖14之模式性地表示製造步驟中之 裝置之剖面圖。 — 圖16係接續於圖15之模式性地表示製造步驟中之半導體 裝置之剖面圖。 圖7係接、赢於圖1 6之模式性地表示製造步驟中之半導體 裝置之剖面圖。 圖1 8係表示根據本發明之實施例丨之半導體裝置之X軸方 向電極之形狀之1例之剖面圊。 圖19係表示根據本發明之實施例〗之半導體裝置之3維矩 陣構造之烏瞰圖。 131139.doc -53· 200910586 圖2 〇⑷、（b)係表示根據本發明之實施例i之 之3維矩陣構造之構造例之剖面圖。 +導體裝置 圖21係根據本發明之實施例I之半導體裝置之且* 使導電率高之區域往旁側⑽方之具有用以 之鳥蛾圖。 方⑴偏向之電極之情況下 圖22(a)、（b)係表示根據本發 之使導雷瘟-月之實鈿例1之半導體裝置 之例之剖面圖。 ](財向）偏向以開關或分路 r 圖2 3係模式性地表示本發 ^ 其他實施例之半導體裴置 之各層具有電阻不同之固體電 β揞M & 电胛肩層並對應於多值記錄之 體兀件之情況下之剖面例之說明圖。 【主要元件符號說明】 2 3 5 6 7 8 9 12 13 14 上部電極 導電通路 下部電極 導電物質積，存區域 Υ轴方向電極 X轴方向電極 固體電解質層 界面層 固體電解質層 導電通路 下部電極 導電物質積存區域 I3J139.doc -54- Y轴方向電極 X轴方向電極 導電通路 下部電極 導電物質積存區域 Υ轴方向電極 X轴方向電極 導電通路 下部電極 導電物質積存區域 Υ轴方向電極 X轴方向電極 對於X軸方向電極之供電部 導電通路 下部電極 導電物質積存區域 Υ轴方向電極 X車由方向電極 橫向電壓用電極 橫向電壓用電極 導電通路 下部電極 導電物質積存區域 Υ軸方向電極 -55- 200910586 56 X轴方向電極 57 固體電解質層 58 界面層 59 固體電解質層 62 導電通路 63 下部電極 64〜71 固體電解質層 65 Y軸方向電極 66 X轴方向電極 72 下部電極 74 Si02 層 75 Y軸方向電極 131139.doc -56 -

Claims (1)

  1. 200910586 十、申請專利範園： 1. -種半導體裝置，其特徵為包含： 極’其係設置於半導體基板上； —電極’其係與前述第一電 半導體基板上，·及 了勹而狄置於前述 積層膜’其係設置於前述第 間，且成分βI + m 电極興則述弟二電極 成刀互異之固體電解質 成； 、 v積層有2層而形 、 前述第一電極，係包含藉由摁私认义 内，而於前述固體電解別述固體電解質層 電通路之金屬； 形成由低電阻所組成之導 固二=層臈’係積層為設置於接近前述第-電極側之 固體電解質層之對於前述金屬之移動度(遷： 設置於接近前诚笛—帝上 V项秒午）冋於 之固體電解質層之對於前述 金屬之移動度。 2.如請求項1之半導妒肚里 裝置，其中將形成於連結前述第一 :二電極間之前述固體電解質層之導電率高的導電通 路方向設為Ζ軸方向時， 在與前述•方向約略呈正交之χ轴方向，以夹住前述 、路之方式，於該導電通路之一側或兩側設置X軸 方向電極。 月求項2之半導體裝置’其係包含有於前述X軸方向電 極％加電壓來控制前述導電通路之電阻值之機構。 4·如請求項2之半導體裝置，其中在分別與前述X軸方向及 131139.doc 200910586 刚述z軸方向約略呈正交之γ 路兩側之；路彳4^ 央住前述導電通 、以路L之兩側設置γ軸方 5.如請求項4之半導體f1 。 牛導體裝置’其係包含有於前 極或前述W方向電極之至少—者 = 前述導電通路之電阻值之增減時 =進订 路内之導電性提升物f之八積存於前迷導電通 6如-主4、s< 刀佈保持於穩定狀態之機構。 6. 如㈣求項5之半導體裝置，其 機i r么狄 、别述保持於穩定狀態之 機構，係於前述第一電 %從一乂則述弟二電極之任一 近，配設於前述導電通路 極。 塔之端。卩附近的前述X軸方向電 7. 如請求項！之半導體褒 夏，、中於刖述導電通路之中 途’係包含積存有導電性接4 ^ 域； 升物質之導電物質積存區 〜且=含有藉由使前述導電物質積存區域中之電阻值與 資说#號對應，俾由前述電 構。 值識別别迷貝訊信號之機 8.如請求項1之半導靜提 ^ A ^ 、，八為藉由多次進行記憶於前 述導電通路之資訊之重寫，以讓前述導電性提升物質之 積存的偏倚在各記憶胞為同樣之偏倚，而將前述重寫次 數予以平均時，則於進行記憶資訊之數值之平均值在各 記憶胞内大致成為—定之符號轉換後，進行記錄。 9.如請求項1之半導體梦 千导體裝置，其中包含有複數個成對之前 述第一及第二電極； 前述導電通路係於其至少一部分，具有與連結前述成 I3II39.doc 200910586 對之第及第二電極間之方向不同的角度。 10·如請求項9之半導體裝置’其中包含有複數個 通路； 4 且包含有使前述導電通路中之一者切換或分路為不同 角度之路徑之機構。 11. 如°月求項10之半導體裝置，其中前述切換機構係包含有 設置於前述固體電解質層之各層，並配置為夾住前述導 電通路之一對電極。 12. 如請求項10之半導體裝置，其中前述導電通路與對於前 述導電通路具有角度之部分的交界部分係資訊記惨 構。 13. 如β求項4之半導體裝置，其中記憶於前述導電通路之 資訊讀出時，係於對應之導電通路之任一端之電極、與 設置於前述導電通路附近之Y轴方向電極之間施加電 壓’並由前述電極間之電阻來檢測所記憶之資訊。 14. 如請求項4之半導體裝置，其中記憶於前述導電通路之 資说讀出時’係對設置於對應之導電通路附近之γ轴方 向電極施加電壓，並由發生於X軸方向電極之電動勢來 檢測記憶於前述導電通路之資訊。 15. 如請求項4之半導體裝置，其中記憶於前述導電通路之 資訊讀出時’係於對應之導電通路施加電壓，並由發生 於設置在前述導電通路附近之X轴方向電極或γ軸方向電 極之電動勢’來檢測記憶於前述導電通路之資訊。 16. 如請求項4之半導體裝置，其係包含有藉由寫入脈衝之 131139.doc 200910586 數目或寬度，多值地控制成對之前， 等而形成之電極間之電阻之機構。 ° a /接近其 17. —種半導體裝置’其特徵為包含·· 第一電極，其係設置於半 電率； 〒導體基板上，並具有第一導 第二電極，其係與前述第一 电極相對向而設晋於浩 半導體基板上，並具有第二導電率，·及 、，述 積層膜’其係設置於前 門", ⑴14第一電極與前述第二電極 間二且至少積層2層固體電解質層而形成； 前述第一電極，係包含囍ώ 错由擴散於前述固體電解質声 内，而於前述固體電解質層内 曰 尸 負層内形成由低電阻所組成之路 徑之金屬； 且包含有界面層，其係設置於前述固體電解質層之各 層間’具有比前述第一及第二固體電解質層之移動度低 之移動度。 18.如請求項17之丰導體奘罟，甘， 心千导體裝置，其中前述界面層之膜厚為 1 nm以上、1〇 nm以下。 19·如請求項17之半導體裝置，其中於前述固體電解質層之 各層界面之至少-層，係包含有氧或氮濃度高之界面 層0 20. 如請求項17之半導體裝置，其中前述固體電解質層之各 層所含有之非金屬元素成分，係從前述第一電極側，依 序排列於週期表之上至下之元素。 21. —種半導體裝置，其特徵為包含： 131139.doc 200910586 第一電極， 其係βχ置於半導體基板上； 電極相對向而設置於前述 弟一電極，其係與前述第_ 半導體基板上；及 電極與前述第二電極 至少積層有2層而形 積層膜，其係設置於前述第一 間’且成分互異之固體電解質層 成； 前述第-電極，係包含藉由擴散於前述固體電解質層 内，而於前述固體電解質層内形成由低電⑽組成Μ 徑之金屬； 前述第-電極，係包含選自由〜、Ag、Zn、cdm 所組成之群組中之至少一元素，前述第二電極，係包含 選自由W、Ta、Mo、Nb、Cr、Ni、c〇、Ti及以族元素、 以及氮化Ti所組成之群組中之至少一者； 前述固體電解質層為組成互異之2層以上之積層膜， 其係包含有下述之層：該層係包含選自由Cu、Ag、Zn、 Cd及A1所組成之群組中之至少一元素，及選自由Ta、 Mo、Nb、Cr、Ni、Co、Ti及Pt族元素所組成之群組中之 至少一元素，以及Ο而形成之氧化物層；及包含選自由 Cu、Ag、Zn、Cd及ΑΙ所組成之群組中之至少一元素， 及選自由Ta、Mo ' Nb、Cr、Ni、Co、Ti及Pt族元素所組 成之群組中之至少一元素，以及選自由〇、s、se、Te所 組成之群組中之至少一元素而形成者。 22.如請求項2 1之半導體裝置，其中前述第一電極係包含組 成中含Cu之乳化物或硫族化物（chalcogenide); 131139.doc 200910586 月）述第二電極’係包含選自由w、Ta、M〇、Nb、以、 Co、Τι及Pt族元素、以及氮化Ti所組成之群組中之 至少一者。 23. —種半導體裝置，其特徵為包含： 第—電極，其係設置於半導體基板上，並具有第一移 動度； 、第二電極，其係與前述第—電極相對向而設置於前述 半導體基板上，並具有第二移動度；及
    積層膜，其係設置於前述第—電極與前述第二電極 間，至少積層有2層固體電解質層而形成； 月J述第電極，係包含藉由擴散於前述固體電解質層 而於刖述固體電解質層内形成由低電阻所組成之路 徑之之金屬； 前述第一電極句会 ^ 匕3 刖述第二電極包含W或Pt ; 前述界面層為ai2o3 ; 前述固體電解質層為包含栌 只曰π匕3 &私化物層之積層膜，該硫 族化物層係包含Cu-Ta-Ο而报# +也# 化成之硫族化物層，及包含 Cu-Ta-S而形成者。 认如請求項23之半導體裝置，其中前述第一電極包含組成 中含Cu之氧化物或硫族化物； 月ϋ述第一電極，係包含@自4 w 丁 〇 3 避自由 w、Ta、M〇、Nb、Cr、 Νι、Co、Ti及pt族元辛 東以及虱化Ti所組成之群組中之 至少一者。 特徵為包含 25· —種半導體裝置，且 131139.doc 200910586 第一電極’其係設置於半導體基板上； 第二電極，其係與前述第一電極相對向而設置於前述 半導體基板上；及 積層膜，其係設置於前述第-電極與前述第二電極 間，且成分互異之固體電解質層至少積層有2層而形 成； 前述第一電極，係包含藉由擴散於前述固體電解質層 内，而於前述固體電解質層内形成由低電阻所組成之^ 徑之金屬； 前述第一電極，係包含選自由Cu、Ag、Zn、Cd&A1 所組成之群組中之至少一元素，前述第二電極，係包含 選自由 W、Ta、Mo、Nb、Cr、Ni、Co、Ti及 Pt族元素、 以及氮化Ti所組成之群組中之至少一者； 前述固體電解質層為組成互異之2層以上之積層膜， 其係包含有下述之層：該層係包含選自由CU、Ag、Zn、 Cd及A1所組成之群組中之至少一元素，或選自由Ta、 Mo、Nb、Cr、Ni、Co、Ti及Pt族元素所組成之群組中之 至少一元素，以及Ο而形成之氧化物層；及包含選自由 Cu、Ag、Zn、Cd及Α1所組成之群組中之至少—元素， 或選自由Ta、Mo、Nb、Cr、Ni、Co、Ti及Pt族元素所組 成之群組中之至少一元素’以及選自由〇、S、Se、Te所 組成之群組之至少1元素而形成者。 131139.doc
TW097116514A 2007-07-12 2008-05-05 Semiconductor device TW200910586A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007183409A JP5227544B2 (ja) 2007-07-12 2007-07-12 半導体装置

Publications (1)

Publication Number Publication Date
TW200910586A true TW200910586A (en) 2009-03-01

Family

ID=40247230

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097116514A TW200910586A (en) 2007-07-12 2008-05-05 Semiconductor device

Country Status (5)

Country Link
US (1) US7829930B2 (zh)
JP (1) JP5227544B2 (zh)
KR (1) KR101036034B1 (zh)
CN (1) CN101345289B (zh)
TW (1) TW200910586A (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008059053A1 (en) * 2006-11-17 2008-05-22 Basf Se Method for increasing the dry biomass of plants
JP2009246085A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体装置およびその製造方法
US8586958B2 (en) 2009-01-09 2013-11-19 Nec Corporation Switching element and manufacturing method thereof
JP2010199235A (ja) * 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
US8766233B2 (en) * 2009-10-09 2014-07-01 Nec Corporation Semiconductor device with variable resistance element and method for manufacturing the same
US8878153B2 (en) 2009-12-08 2014-11-04 Nec Corporation Variable resistance element having gradient of diffusion coefficient of ion conducting layer
US8624217B2 (en) 2010-06-25 2014-01-07 International Business Machines Corporation Planar phase-change memory cell with parallel electrical paths
CN101916590B (zh) * 2010-08-19 2013-01-09 中国科学院上海微系统与信息技术研究所 相变存储器的数据读出方法及读出电路
US8575008B2 (en) 2010-08-31 2013-11-05 International Business Machines Corporation Post-fabrication self-aligned initialization of integrated devices
US8872153B2 (en) 2010-09-27 2014-10-28 Hewlett-Packard Development Company, L.P. Device structure for long endurance memristors
JP5480233B2 (ja) * 2011-12-20 2014-04-23 株式会社東芝 不揮発性記憶装置、及びその製造方法
JP2013201271A (ja) 2012-03-23 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置
US9070860B2 (en) * 2012-06-25 2015-06-30 Macronix International Co. Ltd. Resistance memory cell and operation method thereof
US9196828B2 (en) * 2012-06-25 2015-11-24 Macronix International Co., Ltd. Resistive memory and fabricating method thereof
FR2993388B1 (fr) * 2012-07-11 2015-04-03 Altis Semiconductor Snc Dispositif microelectronique a memoire programmable
US8860182B1 (en) 2013-03-22 2014-10-14 Kabushiki Kaisha Toshiba Resistance random access memory device
US9548449B2 (en) * 2013-06-25 2017-01-17 Intel Corporation Conductive oxide random access memory (CORAM) cell and method of fabricating same
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
JP6169023B2 (ja) * 2014-03-13 2017-07-26 株式会社東芝 不揮発性メモリ
JP5755782B2 (ja) * 2014-05-26 2015-07-29 株式会社東芝 不揮発性抵抗変化素子
WO2016084349A1 (ja) * 2014-11-25 2016-06-02 日本電気株式会社 抵抗変化素子とその製造方法および半導体装置
JP2016181312A (ja) * 2015-03-23 2016-10-13 ルネサスエレクトロニクス株式会社 半導体装置およびその動作方法
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
CN109256157B (zh) * 2017-07-12 2022-04-01 格科微电子（上海）有限公司 多值存储器的实现方法
CN110085737B (zh) 2018-01-26 2022-11-08 联华电子股份有限公司 磁阻式随机存取存储器及其制作方法
JP6915744B2 (ja) * 2018-03-30 2021-08-04 富士通株式会社 抵抗変化素子及びその製造方法、記憶装置
CN112002801B (zh) * 2020-07-20 2021-09-07 厦门半导体工业技术研发有限公司 半导体器件和半导体器件的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789758A (en) * 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
US5825046A (en) * 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
EP1434232B1 (en) * 2001-08-13 2007-09-19 Advanced Micro Devices, Inc. Memory cell
JP4079068B2 (ja) 2003-10-17 2008-04-23 株式会社日立製作所 情報記録媒体および情報記録方法
JP2005326311A (ja) 2004-05-14 2005-11-24 Espec Corp イオン伝導度測定方法
JP4848633B2 (ja) 2004-12-14 2011-12-28 ソニー株式会社 記憶素子及び記憶装置
WO2006070773A1 (ja) * 2004-12-28 2006-07-06 Nec Corporation スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子
DE102005012047A1 (de) 2005-03-16 2006-09-28 Infineon Technologies Ag Festkörperelektrolyt-Speicherelement und Verfahren zur Herstellung eines solchen Speicherlements
JP2006286397A (ja) 2005-03-31 2006-10-19 Espec Corp 固体電解質膜構造体とその製造方法、イオン伝導度測定装置
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses

Also Published As

Publication number Publication date
JP5227544B2 (ja) 2013-07-03
CN101345289B (zh) 2010-12-15
US7829930B2 (en) 2010-11-09
US20090014770A1 (en) 2009-01-15
KR101036034B1 (ko) 2011-05-19
CN101345289A (zh) 2009-01-14
KR20090006741A (ko) 2009-01-15
JP2009021431A (ja) 2009-01-29

Similar Documents

Publication Publication Date Title
TW200910586A (en) Semiconductor device
JP5044586B2 (ja) 半導体記憶装置
US7729158B2 (en) Resistance change memory device
US9653617B2 (en) Multiple junction thin film transistor
US9208873B2 (en) Non-volatile storage system biasing conditions for standby and first read
US7459715B2 (en) Resistance change memory device
US7706167B2 (en) Resistance change memory device
US7755934B2 (en) Resistance change memory device
TWI270075B (en) Memory device
US8717804B2 (en) Three dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
US7459716B2 (en) Resistance change memory device
US7778062B2 (en) Resistance change memory device
US9627441B2 (en) Resistive switching memory
JP4829320B2 (ja) 不揮発性半導体記憶装置の製造方法
KR20150086182A (ko) 스위치 소자 및 기억 장치
JP2010225774A (ja) 不揮発性半導体記憶装置、及びそのスクリーニング方法
WO2009069364A1 (ja) 半導体メモリ装置
JP2010278275A (ja) 半導体記憶装置