CN109256157B - 多值存储器的实现方法 - Google Patents

多值存储器的实现方法 Download PDF

Info

Publication number
CN109256157B
CN109256157B CN201710565238.2A CN201710565238A CN109256157B CN 109256157 B CN109256157 B CN 109256157B CN 201710565238 A CN201710565238 A CN 201710565238A CN 109256157 B CN109256157 B CN 109256157B
Authority
CN
China
Prior art keywords
memory
memory cell
module
tube
conversion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710565238.2A
Other languages
English (en)
Other versions
CN109256157A (zh
Inventor
赵立新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Galaxycore Shanghai Ltd Corp
Original Assignee
Galaxycore Shanghai Ltd Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Galaxycore Shanghai Ltd Corp filed Critical Galaxycore Shanghai Ltd Corp
Priority to CN201710565238.2A priority Critical patent/CN109256157B/zh
Publication of CN109256157A publication Critical patent/CN109256157A/zh
Application granted granted Critical
Publication of CN109256157B publication Critical patent/CN109256157B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 

Abstract

本发明提出一种多值存储器的实现方法，包括：多个存储模块组成的多值存储区；行译码模块；带有D/A转换的列写入电路模块与带有A/D转换的列读出电路模块；其中，所述存储模块包括多个存储单元与复位驱动电路；所述存储单元至少包括：一个开关管和一个与所述开关管相连的表面势钉扎的PN结电容；所述复位驱动电路至少包括：一个复位管和一个驱动管。

Description

多值存储器的实现方法
技术领域
本发明涉及存储处理领域，特别涉及一种多值(多bit)存储器的实现方法。
背景技术
随机存取存储器(RAM，random access memory)的存储数据可按需读出或写入，且读写的速度与该数据的存储位置无关。这种存储器是存储器中读写速度最快的，但在断电时将丢失其存储的数据，故主要用于存储短时间使用的数据。按照存储信息的不同，随机存储器又可以分为静态随机存储器 (Static RAM，SRAM)和动态随机存储器(Dynamic RAM，DRAM)。
现有的一种SRAM如图1所示，其存储单元是一个触发器，由6个MOS管组成，即第一MOS管Q1、第二MOS管Q2、第三MOS管Q3、第四MOS 管Q4、第五MOS管Q5、第六MOS管Q6，它具有两个稳定的状态，也叫做双稳态触发器。SRAM具有较快的存储速度和较小的功率消耗。但是相对于动态存储器，在相同的存储容量下SRAM所占面积较大，比较适合需要快速存取资料并且资料量不大的需求。
现有的一种DRAM如图2所示，其存储单元是由一个MOS管M1和电容器C1组成的记忆电路，其中MOS管M1用作开关，所述电容器C1用作存储介质。DRAM的电容器C1一般采用堆叠式或者沟槽式的方式形成，优点是占地面积小，可以做到大容量，缺点是工艺上相比较逻辑电路复杂很多，而且存取速度比SRAM慢。DRAM的另一个缺点是存储单元是基于电容器 C1上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。DRAM的再一个缺点是由于电容器C1 和MOS管M1之间导电互连，因此就存在一个用来导电互连的接触孔，该接触孔在与MOS管互连的时候需要与硅表面进行接触，这样接触孔和硅之间的接触的界面会存在界面态，界面态中的电子比较活跃(在做接触孔的时候需要进行等离子刻蚀，会使芯片表面产生损伤，同时两种界面的接触会存在界 面态，由于界面态的存在，表面存在大量的缺陷中心，使得载流子容易在表面俘获和释放，大大增加了漏电)，而漏电就是非常难控制的一个问题，(漏电增大会导致刷新时间减短，增加功耗)，而且DRAM和SRAM在读写的时候都会存在复位噪音。
从上述对现有的技术的分析可以看出，现有的静态随机存储器和动态随机存储器的性能都具有缺陷。
发明内容
本发明的目的在于提供一种多值存储器的实现方法，包括：
多个存储模块组成的多值存储区；
行译码模块；
带有D/A转换的列写入电路模块与带有A/D转换的列读出电路模块；
其中，所述存储模块包括多个存储单元与复位驱动电路；所述存储单元至少包括：一个开关管和一个与所述开关管相连的表面势钉扎的PN结电容；所述复位驱动电路至少包括：一个复位管和一个驱动管。
优选的，控制列写入电路模块中的D/A电路，将需要保存的多位宽数据转换为一特定电压，通过开启某一存储模块的复位管和与所述复位管相连的某一存储单元的开关管，在所述存储单元的PN结电容上注入和所述特定电压相对应的电荷；关闭所述开关管，使得所述PN结电容表面处于钉扎状态，完成对所述存储单元写入所述多位宽数据的操作。
优选的，通过复位某一存储模块，读出所述存储模块的浮动扩散区的参考电压，控制所述存储模块中的一特定存储单元的开关管，将该存储单元PN结电容中存储的电荷转移至所述浮动扩散区，读出该浮动扩散区的信号电压；完成相关双采样操作，得到存储在所述特定存储单元的电荷值，将其转换为所述特定存储单元所存储的多位宽数据，完成对所述特定存储单元的读出操作。
优选的，在读出操作中，所述特定存储单元PN结电容中存储的电荷转移后，所述PN结实现全耗尽，以达到减小噪声的目的。
优选的，所述多值存储器通过自检，找到并保存多值存储器中存在缺陷的存储单元的地址；提供冗余存储系统，将所述缺陷地址的数据同时存储在冗余存储系统中，实现所述多值存储器对缺陷的存储单元的修复。
优选的，列读出电路模块的A/D转换位数不小于列写入电路模块的D/A转换位数。
优选的，所述列写入电路模块中D/A电路的输出值可单独调整，统计读出存储单元同一数值对应的电荷值的分布，若所述分布的中心存在偏移，可单独调整所述数值对应的D/A电路输出电压的大小，降低误码率。
优选的，当电荷存储时间超过某一阈值时，通过读出数据缓存再写入相同地址的方式，实现数据的刷新。
优选的，所述存储单元采用2×2的对称结构排布，提高存储单元的均匀性。
优选的，在所述存储单元2×2的结构中，所述浮动扩散区采用屏蔽金属硅化物的工艺方式，避免金属硅化物带来的缺陷而导致的漏电。
优选的，在所述存储单元2×2的结构中，所述存储单元不采用浅沟槽隔离方式，而采用掺杂阱隔离的方式，以减少漏电影响。
优选的，控制所述开关管的关断时间大于等于5纳秒，减小因开关管关断时产生的噪声。
本发明与现有的静态随机存储器和动态随机存储器相比，存在如下优势：1.存储单元不同于现有的存储器结构，颠覆式的兼容现有的CMOS图像传感器架构，电路结构更为简单。2.实现多值（多bit）存储，在保证电路设计面积的基础上，大幅度提升存储容量和提高存储速度。3.存储单元具有良好的对称性，提高存储单元的均匀性。4.可提供冗余存储系统，实现多值存储器对缺陷存储单元的修复。5.通过单独调整输出值对应的D/A电路的输出电压的大小，可降低误码率。6.浮动扩散区采用屏蔽金属硅化物的方式，能避免缺陷带来的漏电。7.存储单元之间采用掺杂阱隔离方式，减少漏电影响。8.控制开关管的关断时间，可有效减小开关管关断时产生的噪声。
附图说明
通过说明书附图以及随后与说明书附图一起用于说明本发明某些原理的具体实施方式，本发明所具有的其它特征和优点将变得清楚或得以更为具体地阐明。
图1为现有的一种静态随机存储器的结构示意图；
图2为现有的一种动态随机存储器的结构示意图；
图3为本发明一实施例中多值存储器的模块示意图；
图4为本发明一实施例中存储模块的示意图；
图5为图4沿A-A方向的存储单元的侧面结构剖视图；
图6为本发明一实施例中存储单元输出同一数值对应的电荷值分布图。
具体实施方式
本发明提供一种多值存储器的实现方法，与现有的动态随机存储器和静态随机存储器的架构和实现方式不同，能在兼容CMOS图像传感器架构的基础上，实现多值（多bit）存储，以下结合具体实施方式，对本发明的内容进行详细描述：
请参考图3，图3为本发明一实施例中多值存储器的模块示意图；沿阵列排布的若干存储模块200组成多值存储区100；行译码模块300设置在多值存储区100的行区域；列写入电路模块/列读出电路模块设置在列区域，列写入电路模块/列读出电路模块400包括：带有D/A转换的列写入电路模块和带有A/D转换的列读出电路模块。
请同时参考图4，图4为本发明一实施例中存储模块的示意图；其中，存储模块200包括多个存储单元210、210’与复位驱动电路；所述存储单元210、210’至少包括：一个开关管310和一个与所述开关管310相连的表面势钉扎的PN结电容320；所述复位驱动电路至少包括：一个复位管220和一个驱动管230。
请同时参考图5，图5为图4沿A-A方向的存储单元的侧面结构剖视图；存储单元210为2×2的对称结构，其中，中心区域为浮动扩散区312，开关管310具有栅极结构311，PN结电容320包括N型掺杂区域321，位于N型掺杂区域上的P型钉扎区域322，在周围区域还具有P型掺杂的隔离区域340。
本发明一实施例中多值存储器的实现方法包括：写入和读出过程，多值表示多bit,多位宽。
在写入过程中，控制列写入电路模块中的D/A电路，将需要保存的多位宽数据转换为一特定电压，通过开启某一存储模块200的复位管220和与所述复位管220相连的某一存储单元210的开关管310，在所述存储单元210的PN结电容320上注入和所述特定电压相对应的电荷；关闭所述开关管310，使得所述PN结电容320表面处于钉扎状态，完成对所述存储单元210写入所述多位宽数据的操作。
在读出过程中，通过复位某一存储模块200，读出所述存储模块200的浮动扩散区312的参考电压，控制所述存储模块200中的一特定存储单元210的开关管310，将该存储单元210的PN结电容320中存储的电荷转移至所述浮动扩散区312，读出该浮动扩散区312的信号电压；完成相关双采样操作，得到存储在所述特定存储单元210的电荷值，将其转换为所述特定存储单元210所存储的多位宽数据，完成对所述特定存储单元210的读出操作。
其中，在一实施例，在读出操作中，所述特定存储单元210的PN结电容320中存储的电荷转移后，所述PN结实现全耗尽，以达到减小噪声的目的。
其中，在一实施例中，所述多值存储器通过自检，找到并保存多值存储器中存在缺陷的存储单元210’的地址；提供冗余存储系统，在本实施例中为存储单元210，将所述缺陷地址的数据同时存储在冗余存储系统中（存储单元210），实现所述多值存储器对缺陷的存储单元的修复。
在一实施例中，列读出电路模块的A/D转换位数不小于列写入电路模块的D/A转换位数。
请继续参考图6，图6为本发明一实施例中存储单元输出同一数值对应的电荷值分布图。图6中，例举了8个值中的0、1、2、3、4，统计读出存储单元用一个数值对应的电荷值分布，若所述分布的中心存在偏移，比如本实施例中的值1中，分布的中心与其他值相比存在中心偏移610，此时，可单独调整所述数值对应的D/A电路输出电压的大小将中心偏移610调整为位置620，降低误码率。
在一实施例中，当电荷存储时间超过某一阈值时，在本实施例该阈值为：几十纳秒至几秒之间；通过读出数据缓存再写入相同地址的方式，实现数据的刷新。
请继续参考图4、图5，在一实施例中存储单元210采用2×2的对称结构排布，提高存储单元的均匀性；在另一实施例中可采用4×4的对称结构排布。在存储单元2×2的结构中，所述浮动扩散区采用屏蔽金属硅化物的工艺方式，避免金属硅化物带来的缺陷而导致的漏电。在存储单元2×2的结构中，存储单元不采用浅沟槽隔离方式，而采用掺杂阱340隔离的方式，以减少漏电影响。
在另一实施例中，控制开关管310的关断时间大于等于5纳秒，减小因开关管关断时产生的噪声。
本发明提供的一种多值存储器的实现方法，包括：多个存储模块组成的多值存储区；行译码模块；带有D/A转换的列写入电路模块与带有A/D转换的列读出电路模块；其中，所述存储模块包括多个存储单元与复位驱动电路；所述存储单元至少包括：一个开关管和一个与所述开关管相连的表面势钉扎的PN结电容；所述复位驱动电路至少包括：一个复位管和一个驱动管。
本发明与现有的静态随机存储器和动态随机存储器相比，存在如下优势：1.存储单元不同于现有的存储器结构，颠覆式的兼容现有的CMOS图像传感器架构，电路结构更为简单。2.实现多值（多bit）存储，在保证电路设计面积的基础上，大幅度提升存储容量和提高存储速度。3.存储单元具有良好的对称性，提高存储单元的均匀性。4.可提供冗余存储系统，实现多值存储器对缺陷存储单元的修复。5.通过单独调整输出值对应的D/A电路的输出电压的大小，可降低误码率。6.浮动扩散区采用屏蔽金属硅化物的方式，能避免缺陷带来的漏电。7.存储单元之间采用掺杂阱隔离方式，减少漏电影响。8.控制开关管的关断时间，可有效减小开关管关断时产生的噪声。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论如何来看，均应将实施例看作是示范性的，而且是非限制性的。此外，明显的，“包括”一词不排除其他元素和步骤，并且措辞“一个”不排除复数。装置权利要求中陈述的多个元件也可以由一个元件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

Claims (11)

1.一种多值存储器的实现方法，其特征在于，包括：
多个存储模块组成的多值存储区；
行译码模块；
带有D/A转换的列写入电路模块与带有A/D转换的列读出电路模块；
其中，所述存储模块包括多个存储单元与复位驱动电路；所述存储单元至少包括：一个开关管和一个与所述开关管相连的表面势钉扎的PN结电容；所述复位驱动电路至少包括：一个复位管和一个驱动管；
控制列写入电路模块中的D/A电路，将需要保存的多位宽数据转换为一特定电压，通过开启某一存储模块的复位管和与所述复位管相连的某一存储单元的开关管，在所述存储单元的PN结电容上注入和所述特定电压相对应的电荷；关闭所述开关管，使得所述PN结电容表面处于钉扎状态，完成对所述存储单元写入所述多位宽数据的操作。
2.根据权利要求1所述的多值存储器的实现方法，其特征在于，通过复位某一存储模块，读出所述存储模块的浮动扩散区的参考电压，控制所述存储模块中的一特定存储单元的开关管，将该存储单元PN结电容中存储的电荷转移至所述浮动扩散区，读出该浮动扩散区的信号电压；
完成相关双采样操作，得到存储在所述特定存储单元的电荷值，将其转换为所述特定存储单元所存储的多位宽数据，完成对所述特定存储单元的读出操作。
3.根据权利要求2所述的多值存储器的实现方法，其特征在于，在读出操作中，所述特定存储单元PN结电容中存储的电荷转移后，所述PN结实现全耗尽，以达到减小噪声的目的。
4.根据权利要求1所述的多值存储器的实现方法，其特征在于，所述多值存储器通过自检，找到并保存多值存储器中存在缺陷的存储单元的地址；提供冗余存储系统，将所述存在缺陷的存储单元的地址的数据同时存储在冗余存储系统中，实现所述多值存储器对缺陷的存储单元的修复。
5.根据权利要求1所述的多值存储器的实现方法，其特征在于，列读出电路模块的A/D转换位数不小于列写入电路模块的D/A转换位数。
6.根据权利要求1所述的多值存储器的实现方法，其特征在于，所述列写入电路模块中D/A电路的输出值可单独调整，统计读出存储单元同一数值对应的电荷值的分布，若所述分布的中心存在偏移，可单独调整所述数值对应的D/A电路输出电压的大小，降低误码率。
7.根据权利要求1所述的多值存储器的实现方法，其特征在于，当电荷存储时间超过某一阈值时，通过读出数据缓存再写入相同地址的方式，实现数据的刷新。
8.根据权利要求1所述的多值存储器的实现方法，其特征在于，所述存储单元采用2×2的对称结构排布，提高存储单元的均匀性。
9.根据权利要求8所述的多值存储器的实现方法，其特征在于，在所述存储单元2×2的结构中，存储单元的浮动扩散区采用屏蔽金属硅化物的工艺方式，避免金属硅化物带来的缺陷而导致的漏电。
10.根据权利要求8所述的多值存储器的实现方法，其特征在于，在所述存储单元2×2的结构中，所述存储单元不采用浅沟槽隔离方式，而采用掺杂阱隔离的方式，以减少漏电影响。
11.根据权利要求1所述的多值存储器的实现方法，其特征在于，控制所述开关管的关断时间大于等于5纳秒，减小因开关管关断时产生的噪声。
CN201710565238.2A 2017-07-12 2017-07-12 多值存储器的实现方法 Active CN109256157B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710565238.2A CN109256157B (zh) 2017-07-12 2017-07-12 多值存储器的实现方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710565238.2A CN109256157B (zh) 2017-07-12 2017-07-12 多值存储器的实现方法

Publications (2)

Publication Number Publication Date
CN109256157A CN109256157A (zh) 2019-01-22
CN109256157B true CN109256157B (zh) 2022-04-01

Family

ID=65050793

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710565238.2A Active CN109256157B (zh) 2017-07-12 2017-07-12 多值存储器的实现方法

Country Status (1)

Country Link
CN (1) CN109256157B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1490879A (zh) * 2002-08-29 2004-04-21 ��ʿͨ��ʽ���� 借助晶体管从光电二极管读取信号的半导体器件
CN101789437A (zh) * 2010-03-08 2010-07-28 昆山锐芯微电子有限公司 Cmos图像传感器的像素结构及其制造方法
CN103117289A (zh) * 2011-08-12 2013-05-22 索尼公司 固体摄像元件、固体摄像元件制造方法和电子设备
CN103258829A (zh) * 2012-02-16 2013-08-21 索尼公司 固态成像装置、图像传感器及其制造方法以及电子设备
CN105741873A (zh) * 2014-12-09 2016-07-06 亿而得微电子股份有限公司 小面积电子擦写式可复写只读存储器阵列的操作方法
CN106158008A (zh) * 2015-05-11 2016-11-23 力晶科技股份有限公司 半导体存储装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60239994A (ja) * 1984-05-15 1985-11-28 Seiko Epson Corp 多値ダイナミツクランダムアクセスメモリ
JP3324129B2 (ja) * 1991-12-27 2002-09-17 株式会社日立製作所 半導体多値メモリ
JPH07211084A (ja) * 1994-01-18 1995-08-11 Sunao Shibata 半導体装置
US6795117B2 (en) * 2001-11-06 2004-09-21 Candela Microsystems, Inc. CMOS image sensor with noise cancellation
KR100678643B1 (ko) * 2005-12-15 2007-02-05 삼성전자주식회사 멀티레벨 동적 메모리 장치
JP5227544B2 (ja) * 2007-07-12 2013-07-03 株式会社日立製作所 半導体装置
TWI664631B (zh) * 2010-10-05 2019-07-01 日商半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1490879A (zh) * 2002-08-29 2004-04-21 ��ʿͨ��ʽ���� 借助晶体管从光电二极管读取信号的半导体器件
CN101789437A (zh) * 2010-03-08 2010-07-28 昆山锐芯微电子有限公司 Cmos图像传感器的像素结构及其制造方法
CN103117289A (zh) * 2011-08-12 2013-05-22 索尼公司 固体摄像元件、固体摄像元件制造方法和电子设备
CN103258829A (zh) * 2012-02-16 2013-08-21 索尼公司 固态成像装置、图像传感器及其制造方法以及电子设备
CN105741873A (zh) * 2014-12-09 2016-07-06 亿而得微电子股份有限公司 小面积电子擦写式可复写只读存储器阵列的操作方法
CN106158008A (zh) * 2015-05-11 2016-11-23 力晶科技股份有限公司 半导体存储装置

Also Published As

Publication number Publication date
CN109256157A (zh) 2019-01-22

Similar Documents

Publication Publication Date Title
US6576943B1 (en) Semiconductor device for reducing leak currents and controlling a threshold voltage and using a thin channel structure
US7652927B2 (en) Semiconductor memory device
KR100646972B1 (ko) 게이트 다이오드를 사용하는 3ｔ1ｄ 메모리 셀 및 그 사용방법
US5338963A (en) Soft error immune CMOS static RAM cell
US8654575B2 (en) Disturb-free static random access memory cell
CA1224567A (en) Semiconductor memory using multiple level storage structure
US6909135B2 (en) Semiconductor memory device
US8248875B2 (en) Semiconductor memory device having floating body type NMOS transistor
JP2007328906A (ja) レベル変換器を備える行デコーダ
US6970374B2 (en) Low leakage current static random access memory
US11056184B2 (en) Static memory based on components with current-voltage hysteresis characteristics
CN101685667A (zh) 静态随机存取存储器单元
US8498143B2 (en) Solid-state memory cell with improved read stability
US20070058418A1 (en) Semiconductor memory device having memory cells requiring no refresh operation
US20140191328A1 (en) Semiconductor memory device
CN109256157B (zh) 多值存储器的实现方法
Meinerzhagen et al. Design and failure analysis of logic-compatible multilevel gain-cell-based DRAM for fault-tolerant VLSI systems
CN102024816B (zh) 半导体存储器件
US20240147683A1 (en) Static random access memory and its layout pattern
US20240062811A1 (en) Fin Field-Effect Transistor (FinFET) Based Semiconductor Memory Array Having Memory Cells Using A Reduced Surface Area
US20230410894A1 (en) Semiconductor element memory device
CN114864585A (zh) 一种多值存储器
CN114883329A (zh) 一种多值存储器
CN113628650A (zh) 静态随机存取存储器单元结构及静态随机存取存储器
CN114883328A (zh) 一种多值存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant