CN114864585A - 一种多值存储器 - Google Patents

Abstract

本发明实施例公开了一种多值存储器，该多值存储器包括：多个存储子列；每个存储子列包括浮置扩散区和多个存储单元；所述存储单元至少包括：电荷存储区和对应的转移晶体管；其中，所述电荷存储区包括：半导体衬底，所述半导体衬底具有孔洞结构；掺杂外延层，填充于所述孔洞结构，与所述半导体衬底形成侧向PN结电容，实现电荷的存储功能。本发明实施例存储单元的电荷存储区不同于传统结构，该电荷存储区通过刻蚀形成孔洞，并在孔洞内外延制备得到，该电荷存储区的结构提升了满阱容量。

Description

一种多值存储器

技术领域

本发明涉及存储处理领域，尤其涉及一种多值存储器。

背景技术

随机存取存储器(RAM，random access memory)的存储数据可按需读出或写入，且读写的速度与该数据的存储位置无关。这种存储器是存储器中读写速度最快的，但在断电时将丢失其存储的数据，故主要用于存储短时间使用的数据。按照存储信息的不同，随机存储器又可以分为静态随机存储器(Static RAM，SRAM)和动态随机存储器(Dynamic RAM，DRAM)。

现有的一种SRAM如图1所示，其存储单元是一个触发器，由6个MOS管组成，即第一MOS管P0、第二MOS管P1、第三MOS管N0、第四MOS 管N1、第五MOS管N2、第六MOS管N3，它具有两个稳定的状态，也叫做双稳态触发器。SRAM具有较快的存储速度和较小的功率消耗。但是相对于动态随机存储器，在相同的存储容量下SRAM所占面积较大，比较适合需要快速存取资料并且资料量不大的需求。

现有的一种DRAM如图2所示，其存储单元是由一个MOS管M1和电容器C1组成的记忆电路，其中MOS管M1用作开关，所述电容器C1用作存储介质。DRAM的电容器C1一般采用堆叠式或者沟槽式的方式形成，优点是占地面积小，可以做到大容量，缺点是工艺上相比较逻辑电路复杂很多，而且存取速度比SRAM慢。DRAM的另一个缺点是存储单元是基于电容器 C1上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。DRAM的再一个缺点是由于电容器C1 和MOS管M1之间导电互连，因此就存在一个用来导电互连的接触孔，该接触孔在与MOS管互连的时候需要与硅表面进行接触，这样接触孔和硅之间的接触的界面会存在界面态，界面态中的电子比较活跃(在做接触孔的时候需要进行等离子刻蚀，会使芯片表面产生损伤，同时两种界面的接触会存在界面态，由于界面态的存在，表面存在大量的缺陷中心，使得载流子容易在表面俘获和释放，大大增加了漏电)，而漏电就是非常难控制的一个问题，(漏电增大会导致刷新时间减短，增加功耗)，而且DRAM和SRAM在读写的时候都会存在复位噪音。

半导体存储器是一种利用通过判断存储电荷多少来区分逻辑状态的存储单元，其具有低成本，结构简单的特点，常常在芯片设计中占有很大的密度。随着半导体技术的不断发展，芯片设计也越来越复杂，这导致其对应的存储空间也越来越大。随着存储技术领域的发展，存储器的存储密度不断提高，因此对于存储器结构的设计也提出了较高的要求。

发明内容

本发明的目的在于提供一种多值存储器，用于实现单个存储单元可以存储多位（多bit）数据，并设计了一种新型的垂直转移晶体管用于该多值存储器，从而实现高密度的存储结构。该多值存储器包括：

一种多值存储器，其特征在于，包括：

多个存储子列；

每个存储子列包括浮置扩散区和多个存储单元；

所述存储单元至少包括：电荷存储区和对应的转移晶体管；

其中，所述电荷存储区包括：

半导体衬底，所述半导体衬底具有孔洞结构；

掺杂外延层，填充于所述孔洞结构，与所述半导体衬底形成侧向PN结电容，实现电荷的存储功能。

可选地，所述电荷存储区的形成方法包括：

在半导体衬底上形成第一孔洞结构；

在所述第一孔洞结构的孔洞内形成第一掺杂外延层，进而形成侧向PN结电容，实现电荷的存储功能。

可选地，所述存储单元的电荷存储区的形成方法还包括：

在所述第一孔洞结构的孔洞内形成缓冲层。

可选地，所述第一掺杂外延层从下部至上部存在浓度梯度分布。

可选地，在P型掺杂衬底上形成所述第一孔洞结构，采用N型掺杂外延层作为所述电荷存储区的第一孔洞结构内的第一掺杂外延层。

可选地，所述转移晶体管的部分沟道为垂直方向，通过位于转移晶体管沟道两侧的多晶硅栅极结构，控制转移晶体管电荷在所述浮置扩散区和所述电荷存储区之间的转移。

可选地，在行方向上相邻的两个转移晶体管中第一转移晶体管的第一侧的多晶硅栅极与第二转移晶体管第二侧的多晶硅栅极与同一个电性接触点连接，从而实现所述电性接触点控制所述相邻的两个转移晶体管。

可选地，部分相邻所述存储单元构成存储子列，每个所述存储子列的浮置扩散区沿列方向连通。

可选地，至少两个存储子列共享一条信号写入线。

可选地，在对每行存储单元进行写入时，采用多路选择方式，将需要存储的信号分批次写入多个存储子列对应的多个浮置扩散区；

将所述多个浮置扩散区存储的信号一次写入所述多个存储子列在同一行的存储单元的电荷存储区，减少相邻存储单元的不一致性。

可选地，所述浮置扩散区对应于所述电荷存储区中间区域的上方。

可选地，所述浮置扩散区与所述电荷存储区中间区域存在偏离。

本发明与现有技术相比，具有以下有益效果：

（1）本发明的多值存储器的存储单元不同于现有的存储器结构，可以兼容现有的CMOS图像传感器架构，电路架构更为简单，通过光电二极管存储电荷数量的不同实现多值（多bit）存储；

（2）存储单元的电荷存储区不同于传统结构，该电荷存储区通过刻蚀形成孔洞，并在孔洞内外延制备得到，该电荷存储区的结构提升了满阱容量；

（3）存储单元的转移晶体管不同于传统结构，该转移晶体管的部分沟道为垂直方向，转移晶体管的源极和漏极被从下而上放置，源漏区和沟道以不同浓度的外延层制备，并通过刻蚀定义结构。转移晶体管的栅极不需要光刻，而是通过一次沉积回刻步骤自对准制备得到。通过位于转移晶体管沟道两侧的多晶硅栅极结构，控制转移晶体管电荷在所述浮置扩散区和所述电荷存储区之间的转移，减小了电路设计面积，提升了存储容量。本发明实施例中的转移晶体管的制备工艺与现有晶体管的制备工艺完全兼容，且显著减少所需光罩数量，在提高转移晶体管整合密度的同时，可以降低芯片制备的成本；

（4）不同的存储子列共享一条信号线，在对每行存储单元进行写入时，采用多路选择方式，将需要存储的信号分批次写入多个存储子列对应的多个浮置扩散区；将所述多个浮置扩散区存储的信号一次写入所述多个存储子列在同一行的存储单元的电荷存储区，减少了相邻存储单元的不一致性，提升了存储速度。

附图说明

通过参照附图阅读以下所作的对非限制性实施例的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为一种静态随机存储器的结构示意图；

图2为一种动态随机存储器的结构示意图；

图3为本发明实施例的一种多值存储器的模块示意图；

图4为本发明实施例的多值存储器的读出电路的示意图；

图5为本发明实施例的多值存储器的写入电路的示意图；

图6至图8为本发明实施例的一种示例性的形成多个存储单元对应的多个电荷存储区工艺过程中的结构示意图；

图9至图24为本发明实施例的一种示例性的形成多个存储单元对应的多个转移晶体管工艺过程中的结构示意图。

在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。

为使本发明的上述目的、特征和优点能够更为明显易懂，以下结合附图对本发明的方法进行详细描述。

本发明提供了一种多值存储器，与现有的动态随机存储器和静态随机存储器的架构和实现方式不同，能够在兼容CMOS图像传感器架构的基础上，实现多值（多bit）存储。结合图3至图6描述本发明实施例的一种多值存储器。

如图3所示，多值存储器100包括存储区10、行译码器20和写入/读出电路30。存储区10包括多个存储子列110。每个存储子列110包括浮置扩散区FD（floating diffusion）和多个存储单元130。例如，每个存储子列110可以包括4个存储单元130。读出电路200包括复位晶体管RST、源跟随晶体管SF和行选晶体管SEL。复位晶体管SF连接复位电压VDD和浮置扩散区FD，适于控制浮置扩散区FD的复位。源跟随晶体管SF连接复位电位VDD，栅极连接浮置扩散区FD，适于将浮置扩散区FD的信号进行转化增益到输出端。行选晶体管SEL连接源跟随晶体管SF和信号采集端，适于将控制信号的行选择读取。在读出过程中，通过复位晶体管RST复位某一存储子列110的浮置扩散区FD的电压，控制存储子列110中某一1个存储单元130对应的转移晶体管Tx，将该存储单元130的光电二极管PD（也称为电荷存储区）中存储的电荷转移至所述浮置扩散区FD，通过源跟随晶体管SF读出所述浮置扩散区FD的信号电压；完成相关双采样操作，得到存储在所述存储单元130的电荷值，将其转换为所述存储单元130所存储的多位宽数据，完成对该特定的存储单元130的读出操作。

如图4所示，存储单元130包括光电二极管PD（photodiode）和对应的转移晶体管Tx。光电二极管PD作为电荷存储区。每个存储子列110的浮置扩散区FD沿列方向为连通结构。

如图5所示，写入电路300包括数模转换电路321。数模转换电路与多路选择开关322连接。多路选择开关322与多个多路选择开关323连接。每个多路选择开关323与多个存储子列110对应的开关管324连接。在一些实施例红，至少两个存储子列共享一条信号写入线。例如，4个存储子列110通过对应的开关管324与一个多路选择开关323连接，4个多路选择开关323与1个多路选择开关322连接。在对每行存储单元130进行写入时，可以采用多路选择方式，将需要存储的信号分批次写入多个存储子列110对应的多个浮置扩散区120，然后将多个浮置扩散区FD存储的信号一次写入多个存储子列110在同一行的存储单元130的电荷存储区，从而可以减少相邻存储单元的不一致性。具体的，通过开关管324、多路选择开关323、多路选择开关322，可以依次将需要存储的信号暂时存入不同存储子列110对应的浮置扩散区FD。其中，所述需要存储的信号可以为多位宽的数据。所述需要存储的信号可以转换为对应的电荷，暂时存在浮置扩散区FD。同一行的存储单元130对应的转移晶体管Tx的栅极与字线连接，因此可以通过控制字线同时打开同一行的存储单元130对应的转移晶体管Tx，从而可以将多个浮置扩散区FD存储的信号一次写入多个存储子列110在同一行的存储单元130的电荷存储区。

图6至图10为本发明实施例的一种示例性的形成存储单元的电荷 存储区工艺过程中的结构示意图。

如图6所示，提供一衬底401。在一些实施例中，该衬底401可以为在单晶硅硅片上外延生长一层P型外延层。

如图7所示，对衬底401进行刻蚀形成第一孔洞结构402。在一些实施例中，第一孔洞结构402呈阵列排布；第一孔洞结构402的形状可以为圆形孔洞、方形孔洞、矩形孔洞等形状。第一孔洞结构402的周围被网格状的有源区403相互隔开。

如图8所示，对第一孔洞结构402进行外延形成第一掺杂外延层404，进而形成侧向PN结，实现电荷的存储功能，即将光电二极管作为电荷存储区404。在一些实施例中，在第一孔洞结构402的孔洞内还可以形成缓冲层（图中未示出）。在一些实施例中，第一掺杂外延层404从下部至上部存在浓度梯度分布。在一些实施例中，可以在P型掺杂衬底401上形成第一孔洞结构402，采用N型掺杂外延层作为电荷存储区的第一孔洞结构402内的第一掺杂外延层404。在一些实施例中，对第一孔洞结构402进行外延形成第一掺杂外延层404时，覆盖于有源区403上方的部分第一掺杂外延层404（图中未示出），需要对其进行化学机械研磨，以暴露出网格状的有源区403和呈阵列排布的电荷存储区404（或第一掺杂外延层404）。

图9至图24为本发明实施例的一种示例性的形成存储单元的转移晶体管工艺过程中的结构示意图。

如图9所示，于所述第一掺杂外延层404上方形成第二掺杂外延层405。第二掺杂外延层405可以为P型。

图10为形成存储单元对应的转移晶体管过程中的三维结构示意图，图11为对应行方向的截面示意图。如图10和11所示，刻蚀第二掺杂外延层405形成第二孔洞结构406。行方向上相邻的第二孔洞结构406之间剩余的部分第二外延层405作为形成转移晶体管的转移沟道405，该转移沟道405呈至少部分垂直。

图12为形成存储单元对应的转移晶体管过程中的三维结构示意图，图13为对应行方向的截面示意图。如图12和13所示，在第二孔洞结构406侧部、底部，以及转移沟道上部形成氧化层407。

图14为形成存储单元对应的转移晶体管过程中的三维结构示意图，图15为对应行方向的截面示意图。如图14和15所示，铺设多晶硅层408填充第二孔洞结构406。其中，多晶硅层408中掺杂了N型离子。

图16为形成存储单元对应的转移晶体管过程中的三维结构示意图，图17为对应行方向的截面示意图。如图16和如17所示，在铺设多晶硅层408填充第二孔洞结构406之后，可以采用化学机械研磨（chemical mechanical polishing, CMP）方式，去除部分多晶硅层408，同时保证去除转移沟道405上部的氧化层407。

图18为形成存储单元对应的转移晶体管过程中的三维结构示意图，图19为对应行方向的截面示意图。如图18和图19所示，通过注入N型离子，可以在垂直转移沟道405上部形成浮置扩散区409。

图20为形成存储单元对应的转移晶体管过程中的三维结构示意图，图21为对应列方向的截面示意图。如图20和如图21所示，其中，图21为沿列方向的截面示意图，由于注入N型离子后，沿行方向相邻的两个浮置扩散区409为电性连接，为了使相邻的两个浮置扩散区409相互隔离，相邻的两个浮置扩散区409之间需要存在隔离结构。通过刻蚀形成第三孔洞410形成隔离结构的上部分，从而在行方向上相邻的浮置扩散区120无法导通。其中，第三孔洞410的形状和大小可以根据工艺需要进行适应的调整。

图22为形成存储单元对应的转移晶体管过程中的三维结构示意图，图23为对应列方向的截面示意图，图24为对应行方向的截面示意图。如图22、23和24所示，为了保证相邻的两个浮置扩散区409之间完全隔离，通过刻蚀工艺回刻多晶硅层408，使所述多晶硅层408的表面低于所述浮置扩散区409的上表面，从而沿列方向的不同转移晶体管Tx的多晶硅栅极408相互分离。在经过回刻蚀工艺后，第三孔洞410的深度继续加深，从而隔离结构的深度加深，从而完成隔离结构的下部分，使得相邻列的浮置扩散区409隔离。进一步地，多晶硅408上方可以形成电性接触点，从而可以实现同一个电性接触点控制在行方向上相邻的两个转移晶体管Tx。

如图22和图24所示，转移晶体管Tx的部分沟道405为垂直方向，通过位于转移沟道405两侧的多晶硅408，可以控制转移晶体管Tx电荷在浮置扩散区409和电荷存储区404之间转移。在一些实施例中，浮置扩散区409对应于电荷存储区404中间区域的上方，即浮置扩散区409设置于电荷存储区404的中心位置上方。在一些实施例中，浮置扩散区409与电荷存储区404中间区域可以存在偏离，即浮置扩散区409与电荷存储区404的中心位置存在一定的偏离。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论如何来看，均应将实施例看作是示范性的，而且是非限制性的。此外，明显的，“包括”一词不排除其他元素和步骤，并且措辞“一个”不排除复数。装置权利要求中陈述的多个元件也可以由一个元件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

Claims (12)

1.一种多值存储器，其特征在于，包括：

多个存储子列；

每个存储子列包括浮置扩散区和多个存储单元；

所述存储单元至少包括：电荷存储区和对应的转移晶体管；

其中，所述电荷存储区包括：

半导体衬底，所述半导体衬底具有孔洞结构；

掺杂外延层，填充于所述孔洞结构，与所述半导体衬底形成侧向PN结电容，实现电荷的存储功能。

2.根据权利要求1所述的多值存储器，其特征在于，所述电荷存储区的形成方法包括：

在半导体衬底上形成第一孔洞结构；

在所述第一孔洞结构的孔洞内形成第一掺杂外延层，进而形成侧向PN结电容，实现电荷的存储功能。

3.根据权利要求2所述的多值存储器，其特征在于，所述存储单元的电荷存储区的形成方法还包括：

在所述第一孔洞结构的孔洞内形成缓冲层。

4.根据权利要求2所述的多值存储器，其特征在于，所述第一掺杂外延层从下部至上部存在浓度梯度分布。

5.根据权利要求2所述的多值存储器，其特征在于，在P型掺杂衬底上形成所述第一孔洞结构，采用N型掺杂外延层作为所述电荷存储区的第一孔洞结构内的第一掺杂外延层。

6.根据权利要求1所述的多值存储器，其特征在于，所述转移晶体管的部分沟道为垂直方向，通过位于转移晶体管沟道两侧的多晶硅栅极结构，控制转移晶体管电荷在所述浮置扩散区和所述电荷存储区之间的转移。

7.根据权利要求1所述的多值存储器，其特征在于，在行方向上相邻的两个转移晶体管中第一转移晶体管的第一侧的多晶硅栅极与第二转移晶体管第二侧的多晶硅栅极与同一个电性接触点连接，从而实现所述电性接触点控制所述相邻的两个转移晶体管。

8.根据权利要求1所述的多值存储器，其特征在于，部分相邻所述存储单元构成存储子列，每个所述存储子列的浮置扩散区沿列方向连通。

9.根据权利要求6所述的多值存储器，其特征在于，至少两个存储子列共享一条信号写入线。

10.根据权利要求7所述的多值存储器，其特征在于，在对每行存储单元进行写入时，采用多路选择方式，将需要存储的信号分批次写入多个存储子列对应的多个浮置扩散区；

将所述多个浮置扩散区存储的信号一次写入所述多个存储子列在同一行的存储单元的电荷存储区，减少相邻存储单元的不一致性。

11.根据权利要求1所述的多值存储器，其特征在于，所述浮置扩散区对应于所述电荷存储区中间区域的上方。

12.根据权利要求1所述的多值存储器，其特征在于，所述浮置扩散区与所述电荷存储区中间区域存在偏离。

Images