JP2003031686A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 簡単な構造によりＤＲＡＭの集積度の向上を
図るとともに、メモリの記憶保持に必要とされる３０ｆ
Ｃ程度の電荷量を確保できるメモリセルを提供する。 【解決手段】 ダイナミックランダムアクセスメモリを
備えた半導体記憶装置１において、ダイナミックランダ
ムアクセスメモリのメモリセルは、半導体柱（シリコン
柱）１５と、シリコン柱１５の一方側を電荷蓄積電極３
３に用いたキャパシタ３と、シリコン１５の他方側をア
クティブ領域（ソース領域、チャネル形成領域、ドレイ
ン領域１６）に用いた縦型の絶縁ゲート静電誘導トラン
ジスタ５とを備え、シリコン柱１５にビット線２０が接
続されているものである。
図るとともに、メモリの記憶保持に必要とされる３０ｆ
Ｃ程度の電荷量を確保できるメモリセルを提供する。 【解決手段】 ダイナミックランダムアクセスメモリを
備えた半導体記憶装置１において、ダイナミックランダ
ムアクセスメモリのメモリセルは、半導体柱（シリコン
柱）１５と、シリコン柱１５の一方側を電荷蓄積電極３
３に用いたキャパシタ３と、シリコン１５の他方側をア
クティブ領域（ソース領域、チャネル形成領域、ドレイ
ン領域１６）に用いた縦型の絶縁ゲート静電誘導トラン
ジスタ５とを備え、シリコン柱１５にビット線２０が接
続されているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、詳しくはダイナミックランダ
ムアクセスメモリのキャパシタを備えた半導体記憶装置
およびその製造方法に関する。
よびその製造方法に関し、詳しくはダイナミックランダ
ムアクセスメモリのキャパシタを備えた半導体記憶装置
およびその製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置のダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭという）は、図７の
（１）に示すように、１個のセルトランジスタ２１１と
１個のキャパシタ２２１から構成されている。上記セル
トランジスタ２１１のゲートはワード線２３１に接続さ
れている。また上記セルトランジスタの一方の拡散層は
ビット線２４１に接続され、セルトランジスタ２１１の
他方の拡散層は上記キャパシタ２２１の一方の電極に接
続されている。さらに上記キャパシタの他方の電極はプ
レート電極に接続されている。
アクセスメモリ（以下、ＤＲＡＭという）は、図７の
（１）に示すように、１個のセルトランジスタ２１１と
１個のキャパシタ２２１から構成されている。上記セル
トランジスタ２１１のゲートはワード線２３１に接続さ
れている。また上記セルトランジスタの一方の拡散層は
ビット線２４１に接続され、セルトランジスタ２１１の
他方の拡散層は上記キャパシタ２２１の一方の電極に接
続されている。さらに上記キャパシタの他方の電極はプ
レート電極に接続されている。
【０００３】上記構成のような１トランジスタ・１キャ
パシタ型のメモリセルは、素子の集積度をあげる上で、
他のメモリデバイスよりも有利であることから広く使わ
れている。しかし、ＤＲＡＭの集積度の向上への要求は
限りなく、メモリセルの微細化についても非常に多くの
努力が積み重ねられてきた。
パシタ型のメモリセルは、素子の集積度をあげる上で、
他のメモリデバイスよりも有利であることから広く使わ
れている。しかし、ＤＲＡＭの集積度の向上への要求は
限りなく、メモリセルの微細化についても非常に多くの
努力が積み重ねられてきた。
【０００４】代表的なＤＲＡＭセルとして、現在まで
に、スタック型キャパシタセルとトレンチ型キャパシタ
セルとが実用化されている。しかしながら、セル面積を
縮小するに従い、これらのタイプのメモリセルを形成す
るには、複雑な構造にせざるを得ない状況になりつつあ
る。
に、スタック型キャパシタセルとトレンチ型キャパシタ
セルとが実用化されている。しかしながら、セル面積を
縮小するに従い、これらのタイプのメモリセルを形成す
るには、複雑な構造にせざるを得ない状況になりつつあ
る。
【０００５】ＤＲＡＭメモリでは、記憶電荷を蓄えるキ
ャパシタ、電荷の出し入れを行うトランジスタ、トラン
ジスタに接続して、データの書き込み、読み出しを行う
ビット線、トランジスタのオン・オフを制御するワード
線から構成されている。これまでＤＲＡＭメモリセル
は、セルサイズをいかに小さくするかという点が重要な
開発目標となっていた。
ャパシタ、電荷の出し入れを行うトランジスタ、トラン
ジスタに接続して、データの書き込み、読み出しを行う
ビット線、トランジスタのオン・オフを制御するワード
線から構成されている。これまでＤＲＡＭメモリセル
は、セルサイズをいかに小さくするかという点が重要な
開発目標となっていた。
【０００６】セルサイズを小さくすることと、セルのキ
ャパシタに蓄える電荷量を必要なだけ確保するというこ
とが開発するうえでの重要なポイントになっている。い
わゆる、プレーナ型といわれる平面的なレイアウトでキ
ャパシタを作るメモリセルに代わって、前述のトレンチ
型、スタック型等のキャパシタを立体構造にして小面積
で電荷容量の増大を図るセル構造の採用、さらにキャパ
シタの絶縁膜に誘電率の高い材料として、例えば酸化タ
ンタル（Ｔａ2 Ｏ5 ）等を用いることなどが行われてき
ている。
ャパシタに蓄える電荷量を必要なだけ確保するというこ
とが開発するうえでの重要なポイントになっている。い
わゆる、プレーナ型といわれる平面的なレイアウトでキ
ャパシタを作るメモリセルに代わって、前述のトレンチ
型、スタック型等のキャパシタを立体構造にして小面積
で電荷容量の増大を図るセル構造の採用、さらにキャパ
シタの絶縁膜に誘電率の高い材料として、例えば酸化タ
ンタル（Ｔａ2 Ｏ5 ）等を用いることなどが行われてき
ている。
【０００７】また、従来のセル読み出し動作が雑音に強
い特徴を生かした折り返しビット線方式といわれるメモ
リセルが一般的に使われている。しかしながら、このセ
ルでは最小加工寸法をＦとした場合、最小メモリセル面
積は８Ｆ2 より小さくすることができないことが知られ
ている。これよりも小さなメモリセルを実現するため
に、オープンビット線方式と呼ばれるレイアウト構成を
採用する必要性が高まっている。図１１の（２）、同図
１１の（３）のそれぞれに折り返しビット線、オープン
ビット線構成のメモリセルの接続関係を示す。
い特徴を生かした折り返しビット線方式といわれるメモ
リセルが一般的に使われている。しかしながら、このセ
ルでは最小加工寸法をＦとした場合、最小メモリセル面
積は８Ｆ2 より小さくすることができないことが知られ
ている。これよりも小さなメモリセルを実現するため
に、オープンビット線方式と呼ばれるレイアウト構成を
採用する必要性が高まっている。図１１の（２）、同図
１１の（３）のそれぞれに折り返しビット線、オープン
ビット線構成のメモリセルの接続関係を示す。
【０００８】図１１の（２）に示すように、折り返しビ
ット線構成のメモリセルの接続関係は、ビット線２４
１、２４１間においてセルトランジスタ２１１とキャパ
シタ２２１とで構成されるメモリセル２０１がワード線
２３１に対して１本置きに接続されるように配置されて
いるとともに、ワード線２３１間においてメモリセル２
０１がビット線２４１に対して１本置きに接続されるよ
うに配置されている。
ット線構成のメモリセルの接続関係は、ビット線２４
１、２４１間においてセルトランジスタ２１１とキャパ
シタ２２１とで構成されるメモリセル２０１がワード線
２３１に対して１本置きに接続されるように配置されて
いるとともに、ワード線２３１間においてメモリセル２
０１がビット線２４１に対して１本置きに接続されるよ
うに配置されている。
【０００９】図１１の（３）に示すように、オープンビ
ット線構成のメモリセルの接続関係は、ビット線２４１
間においてセルトランジスタ２１１とキャパシタ２２１
とで構成されるメモリセル２０１が各ワード線２３１に
対して接続されるように配置されている。
ット線構成のメモリセルの接続関係は、ビット線２４１
間においてセルトランジスタ２１１とキャパシタ２２１
とで構成されるメモリセル２０１が各ワード線２３１に
対して接続されるように配置されている。
【００１０】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍの集積度の向上への要求により、メモリセルが微細化
し、セル面積が縮小化するに従い、スタック型キャパシ
タセルやトレンチ型キャパシタセルのタイプのメモリセ
ルを形成するには、複雑な構造にせざるを得ない状況に
なりつつある。
Ｍの集積度の向上への要求により、メモリセルが微細化
し、セル面積が縮小化するに従い、スタック型キャパシ
タセルやトレンチ型キャパシタセルのタイプのメモリセ
ルを形成するには、複雑な構造にせざるを得ない状況に
なりつつある。
【００１１】また、メモリセルサイズの縮小への要求は
とどまるところを知らず、できるだけ単純に作り易い構
造で、メモリの記憶保持に必要とされる３０ｆＣ（フェ
ムト・クーロン）程度の電荷量を確保できるメモリセル
が求められている。
とどまるところを知らず、できるだけ単純に作り易い構
造で、メモリの記憶保持に必要とされる３０ｆＣ（フェ
ムト・クーロン）程度の電荷量を確保できるメモリセル
が求められている。
【００１２】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体記憶装置である。
決するためになされた半導体記憶装置である。
【００１３】本発明の半導体記憶装置は、ダイナミック
ランダムアクセスメモリを備えた半導体記憶装置におい
て、前記ダイナミックランダムアクセスメモリのメモリ
セルは、半導体柱と、前記半導体柱の一方側を電極に用
いたキャパシタと、前記半導体柱の他方側をアクティブ
領域に用いた縦型の絶縁ゲート静電誘導トランジスタと
を備え、前記半導体柱にビット線が接続されているもの
である。
ランダムアクセスメモリを備えた半導体記憶装置におい
て、前記ダイナミックランダムアクセスメモリのメモリ
セルは、半導体柱と、前記半導体柱の一方側を電極に用
いたキャパシタと、前記半導体柱の他方側をアクティブ
領域に用いた縦型の絶縁ゲート静電誘導トランジスタと
を備え、前記半導体柱にビット線が接続されているもの
である。
【００１４】上記半導体記憶装置では、電荷蓄積用のキ
ャパシタと絶縁ゲート静電誘導トランジスタとビット線
とが縦積みされた構造となっており、また、各メモリセ
ル間の分離も溝内に埋め込まれたキャパシタのプレート
電極で行われているので、メモリセルの平面的占有面積
が小さくなっている。
ャパシタと絶縁ゲート静電誘導トランジスタとビット線
とが縦積みされた構造となっており、また、各メモリセ
ル間の分離も溝内に埋め込まれたキャパシタのプレート
電極で行われているので、メモリセルの平面的占有面積
が小さくなっている。
【００１５】また上記メモリセルでは縦型絶縁ゲート静
電誘導トランジスタをメモリセルのワードトランジスタ
として使うため、トランジスタのゲート長を長くしても
セル面積を増加させる要因とはならず、十分にマージン
を持ったトランジスタのゲート長にすることができる。
また電荷蓄積用のキャパシタの容量は、電荷蓄積部分の
長さを深さ方向に長くすることで大きくすることができ
るので、微細化しても大きな制限が無く容量が確保され
る。
電誘導トランジスタをメモリセルのワードトランジスタ
として使うため、トランジスタのゲート長を長くしても
セル面積を増加させる要因とはならず、十分にマージン
を持ったトランジスタのゲート長にすることができる。
また電荷蓄積用のキャパシタの容量は、電荷蓄積部分の
長さを深さ方向に長くすることで大きくすることができ
るので、微細化しても大きな制限が無く容量が確保され
る。
【００１６】本発明の半導体記憶装置の製造方法は、第
１導電型の半導体基板上に第２導電型の第１の半導体層
と前記第１の半導体層よりも低濃度となる第２導電型の
第２の半導体層とを順に成膜して基板を形成する工程
と、前記基板の所定の領域に前記半導体基板まで掘り下
げられた溝を形成するとともに、前記溝間に主として前
記第１の半導体層と前記第２の半導体層とからなる柱状
の半導体柱を形成する工程と、前記溝内において前記第
１の半導体層に対向するように、前記溝内に前記半導体
基板および前記第１の半導体層とキャパシタ絶縁膜を介
して導電体を埋め込むことでキャパシタのプレート電極
を形成する工程と、前記プレート電極上に前記第２の半
導体層に対向するもので前記プレート電極および前記第
１の半導体層および前記第２の半導体層と絶縁膜を介し
て導電体を埋め込むことで絶縁ゲート静電誘導トランジ
スタのゲート電極を含むワード線を形成する工程と、前
記半導体柱の上面に前記第２の半導体層よりも高濃度の
第２導電型の半導体領域からなる前記絶縁ゲート静電誘
導トランジスタのドレイン領域を形成する工程と、前記
基板上に層間絶縁膜を形成した後、前記層間絶縁膜上
に、前記ドレイン領域に接続するメモリセルアレイのビ
ット線を形成する工程とを備えた製造方法である。
１導電型の半導体基板上に第２導電型の第１の半導体層
と前記第１の半導体層よりも低濃度となる第２導電型の
第２の半導体層とを順に成膜して基板を形成する工程
と、前記基板の所定の領域に前記半導体基板まで掘り下
げられた溝を形成するとともに、前記溝間に主として前
記第１の半導体層と前記第２の半導体層とからなる柱状
の半導体柱を形成する工程と、前記溝内において前記第
１の半導体層に対向するように、前記溝内に前記半導体
基板および前記第１の半導体層とキャパシタ絶縁膜を介
して導電体を埋め込むことでキャパシタのプレート電極
を形成する工程と、前記プレート電極上に前記第２の半
導体層に対向するもので前記プレート電極および前記第
１の半導体層および前記第２の半導体層と絶縁膜を介し
て導電体を埋め込むことで絶縁ゲート静電誘導トランジ
スタのゲート電極を含むワード線を形成する工程と、前
記半導体柱の上面に前記第２の半導体層よりも高濃度の
第２導電型の半導体領域からなる前記絶縁ゲート静電誘
導トランジスタのドレイン領域を形成する工程と、前記
基板上に層間絶縁膜を形成した後、前記層間絶縁膜上
に、前記ドレイン領域に接続するメモリセルアレイのビ
ット線を形成する工程とを備えた製造方法である。
【００１７】上記半導体記憶装置の製造方法では、電荷
蓄積用のキャパシタと絶縁ゲート静電誘導トランジスタ
とビット線とが縦積みされた構造に形成されることか
ら、また、各メモリセル間の分離が溝内に埋め込まれた
キャパシタのプレート電極で形成されることから、平面
的占有面積の小さなメモリセルが形成される。
蓄積用のキャパシタと絶縁ゲート静電誘導トランジスタ
とビット線とが縦積みされた構造に形成されることか
ら、また、各メモリセル間の分離が溝内に埋め込まれた
キャパシタのプレート電極で形成されることから、平面
的占有面積の小さなメモリセルが形成される。
【００１８】また溝を形成した後、薄膜絶縁膜を介して
導電体を埋め込むことでプレート電極を形成し、さらに
絶縁膜を介して導電体を埋め込むことでワード線を形成
することから、工程が簡単化される。またメモリセル内
の微細なコンタクトの形成はビット線を接続するための
ビットコンタクトだけで済むので、工程が単純化され、
負荷が低減される。
導電体を埋め込むことでプレート電極を形成し、さらに
絶縁膜を介して導電体を埋め込むことでワード線を形成
することから、工程が簡単化される。またメモリセル内
の微細なコンタクトの形成はビット線を接続するための
ビットコンタクトだけで済むので、工程が単純化され、
負荷が低減される。
【００１９】また縦型絶縁ゲート静電誘導トランジスタ
のゲート長が深さ方向となるため、トランジスタのゲー
ト長を長くしてもセル面積を増加させる要因とはなら
ず、十分にマージンを持ったゲート長のトランジスタの
形成が可能になる。また電荷蓄積用のキャパシタの容量
は、電荷蓄積部分の長さを深さ方向に長くすることで大
きくすることができるので、微細化しても平面的な占有
面積に対して大きな制限を受けること無く、大容量のキ
ャパシタの形成が可能になる。したがって、容量が十分
に確保されたキャパシタが形成される。
のゲート長が深さ方向となるため、トランジスタのゲー
ト長を長くしてもセル面積を増加させる要因とはなら
ず、十分にマージンを持ったゲート長のトランジスタの
形成が可能になる。また電荷蓄積用のキャパシタの容量
は、電荷蓄積部分の長さを深さ方向に長くすることで大
きくすることができるので、微細化しても平面的な占有
面積に対して大きな制限を受けること無く、大容量のキ
ャパシタの形成が可能になる。したがって、容量が十分
に確保されたキャパシタが形成される。
【００２０】
【発明の実施の形態】まず、本発明の重要な構成要素で
ある静電誘導トランジスタについて説明する。静電誘導
トランジスタは接合型ＦＥＴ（Field Effect Transisto
r ）の一種と捉えることができる。基本的な構成を以下
に説明する。
ある静電誘導トランジスタについて説明する。静電誘導
トランジスタは接合型ＦＥＴ（Field Effect Transisto
r ）の一種と捉えることができる。基本的な構成を以下
に説明する。
【００２１】静電誘導トランジスタは、高濃度Ｎ型シリ
コン層の間に低濃度Ｎ型シリコン層からなるチャネル部
が配置されている。そのチャネル部の上下にＰ型シリコ
ンゲートが形成されている。ゲートとチャネルとの間に
はＰＮ接合が形成されている。この接合は逆バイアスさ
れていて、逆バイアスが深くかけられている場合には、
チャネル部分は完全に空乏化し、ゲートのポテンシャル
に邪魔されて、ソース・ドレイン間には電流が流れな
い。しかしながら、逆バイアスを浅くすると、チャネル
部のポテンシャルが下がりソース・ドレイン間に電流が
流れる。
コン層の間に低濃度Ｎ型シリコン層からなるチャネル部
が配置されている。そのチャネル部の上下にＰ型シリコ
ンゲートが形成されている。ゲートとチャネルとの間に
はＰＮ接合が形成されている。この接合は逆バイアスさ
れていて、逆バイアスが深くかけられている場合には、
チャネル部分は完全に空乏化し、ゲートのポテンシャル
に邪魔されて、ソース・ドレイン間には電流が流れな
い。しかしながら、逆バイアスを浅くすると、チャネル
部のポテンシャルが下がりソース・ドレイン間に電流が
流れる。
【００２２】また、絶縁ゲート型の静電誘導トランジス
タは、上記ゲート部がゲート酸化膜とゲート電極とによ
って構成されている。この場合もゲート電極で制御され
るチャネル部のポテンシャル障壁によって、ソース・ド
レイン間の電流が制御される。絶縁ゲート型では、入力
インピーダンスが高いので、低消費電力動作が可能にな
るという利点がある。ＭＯＳトランジスタとの違いは、
チャネル部がソース・ドレインと同じ導電型になってい
ることで、電流は反転層を流れるのではなく、バルク部
分を流れることである。また静電誘導トランジスタで
は、ゲート部分とソース・ドレインとのオーバラップが
必要としないため、縦構造に素子を形成する場合の制約
が少ないという利点がある。
タは、上記ゲート部がゲート酸化膜とゲート電極とによ
って構成されている。この場合もゲート電極で制御され
るチャネル部のポテンシャル障壁によって、ソース・ド
レイン間の電流が制御される。絶縁ゲート型では、入力
インピーダンスが高いので、低消費電力動作が可能にな
るという利点がある。ＭＯＳトランジスタとの違いは、
チャネル部がソース・ドレインと同じ導電型になってい
ることで、電流は反転層を流れるのではなく、バルク部
分を流れることである。また静電誘導トランジスタで
は、ゲート部分とソース・ドレインとのオーバラップが
必要としないため、縦構造に素子を形成する場合の制約
が少ないという利点がある。
【００２３】次に、本発明の半導体記憶装置に係る第１
の実施の形態を、図１によって説明する。図１では、
（１）にレイアウト平面図を示し、（２）にＡ−Ａ’線
概略構成断面図を示す。なお、（２）図は概略構成を示
すもので（１）図と縮尺を合わせていない。
の実施の形態を、図１によって説明する。図１では、
（１）にレイアウト平面図を示し、（２）にＡ−Ａ’線
概略構成断面図を示す。なお、（２）図は概略構成を示
すもので（１）図と縮尺を合わせていない。
【００２４】図１に示すように、第１導電型（以下Ｐ型
とする）の半導体基板１１上には、第１導電型とは極性
が逆である高濃度の第２の導電型（Ｎ+ 型）からなる第
１の半導体層１２が形成されている。上記半導体基板１
１にはＰ型のシリコン基板を用いる。また上記第１型の
半導体層１２にはＮ+ 型シリコン層を用いる。上記第１
の半導体層１２上には、第１の半導体層１２よりも低濃
度の第２導電型（Ｎ-型）の第２の半導体層１３が形成
されている。この第２の半導体層１３はＮ- 型のシリコ
ン層で形成されている。このように基板１０が構成され
ている。
とする）の半導体基板１１上には、第１導電型とは極性
が逆である高濃度の第２の導電型（Ｎ+ 型）からなる第
１の半導体層１２が形成されている。上記半導体基板１
１にはＰ型のシリコン基板を用いる。また上記第１型の
半導体層１２にはＮ+ 型シリコン層を用いる。上記第１
の半導体層１２上には、第１の半導体層１２よりも低濃
度の第２導電型（Ｎ-型）の第２の半導体層１３が形成
されている。この第２の半導体層１３はＮ- 型のシリコ
ン層で形成されている。このように基板１０が構成され
ている。
【００２５】上記基板１０の所定の領域上には、上記第
２の半導体層１３から上記半導体基板１１に達する溝１
４が形成されている。この所定の領域とは、メモリセル
アレイが形成される領域に格子状に形成された領域であ
る。この格子状に形成された溝１４により分離されて半
導体柱（以下シリコン柱として説明する）１５が平面視
マトリックス状に配列形成されている。
２の半導体層１３から上記半導体基板１１に達する溝１
４が形成されている。この所定の領域とは、メモリセル
アレイが形成される領域に格子状に形成された領域であ
る。この格子状に形成された溝１４により分離されて半
導体柱（以下シリコン柱として説明する）１５が平面視
マトリックス状に配列形成されている。
【００２６】上記溝１４内には上記第１の半導体層１２
よりも低い状態に、キャパシタ絶縁膜３１を介して導電
体（例えばドープトポリシリコン、高融点金属、金属シ
リサイドもしくは金属）が埋め込まれ、その導電体によ
りキャパシタのプレート電極３２が構成されている。し
たがって、上記キャパシタのプレート電極３２はキャパ
シタ絶縁膜３１により半導体基板１１および第１の半導
体層１２と隔絶されている。
よりも低い状態に、キャパシタ絶縁膜３１を介して導電
体（例えばドープトポリシリコン、高融点金属、金属シ
リサイドもしくは金属）が埋め込まれ、その導電体によ
りキャパシタのプレート電極３２が構成されている。し
たがって、上記キャパシタのプレート電極３２はキャパ
シタ絶縁膜３１により半導体基板１１および第１の半導
体層１２と隔絶されている。
【００２７】上記シリコン柱１５における第１の半導体
層１２の部分は、高濃度にドーピングされていて、ＤＲ
ＡＭのキャパシタの電荷蓄積電極３３として機能する。
上記キャパシタ絶縁膜３１は、主として窒化シリコン膜
からなり、例えば２ｎｍ以上１０ｎｍ以下の膜厚、好ま
しくは２ｎｍ以上５ｎｍ以下の膜厚に形成されている。
このような膜厚に形成することによって、キャパシタの
容量を最大限にし、電荷蓄積量を大きく保つように構成
されている。
層１２の部分は、高濃度にドーピングされていて、ＤＲ
ＡＭのキャパシタの電荷蓄積電極３３として機能する。
上記キャパシタ絶縁膜３１は、主として窒化シリコン膜
からなり、例えば２ｎｍ以上１０ｎｍ以下の膜厚、好ま
しくは２ｎｍ以上５ｎｍ以下の膜厚に形成されている。
このような膜厚に形成することによって、キャパシタの
容量を最大限にし、電荷蓄積量を大きく保つように構成
されている。
【００２８】例えば、シリコン柱１５を０．１μｍ径の
円柱状に形成した場合には、第１の半導体層１２を１０
μｍの厚さとし、窒化シリコン膜からなるキャパシタ絶
縁膜３１の厚さを５ｎｍとすれば、およそ３９ｆＦ（フ
ェムトファラッド）の容量が得られる。この容量値は、
ＤＲＡＭのキャパシタの容量値としては十分な値とな
る。一方、セルサイズは、最小線幅をＦとするとおよそ
４Ｆ2 で構成することが可能になる。ここで、およそ４
Ｆ2 としたのは、マスクの合わせ余裕やプロセス上の作
りやすさでマージンを持たせた場合であって、それらを
考慮しても従来の８Ｆ2 と比較して、大幅な縮小となっ
ている。
円柱状に形成した場合には、第１の半導体層１２を１０
μｍの厚さとし、窒化シリコン膜からなるキャパシタ絶
縁膜３１の厚さを５ｎｍとすれば、およそ３９ｆＦ（フ
ェムトファラッド）の容量が得られる。この容量値は、
ＤＲＡＭのキャパシタの容量値としては十分な値とな
る。一方、セルサイズは、最小線幅をＦとするとおよそ
４Ｆ2 で構成することが可能になる。ここで、およそ４
Ｆ2 としたのは、マスクの合わせ余裕やプロセス上の作
りやすさでマージンを持たせた場合であって、それらを
考慮しても従来の８Ｆ2 と比較して、大幅な縮小となっ
ている。
【００２９】さらに、溝１４内におけるプレート電極３
２上、およびこのプレート電極３２上の第１の半導体層
１２と第２の半導体層１３との側壁には絶縁膜５１が形
成されている。上記プレート電極３２上の絶縁膜５１
は、この上に形成されるワード線５３とプレート電極３
２との絶縁が確保できる膜厚に形成され、ここでは一例
として０．２μｍ程度の厚さに形成される。上記第１の
半導体層１２と第２の半導体層１３との側壁に形成され
た上記絶縁膜５１は、例えば酸化シリコンで例えば２ｎ
ｍ以上１０ｎｍ以下の膜厚、好ましくは２ｎｍ以上５ｎ
ｍ以下の膜厚に形成されていて、ゲート絶縁膜５２にな
っている。ここでは、ゲート絶縁膜５２は１０ｎｍの厚
さに形成されている。
２上、およびこのプレート電極３２上の第１の半導体層
１２と第２の半導体層１３との側壁には絶縁膜５１が形
成されている。上記プレート電極３２上の絶縁膜５１
は、この上に形成されるワード線５３とプレート電極３
２との絶縁が確保できる膜厚に形成され、ここでは一例
として０．２μｍ程度の厚さに形成される。上記第１の
半導体層１２と第２の半導体層１３との側壁に形成され
た上記絶縁膜５１は、例えば酸化シリコンで例えば２ｎ
ｍ以上１０ｎｍ以下の膜厚、好ましくは２ｎｍ以上５ｎ
ｍ以下の膜厚に形成されていて、ゲート絶縁膜５２にな
っている。ここでは、ゲート絶縁膜５２は１０ｎｍの厚
さに形成されている。
【００３０】また上記溝１４内における上記プレート電
極３２上には上記絶縁膜５１の厚く形成した部分を介す
るとともに、上記ゲート絶縁膜５２を介して導電体が埋
め込まれていて、この導電体（例えばドープトポリシリ
コン、高融点金属、金属シリサイドもしくは金属）によ
りワード線５３（絶縁ゲート静電誘導トランジスタのゲ
ート電極も含む）が構成されている。したがって、上記
絶縁膜５１は厚く形成されている部分によって、キャパ
シタのプレート電極３２とワード線（ゲート電極）５３
とを絶縁分離している。
極３２上には上記絶縁膜５１の厚く形成した部分を介す
るとともに、上記ゲート絶縁膜５２を介して導電体が埋
め込まれていて、この導電体（例えばドープトポリシリ
コン、高融点金属、金属シリサイドもしくは金属）によ
りワード線５３（絶縁ゲート静電誘導トランジスタのゲ
ート電極も含む）が構成されている。したがって、上記
絶縁膜５１は厚く形成されている部分によって、キャパ
シタのプレート電極３２とワード線（ゲート電極）５３
とを絶縁分離している。
【００３１】また、上記シリコン柱１５の上面には第２
の配線層１３よりも高濃度の第２導電型（Ｎ+ 型）の半
導体領域が形成され、このＮ型の半導体領域が絶縁ゲー
ト静電誘導トランジスタのドレイン領域１６となってい
る。このドレイン領域１６の濃度としては、例えば第１
の半導体層１２と同レベルとする。また、ドレイン領域
１６下の第２の半導体層１３がチャネル形成領域とな
り、第１の半導体層１２の上部がソース領域となる。し
たがって、このソース領域は上記電荷蓄積電極３３の上
部に形成されている。また、プレート電極３２とキャパ
シタ絶縁膜３１を介して対向する第１の半導体層１２が
上記電荷蓄積電極３３となる。
の配線層１３よりも高濃度の第２導電型（Ｎ+ 型）の半
導体領域が形成され、このＮ型の半導体領域が絶縁ゲー
ト静電誘導トランジスタのドレイン領域１６となってい
る。このドレイン領域１６の濃度としては、例えば第１
の半導体層１２と同レベルとする。また、ドレイン領域
１６下の第２の半導体層１３がチャネル形成領域とな
り、第１の半導体層１２の上部がソース領域となる。し
たがって、このソース領域は上記電荷蓄積電極３３の上
部に形成されている。また、プレート電極３２とキャパ
シタ絶縁膜３１を介して対向する第１の半導体層１２が
上記電荷蓄積電極３３となる。
【００３２】さらに上記第２の半導体層１３上には上記
シリコン柱１５を覆う状態に層間絶縁膜１７が形成され
ている。この層間絶縁膜１７は例えば０．５μｍ程度の
厚さの酸化シリコン膜からなりその表面は例えば平坦化
されている。上記層間絶縁膜１７には、上記シリコン柱
１５に形成されているドレイン領域１６に達する接続孔
１８が形成され、この接続孔１８内には上記ドレイン領
域１６に接続するプラグ１９が形成されている。さら
に、プラグ１９に接続するように、上記層間絶縁膜１７
上にはメモリセルアレイのビット線２０が接続されてい
る。
シリコン柱１５を覆う状態に層間絶縁膜１７が形成され
ている。この層間絶縁膜１７は例えば０．５μｍ程度の
厚さの酸化シリコン膜からなりその表面は例えば平坦化
されている。上記層間絶縁膜１７には、上記シリコン柱
１５に形成されているドレイン領域１６に達する接続孔
１８が形成され、この接続孔１８内には上記ドレイン領
域１６に接続するプラグ１９が形成されている。さら
に、プラグ１９に接続するように、上記層間絶縁膜１７
上にはメモリセルアレイのビット線２０が接続されてい
る。
【００３３】上記構成の絶縁ゲート静電誘導トランジス
タ５は、電流が縦方向に流れることになる。つまり縦型
絶縁ゲート静電誘導トランジスタとなっている。
タ５は、電流が縦方向に流れることになる。つまり縦型
絶縁ゲート静電誘導トランジスタとなっている。
【００３４】上記構成では、図１の（１）の平面レイア
ウト図に示すように、セルアレイのレイアウトは、ビッ
ト線２０とワード線５３との交差する部分に１セルが配
置されていて、いわゆるオープンビット線もしくはクロ
スポイントセルと呼ばれるレイアウトになっている。し
たがって、メモリセルの高集積化が可能になる。
ウト図に示すように、セルアレイのレイアウトは、ビッ
ト線２０とワード線５３との交差する部分に１セルが配
置されていて、いわゆるオープンビット線もしくはクロ
スポイントセルと呼ばれるレイアウトになっている。し
たがって、メモリセルの高集積化が可能になる。
【００３５】一方、ワード線５３がシリコン柱１５の第
２の半導体層１３を取り囲むように配置されていること
から、第２の半導体層１３部分が絶縁ゲート静電誘導ト
ランジスタ５のチャネルが形成される領域となる。
２の半導体層１３を取り囲むように配置されていること
から、第２の半導体層１３部分が絶縁ゲート静電誘導ト
ランジスタ５のチャネルが形成される領域となる。
【００３６】上記半導体記憶装置１では、ダイナミック
ランダムアクセスメモリのメモリセルは、シリコン柱１
５と、このシリコン柱１５の一方側を電極（プレート電
極３２）に用いたキャパシタ３と、上記シリコン柱１５
の他方側をメモリセルトランジスタのアクティブ領域
（ドレイン領域１６、チャネル形成領域、ソース領域）
に用いた縦型の絶縁ゲート静電誘導トランジスタ５とを
備えたものとなっている。
ランダムアクセスメモリのメモリセルは、シリコン柱１
５と、このシリコン柱１５の一方側を電極（プレート電
極３２）に用いたキャパシタ３と、上記シリコン柱１５
の他方側をメモリセルトランジスタのアクティブ領域
（ドレイン領域１６、チャネル形成領域、ソース領域）
に用いた縦型の絶縁ゲート静電誘導トランジスタ５とを
備えたものとなっている。
【００３７】上記半導体記憶装置１では、電荷蓄積用の
キャパシタ３と絶縁ゲート静電誘導トランジスタ５とビ
ット線２０とが縦積みされた構造となっており、また、
各メモリセル間の分離も溝１４内に埋め込まれたキャパ
シタ３のプレート電極３２で行われているので、メモリ
セルの平面的占有面積が小さくなっている。例えば、溝
１４の幅および間隔を最小設計ルールで設計し、またビ
ット線２０の幅および間隔を最小設計ルールで設計する
ことにより、メモリセルは最大限に縮小化される。
キャパシタ３と絶縁ゲート静電誘導トランジスタ５とビ
ット線２０とが縦積みされた構造となっており、また、
各メモリセル間の分離も溝１４内に埋め込まれたキャパ
シタ３のプレート電極３２で行われているので、メモリ
セルの平面的占有面積が小さくなっている。例えば、溝
１４の幅および間隔を最小設計ルールで設計し、またビ
ット線２０の幅および間隔を最小設計ルールで設計する
ことにより、メモリセルは最大限に縮小化される。
【００３８】また上記メモリセルでは縦型絶縁ゲート静
電誘導トランジスタ５をメモリセルのワードトランジス
タとして使うため、トランジスタのゲート長を長くして
もセル面積を増加させる要因とはならず、十分にマージ
ンを持ったトランジスタのゲート長にすることができ
る。また電荷蓄積用のキャパシタ３の容量は、電荷蓄積
部分の長さを深さ方向に長くすることで大きくすること
ができるので、微細化しても大きな制限が無く容量が確
保される。
電誘導トランジスタ５をメモリセルのワードトランジス
タとして使うため、トランジスタのゲート長を長くして
もセル面積を増加させる要因とはならず、十分にマージ
ンを持ったトランジスタのゲート長にすることができ
る。また電荷蓄積用のキャパシタ３の容量は、電荷蓄積
部分の長さを深さ方向に長くすることで大きくすること
ができるので、微細化しても大きな制限が無く容量が確
保される。
【００３９】次に、本発明の半導体記憶装置の製造方法
に係る第１の実施の形態を、図２及び図３の概略構成断
面図によって説明する。図２、図３では、前記図１によ
って説明した構成部品と同様のものには同一符号を付与
する。
に係る第１の実施の形態を、図２及び図３の概略構成断
面図によって説明する。図２、図３では、前記図１によ
って説明した構成部品と同様のものには同一符号を付与
する。
【００４０】図２の（１）に示すように、エピタキシャ
ル成長によって、第１導電型（以下Ｐ型とする）の半導
体基板１１上に第１導電型とは極性が逆である第２の導
電型の高濃度（Ｎ+ 型）の第１の半導体層１２を形成す
る。上記Ｐ型の半導体基板１１にはＰ型シリコン基板を
用い、上記第１の半導体層１２は、Ｎ+ 型のシリコン層
を例えば１０μｍの厚さにエピタキシャル成長させて形
成する。さらに第１の半導体層１２上に第１の半導体層
１２よりも低濃度の第２の半導体層１３を形成する。こ
の第２の半導体層１３はＮ- 型のシリコン層を例えば
１．５μｍの厚さに堆積して形成する。このようにして
基板１０が構成される。
ル成長によって、第１導電型（以下Ｐ型とする）の半導
体基板１１上に第１導電型とは極性が逆である第２の導
電型の高濃度（Ｎ+ 型）の第１の半導体層１２を形成す
る。上記Ｐ型の半導体基板１１にはＰ型シリコン基板を
用い、上記第１の半導体層１２は、Ｎ+ 型のシリコン層
を例えば１０μｍの厚さにエピタキシャル成長させて形
成する。さらに第１の半導体層１２上に第１の半導体層
１２よりも低濃度の第２の半導体層１３を形成する。こ
の第２の半導体層１３はＮ- 型のシリコン層を例えば
１．５μｍの厚さに堆積して形成する。このようにして
基板１０が構成される。
【００４１】さらに、イオン注入法によって、メモリセ
ルアレイが形成される領域にヒ素イオンを注入して、表
面に第２の半導体層１３よりも高濃度の第２導電型（Ｎ
+ 型）の半導体領域からなるドレイン領域１６を形成す
る。このドレイン領域１６の濃度としては、例えば第１
の半導体層１２と同レベルとし、例えば０．２５μｍの
厚さに形成される。さらに第２の半導体層１３（一部ド
レイン領域１６）上に酸化シリコン膜２１を形成する。
ルアレイが形成される領域にヒ素イオンを注入して、表
面に第２の半導体層１３よりも高濃度の第２導電型（Ｎ
+ 型）の半導体領域からなるドレイン領域１６を形成す
る。このドレイン領域１６の濃度としては、例えば第１
の半導体層１２と同レベルとし、例えば０．２５μｍの
厚さに形成される。さらに第２の半導体層１３（一部ド
レイン領域１６）上に酸化シリコン膜２１を形成する。
【００４２】次いで、上記シリコン基板１１に達する溝
１４を形成する。これにより溝１４間にメモリセルの電
荷蓄積部分および縦型絶縁ゲート静電誘導トランジスタ
形成部分となる半導体柱（以下シリコン柱と記す）１５
が形成される。
１４を形成する。これにより溝１４間にメモリセルの電
荷蓄積部分および縦型絶縁ゲート静電誘導トランジスタ
形成部分となる半導体柱（以下シリコン柱と記す）１５
が形成される。
【００４３】次に、図２の（２）に示すように、溝１４
の内部のシリコン表面にキャパシタ絶縁膜３１を例えば
窒化シリコン膜で形成する。さらに、溝１４の内部を埋
め込むようにキャパシタ絶縁膜３１上に例えばリンドー
プトポリシリコンを堆積して導電体膜を形成した後、エ
ッチバックによって、表面および溝１４の上部から導電
体膜を除去し、溝１４の内部のみに導電体膜を残してキ
ャパシタのプレート電極３２を形成する。このとき、導
電体膜の上面は、基板１０側の第１の半導体層１２上面
とほぼ同レベルの高さになるように形成する。
の内部のシリコン表面にキャパシタ絶縁膜３１を例えば
窒化シリコン膜で形成する。さらに、溝１４の内部を埋
め込むようにキャパシタ絶縁膜３１上に例えばリンドー
プトポリシリコンを堆積して導電体膜を形成した後、エ
ッチバックによって、表面および溝１４の上部から導電
体膜を除去し、溝１４の内部のみに導電体膜を残してキ
ャパシタのプレート電極３２を形成する。このとき、導
電体膜の上面は、基板１０側の第１の半導体層１２上面
とほぼ同レベルの高さになるように形成する。
【００４４】次に、露出しているシリコン表面を酸化す
ることにより、溝１４に埋め込まれたプレート電極３２
上に絶縁膜５１として酸化膜を厚く成長させる。この酸
化膜はシリコン柱１５における第２の半導体層１３の側
壁には薄く形成され、縦型絶縁ゲート静電誘導トランジ
スタのゲート絶縁膜５２となる。ここでは、ゲート絶縁
膜５２の厚さが１０ｎｍに成るように酸化を行ってい
る。
ることにより、溝１４に埋め込まれたプレート電極３２
上に絶縁膜５１として酸化膜を厚く成長させる。この酸
化膜はシリコン柱１５における第２の半導体層１３の側
壁には薄く形成され、縦型絶縁ゲート静電誘導トランジ
スタのゲート絶縁膜５２となる。ここでは、ゲート絶縁
膜５２の厚さが１０ｎｍに成るように酸化を行ってい
る。
【００４５】次に、図２の（３）に示すように、溝１４
を埋め込むように上記絶縁膜５１上に例えばリンドープ
トポリシリコンを堆積して導電体膜を形成する。その後
化学的機械研磨によって、上記導電体膜の表面を平坦化
する。さらに、上記導電体膜を等方的にエッチングし
て、例えば第２の半導体層１３の側方にのみ導電体膜が
位置するようにする。さらに、レジストマスクを用いた
エッチングにより上記導電体膜を加工してワード線５３
（ゲート電極も含む）を形成する。
を埋め込むように上記絶縁膜５１上に例えばリンドープ
トポリシリコンを堆積して導電体膜を形成する。その後
化学的機械研磨によって、上記導電体膜の表面を平坦化
する。さらに、上記導電体膜を等方的にエッチングし
て、例えば第２の半導体層１３の側方にのみ導電体膜が
位置するようにする。さらに、レジストマスクを用いた
エッチングにより上記導電体膜を加工してワード線５３
（ゲート電極も含む）を形成する。
【００４６】さらに、酸化シリコン膜を全面に堆積して
層間絶縁膜１７を形成する。その後、層間絶縁膜１７表
面を例えば化学的機械研磨によって平坦化する。
層間絶縁膜１７を形成する。その後、層間絶縁膜１７表
面を例えば化学的機械研磨によって平坦化する。
【００４７】次に、図３に示すように、ビットコンタク
トの開口を行う。通常のレジスト塗布とリソグラフィー
技術により上記層間絶縁膜１７上にビットコンタクトホ
ールとなる接続孔を形成するマスクパターン（図示せ
ず）を形成した後、エッチングにより上記層間絶縁膜１
７に接続孔１８を開口する。その後、接続孔１８内にプ
ラグ１９を形成する。このプラグ１９、接続孔１８内に
導電体（例えばドープトポリシリコン）を埋め込み、接
続孔１８外の余剰な導電体を除去して形成する。
トの開口を行う。通常のレジスト塗布とリソグラフィー
技術により上記層間絶縁膜１７上にビットコンタクトホ
ールとなる接続孔を形成するマスクパターン（図示せ
ず）を形成した後、エッチングにより上記層間絶縁膜１
７に接続孔１８を開口する。その後、接続孔１８内にプ
ラグ１９を形成する。このプラグ１９、接続孔１８内に
導電体（例えばドープトポリシリコン）を埋め込み、接
続孔１８外の余剰な導電体を除去して形成する。
【００４８】さらにプラグ１９上を含む層間絶縁膜１７
上にビット線を形成するための導電体膜を形成する。こ
の導電体膜は、例えばタングステン膜で形成する。次い
で、ビット線を形成する際のマスクとなるレジスト膜を
形成した後、リソグラフィー技術によりレジスト膜から
なるマスクパターン（図示せず）を形成する。このマス
クパターンを用いてエッチングを行い、上記ドレイン領
域１６に接続する導電体膜からなるビット線２０を形成
する。以上の工程を行うことによって、前記図１によっ
て説明したのと同様なるメモリセルアレイが形成され
る。
上にビット線を形成するための導電体膜を形成する。こ
の導電体膜は、例えばタングステン膜で形成する。次い
で、ビット線を形成する際のマスクとなるレジスト膜を
形成した後、リソグラフィー技術によりレジスト膜から
なるマスクパターン（図示せず）を形成する。このマス
クパターンを用いてエッチングを行い、上記ドレイン領
域１６に接続する導電体膜からなるビット線２０を形成
する。以上の工程を行うことによって、前記図１によっ
て説明したのと同様なるメモリセルアレイが形成され
る。
【００４９】上記半導体記憶装置の製造方法では、電荷
蓄積用のキャパシタ３と絶縁ゲート静電誘導トランジス
タ５とビット線２０とが縦積みされた構造に形成するこ
とから、また、各メモリセル間の分離が溝１４内に埋め
込まれたキャパシタ３のプレート電極３２で形成される
ことから、平面的占有面積の小さなメモリセルを形成す
ることができる。
蓄積用のキャパシタ３と絶縁ゲート静電誘導トランジス
タ５とビット線２０とが縦積みされた構造に形成するこ
とから、また、各メモリセル間の分離が溝１４内に埋め
込まれたキャパシタ３のプレート電極３２で形成される
ことから、平面的占有面積の小さなメモリセルを形成す
ることができる。
【００５０】また溝１４を形成した後、キャパシタ絶縁
膜を介して導電体膜４１を埋め込むことでプレート電極
３２を形成し、さらに絶縁膜５１、ゲート絶縁膜５２を
介して導電体膜を埋め込むことでワード線５３を形成す
ることから、工程が簡単化される。またメモリセル内の
微細なコンタクトの形成はビット線２０を接続するため
のビットコンタクトだけで済むので、工程が単純化さ
れ、負荷が低減される。
膜を介して導電体膜４１を埋め込むことでプレート電極
３２を形成し、さらに絶縁膜５１、ゲート絶縁膜５２を
介して導電体膜を埋め込むことでワード線５３を形成す
ることから、工程が簡単化される。またメモリセル内の
微細なコンタクトの形成はビット線２０を接続するため
のビットコンタクトだけで済むので、工程が単純化さ
れ、負荷が低減される。
【００５１】また縦型絶縁ゲート静電誘導トランジスタ
５のゲート長が深さ方向となるため、トランジスタのゲ
ート長を長くしてもセル面積を増加させる要因とはなら
ず、十分にマージンを持ったゲート長のトランジスタの
形成が可能になる。また電荷蓄積用のキャパシタ３の容
量は、電荷蓄積部分の長さを深さ方向に長くすることで
大きくすることができるので、微細化しても平面的な占
有面積に対して大きな制限を受けること無く、大容量の
キャパシタの形成が可能になる。したがって、容量が十
分に確保されたキャパシタが形成される。
５のゲート長が深さ方向となるため、トランジスタのゲ
ート長を長くしてもセル面積を増加させる要因とはなら
ず、十分にマージンを持ったゲート長のトランジスタの
形成が可能になる。また電荷蓄積用のキャパシタ３の容
量は、電荷蓄積部分の長さを深さ方向に長くすることで
大きくすることができるので、微細化しても平面的な占
有面積に対して大きな制限を受けること無く、大容量の
キャパシタの形成が可能になる。したがって、容量が十
分に確保されたキャパシタが形成される。
【００５２】次に、溝１４の中に埋め込まれたリンドー
プトポリシリコンからなる導電体膜は、ＤＲＡＭのキャ
パシタ３のプレート電極３２になる。この場合、プレー
ト電極３２に電源を接続するために、配線と上記導電体
膜とを接続する必要がある。図４は溝に埋め込まれた上
記導電体膜と電源配線との接続方法を示す概略構成断面
図である。
プトポリシリコンからなる導電体膜は、ＤＲＡＭのキャ
パシタ３のプレート電極３２になる。この場合、プレー
ト電極３２に電源を接続するために、配線と上記導電体
膜とを接続する必要がある。図４は溝に埋め込まれた上
記導電体膜と電源配線との接続方法を示す概略構成断面
図である。
【００５３】図４の（１）に示すように、溝１４を埋め
込むリンドープトポリシリコンからなる導電体膜４１を
全面に堆積した後、溝１４が形成されている領域の一部
分と溝１４が形成されていない領域とにまたがるよう
に、所定のレジストパターン８１を形成する。なお、こ
のとき、メモリセルが形成されるセルアレイ領域の部分
にはレジストパターン８１が形成されないようにする。
しかる後、上記レジストパターン８１をマスクに用いて
異方性エッチング（例えば反応性イオンエッチング）を
行う。
込むリンドープトポリシリコンからなる導電体膜４１を
全面に堆積した後、溝１４が形成されている領域の一部
分と溝１４が形成されていない領域とにまたがるよう
に、所定のレジストパターン８１を形成する。なお、こ
のとき、メモリセルが形成されるセルアレイ領域の部分
にはレジストパターン８１が形成されないようにする。
しかる後、上記レジストパターン８１をマスクに用いて
異方性エッチング（例えば反応性イオンエッチング）を
行う。
【００５４】上記エッチングは、図４の（２）に示すよ
うに、メモリセル領域において溝１４の内部のみに導電
体膜４１が残るようなエッチング条件により行う。その
ため、上記レジストパターン８１〔前記図４の（１）参
照〕で被覆された領域ではエッチングが行われず、溝１
４内において導電体膜４１と連続した状態を保って導電
体膜４１の一部が基板１０上に残される。その後、上記
レジストパターン８１を除去する。
うに、メモリセル領域において溝１４の内部のみに導電
体膜４１が残るようなエッチング条件により行う。その
ため、上記レジストパターン８１〔前記図４の（１）参
照〕で被覆された領域ではエッチングが行われず、溝１
４内において導電体膜４１と連続した状態を保って導電
体膜４１の一部が基板１０上に残される。その後、上記
レジストパターン８１を除去する。
【００５５】なお、溝１４の形成については、前記図２
の（１）によって説明したように、溝１４が格子状に形
成されていることから、一団のセルアレイ領域について
は、全ての溝１４がそれぞれ連結して形成されている。
の（１）によって説明したように、溝１４が格子状に形
成されていることから、一団のセルアレイ領域について
は、全ての溝１４がそれぞれ連結して形成されている。
【００５６】次いで、図４の（３）に示すように、露出
しているシリコン表面を酸化することにより、溝１４に
埋め込まれたプレート電極３２上に絶縁膜５１として酸
化膜を厚く成長させる。この酸化膜はシリコン柱１５に
おける第２の半導体層１３の側壁には薄く形成され、縦
型絶縁ゲート静電誘導トランジスタのゲート絶縁膜５２
となる。ここでは、ゲート絶縁膜５２の厚さが１０ｎｍ
に成るように酸化を行っている。また、基板１０上の導
電体膜４１もその上層部が酸化される。
しているシリコン表面を酸化することにより、溝１４に
埋め込まれたプレート電極３２上に絶縁膜５１として酸
化膜を厚く成長させる。この酸化膜はシリコン柱１５に
おける第２の半導体層１３の側壁には薄く形成され、縦
型絶縁ゲート静電誘導トランジスタのゲート絶縁膜５２
となる。ここでは、ゲート絶縁膜５２の厚さが１０ｎｍ
に成るように酸化を行っている。また、基板１０上の導
電体膜４１もその上層部が酸化される。
【００５７】次に、溝１４を埋め込むように上記絶縁膜
５１上に例えばリンドープトポリシリコンを堆積して導
電体膜６１を形成する。その後化学的機械研磨によっ
て、上記導電体膜６１の表面を平坦化する。さらに、上
記導電体膜６１を等方的にエッチングして、例えばシリ
コン柱１５における第２の半導体層１３の側方にのみ導
電体膜６１が位置するようにする。さらに、レジストマ
スクを用いたエッチングにより上記導電体膜６１を加工
してワード線５３（ゲート電極も含む）を形成する。
５１上に例えばリンドープトポリシリコンを堆積して導
電体膜６１を形成する。その後化学的機械研磨によっ
て、上記導電体膜６１の表面を平坦化する。さらに、上
記導電体膜６１を等方的にエッチングして、例えばシリ
コン柱１５における第２の半導体層１３の側方にのみ導
電体膜６１が位置するようにする。さらに、レジストマ
スクを用いたエッチングにより上記導電体膜６１を加工
してワード線５３（ゲート電極も含む）を形成する。
【００５８】さらに、酸化シリコン膜を全面に堆積して
層間絶縁膜１７を形成する。その後、層間絶縁膜１７表
面を例えば化学的機械研磨によって平坦化する。
層間絶縁膜１７を形成する。その後、層間絶縁膜１７表
面を例えば化学的機械研磨によって平坦化する。
【００５９】次に、ビットコンタクトの開口を行う。通
常のレジスト塗布とリソグラフィー技術により上記層間
絶縁膜１７上にビットコンタクトホールと電極取り出し
部となる接続孔を形成するマスクパターン（図示せず）
を形成した後、エッチングにより上記層間絶縁膜１７に
接続孔１８、７８を開口する。その後、接続孔１８、７
８内にプラグ１９、７９を形成する。このプラグ１９、
７９は、接続孔１８、７８内に導電体（例えばドープト
ポリシリコン）を埋め込み、接続孔１８、７８外の余剰
な導電体を除去して形成する。
常のレジスト塗布とリソグラフィー技術により上記層間
絶縁膜１７上にビットコンタクトホールと電極取り出し
部となる接続孔を形成するマスクパターン（図示せず）
を形成した後、エッチングにより上記層間絶縁膜１７に
接続孔１８、７８を開口する。その後、接続孔１８、７
８内にプラグ１９、７９を形成する。このプラグ１９、
７９は、接続孔１８、７８内に導電体（例えばドープト
ポリシリコン）を埋め込み、接続孔１８、７８外の余剰
な導電体を除去して形成する。
【００６０】さらにプラグ１９、７９上を含む層間絶縁
膜１７上にビット線および電源配線を形成するための導
電体膜を形成する。この導電体膜は、例えばタングステ
ン膜で形成する。次いで、ビット線を形成する際のマス
クとなるレジスト膜を形成した後、リソグラフィー技術
によりレジスト膜からなるマスクパターン（図示せず）
を形成する。このマスクパターンを用いてエッチングを
行い、上記ドレイン領域１６に接続する導電体膜からな
るビット線２０を形成するとともに、プラグ７９を介し
て導電体膜４１に接続する電源配線９１を形成する。以
上の工程を行うことによって、メモリセルアレイが形成
される。
膜１７上にビット線および電源配線を形成するための導
電体膜を形成する。この導電体膜は、例えばタングステ
ン膜で形成する。次いで、ビット線を形成する際のマス
クとなるレジスト膜を形成した後、リソグラフィー技術
によりレジスト膜からなるマスクパターン（図示せず）
を形成する。このマスクパターンを用いてエッチングを
行い、上記ドレイン領域１６に接続する導電体膜からな
るビット線２０を形成するとともに、プラグ７９を介し
て導電体膜４１に接続する電源配線９１を形成する。以
上の工程を行うことによって、メモリセルアレイが形成
される。
【００６１】上記製造方法では、図５に示すように、溝
１４が連結した状態に形成されていることから、溝１４
内部に残された導電体膜４１は、相互につながってい
て、また上記レジスト８１に被覆された部分の導電体膜
４１は溝１４内に形成された導電体膜４１と接続されて
いるので、基板１０上の導電体膜４１にプラグ７９を介
して電源配線９１〔前記図４の（３）参照〕を接続する
ことにより、溝１４内のプレート電極３２にも給電でき
るようになっている。
１４が連結した状態に形成されていることから、溝１４
内部に残された導電体膜４１は、相互につながってい
て、また上記レジスト８１に被覆された部分の導電体膜
４１は溝１４内に形成された導電体膜４１と接続されて
いるので、基板１０上の導電体膜４１にプラグ７９を介
して電源配線９１〔前記図４の（３）参照〕を接続する
ことにより、溝１４内のプレート電極３２にも給電でき
るようになっている。
【００６２】また、前記図１によって説明した半導体装
置においては、前記図４の（３）、図５に示すような構
成をとることができる。すなわち、前記図１によって説
明したように溝１４が格子状に連続した状態に形成され
ていて、溝１４内部に導電体膜４１が連続した状態に形
成されている。さらに上記導電体膜４１は基板１０上に
引き出された状態に形成されている。この基板１０上の
導電体膜４１にプラグ７９を介して電源配線９１が接続
されている。このような構成を取ることで、溝１４内の
プレート電極３２にも電源配線９１より給電できるよう
になる。
置においては、前記図４の（３）、図５に示すような構
成をとることができる。すなわち、前記図１によって説
明したように溝１４が格子状に連続した状態に形成され
ていて、溝１４内部に導電体膜４１が連続した状態に形
成されている。さらに上記導電体膜４１は基板１０上に
引き出された状態に形成されている。この基板１０上の
導電体膜４１にプラグ７９を介して電源配線９１が接続
されている。このような構成を取ることで、溝１４内の
プレート電極３２にも電源配線９１より給電できるよう
になる。
【００６３】次に、本発明の半導体記憶装置に係る第２
の実施の形態を、図６および図７によって説明する。図
６にレイアウト平面図を示し、図７に概略構成断面図を
示す。また、図６、図７では、前記図１によって説明し
た構成部品と同様のものには同一符号を付与する。
の実施の形態を、図６および図７によって説明する。図
６にレイアウト平面図を示し、図７に概略構成断面図を
示す。また、図６、図７では、前記図１によって説明し
た構成部品と同様のものには同一符号を付与する。
【００６４】図６、図７に示すように、半導体柱（以下
シリコン柱として説明する）１５の断面は長方形に形成
されており、その一つの側面に縦型絶縁ゲート静電誘導
トランジスタ５が形成されている構成となっている。
シリコン柱として説明する）１５の断面は長方形に形成
されており、その一つの側面に縦型絶縁ゲート静電誘導
トランジスタ５が形成されている構成となっている。
【００６５】すなわち、第１導電型（以下Ｐ型とする）
の半導体基板１１上には、第１導電型とは極性が逆であ
る第２の導電型の高濃度（Ｎ+ 型）の第１の半導体層１
２が形成されている。上記半導体基板１１にはＰ型のシ
リコン基板を用いる。また上記第１の半導体層１２には
Ｎ+ 型のシリコン層を用いる。上記第１の半導体層１２
上には第１の半導体層１２よりも低濃度の第２導電型
（Ｎ- 型）の第２の半導体層１３が形成されている。こ
の第２の半導体層１３はＮ- 型のシリコン層で形成され
ている。このように基板１０が構成されている。
の半導体基板１１上には、第１導電型とは極性が逆であ
る第２の導電型の高濃度（Ｎ+ 型）の第１の半導体層１
２が形成されている。上記半導体基板１１にはＰ型のシ
リコン基板を用いる。また上記第１の半導体層１２には
Ｎ+ 型のシリコン層を用いる。上記第１の半導体層１２
上には第１の半導体層１２よりも低濃度の第２導電型
（Ｎ- 型）の第２の半導体層１３が形成されている。こ
の第２の半導体層１３はＮ- 型のシリコン層で形成され
ている。このように基板１０が構成されている。
【００６６】上記基板１０の所定の領域上には、上記第
２の半導体層１３から上記半導体基板１１に達する溝１
４が形成されている。この所定の領域とは、メモリセル
アレイが形成される領域に格子状に形成された領域であ
る。この格子状に形成された溝１４により分離された長
方形断面のシリコン柱１５が１列置きに列方向に所定距
離だけずらして配列形成されている。この実施の形態で
は、シリコン柱１５の長方形断面の長手方向にその長方
形の長辺のおよそ２／３だけずらして形成されている。
２の半導体層１３から上記半導体基板１１に達する溝１
４が形成されている。この所定の領域とは、メモリセル
アレイが形成される領域に格子状に形成された領域であ
る。この格子状に形成された溝１４により分離された長
方形断面のシリコン柱１５が１列置きに列方向に所定距
離だけずらして配列形成されている。この実施の形態で
は、シリコン柱１５の長方形断面の長手方向にその長方
形の長辺のおよそ２／３だけずらして形成されている。
【００６７】上記溝１４内には上記第１の半導体層１２
よりも低い状態に、キャパシタ絶縁膜３１を介して導電
体が埋め込まれ、その導電体によりキャパシタのプレー
ト電極３２が構成されている。したがって、上記キャパ
シタのプレート電極３２はキャパシタ絶縁膜３１により
半導体基板１１および第１の半導体層１２と隔絶されて
いる。
よりも低い状態に、キャパシタ絶縁膜３１を介して導電
体が埋め込まれ、その導電体によりキャパシタのプレー
ト電極３２が構成されている。したがって、上記キャパ
シタのプレート電極３２はキャパシタ絶縁膜３１により
半導体基板１１および第１の半導体層１２と隔絶されて
いる。
【００６８】上記シリコン柱１５における第１の半導体
層１２の部分は、高濃度にドーピングされていて、ＤＲ
ＡＭのキャパシタの電荷蓄積電極３３として機能する。
上記キャパシタ絶縁膜３１は、主として窒化シリコン膜
からなり、例えば２ｎｍ以上１０ｎｍ以下の膜厚、好ま
しくは２ｎｍ以上５ｎｍ以下の膜厚に形成されている。
このような膜厚に形成することによって、キャパシタの
容量を最大限にし、電荷蓄積量を大きく保つように構成
されている。
層１２の部分は、高濃度にドーピングされていて、ＤＲ
ＡＭのキャパシタの電荷蓄積電極３３として機能する。
上記キャパシタ絶縁膜３１は、主として窒化シリコン膜
からなり、例えば２ｎｍ以上１０ｎｍ以下の膜厚、好ま
しくは２ｎｍ以上５ｎｍ以下の膜厚に形成されている。
このような膜厚に形成することによって、キャパシタの
容量を最大限にし、電荷蓄積量を大きく保つように構成
されている。
【００６９】また、上記シリコン柱１５の上面には第２
の半導体層１３よりも高濃度の第２導電型（Ｎ+ 型）の
半導体領域が形成され、このＮ+ 型の半導体領域が絶縁
ゲート静電誘導トランジスタのドレイン領域１６とな
る。
の半導体層１３よりも高濃度の第２導電型（Ｎ+ 型）の
半導体領域が形成され、このＮ+ 型の半導体領域が絶縁
ゲート静電誘導トランジスタのドレイン領域１６とな
る。
【００７０】さらに、プレート電極３２上および基板１
０上には第１の層間絶縁膜５６が形成されている。上記
第１の層間絶縁膜５６は、例えば酸化シリコンで形成さ
れている。この第１の層間絶縁膜５６にはワード線形成
用の溝５７が上記シリコン柱１５の一方の側壁のみが露
出するように形成されている。さらに、溝５７内のシリ
コン柱１５の側壁にはゲート絶縁膜５８を介してワード
線５３（ゲート電極も含む）が形成されている。このワ
ード線（ゲート電極）５３は、上記シリコン柱１５にお
ける第２の半導体層１３の側方に上記ゲート絶縁膜５８
を介して形成される。
０上には第１の層間絶縁膜５６が形成されている。上記
第１の層間絶縁膜５６は、例えば酸化シリコンで形成さ
れている。この第１の層間絶縁膜５６にはワード線形成
用の溝５７が上記シリコン柱１５の一方の側壁のみが露
出するように形成されている。さらに、溝５７内のシリ
コン柱１５の側壁にはゲート絶縁膜５８を介してワード
線５３（ゲート電極も含む）が形成されている。このワ
ード線（ゲート電極）５３は、上記シリコン柱１５にお
ける第２の半導体層１３の側方に上記ゲート絶縁膜５８
を介して形成される。
【００７１】したがって、シリコン柱１５の側面におい
て、例えば、ワード線（ゲート電極）５３の上面はほぼ
第２の半導体層１３の上面と同等の高さに形成されてい
て、ワード線（ゲート電極）５３の下面はほぼ第２の半
導体層１３の下面と同等の高さに形成されている。な
お、上記ワード線（ゲート電極）５３とキャパシタのプ
レート電極３２との間の上記第１の層間絶縁膜５６はプ
レート電極３２とゲート電極５３とを絶縁分離される厚
さが残されている。
て、例えば、ワード線（ゲート電極）５３の上面はほぼ
第２の半導体層１３の上面と同等の高さに形成されてい
て、ワード線（ゲート電極）５３の下面はほぼ第２の半
導体層１３の下面と同等の高さに形成されている。な
お、上記ワード線（ゲート電極）５３とキャパシタのプ
レート電極３２との間の上記第１の層間絶縁膜５６はプ
レート電極３２とゲート電極５３とを絶縁分離される厚
さが残されている。
【００７２】また、上記ゲート絶縁膜５８は、例えば２
ｎｍ以上１０ｎｍ以下の膜厚、好ましくは２ｎｍ以上５
ｎｍ以下の膜厚に形成されている。ここでは、ゲート絶
縁膜５８は１０ｎｍの厚さに形成されている。
ｎｍ以上１０ｎｍ以下の膜厚、好ましくは２ｎｍ以上５
ｎｍ以下の膜厚に形成されている。ここでは、ゲート絶
縁膜５８は１０ｎｍの厚さに形成されている。
【００７３】さらに上記溝５７を埋め込むとともに上記
第１の層間絶縁膜５６上には第２の層間絶縁膜５９が形
成され、その表面は平坦化されている。この第２の層間
絶縁膜５９は例えば酸化シリコン膜からなる。図面で
は、平坦化により第１の層間絶縁膜５６表面が露出さ
れ、溝５７内にのみ第２の層間絶縁膜５９が残されてい
る場合を示した。なお、第２の層間絶縁膜５９は第１の
層間絶縁膜５６上に残されていてもよい。以下、第１、
第２の層間絶縁膜５６、５９を層間絶縁膜１７として説
明する。
第１の層間絶縁膜５６上には第２の層間絶縁膜５９が形
成され、その表面は平坦化されている。この第２の層間
絶縁膜５９は例えば酸化シリコン膜からなる。図面で
は、平坦化により第１の層間絶縁膜５６表面が露出さ
れ、溝５７内にのみ第２の層間絶縁膜５９が残されてい
る場合を示した。なお、第２の層間絶縁膜５９は第１の
層間絶縁膜５６上に残されていてもよい。以下、第１、
第２の層間絶縁膜５６、５９を層間絶縁膜１７として説
明する。
【００７４】上記層間絶縁膜１７には、上記シリコン柱
１５に形成されているドレイン領域１６に達する接続孔
１８が形成され、この接続孔１８内には上記ドレイン領
域１６に接続するプラグ１９が形成されている。さら
に、プラグ１９に接続するように、上記層間絶縁膜１７
上にはメモリセルアレイのビット線２０が接続されてい
る。
１５に形成されているドレイン領域１６に達する接続孔
１８が形成され、この接続孔１８内には上記ドレイン領
域１６に接続するプラグ１９が形成されている。さら
に、プラグ１９に接続するように、上記層間絶縁膜１７
上にはメモリセルアレイのビット線２０が接続されてい
る。
【００７５】上記構成の絶縁ゲート静電誘導トランジス
タ５は、電流が縦方向に流れることになる。つまり縦型
絶縁ゲート静電誘導トランジスタとなっている。この縦
型絶縁ゲート静電誘導トランジスタでは、ワード線（ゲ
ート電極）５３がシリコン柱１５の一方側に配置されて
いることから、シリコン柱１５の第２の半導体層１３部
分に絶縁ゲート静電誘導トランジスタ５のチャネルが形
成されることになる。
タ５は、電流が縦方向に流れることになる。つまり縦型
絶縁ゲート静電誘導トランジスタとなっている。この縦
型絶縁ゲート静電誘導トランジスタでは、ワード線（ゲ
ート電極）５３がシリコン柱１５の一方側に配置されて
いることから、シリコン柱１５の第２の半導体層１３部
分に絶縁ゲート静電誘導トランジスタ５のチャネルが形
成されることになる。
【００７６】上記第２の実施の形態では、図８に示すよ
うに、１本のワード線５３−１が選択された場合には、
選択されたメモリセルＭ１１のビット線２０−１に隣接
するビット線２０−２につながるメモリセルＭ２２は選
択されない構成になっている。つまり、折り返しビット
線方式になっており、ノイズに強いセルといえる。
うに、１本のワード線５３−１が選択された場合には、
選択されたメモリセルＭ１１のビット線２０−１に隣接
するビット線２０−２につながるメモリセルＭ２２は選
択されない構成になっている。つまり、折り返しビット
線方式になっており、ノイズに強いセルといえる。
【００７７】また第２の実施の形態では、シリコン柱１
５の外周長を長く形成できるので、外周長×高さで決ま
るキャパシタ面積を大きくできるという利点がある。ま
た、メモリセルの短辺方向がビット線２０方向になって
いることから、ビット線２０を短くできる。具体的に
は、通常１本のビット線２０に例えば１２８ビットのメ
モリセルがつながるとすると、ビット線２０の長さはセ
ルのビット線２０方向の長さ×ビット数になる。従来の
メモリセルでは、セルの長手方向にビット線が形成され
ているため、相対的にビット線が長くなっていたが、第
２の実施の形態では、ビット線２０はセルの短辺方向に
形成されていることから、短くすることが可能になる。
５の外周長を長く形成できるので、外周長×高さで決ま
るキャパシタ面積を大きくできるという利点がある。ま
た、メモリセルの短辺方向がビット線２０方向になって
いることから、ビット線２０を短くできる。具体的に
は、通常１本のビット線２０に例えば１２８ビットのメ
モリセルがつながるとすると、ビット線２０の長さはセ
ルのビット線２０方向の長さ×ビット数になる。従来の
メモリセルでは、セルの長手方向にビット線が形成され
ているため、相対的にビット線が長くなっていたが、第
２の実施の形態では、ビット線２０はセルの短辺方向に
形成されていることから、短くすることが可能になる。
【００７８】また、ＤＲＡＭでは、メモリセルに蓄えら
れたビット線の電位を変化させ、その電位の変化をセン
スアンプで読み出すので、ビット線の持つ寄生容量が小
さいほど、電位の変化が大きくなる。一般に、メモリセ
ルのキャパシタ容量をＣｓ、ビット線の容量をＣｂとす
ると、Ｃｂ／Ｃｓの値を小さくすることがセル動作にと
っては有利となる。そのため、配線長を短くして寄生容
量Ｃｂを低減できることは有効である。
れたビット線の電位を変化させ、その電位の変化をセン
スアンプで読み出すので、ビット線の持つ寄生容量が小
さいほど、電位の変化が大きくなる。一般に、メモリセ
ルのキャパシタ容量をＣｓ、ビット線の容量をＣｂとす
ると、Ｃｂ／Ｃｓの値を小さくすることがセル動作にと
っては有利となる。そのため、配線長を短くして寄生容
量Ｃｂを低減できることは有効である。
【００７９】次に、本発明の半導体記憶装置の製造方法
に係る第２の実施の形態を、図９、図１０によって説明
する。
に係る第２の実施の形態を、図９、図１０によって説明
する。
【００８０】図９の（１）に示すように、溝１４内にプ
レート電極３２を形成する工程までは、前記第１の実施
の形態の製造方法と同様のプロセスによって行われる。
すなわち、Ｐ型の半導体基板１１上にＮ型の半導体層１
２、Ｎ- 型の第２の半導体層１３を順に堆積して形成す
る。このようにして基板１０が構成される。さらに、イ
オン注入法によって、第２の半導体層１３の上部にＮ+
型の半導体領域からなるドレイン領域１６を形成する。
次いで、上記シリコン基板１１に達する溝１４を形成す
ることで半導体柱（以下シリコン柱と記す）１５を形成
する。次に、溝１４の内部のシリコン表面にキャパシタ
絶縁膜３１を例えば窒化シリコン膜で形成し、さらに、
溝１４の内部にキャパシタのプレート電極３２を形成す
る。このとき、プレート電極３２の上面は、第１の半導
体層１２上面よりも低くなるように形成する。
レート電極３２を形成する工程までは、前記第１の実施
の形態の製造方法と同様のプロセスによって行われる。
すなわち、Ｐ型の半導体基板１１上にＮ型の半導体層１
２、Ｎ- 型の第２の半導体層１３を順に堆積して形成す
る。このようにして基板１０が構成される。さらに、イ
オン注入法によって、第２の半導体層１３の上部にＮ+
型の半導体領域からなるドレイン領域１６を形成する。
次いで、上記シリコン基板１１に達する溝１４を形成す
ることで半導体柱（以下シリコン柱と記す）１５を形成
する。次に、溝１４の内部のシリコン表面にキャパシタ
絶縁膜３１を例えば窒化シリコン膜で形成し、さらに、
溝１４の内部にキャパシタのプレート電極３２を形成す
る。このとき、プレート電極３２の上面は、第１の半導
体層１２上面よりも低くなるように形成する。
【００８１】次いで、図９の（２）に示すように、溝１
４の内部を埋め込むとともに基板１０上に第１の層間絶
縁膜５６を形成する。次いで、化学的機械研磨によっ
て、第１の層間絶縁膜５６表面を平坦化する。
４の内部を埋め込むとともに基板１０上に第１の層間絶
縁膜５６を形成する。次いで、化学的機械研磨によっ
て、第１の層間絶縁膜５６表面を平坦化する。
【００８２】その後、図９の（３）に示すように、リソ
グラフィー技術とエッチング技術とを用いて、ワード線
が形成される溝５７を、上記シリコン柱１５の一側面が
露出されるように形成する。このとき、溝５７の底部は
第１の半導体層１２の上面とほぼ同等の高さもしくはや
や高めに形成する。
グラフィー技術とエッチング技術とを用いて、ワード線
が形成される溝５７を、上記シリコン柱１５の一側面が
露出されるように形成する。このとき、溝５７の底部は
第１の半導体層１２の上面とほぼ同等の高さもしくはや
や高めに形成する。
【００８３】次に、図１０の（４）に示すように、露出
しているシリコン表面を酸化することにより、溝５７内
のシリコン柱１５表面に縦型絶縁ゲート静電誘導トラン
ジスタのゲート絶縁膜５８を形成する。ここでは、ゲー
ト絶縁膜５８の厚さが１０ｎｍに成るように酸化を行っ
ている。
しているシリコン表面を酸化することにより、溝５７内
のシリコン柱１５表面に縦型絶縁ゲート静電誘導トラン
ジスタのゲート絶縁膜５８を形成する。ここでは、ゲー
ト絶縁膜５８の厚さが１０ｎｍに成るように酸化を行っ
ている。
【００８４】次いで、溝５７を埋め込むように上記第１
の層間絶縁膜５６上に例えばリンドープトポリシリコン
を堆積して導電体膜６１を形成する。その後化学的機械
研磨によって、第１の層間絶縁膜５６上の上記導電体膜
６１を除去する。
の層間絶縁膜５６上に例えばリンドープトポリシリコン
を堆積して導電体膜６１を形成する。その後化学的機械
研磨によって、第１の層間絶縁膜５６上の上記導電体膜
６１を除去する。
【００８５】さらに、図１０の（５）に示すように、上
記導電体膜６１〔前記図１０の（４）参照〕を等方的に
エッチングして、ワード線（ゲート電極）５３を形成す
る。上記ワード線（ゲート電極）５３は、例えばシリコ
ン柱１５の側面において、ワード線５３（ゲート電極）
の上面がほぼ第２の半導体層１３の上面と同等の高さに
形成され、ワード線５３（ゲート電極）の下面はほぼ第
２の半導体層１３の下面と同等の高さに形成される。な
お、上記ワード線５３（ゲート電極）とキャパシタのプ
レート電極３２との間の上記第１の層間絶縁膜５６はプ
レート電極３２とワード線（ゲート電極）５３とを絶縁
分離される厚さが残されるようにする。
記導電体膜６１〔前記図１０の（４）参照〕を等方的に
エッチングして、ワード線（ゲート電極）５３を形成す
る。上記ワード線（ゲート電極）５３は、例えばシリコ
ン柱１５の側面において、ワード線５３（ゲート電極）
の上面がほぼ第２の半導体層１３の上面と同等の高さに
形成され、ワード線５３（ゲート電極）の下面はほぼ第
２の半導体層１３の下面と同等の高さに形成される。な
お、上記ワード線５３（ゲート電極）とキャパシタのプ
レート電極３２との間の上記第１の層間絶縁膜５６はプ
レート電極３２とワード線（ゲート電極）５３とを絶縁
分離される厚さが残されるようにする。
【００８６】さらに、ワード線５３（ゲート電極）上の
溝５７を埋め込むように上記第１の層間絶縁膜５６上に
例えば酸化シリコン膜を堆積して第２の層間絶縁膜５９
を形成する。以下、第１の層間絶縁膜５６と第２の層間
絶縁膜５９をあわせて層間絶縁膜１７とする。その後、
層間絶縁膜１７表面を例えば化学的機械研磨によって平
坦化する。図面では、平坦化により第１の層間絶縁膜５
６表面が露出され、溝５７内にのみ第２の層間絶縁膜５
９が残されている場合を示した。なお、第２の層間絶縁
膜５９は第１の層間絶縁膜５６上に残されていてもよ
い。
溝５７を埋め込むように上記第１の層間絶縁膜５６上に
例えば酸化シリコン膜を堆積して第２の層間絶縁膜５９
を形成する。以下、第１の層間絶縁膜５６と第２の層間
絶縁膜５９をあわせて層間絶縁膜１７とする。その後、
層間絶縁膜１７表面を例えば化学的機械研磨によって平
坦化する。図面では、平坦化により第１の層間絶縁膜５
６表面が露出され、溝５７内にのみ第２の層間絶縁膜５
９が残されている場合を示した。なお、第２の層間絶縁
膜５９は第１の層間絶縁膜５６上に残されていてもよ
い。
【００８７】次に、図１０の（６）に示すように、ビッ
トコンタクトの開口を行う。通常のレジスト塗布とリソ
グラフィー技術により上記層間絶縁膜１７上にビットコ
ンタクトホールとなる接続孔を形成するマスクパターン
（図示せず）を形成した後、エッチングにより上記層間
絶縁膜１７に接続孔１８を開口する。その後、接続孔１
８内にプラグ１９を形成する。このプラグ１９、接続孔
１８内に導電体（例えばドープトポリシリコン）を埋め
込み、接続孔１８外の余剰な導電体を除去して形成す
る。
トコンタクトの開口を行う。通常のレジスト塗布とリソ
グラフィー技術により上記層間絶縁膜１７上にビットコ
ンタクトホールとなる接続孔を形成するマスクパターン
（図示せず）を形成した後、エッチングにより上記層間
絶縁膜１７に接続孔１８を開口する。その後、接続孔１
８内にプラグ１９を形成する。このプラグ１９、接続孔
１８内に導電体（例えばドープトポリシリコン）を埋め
込み、接続孔１８外の余剰な導電体を除去して形成す
る。
【００８８】さらにプラグ１９上を含む層間絶縁膜１７
上にビット線を形成するための導電体膜を形成する。こ
の導電体膜は、例えばタングステン膜で形成する。次い
で、ビット線を形成する際のマスクとなるレジスト膜を
形成した後、リソグラフィー技術によりレジスト膜から
なるマスクパターン（図示せず）を形成する。このマス
クパターンを用いてエッチングを行い、上記ドレイン領
域１６に接続する導電体膜からなるビット線２０を形成
する。以上の工程を行うことによって、前記図６及び図
７によって説明したのと同様なるメモリセルアレイが形
成される。
上にビット線を形成するための導電体膜を形成する。こ
の導電体膜は、例えばタングステン膜で形成する。次い
で、ビット線を形成する際のマスクとなるレジスト膜を
形成した後、リソグラフィー技術によりレジスト膜から
なるマスクパターン（図示せず）を形成する。このマス
クパターンを用いてエッチングを行い、上記ドレイン領
域１６に接続する導電体膜からなるビット線２０を形成
する。以上の工程を行うことによって、前記図６及び図
７によって説明したのと同様なるメモリセルアレイが形
成される。
【００８９】上記第２の実施の形態では、ワード線５３
の形成を第１の層間絶縁膜５６に形成した溝５７に埋め
込んで行い、シリコン柱１５の側面にトランジスタを形
成することができるので、ワード線５２の加工を容易に
できるという利点がある。
の形成を第１の層間絶縁膜５６に形成した溝５７に埋め
込んで行い、シリコン柱１５の側面にトランジスタを形
成することができるので、ワード線５２の加工を容易に
できるという利点がある。
【００９０】なお、上記各実施の形態においては、酸化
膜等の平坦化技術に化学的機械研磨を用いたが、例えば
エッチバック技術により平坦化を行うことも可能であ
る。
膜等の平坦化技術に化学的機械研磨を用いたが、例えば
エッチバック技術により平坦化を行うことも可能であ
る。
【００９１】
【発明の効果】以上、説明したように本発明の半導体記
憶装置によれば、電荷蓄積用のキャパシタと絶縁ゲート
静電誘導トランジスタとビット線とが縦積みされた構造
となっており、また、各メモリセル間の分離も溝内に埋
め込まれたキャパシタのプレート電極で構成されている
ので、メモリセルの平面的占有面積が小さくなってい
る。そのため、メモリセルの縮小化が図れる。
憶装置によれば、電荷蓄積用のキャパシタと絶縁ゲート
静電誘導トランジスタとビット線とが縦積みされた構造
となっており、また、各メモリセル間の分離も溝内に埋
め込まれたキャパシタのプレート電極で構成されている
ので、メモリセルの平面的占有面積が小さくなってい
る。そのため、メモリセルの縮小化が図れる。
【００９２】また縦型絶縁ゲート静電誘導トランジスタ
をメモリセルのワードトランジスタとして使うため、ト
ランジスタのゲート長を長くしてもセル面積を増加させ
る要因とはならず、十分にマージンを持ったトランジス
タのゲート長にすることができる。また電荷蓄積用のキ
ャパシタの容量は、電荷蓄積部分の長さを深さ方向に長
くすることで大きくすることができるので、微細化して
も大きな制限が無く容量が確保される。
をメモリセルのワードトランジスタとして使うため、ト
ランジスタのゲート長を長くしてもセル面積を増加させ
る要因とはならず、十分にマージンを持ったトランジス
タのゲート長にすることができる。また電荷蓄積用のキ
ャパシタの容量は、電荷蓄積部分の長さを深さ方向に長
くすることで大きくすることができるので、微細化して
も大きな制限が無く容量が確保される。
【００９３】以上、説明したように本発明の半導体記憶
装置の製造方法によれば、電荷蓄積用のキャパシタと絶
縁ゲート静電誘導トランジスタとビット線とが縦積みさ
れた構造に形成されるので、また、各メモリセル間の分
離が溝内に埋め込まれたキャパシタのプレート電極で形
成されるので、平面的占有面積の小さなメモリセルを形
成することができる。
装置の製造方法によれば、電荷蓄積用のキャパシタと絶
縁ゲート静電誘導トランジスタとビット線とが縦積みさ
れた構造に形成されるので、また、各メモリセル間の分
離が溝内に埋め込まれたキャパシタのプレート電極で形
成されるので、平面的占有面積の小さなメモリセルを形
成することができる。
【００９４】また溝を形成した後、薄膜絶縁膜を介して
導電体を埋め込むことでプレート電極を形成し、さらに
絶縁膜を介して導電体を埋め込むことでワード線を形成
するので、工程が簡単化される。またメモリセル内の微
細なコンタクトの形成はビット線を接続するためのビッ
トコンタクトだけで済む。そのため、工程が単純化さ
れ、製造上の負荷が低減される。
導電体を埋め込むことでプレート電極を形成し、さらに
絶縁膜を介して導電体を埋め込むことでワード線を形成
するので、工程が簡単化される。またメモリセル内の微
細なコンタクトの形成はビット線を接続するためのビッ
トコンタクトだけで済む。そのため、工程が単純化さ
れ、製造上の負荷が低減される。
【００９５】また縦型絶縁ゲート静電誘導トランジスタ
のゲート長が深さ方向となるため、トランジスタのゲー
ト長を長くしてもセル面積を増加させる要因とはなら
ず、十分にマージンを持ったゲート長のトランジスタの
形成が可能になる。また電荷蓄積用のキャパシタの容量
は、電荷蓄積部分の長さを深さ方向に長くすることで大
きくすることができるので、微細化しても平面的な占有
面積に対して大きな制限を受けること無く、大容量のキ
ャパシタの形成が可能になる。したがって、容量が十分
に確保されたキャパシタが形成される。
のゲート長が深さ方向となるため、トランジスタのゲー
ト長を長くしてもセル面積を増加させる要因とはなら
ず、十分にマージンを持ったゲート長のトランジスタの
形成が可能になる。また電荷蓄積用のキャパシタの容量
は、電荷蓄積部分の長さを深さ方向に長くすることで大
きくすることができるので、微細化しても平面的な占有
面積に対して大きな制限を受けること無く、大容量のキ
ャパシタの形成が可能になる。したがって、容量が十分
に確保されたキャパシタが形成される。
【００９６】また、本発明のによれば、Ｐ型の半導体基
板上に高濃度の第２導電型のからなる第１の半導体層を
形成し、さらにその上に第１の半導体層よりも低濃度の
第２導電型からなる第２の半導体層を形成しているの
で、この第２の半導体層に通常のＣＭＯＳ工程によっ
て、ＣＭＯＳＬＳＩ回路を容易に形成できる。したがっ
て、ＤＲＡＭセル形成とＣＭＯＳとのプロセスの整合性
が優れている。
板上に高濃度の第２導電型のからなる第１の半導体層を
形成し、さらにその上に第１の半導体層よりも低濃度の
第２導電型からなる第２の半導体層を形成しているの
で、この第２の半導体層に通常のＣＭＯＳ工程によっ
て、ＣＭＯＳＬＳＩ回路を容易に形成できる。したがっ
て、ＤＲＡＭセル形成とＣＭＯＳとのプロセスの整合性
が優れている。
【００９７】さらに、ＣＭＯＳ回路の下部に存在する第
１の半導体層は、α線などの入射によってシリコン基板
中に発生する不要キャリアの迅速な再結合の場所となる
ので、α線によって引き起こされる回路動作不良。いわ
ゆるソフトエラーに対しても有効となっている。
１の半導体層は、α線などの入射によってシリコン基板
中に発生する不要キャリアの迅速な再結合の場所となる
ので、α線によって引き起こされる回路動作不良。いわ
ゆるソフトエラーに対しても有効となっている。
【００９８】さらに本発明は、第１の実施の形態に示し
たように、オープンビット線方式のいずれにも適用する
ことができ、さらに第２の実施の形態に示したように、
折り返しビット線方式にも適用することができ、回路構
成に対して自由度が高いセルといえる。
たように、オープンビット線方式のいずれにも適用する
ことができ、さらに第２の実施の形態に示したように、
折り返しビット線方式にも適用することができ、回路構
成に対して自由度が高いセルといえる。
【図１】本発明の半導体記憶装置に係る第１の実施の形
態を示し、（１）はレイアウト平面図であり、（２）は
Ａ−Ａ’線の概略構成断面図である。
態を示し、（１）はレイアウト平面図であり、（２）は
Ａ−Ａ’線の概略構成断面図である。
【図２】本発明の半導体記憶装置の製造方法に係る第１
の実施の形態を示す概略構成断面図である。
の実施の形態を示す概略構成断面図である。
【図３】本発明の半導体記憶装置の製造方法に係る第１
の実施の形態を示す概略構成断面図である。
の実施の形態を示す概略構成断面図である。
【図４】溝に埋め込まれた導電体膜と電源配線との接続
方法を示す概略構成断面図である。
方法を示す概略構成断面図である。
【図５】溝に埋め込まれた導電体膜と電源配線との接続
方法を示すレイアウト図である。
方法を示すレイアウト図である。
【図６】本発明の半導体記憶装置に係る第２の実施の形
態を示すレイアウト平面図である。
態を示すレイアウト平面図である。
【図７】本発明の半導体記憶装置に係る第２の実施の形
態を示し、（１）は図６のレイアウト平面図におけるＸ
−Ｘ’線の概略構成断面図、（２）は図６のレイアウト
平面図におけるＹ−Ｙ’線の概略構成断面図である。
態を示し、（１）は図６のレイアウト平面図におけるＸ
−Ｘ’線の概略構成断面図、（２）は図６のレイアウト
平面図におけるＹ−Ｙ’線の概略構成断面図である。
【図８】本発明の半導体記憶装置に係る第２の実施の形
態を説明する回路図である。
態を説明する回路図である。
【図９】本発明の半導体記憶装置の製造方法に係る第２
の実施の形態を示す概略構成断面図である。
の実施の形態を示す概略構成断面図である。
【図１０】本発明の半導体記憶装置の製造方法に係る第
２の実施の形態を示す概略構成断面図である。
２の実施の形態を示す概略構成断面図である。
【図１１】従来のＤＲＡＭの構成を説明する回路図であ
る。
る。
１…半導体記憶装置、３…キャパシタ、５…縦型の絶縁
ゲート静電誘導トランジスタ、１５…半導体柱（シリコ
ン柱）、１６…ドレイン領域、２０…ビット線、３３…
電荷蓄積電極
ゲート静電誘導トランジスタ、１５…半導体柱（シリコ
ン柱）、１６…ドレイン領域、２０…ビット線、３３…
電荷蓄積電極
Claims (13)
- 【請求項１】 ダイナミックランダムアクセスメモリを
備えた半導体記憶装置において、 前記ダイナミックランダムアクセスメモリのメモリセル
は、 半導体柱と、 前記半導体柱の一方側を電極に用いたキャパシタと、 前記半導体柱の他方側をアクティブ領域に用いた縦型の
絶縁ゲート静電誘導トランジスタとを備え、 前記半導体柱にビット線が接続されていることを特徴と
する半導体記憶装置。 - 【請求項２】 第１導電型の半導体基板と、 前記第１導電型の半導体基板上に形成された第２導電型
の第１の半導体層と、 前記第１の半導体層よりも低濃度のものであって前記第
１の半導体層上に形成された第２導電型の第２の半導体
層とからなる基板と、 所定の領域に形成されたもので前記半導体基板まで掘り
下げられた溝と、 前記溝間に形成されたもので主として前記第１の半導体
層からなる柱状の前記半導体柱と、 前記溝内において前記第１の半導体層に対向するよう
に、前記溝内に前記半導体基板および前記第１の半導体
層とキャパシタ絶縁膜を介して埋め込まれた導電体から
なる前記キャパシタのプレート電極と、 前記プレート電極上に前記第２の半導体層に対向するも
ので前記プレート電極および前記第１の半導体層および
前記第２の半導体層と絶縁膜を介して埋め込まれた導電
体からなる前記絶縁ゲート静電誘導トランジスタのゲー
ト電極を含むワード線と、 前記半導体柱の上面に形成された第２導電型の半導体領
域からなる前記絶縁ゲート静電誘導トランジスタのドレ
イン領域と、 前記ドレイン領域に接続されたメモリセルアレイのビッ
ト線とを備えたことを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 前記ワード線のうち、前記メモリセル内
の前記絶縁ゲート静電誘導トランジスタのゲート電極
は、前記半導体柱の側周を囲むように形成されているこ
とを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記ワード線のうち、前記メモリセル内
の前記絶縁ゲート静電誘導トランジスタのゲート電極
は、前記半導体柱の側壁の一部にゲート絶縁膜を介して
接するように形成されていることを特徴とする請求項２
記載の半導体記憶装置。 - 【請求項５】 前記溝に埋め込まれた前記プレート電極
を前記溝の周縁部分で前記基板上に延在するように形成
した電極と、 前記延在させた部分の電極に接続される電源配線とを備
えたことを特徴とする請求項２記載の半導体記憶装置。 - 【請求項６】 前記半導体柱は、１列置きに列方向に所
定距離だけずらして配列されていることを特徴とする請
求項２記載の半導体記憶装置。 - 【請求項７】 前記メモリセルの動作にかかわる前記ワ
ード線は、前記ビット線の配設方向に隣接するセル配列
のうち、１列ごとのセルにおけるトランジスタのゲート
電極であることを特徴とする請求項６記載の半導体記憶
装置。 - 【請求項８】 第１導電型の半導体基板上に第２導電型
の第１の半導体層と前記第１の半導体層よりも低濃度と
なる第２導電型の第２の半導体層とを順に成膜して基板
を形成する工程と、 前記基板の所定の領域に前記半導体基板まで掘り下げら
れた溝を形成するとともに、前記溝間に主として前記第
１の半導体層からなる柱状の半導体柱を形成する工程
と、 前記溝内において前記第１の半導体層に対向するよう
に、前記溝内に前記半導体基板および前記第１の半導体
層とキャパシタ絶縁膜を介して導電体を埋め込むことで
キャパシタのプレート電極を形成する工程と、 前記プレート電極上に前記第２の半導体層に対向するも
ので前記プレート電極および前記第１の半導体層および
前記第２の半導体層と絶縁膜を介して導電体を埋め込む
ことで絶縁ゲート静電誘導トランジスタのゲート電極を
含むワード線を形成する工程と、 前記半導体柱の上面に前記第２の半導体層よりも高濃度
の第２導電型の半導体領域からなる前記絶縁ゲート静電
誘導トランジスタのドレイン領域を形成する工程と、 前記基板上に層間絶縁膜を形成した後、前記層間絶縁膜
上に、前記ドレイン領域に接続するビット線を形成する
工程とを備えたことを特徴とする半導体記憶装置の製造
方法。 - 【請求項９】 前記ワード線のうち、前記メモリセル内
の前記絶縁ゲート静電誘導トランジスタのゲート電極
は、前記半導体柱の側周を囲むように形成されることを
特徴とする請求項８記載の半導体記憶装置の製造方法。 - 【請求項１０】 前記ワード線のうち、前記メモリセル
内の前記絶縁ゲート静電誘導トランジスタのゲート電極
は、前記半導体柱の側壁の一部にゲート絶縁膜を介して
接するように形成されることを特徴とする請求項８記載
の半導体記憶装置の製造方法。 - 【請求項１１】 前記溝に埋め込んで電極を形成する際
に、前記溝の周縁部分で前記基板上に延在するように前
記電極を形成し、 前記延在させた部分の電極はセルプレート電源配線と接
続することを特徴とする請求項８記載の半導体記憶装置
の製造方法。 - 【請求項１２】 前記半導体柱は、１列置きに列方向に
所定距離だけずらして配列されることを特徴とする請求
項８記載の半導体記憶装置の製造方法。 - 【請求項１３】 前記メモリセルの動作にかかわる前記
ワード線は、前記ビット線の配設方向に隣接するセル配
列のうち、１列ごとのセルにおけるトランジスタのゲー
ト電極であることを特徴とする請求項１２記載の半導体
記憶装置の製造方法。
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