KR100956476B1 - Ｄｒａｍ 소자의 구조 및 제조 방법 - Google Patents
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Abstract
본 발명은 4F2의 셀 크기를 갖는 DRAM 소자의 구조 및 이의 제조 방법에 관한 것으로서, 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인(Word Line); 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인(Bit Line);및 트랜지스터 및 트랜지스터의 소스 단자에 전기적으로 연결되는 커패시터를 갖고, 트랜지스터의 게이트 단자는 워드 라인 접점을 통해 워드 라인에 전기적으로 연결되고, 트랜지스터의 드레인 단자는 비트 라인 접점을 통해 비트 라인에 전기적으로 연결되는 복수의 메모리 셀을 포함하고, 워드 라인에 연결되는 워드 라인 접점은 인접한 워드 라인에 연결되는 워드 라인 접점과 엇갈리게 배치되고, 비트 라인에 연결되는 비트 라인 접점은 인접한 비트 라인에 연결되는 비트 라인 접점과 엇갈리에 배치되면, 하나의 워드 라인 접점에 대하여 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자가 전기적으로 연결되고, 하나의 비트 라인 접점에 대하여 인접한 2개의 메모리 셀의 트랜지스터의 드레인 단자가 전기적으로 연결되며, 워드 라인 접점에 전기적으로 연결된 2개의 메모리 셀의 트렌지스터의 드레인 단자는 서로 다른 비트 라인 접점을 통하여 서로 다른 비트 라인에 전기적으로 연결되는 DRAM 소자 구조, 및 이의 제조 방법을 제공한다.
Description
본 발명은 4F2의 셀 크기를 갖는 DRAM 소자의 구조 및 이의 제조 방법에 관한 것이다.
RAM(Random Access Memory)은 읽고 쓰기가 자유로운 컴퓨터 기억장치로 데이터를 임시로 저장하는 데 주로 쓰인다. DRAM(Dynamic Random Access Memory)은 RAM의 한 종류로 저장된 정보가 시간에 따라 소멸되기 때문에 주기적으로 재생시켜야 하는 특징을 가지고 있다. 구조가 간단해 집적이 용이하므로 대용량 임시 기억 장치로 사용된다.
DRAM은 다수의 워드 라인(Word Line)과 다수의 비트 라인(Bit Line), 그리고 워드 라인과 비트 라인에 전기적으로 연결되고 트랜지스터와 커패시터로 구성된 다수의 메모리 셀(Memory Cell)로 구성되고, DRAM의 용량은 DRAM 칩 내에서 메모리 셀의 개수에 의해 결정된다.
현재 통상적인 DRAM은 8F2(8F square)의 메모리 셀 크기를 갖는다. 이러한 DRAM에서 워드 라인 및 비트 라인의 폭, 그리고 워드 라인 사이 및 비트 라인 사이의 간격은 최소 가공 치수(F)이고, 하나의 메모리 셀이 차지하는 면적은 8F2(4F×2F)이다. 대용량의 DRAM을 제작하기 위해서는, 최소 가공 치수(F)를 더 작게 하거나, 또는 정해진 최소 가공 치수(F)에 대하여 밀집되게 메모리 셀을 설계하고 배치하여야 한다. 최소 가공 치수(F)를 작게 하는 것은 물리적 한계에 접근하면서 메모리 셀의 크기를 축소하는 경향이 크게 대두되었다.
메모리 셀을 더욱 밀집되게 배치하기 위해서 6F2(3F×2F) 및 4F2(2F×2F)의 메모리 셀 크기를 갖는 DRAM이 개발된 바가 있다. 이중 4F2의 메모리 셀 크기를 갖는 DRAM은 가장 밀집된 다수의 메모리 셀을 포함하고 있어 대용량의 DRAM을 제공할 수 있다.
도 1은 종래 기술에 따른 4F2 메모리 셀 DRAM에서 셀의 배열을 도식화한 도면이다. 도 1을 참조하면, 메모리 셀(10)은 워드 라인(WL0 내지 WL3)과 비트 라인(BL0 내지 BL4)이 교차하는 지점에 위치한다.
각각의 메모리 셀(10)의 구조의 일예는 도 2에 도시된다. 도 2를 참조하면, 비트 라인(BL)이 하측에 위치하고, 워드 라인(WL)이 비트 라인(BL)에 직교하면서 상측에 위치한다. 비트 라인(BL)과 워드 라인(WL) 사이에는 드레인(11)이 위치한다. 워드 라인(WL)에서 드레인(11)의 상부에 해당하는 곳에는 채널(12)과 채널(12)을 둘러싸고 게이트 유전체(13)가 형성된다. 채널(12)과 게이트 유전체(13) 상부에는 소스(14)가 위치한다. 그리고 소스(14) 상부에는 커패시터(15)가 위치하고, 커패시터(15) 상부는 접지된다. 드레인(11), 게이트 유전체(13) 및 소스(14)는 하나의 트랜지스터를 형성하고, 트랜지스터 및 커패시터(15)는 하나의 메모리 셀(10)을 형성한다. 그리하여, 메모리 셀(10)은 비트 라인(BL)과 워드 라인(WL)이 직교하는 지점에서 수직으로 형성된다.
이러한 4F2 메모리 셀 DRAM은 다음과 같은 문제점을 갖는다.
(1) 최소 가공 치수(F)의 폭을 갖는 워드 라인(WL) 내에 채널(12) 및 게이트 유전체(13)를 형성하여 제조가 극히 어렵고 복잡하다. 또한, 채널(12) 및 게이트 유전체(13)에 의해 워드 라인(WL)의 저항 및 커패시턴스가 급격하게 증가하여 구현이 어렵다.
(2) N+ 임플란트된 실리콘으로 형성된 드레인(11)은 금속으로 형성된 비트 라인(BL) 상부에 길게 연장되어 형성되고, 비트 라인(BL)에 비하여 저항이 크다. 또한, 금속으로 형성된 비트 라인(BL) 상에 드레인(11)을 포함한 메모리 셀(10)을 형성하기 위해서는 에피 성장(Epi-Growth) 또는 폴리실리콘의 결정화(Crystalization)을 통해 형성하여야 하는데, 이러한 경우 메모리 셀(10)의 누설을 제어하기 힘들다.
이러한 문제점에 의해 높은 집적도에도 불구하고 4F2 메모리 셀 DRAM이 널리 사용되지 않는 실정이다.
본 발명은 상술한 문제점을 극복하기 위해 안출된 것으로서, 종래의 8F2 또는 6F2 메모리 셀 DRAM과 동일한 워드 라인 및 비트 라인의 금속선 배선 기술에 기반하여 4F2 메모리 셀 DRAM을 제작할 수 있는 DRAM 소자의 구조 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위해 본 발명은, 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인(Word Line); 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인(Bit Line);및 트랜지스터 및 트랜지스터의 소스 단자에 전기적으로 연결되는 커패시터를 갖고, 트랜지스터의 게이트 단자는 워드 라인 접점을 통해 워드 라인에 전기적으로 연결되고, 트랜지스터의 드레인 단자는 비트 라인 접점을 통해 비트 라인에 전기적으로 연결되는 복수의 메모리 셀을 포함하고, 워드 라인에 연결되는 워드 라인 접점은 인접한 워드 라인에 연결되는 워드 라인 접점과 엇갈리게 배치되고, 비트 라인에 연결되는 비트 라인 접점은 인접한 비트 라인에 연결되는 비트 라인 접점과 엇갈리에 배치되면, 하나의 워드 라인 접점에 대하여 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자가 전기적으로 연결되고, 하나의 비트 라인 접점에 대하여 인접한 2개의 메모리 셀의 트랜지스터의 드레인 단자가 전기적으로 연결되며, 워드 라인 접점에 전기적으로 연결된 2개의 메모리 셀의 트렌지스터의 드레인 단자는 서로 다른 비트 라인 접점을 통하여 서로 다른 비트 라인에 전기적으로 연결되는 DRAM 소자 구조를 제공한다.
또한, 본 발명은, 실리콘 기판에 DRAM 소자를 제작하는 방법으로서, N+ 임플란트 영역과 전도체가 수직으로 적층되고 가로와 세로 폭이 최소 가공 치수(F)인 비트 라인 접점을 가로와 세로 길이가 최소 가공 치수(4F)인 마름모 형태로 연속 배치하여 형성하는 단계; 비트 라인 접점의 대각선 방향에 게이트 옥사이드로 이루어진 측벽 및 측벽 내에 채워진 게이트 전도체로 구성되고 가로와 세로 폭이 최소 가공 치수(F)인 워드 라인 접점을 연속 배치하여 형성하는 단계; 비트 라인 접점에 가로로 인접하고 워드 라인 접점에 세로로 인접하며 가로와 세로 폭이 최소 가공 치수(F)인 셀 영역 상에 N+ 임플란트 영역을 형성하는 단계; 가로로 연장되고 폭은 최소 가공 치수(F)이며 워드 라인 접점과 수직으로 전기적으로 연결된 워드 라인을 형성하는 단계; 세로로 연장되고 폭은 최소 가공 치수(F)이며 비트 라인 접점과 수직으로 전기적으로 연결된 비트 라인을 형성하는 단계; 및 셀 영역 상에 커패시터를 형성하는 단계를 포함하는 DRAM 소자 제조 방법을 제공한다.
상술한 본 발명에 따르면, DRAM의 메모리 셀은 워드 라인과 비트 라인이 점유하지 않는 영역에 워드 라인과 비트 라인보다는 하측에 형성된다. 그리하여, 메모리 셀이 실리콘 기판으로부터 형성될 수 있고 그 위에 금속 재질의 워드 라인과 비트 라인을 형성할 수 있게 된다. 또한, 워드 라인 및 비트 라인 내에 세부 구조를 만들 필요가 없어 워드 라인 및 비트 라인의 저항 및 커패시턴스가 증가하지 않는다. 이러한 장점을 가지면서 고도로 집적된 메모리 셀을 형성할 수 있다.
도 1은 종래기술에 따른 4F2 메모리 셀 DRAM에서 메모리 셀의 배열을 나타내는 도면,
도 2는 종래기술에 따른 4F2 메모리 셀 DRAM에서 메모리 셀의 구조를 나타내는 도면,
도 3은 본 발명에 따른 4F2 메모리 셀 DRAM에서 메모리 셀의 배열을 나타내는 도면,
도 4는 본 발명에 따른 4F2 메모리 셀 DRAM의 회로를 나타내는 도면,
도 5a 내지 5c는 수직 셀 채널을 형성하고 실리콘 에칭을 한 기판을 나타내는 도면,
도 6a 내지 6c는 도 5a 내지 5c의 기판에 N+ 임플란트를 한 기판을 나타내는 도면,
도 7a 내지 7c는 도 6a 내지 6c의 기판에 비트 라인 접점의 플러그를 형성한 기판을 나타내는 도면,
도 8a 내지 8c는 도 7a 내지 7c의 기판의 비트 라인 접점의 플러그 상에 절연 옥사이드로 형성한 기판을 나타내는 도면,
도 9a 내지 9c는 도 8a 내지 8c의 기판에 STI 공정을 진행한 기판을 나타내는 도면,
도 10a 내지 10c는 도 9a 내지 9c의 기판에서 셀 디바이스 사이의 STI 영역에 리세스 에칭을 실행한 기판을 나타내는 도면,
도 11a 내지 11c는 도 10a 내지 10c의 기판에서 리세스 에칭이 실행된 영역에 게이트 옥사이드를 형성한 기판을 나타내는 도면,
도 12a 내지 12c는 도 11a 내지 11c의 기판에서 리세스 에칭이 실행된 영역에 게이트 폴리실리콘을 증착하고 평탄화한 기판을 나타내는 도면,
도 13a 내지 13c는 도 12a 내지 12c의 기판의 셀 영역에서 SiN을 제거한 후 N+ 임플란트를 실행한 기판을 나타내는 도면,
도 14a 내지 14c는 도 13a 내지 13c의 기판에 스페이서 형성 및 옥사이드 채우기 공정을 실행한 기판을 나타내는 도면,
도 15a 내지 15c는 도 14a 내지 14c의 기판에 워드 라인을 형성한 기판을 나타내는 도면,
도 16a 내지 16c는 도 15a 내지 15c의 기판에 비트 라인 접점 금속 채우기 공정을 실행한 기판을 나타내는 도면,
도 17a 내지 17c는 도 16a 내지 16c의 기판에 비트 라인을 형성한 기판을 나타내는 도면, 및
도 18a 내지 18b는 도 17a 내지 17c의 기판의 셀 영역 상에 커패시터를 형성한 기판을 나타내는 도면.
도 2는 종래기술에 따른 4F2 메모리 셀 DRAM에서 메모리 셀의 구조를 나타내는 도면,
도 3은 본 발명에 따른 4F2 메모리 셀 DRAM에서 메모리 셀의 배열을 나타내는 도면,
도 4는 본 발명에 따른 4F2 메모리 셀 DRAM의 회로를 나타내는 도면,
도 5a 내지 5c는 수직 셀 채널을 형성하고 실리콘 에칭을 한 기판을 나타내는 도면,
도 6a 내지 6c는 도 5a 내지 5c의 기판에 N+ 임플란트를 한 기판을 나타내는 도면,
도 7a 내지 7c는 도 6a 내지 6c의 기판에 비트 라인 접점의 플러그를 형성한 기판을 나타내는 도면,
도 8a 내지 8c는 도 7a 내지 7c의 기판의 비트 라인 접점의 플러그 상에 절연 옥사이드로 형성한 기판을 나타내는 도면,
도 9a 내지 9c는 도 8a 내지 8c의 기판에 STI 공정을 진행한 기판을 나타내는 도면,
도 10a 내지 10c는 도 9a 내지 9c의 기판에서 셀 디바이스 사이의 STI 영역에 리세스 에칭을 실행한 기판을 나타내는 도면,
도 11a 내지 11c는 도 10a 내지 10c의 기판에서 리세스 에칭이 실행된 영역에 게이트 옥사이드를 형성한 기판을 나타내는 도면,
도 12a 내지 12c는 도 11a 내지 11c의 기판에서 리세스 에칭이 실행된 영역에 게이트 폴리실리콘을 증착하고 평탄화한 기판을 나타내는 도면,
도 13a 내지 13c는 도 12a 내지 12c의 기판의 셀 영역에서 SiN을 제거한 후 N+ 임플란트를 실행한 기판을 나타내는 도면,
도 14a 내지 14c는 도 13a 내지 13c의 기판에 스페이서 형성 및 옥사이드 채우기 공정을 실행한 기판을 나타내는 도면,
도 15a 내지 15c는 도 14a 내지 14c의 기판에 워드 라인을 형성한 기판을 나타내는 도면,
도 16a 내지 16c는 도 15a 내지 15c의 기판에 비트 라인 접점 금속 채우기 공정을 실행한 기판을 나타내는 도면,
도 17a 내지 17c는 도 16a 내지 16c의 기판에 비트 라인을 형성한 기판을 나타내는 도면, 및
도 18a 내지 18b는 도 17a 내지 17c의 기판의 셀 영역 상에 커패시터를 형성한 기판을 나타내는 도면.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 기술한다.
도 3은 본 발명에 따른 DRAM에서 메모리 셀의 배열을 도식화한 도면이다. 도 3을 참조하면, 복수의 워드 라인(WL0 내지 WL3)은 폭과 간격은 바람직하게는 최소 가공 치수(F)로서 가로로 연장되고, 복수의 비트 라인(BL0 내지 BL4)은 폭과 간격은 바람직하게는 최소 가공 치수(F)로서 세로로 연장되며, 메모리 셀(100)은 워드 라인(WL0 내지 WL3)과 비트 라인(BL0 내지 BL4)이 점유하지 않는 영역(가로 및 세로 길이가 최소 가공 치수(F))에 위치한다. 메모리 셀(100)의 갯수는 워드 라인의 갯수와 비트 라인의 갯수의 곱과 같고, 각각의 메모리 셀이 차지하는 면적은 4F2(2F×2F)이다.
메모리 셀(100)의 일단은 워드 라인 접점(110)을 통해 워드 라인과 전기적으로 연결되고, 타단은 비트 라인 접점(120)을 통해 비트 라인과 전기적으로 연결된다. 워드 라인 접점(110)은 하나의 워드 라인을 따라 4배 최소 가공 치수(4F) 간격으로 위치하고, 비트 라인 접점(120)은 하나의 비트 라인을 따라 4배 최소 가공 치수(4F) 간격으로 위치한다. 하나의 워드 라인을 따라 위치하는 워드 라인 접점(110)은 인접한 워드 라인을 따라 위치하는 워드 라인 접점(110)과 엇갈려 배치되어 워드 라인 접점(110)들은 가로 및 세로 길이가 4배 최소 가공 치수(4F)인 마름모꼴로 배열되고, 하나의 비트 라인을 따라 위치하는 비트 라인 접점(120)은 인접한 비트 라인을 따라 위치하는 비트 라인 접점(120)과 엇갈려 배치되어 비트 라인 접점(120)들은 가로 및 세로 길이가 4배 최소 가공 치수(4F)인 마름모꼴로 배열된다.
하나의 워드 라인 접점(110)에 대하여 인접한 2개의 메모리 셀(100)이 전기적으로 연결되고, 하나의 비트 라인 접점(120)에 대하여 인접한 2개의 메모리 셀(100)이 전기적으로 연결된다. 그리하여, 도 3에서는 메모리 셀(100)들이 워드 라인 접점(110)과 비트 라인 접점(120)을 통해 계단식으로 연결된 것과 같이 보인다.
도 3에서는 도시되지 않았지만, 워드 라인 접점(110)은 워드 라인의 하측에 위치하고, 비트 라인 접점(120)은 비트 라인의 하측에 위치한다.
보다 구체적으로 도 4를 도시하면, 메모리 셀(100)은 트랜지스터(130) 및 커패시터(140)로 구성된다. 트랜지스터(130)의 소스 단자는 커패시터(140)의 일단에 전기적으로 연결되고, 게이트 단자는 워드 라인 접점(110)을 통해 워드 라인(WL1)에 전기적으로 연결되며, 드레인 단자는 비트 라인 접점(120)을 통해 비트 라인(BL0)에 전기적으로 연결된다. 트랜지스터(130)의 게이트 단자는 워드 라인 접점(110)에 접하는 게이트 옥사이드(gate oxide)로 형성되고, 트랜지스터(130)의 드레인 단자는 비트 라인 접점(120)에 접하는 N+ 임플란트된 실리콘으로 형성된다. 커패시터(140)의 일단은 트랜지스터(130)의 소스 단자에 전기적으로 연결되고, 커패시터(140)의 타단은 접지(미도시)된다. 메모리 셀(100)의 보다 상세한 구조는 이하에서 보다 상세하게 기술될 것이다.
이하에서는 실리콘 기판으로부터 본 발명에 따른 4F2 메모리 셀 DRAM을 제조하는 방법을 기술한다.
도 5a 내지 5c는 수직 셀 채널이 형성된 실리콘 기판을 도시한다. 도 5a는 평면도이고, 도 5b는 도 5a에서 A-B선을 따른 단면도이고, 도 5c는 도 5a에서 a-b선을 따른 단면도이다. 이러한 도면 사이의 관계는 이하의 다른 도면에서도 동일하다.
도 5a 내지 5c를 참조하면, 실리콘 기판(200) 상부에는 산화 공정 등을 통해 패드 옥사이드(Pad Oxide, SiO2)(202)가 형성되고, 패드 옥사이드(202) 상부에는 화학 기상 증착법(Chemical Vapor Deposition, CVD) 등을 통해 질화막(SiN)(204)이 형성된다.
패드 옥사이드(202) 및 질화막(204)이 형성된 실리콘 기판에 세로로 연장되어 함입된 수직 셀 채널(206)이 형성된다. 수직 셀 채널(206)의 위치는 이후에 형성될 비트 라인의 위치와 동일하다. 수직 셀 채널(206)의 폭 및 수직 셀 채널(206) 사이의 간격은 최소 가공 치수(F)이다.
도 6a 내지 6c를 참조하면, 실리콘 기판(200)에 N+ 임플란트 공정이 실행되고, 수직 셀 채널(206)의 저면에 N+ 임플란트된 N+ 임플란트 영역(208)이 형성된다. N+ 임플란트 영역(208)는 메모리 셀(100)의 드레인 단자로서 작용할 것이다.
도 7a 내지 7c를 참조하면, 수직 셀 채널(206)의 가로 방향 측벽에는 절연체인 스페이서(210)가 형성된 후, 수직 셀 채널(206) 내부는 전도체(212)(예를 들면, 폴리실리콘 또는 텅스텐과 같은 금속)로 채워진다. 전도체(212)는 비트 라인 접점(120)으로서 작용하고, 스페이서(210)는 메모리 셀(100)과 비트 라인 접점(120)을 절연하기 위해 사용된다.
도 8a 내지 8c를 참조하면, 전도체(212)의 상부는 리세스 에칭되고, 리세스 에칭된 부분은 옥사이드(214)로 채워진다. 옥사이드(214)의 상면은 화학기계연마(Chemical-Mechanical Planarization, CMP) 공정에 의해 질화막(204)의 상면과 동일 평면을 이루게 된다. 옥사이드(214)는 이후의 공정 동안 전도체(212)를 보호하기 위해 사용된다.
도 9a 내지 9c를 참조하면, STI(Shallow Trench Isolation)(216)이 형성된다. 가로 길이 및 세로 길이가 4배 최소 가공 치수(4F)인 마름모꼴 형태로 반복되어 위치하는 가로 폭 및 세로 폭이 최소 가공 치수(F)인 전도체(212) 및 옥사이드(214) 영역, 그리고 전도체(212) 및 옥사이드(214) 영역의 가로로 인접하여 위치하는 가로 폭 및 세로 폭이 최소 가공 치수(F)인 패드 옥사이드(202) 및 질화막(204) 영역을 제외하고, STI(216)가 형성된다. STI(216)가 형성되지 않은 전도체(212) 및 옥사이드(214) 영역은 비트 라인 접점(120)의 위치가 되고, 패드 옥사이드(202) 및 질화막(204) 영역은 메모리 셀(100)의 위치가 될 것이다. 도 9a 및 9b를 참조하면, 2개의 메모리 셀(100)에 대해 하나의 비트 라인 접점(120)이 형성될 것을 알 수 있다.
도 10a 내지 10c를 참조하면, STI 리세스 에칭 공정이 실행되어 STI 에칭 영역(218)이 형성된다. STI 리세스 에칭 공정은 STI 에칭 마스크(220)를 이용하여 비트 라인 접점(120)의 위치인 전도체(212) 및 옥사이드(214) 영역의 대각선 방향의 위치에 실행된다. STI 에칭 영역(218)은 가로 길이 및 세로 길이가 4배 최소 가공 치수(4F)인 마름모꼴 형태로 반복되어 위치하고 가로 폭 및 세로 폭이 최소 가공 치수(F)이다. STI 에칭 영역(218)은 워드 라인 접점(110)의 위치가 될 것이다. 도 10a 및 10c를 참조하면, 2개의 메모리 셀(100)에 대해 하나의 워드 라인 접점(110)이 형성될 것을 알 수 있다.
도 11a 내지 11c를 참조하면, 산화 공정에 의해 STI 에칭 영역(218)의 세로 방향 측벽에는 게이트 옥사이드(222)가 형성된다.
도 12a 내지 12c를 참조하면, 게이트 옥사이드(222)가 형성된 STI 에칭 영역(218) 내부는 전도체(224)로 채워진다. 전도체(224)는 워드 라인 접점(110)으로서 작용한다.
도 13a 내지 13c를 참조하면, 질화막(204)이 제거되고 N+ 임플란트 공정이 실행되어 옥사이드(202) 하부의 실리콘 기판(200)에 N+ 임플란트 영역(226)이 형성된다. N+ 임플란트 영역(208), 게이트 옥사이드(222) 및 N+ 임플란트 영역(226)은 트랜지스터(130)를 구성한다. 즉, N+ 임플란트 영역(208)은 트랜지스터(130)의 드레인, 게이트 옥사이드(222)는 트랜지스터(130)의 게이트, N+ 임플란트 영역(226)은 트랜지스터(130)의 소스로서 동작한다.
도 14a 내지 14c를 참조하면, 옥사이드(202)의 상부 경계를 따라 스페이서(228)가 설치되고, 스페이서(228) 내부 공간은 옥사이드(230)로 채워진다. 옥사이드(230)의 상면은 CMP 공정에 의해 옥사이드(214)의 상면과 동일한 평면을 이루게 된다.
도 15a 내지 15c를 참조하면, 전도체(224)의 상부에 접촉하도록 폭이 최소 가공 치수(F)이고 금속 재질인 워드 라인(232)이 가로로 연장되어 배치된다. 도 15a에서 워드 라인은 외부로 노출되지 않으며 점선으로 도시된다. 게이트 옥사이드(222)는 전도체(224)를 통해 워드 라인(232)에 전기적으로 연결된다. 워드 라인(232)의 측면 및 상면에는 스페이서(234)가 설치되고, 스페이서(234) 외부는 옥사이드(236)로 채워진다.
도 16a 내지 16c를 참조하면, 전도체(212)의 수직 상부의 옥사이드(214, 236)가 제거되고, 그 자리에 비트 라인 연결부(238)가 채워진다.
도 17a 내지 17c를 참조하면, 비트 라인 연결 금속(238)의 상부에 접촉하도록 폭이 최소 가공 치수(F)이고 금속 재질인 비트 라인(240)이 세로로 연장되어 배치된다. N+ 임플란트 영역(208)은 전도체(212) 및 비트 라인 연결부(238)를 통해 비트 라인(240)에 전기적으로 연결된다. 비트 라인(240)의 측면 및 상면에는 스페이서(240)가 설치된다.
마지막으로 단면도인 도 18a 및 18b를 참조하면, N+ 임플란트 영역(226)의 수직 상부의 옥사이드(202, 230, 236)가 제거되고, 그 자리에 커패시터 연결부(250)가 채워진다. 그리고 커패시터 연결 금속(250)의 상부에는 커패시터가 형성된다. 커패시터는 하부 전극(244), 고유전상수(High-K) 유전체(246) 및 상부 전극(248)으로 구성된다. N+ 임플란트 영역(226)은 커패시터 연결부(250)를 통해 커패시터에 전기적으로 연결된다.
도 18a 및 18b에서, N+ 임플란트 영역(208), 게이트 옥사이드(222) 및 N+ 임플란트 영역(226)은 하나의 트랜지스터를 구성한다. 트랜지스터의 소스(N+ 임플란트 영역(226))는 커패시터 연결부(250)를 통해 커패시터(하부 전극(244), 고유전상수 유전체(246), 상부 전극(248))에 전기적으로 연결된다. 트랜지스터와 커패시터는 메모리 셀(100)을 구성한다. 메모리 셀(100)은 가로 간격 및 세로 간격이 2배 최소 가공 치수(2F)가 되도록 배치되어, 하나의 메모리 셀(100)이 차지하는 면적은 4F2이다.
트랜지스터의 게이트(게이트 옥사이드(210))는 워드 라인 접점(전도체(224))을 통해 워드 라인(232)에 전기적으로 연결된다. 트랜지스터의 드레인(N+ 임플란트 영역(208))은 비트 라인 접점(전도체(212)) 및 비트 라인 연결부(238)를 통해 비트 라인(240)에 전기적으로 연결된다.
하나의 워드 라인 접점(전도체(224))에 대해 2개의 메모리 셀의 트랜지스터의 게이트(게이트 옥사이드(210))가 전기적으로 연결된다. 그리고 하나의 비트 라인 접점(전도체(212))에 대해 2개의 메모리 셀의 트랜지스터의 드레인(N+ 임플란트 영역(208))이 전기적으로 연결된다.
비록 본 발명이 상술한 바람직한 실시예와 관련하여 설명되지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정 및 변형이 가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허청구의 범위에 속함은 자명하다.
Claims (4)
- 한 방향으로 서로 평행하게 배치되는 복수의 워드 라인(Word Line);
상기 워드 라인에 직교하고 서로 평행하게 배치되는 복수의 비트 라인(Bit Line);및
트랜지스터 및 상기 트랜지스터의 소스 단자에 전기적으로 연결되는 커패시터를 갖고, 상기 트랜지스터의 게이트 단자는 워드 라인 접점을 통해 상기 워드 라인에 전기적으로 연결되고, 상기 트랜지스터의 드레인 단자는 비트 라인 접점을 통해 상기 비트 라인에 전기적으로 연결되는 복수의 메모리 셀을 포함하고,
상기 워드 라인에 연결되는 워드 라인 접점은 인접한 워드 라인에 연결되는 워드 라인 접점과 엇갈리게 배치되고, 상기 비트 라인에 연결되는 비트 라인 접점은 인접한 비트 라인에 연결되는 비트 라인 접점과 엇갈리에 배치되면,
하나의 워드 라인 접점에 대하여 인접한 2개의 메모리 셀의 트랜지스터의 게이트 단자가 전기적으로 연결되고, 하나의 비트 라인 접점에 대하여 인접한 2개의 메모리 셀의 트랜지스터의 드레인 단자가 전기적으로 연결되며,
상기 워드 라인 접점에 전기적으로 연결된 2개의 메모리 셀의 트렌지스터의 드레인 단자는 서로 다른 비트 라인 접점을 통하여 서로 다른 비트 라인에 전기적으로 연결되는 것을 특징으로 하는 DRAM 소자 구조. - 제 1 항에 있어서,
상기 워드 라인 접점은 상기 비트 라인 폭의 4배 간격으로 상기 워드 라인 아래에 형성되고,
상기 비트 라인 접점은 상기 워드 라인 폭의 4배 간격으로 상기 비트 라인 아래에 형성되는 것을 특징으로 하는 DRAM 소자 구조. - 제 1 항에 있어서,
상기 트랜지스터의 게이트 단자는 상기 워드 라인 접점에 접하여 형성된 게이트 옥사이드이고,
상기 트랜지스터의 드레인 단자는 상기 비트 라인 접점에 접하여 형성된 N+ 임플란트 영역인 것을 특징으로 하는 DRAM 소자 구조. - 실리콘 기판에 DRAM 소자를 제작하는 방법으로서,
N+ 임플란트 영역과 전도체가 수직으로 적층된 비트 라인 접점을 가로 길이가 비트 라인의 폭이 4배이고 세로 길이가 워드 라인의 폭이 4배인 마름모 형태로 연속 배치하여 형성하는 단계;
상기 비트 라인 접점의 대각선 방향에 게이트 옥사이드로 이루어진 측벽 및 상기 측벽 내에 채워진 게이트 전도체로 구성된 워드 라인 접점을 연속 배치하여 형성하는 단계;
상기 비트 라인 접점에 가로로 인접하고 상기 워드 라인 접점에 세로로 인접하는 셀 영역 상에 N+ 임플란트 영역을 형성하는 단계;
가로로 연장되고 상기 워드 라인 접점과 수직으로 전기적으로 연결된 워드 라인을 형성하는 단계;
세로로 연장되고 상기 비트 라인 접점과 수직으로 전기적으로 연결된 비트 라인을 형성하는 단계; 및
상기 셀 영역 상에 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 DRAM 소자 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113506737A (zh) * | 2021-04-20 | 2021-10-15 | 芯盟科技有限公司 | 柱形晶体管及其制造方法、半导体器件及其制造方法 |
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