TWI830455B - 半導體記憶體裝置 - Google Patents

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TWI830455B
TWI830455B TW111140266A TW111140266A TWI830455B TW I830455 B TWI830455 B TW I830455B TW 111140266 A TW111140266 A TW 111140266A TW 111140266 A TW111140266 A TW 111140266A TW I830455 B TWI830455 B TW I830455B
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安濬爀
李明東
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體記憶體裝置，可包含：裝置隔離圖案，位於基底中且界定基底的第一主動區段及基底的第二主動區段；第一位元線，橫越第一主動區段的中心；第二位元線，橫越第二主動區段的中心；位元線接觸件，位於第一位元線與第一主動區段的中心之間；以及儲存節點襯墊，位於第二主動區段的端上。第一主動區段與第二主動區段可彼此間隔開。第一主動區段的中心可鄰近於第二主動區段的端。第一位元線的底部表面的水平高度可低於第二位元線的底部表面的水平高度。

Description

半導體記憶體裝置
[相關申請的交叉參考]
此申請案主張2022年3月21日在韓國智慧財產局申請的韓國專利申請案第10-2022-0034976號的優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
本發明概念是關於一種半導體記憶體裝置。
半導體裝置由於其較小大小、多功能性及/或低製造成本而在電子行業中為有益的。半導體裝置隨著電子行業的發展而愈來愈整合化。半導體裝置的圖案的線寬為了半導體裝置的高度整合而減小。然而，精細圖案可需要新的曝光技術及/或昂貴的曝光技術而使得其可難以高度整合半導體裝置。因此，最近已對新的整合技術進行了各種研究。
本發明概念的一些實施例提供一種增加的可靠性的半導體記憶體裝置。
本發明概念的一些實施例提供一種製造具有增加的可靠性的半導體記憶體裝置的方法。
根據本發明概念的一些實施例，半導體記憶體裝置可包含：基底；裝置隔離圖案，位於基底中，裝置隔離圖案界定彼此間隔開的基底的第一主動區段及基底的第二主動區段，第一主動區段的中心鄰近於第二主動區段的端；第一位元線，橫越第一主動區段的中心；第二位元線，橫越第二主動區段；位元線接觸件，位於第一位元線與第一主動區段的中心之間；以及儲存節點襯墊，位於第二主動區段的端上。第一位元線的底部表面的水平高度可低於第二位元線的底部表面的水平高度。
根據本發明概念的一些實施例，半導體記憶體裝置可包含：基底；裝置隔離圖案，位於基底中，裝置隔離圖案界定彼此間隔開的基底的第一主動區段及基底的第二主動區段，第一主動區段的中心鄰近於第二主動區段的端；第一位元線，橫越第一主動區段的中心；第二位元線，橫越第二主動區段的中心；位元線接觸件，位於第一位元線與第一主動區段的中心之間；以及儲存節點襯墊，位於第二主動區段的端上。第一位元線自基底的頂部表面的高度可與第二位元線自基底的頂部表面的高度不同。
根據本發明概念的一些實施例，半導體記憶體裝置可包含：基底，包含單元陣列區域及介面區域；裝置隔離圖案，位於單元陣列區域上，裝置隔離圖案界定基底的第一主動區段、基底的第二主動區段以及基底的第三主動區段，第一主動區段的中心鄰近於第二主動區段的端，且第三主動區段鄰近於介面區域；第一位元線，橫越第一主動區段的中心；第二位元線，橫越第二主動區段的中心；第三位元線，橫越第三主動區段的中心；位元線接觸件，位於第一位元線與第一主動區段的中心之間；第一儲存節點襯墊，位 於第二主動區段的端上；以及第二儲存節點襯墊，位於第三主動區段的端上。第二儲存節點襯墊的厚度可大於第一儲存節點襯墊的厚度。第一位元線的底部表面的水平高度可低於第二位元線的底部表面的水平高度。第一主動區段、第二主動區段以及第三主動區段可彼此間隔開。
3b:第二雜質區域
3d:第一雜質區域
20p:導電圖案
38:襯墊隔離圖案
42:犧牲內埋圖案
112:第一擴散障壁層
114:第二擴散障壁層
301:基底
302:裝置隔離圖案
303:區域性隔離圖案
307:閘極介電層
309:接觸歐姆層
310:字元線罩蓋圖案
311:位元線擴散障壁圖案/接觸擴散障壁圖案
313:位元線導線圖案/接觸金屬圖案
321:間隔件襯裡
323:第一間隔件
325:第二間隔件
331:位元線擴散障壁圖案
331a:第一位元線擴散障壁圖案
331b:第二位元線擴散障壁圖案
331L:位元線擴散障壁層
332L:位元線導線層
333:位元線導線圖案
333a:第一位元線導線圖案
333b:第二位元線導線圖案
333L:多晶矽層
333M:額外多晶矽層
333P:多晶矽圖案
334a:多晶矽間隔件
335a:第一位元線多晶矽圖案
335b:第二位元線多晶矽圖案
337:位元線罩蓋圖案
337L:位元線罩蓋層
341:內埋介電圖案
403:第一接觸介電圖案
405:第二接觸介電圖案、犧牲圖案
407:第一層間介電層
409:第二層間介電層
411:第三層間介電層
411Q:殘餘層間介電層
412:氧化物層
413:第一保護間隔件
415:第二保護間隔件
420:層間介電層
430:氮化矽遮罩圖案
430a:氮化矽層
530:多晶矽遮罩圖案
530Q:殘餘多晶矽遮罩圖案
aa、bb、cc:區段
A-A'、B-B':線
ACT:主動區段
ACT1:第一主動區段
ACT2:第二主動區段
ACT3:第三主動區段
BC:儲存節點接觸件
BCH:儲存節點接觸件孔
BL:位元線
BL1:第一位元線
BL2:第二位元線
CR:單元陣列區域
DC:位元線接觸件
DCH:接觸孔
DCL:接觸介電圖案
DSP:資料儲存圖案
GLP:閘極線圖案
IR:介面區域
LP:著陸襯墊
LPS:著陸襯墊隔離圖案
LV1、LV2、LV3、LV4:水平高度
PR:周邊電路區域
SP:位元線間隔件
VD:空隙區域
WL:字元線
X1:第一方向
X2:第二方向
X3:第三方向
XP:儲存節點襯墊
XP1:第一儲存節點襯墊
XP2:第二儲存節點襯墊
圖1示出繪示根據本發明概念的一些實施例的半導體記憶體裝置的簡化佈局。
圖2示出繪示根據本發明概念的一些實施例的半導體記憶體裝置的平面視圖。
圖3A示出根據本發明概念的一些實施例的沿著圖2的線A-A'截取的橫截面視圖。
圖3B示出根據本發明概念的一些實施例的沿著圖2的線B-B'截取的橫截面視圖。
圖4A示出繪示圖3A的區段aa的放大視圖。
圖4B示出繪示圖3A的區段bb的放大視圖。
圖5示出對應於圖3的區段aa的放大視圖。
圖6A至圖6K及圖6M至圖6Q示出繪示根據本發明概念的一些實施例的製造圖3A的半導體記憶體裝置的方法的橫截面視圖。
圖6L示出繪示圖6K的區段cc的放大視圖。
圖7示出繪示根據本發明概念的一些實施例的製造半導體記 憶體裝置的方法的橫截面視圖。
圖8A至圖8C示出繪示根據本發明概念的一些實施例的製造半導體記憶體裝置的方法的橫截面視圖。
圖9A至圖9C示出繪示根據比較例的製造半導體記憶體裝置的方法的橫截面視圖。
諸如「...中的至少一者(at least one of)」的表述在位於元件清單之前時修飾元件的整個清單，而並不修飾清單的個別元件。舉例而言，「A、B以及C中的至少一者」及類似語言(例如，選自A、B以及C組成之群組中的至少一者)可解釋為僅A、僅B、僅C，或A、B以及C中的兩者或大於兩者的任何組合，諸如(例如)ABC、AB、BC以及AC。
當術語「約」或「實質上」結合數值用於本說明書中時，相關聯數值意欲包含所陳述數值周圍的製造或操作容限(例如，±10%)。此外，當詞語「大體上」及「實質上」結合幾何形狀使用時，意欲不要求幾何形狀的精確度，但形狀的寬容度在本揭露內容的範疇內。此外，不論是否以「約」或「實質上」修飾數值或形狀，將理解，此等值及形狀均應視為包含所陳述數值或形狀周圍的製造或操作容限(例如，±10%)。
現將參考隨附圖式詳細地描述本發明概念的一些實施例以輔助清楚地解釋本發明概念。
圖1示出繪示根據本發明概念的一些實施例的半導體記憶體裝置的簡化佈局。圖2示出繪示根據本發明概念的一些實施 例的半導體記憶體裝置的平面視圖。圖3A示出根據本發明概念的一些實施例的沿著圖2的線A-A'截取的橫截面視圖。圖3B示出根據本發明概念的一些實施例的沿著圖2的線B-B'截取的橫截面視圖。
參考圖1，在一些實施例中，半導體記憶體裝置可為動態隨機存取記憶體(dynamic random access memory；DRAM)裝置。諸如記憶體積體電路的記憶單元電路可設置於將在下方論述的單元陣列區域CR上。諸如電晶體的周邊電路可設置於將在下方論述的周邊電路區域PR上。舉例而言，周邊電路可包含感測放大器電路、子字元線驅動器電路等。周邊電路可更包含用於驅動感測放大器的功率驅動器電路及接地驅動器電路。
參考圖2、圖3A以及圖3B，可提供基底301。基底301可包含單元陣列區域CR、周邊電路區域PR以及單元陣列區域CR與周邊電路區域PR之間的介面區域IR。區域性隔離圖案303可安置於介面區域IR上，以將周邊電路區域PR與單元陣列區域CR彼此分隔。第一擴散障壁層112及第二擴散障壁層114可安置於區域性隔離圖案303上。
基底301可包含半導體材料。舉例而言，基底301可為矽基底、鍺基底或矽-鍺基底。在單元陣列區域CR上，基底301可在其中設置有界定主動區段ACT的裝置隔離圖案302。主動區段ACT中的各者可具有獨立形狀。當以平面形式查看時，主動區段ACT中的各者可具有沿第一方向X1延長的桿形狀。當以平面形式查看時，主動區段ACT可對應於基底301的由裝置隔離圖案302包圍的部分。主動區段ACT可彼此平行配置於第一方向X1 上，使得主動區段ACT中的一者可具有鄰近於鄰近主動區段ACT中的相鄰者的中心部分的端部分。裝置隔離圖案302中的各者可具有單層或多層結構，所述單層或多層結構由選自以下各者中的至少一者形成：例如，氧化矽、氮氧化矽以及氮化矽。
字元線WL可橫越主動區段ACT行進。字元線WL可安置於形成於裝置隔離圖案302及主動區段ACT中的溝槽中。字元線WL可平行於與第一方向X1相交的第二方向X2。字元線WL可由導電材料形成。閘極介電層307可安置於字元線WL中的各者與各溝槽的內部表面之間。儘管未繪示，但溝槽可使其底部表面位於裝置隔離圖案302中相對較深處且位於主動區段ACT中相對較淺處。閘極介電層307可包含選自以下各者中的至少一者：熱氧化物、氮化矽、氮氧化矽以及高k介電質。字元線WL可具有其彎曲的底部表面。
第一雜質區域3d可安置於一對字元線WL之間的各主動區段ACT中，且一對第二雜質區域3b可對應地安置於各主動區段ACT的相對邊緣部分中。第一雜質區域3d可對應於共用源極區域，且第二雜質區域3b可對應於汲極區域。電晶體可由字元線WL中的各者及其鄰近的第一雜質區域3d及第二雜質區域3b構成。當字元線WL安置於溝槽中時，字元線WL中的各者可在其下具有溝道區域，所述溝道區域的長度在有限的平面區內變得增加。
字元線WL可使其頂部表面低於主動區段ACT的頂部表面。字元線罩蓋圖案310可安置於字元線WL中的各者上。字元線罩蓋圖案310可具有其沿著字元線WL的縱向方向延伸的線性 形狀，且可覆蓋字元線WL的整個頂部表面。溝槽可具有不由字元線WL佔據的內部空間，且字元線罩蓋圖案310可填充溝槽的未佔據內部空間。字元線罩蓋圖案310可由例如氮化矽層形成。閘極介電層307可在字元線罩蓋圖案310與裝置隔離圖案302之間及字元線罩蓋圖案310與基底301之間延伸。
位元線BL可安置於基底301上。位元線BL可橫越字元線罩蓋圖案310及字元線WL行進。如圖2中所揭露，位元線BL可平行於與第一方向X1及第二方向X2相交的第三方向X3。位元線BL可包含依序堆疊的位元線擴散障壁圖案331及位元線導線圖案333。位元線擴散障壁圖案331可包含選自以下各者中的至少一者：鈦、氮化鈦(TiN)、氮化鈦矽(TiSiN)、鉭、氮化鉭以及氮化鎢。位元線導線圖案333可包含金屬，諸如鎢、鋁、銅、釕或銥。位元線罩蓋圖案337可安置於位元線BL中的各者上。位元線罩蓋圖案337可由介電材料形成，諸如氮化矽層。
儲存節點襯墊XP可安置於摻雜有第二雜質區域3b的主動區段ACT上。儲存節點襯墊XP可包含例如摻雜雜質的多晶矽。
襯墊隔離圖案38可插入於儲存節點襯墊XP之間。舉例而言，襯墊隔離圖案38可包含氮化矽。層間介電層420可設置於儲存節點襯墊XP及襯墊隔離圖案38上。層間介電層420可包含依序堆疊的第一層間介電層407及第二層間介電層409。第二層間介電層409可具有與位元線BL的側壁對準的側壁。第一層間介電層407的寬度可大於第二層間介電層409的寬度。第一層間介電層407可具有與將在下方論述的第一間隔件323的側壁對準的側壁。第一層間介電層407及第二層間介電層409可包含其相對於 彼此具有蝕刻選擇性的介電材料。第一層間介電層407及第二層間介電層409可包含彼此不同的材料。舉例而言，第一層間介電層407可包含氧化矽。第二層間介電層409可包含氮化矽。
位元線接觸件DC可安置於與位元線BL相交的凹槽區域中。位元線接觸件DC可包含多晶矽。位元線接觸件DC可包含摻雜雜質的多晶矽或未摻雜雜質的多晶矽。位元線接觸件DC可將第一雜質區域3d與位元線BL彼此電性連接。凹槽區域可具有不由位元線接觸件DC佔據的空空間，且內埋介電圖案341可佔據凹槽區域的空空間。內埋介電圖案341可包含氮化矽層或氮氧化矽層。
位元線BL及位元線罩蓋圖案337可使其側壁經位元線間隔件SP覆蓋。位元線間隔件SP可包含間隔件襯裡321、第一間隔件323以及第二間隔件325。間隔件襯裡321、第一間隔件323以及第二間隔件325可獨立地包含以下各者中之一者：氧化矽、氮化矽、氮氧化矽以及碳氧化矽(SiOC)。舉例而言，間隔件襯裡321及第一間隔件323可包含相同材料，例如，氧化矽。替代地，間隔件襯裡321可包含相對於第一間隔件323具有蝕刻選擇性的材料，且在此情況下，間隔件襯裡321可包含氮化矽且第一間隔件323可包含氧化矽。第二間隔件325可包含相對於第一間隔件323具有蝕刻選擇性的介電材料，諸如氮化矽。舉例而言，間隔件襯裡321可包含氧化矽。間隔件襯裡321可延伸以保形地覆蓋凹槽區域的內側壁及底部表面，或位元線接觸件DC的側壁以及儲存節點襯墊XP的側壁。內埋介電圖案341可定位於間隔件襯裡321上，填充凹槽區域。第二間隔件325的底部端可低於第一間隔 件323的底部端。
儲存節點接觸件BC可插入於相鄰位元線BL之間，例如，圖3A及圖4A中所繪示的第一位元線BL1與第二位元線BL2之間。儲存節點接觸件BC可安置於相鄰位元線BL之間的儲存節點接觸件孔BCH中。
儘管未繪示，但多個節點隔離圖案可安置於相鄰位元線間隔件SP之間。節點隔離圖案可彼此間隔開同時配置於位元線間隔件SP之間的一列中。節點隔離圖案可交疊字元線WL。儲存節點接觸件孔BCH可經界定於位元線間隔件SP之間及節點隔離圖案之間。節點隔離圖案可包含介電材料，諸如氧化矽。
儲存節點接觸件BC可包含接觸金屬圖案313及包圍接觸金屬圖案313的側壁及底部表面的接觸擴散障壁圖案311。接觸擴散障壁圖案311可具有無關於定位的均勻厚度或可保形地覆蓋儲存節點接觸件孔BCH的側壁及底部表面。接觸金屬圖案313及接觸擴散障壁圖案311兩者可均包含金屬。接觸擴散障壁圖案311可包含例如選自以下各者中的至少一者：鈦、氮化鈦(TiN)、氮化鈦矽(TiSiN)、鉭、氮化鉭以及氮化鎢。接觸金屬圖案313可包含金屬，諸如鎢、鋁或銅。接觸擴散障壁圖案311可在其底部表面處為圓形的。接觸金屬圖案313亦可在其底部表面處為圓形的。
接觸歐姆層309可插入於儲存節點接觸件BC與儲存節點襯墊XP之間。接觸歐姆層309可包含金屬矽化物，諸如矽化鈷。接觸歐姆層309可具有圓形橫截面。替代地，接觸歐姆層309可具有圓形底部表面。儲存節點襯墊XP可在與接觸歐姆層309接觸的接觸表面(或頂部表面)處為圓形的。
著陸襯墊LP可定位於對應儲存節點接觸件BC上。當以平面形式查看時，著陸襯墊LP可具有單獨的島形狀。包圍一個著陸襯墊LP的六個著陸襯墊LP可構成規則六角形狀。著陸襯墊LP可經配置以形成蜂巢形狀。
資料儲存圖案DSP可安置於對應著陸襯墊LP上。資料儲存圖案DSP可各自為包含底部電極、介電層以及頂部電極的電容器。在此情況下，半導體記憶體裝置可為動態隨機存取記憶體(DRAM)裝置。替代地，資料儲存圖案DSP可各自包含磁性穿隧接面圖案。在此情況下，半導體記憶體裝置可為磁性隨機存取記憶體(magnetic random access memory；MRAM)裝置。在一些實施例中，資料儲存圖案DSP可各自包含相變材料或可變電阻材料。在此情況下，半導體記憶體裝置可為相變隨機存取記憶體(phase-change random access memory；PRAM)或電阻式隨機存取記憶體(resistive random access memory；ReRAM)。閘極線圖案GLP可設置在周邊電路區域PR中。為了便於說明，周邊電路區域PR省略了除閘極線圖案GLP之外的其他構件。閘極線圖案GLP可遠離單元陣列區域延伸，但實施例不限於此。
如圖3B的B-B'橫截面中所繪示，位元線BL可在其下設置有插入於位元線接觸件DC與襯墊隔離圖案38之間的接觸介電圖案DCL。接觸介電圖案DCL可包含第一接觸介電圖案403及第二接觸介電圖案405。第一接觸介電圖案403可與襯墊隔離圖案38的側壁及層間介電層420的側壁接觸。第二接觸介電圖案405可與位元線接觸件DC的側壁接觸。第一接觸介電圖案403可覆蓋第二接觸介電圖案405的底部表面。第一接觸介電圖案403及 第二接觸介電圖案405可包含彼此不同的材料。舉例而言，第一接觸介電圖案403可包含氮化矽，且第二接觸介電圖案405可包含氧化矽。
圖4A示出繪示圖3A的區段aa的放大視圖。參考圖3A及圖4A，第一主動區段ACT1、第二主動區段ACT2以及第三主動區段ACT3可沿第二方向X2安置於一列中。第一雜質區域3d可形成於第一主動區段ACT1上。位元線接觸件DC可覆蓋第一主動區段ACT1的頂部表面。第二雜質區域3b可形成於第二主動區段ACT2上。第一雜質區域3d可形成於第三主動區段ACT3上。第一儲存節點襯墊XP1可覆蓋裝置隔離圖案302及第二主動區段ACT2的頂部表面。第二儲存節點襯墊XP2可覆蓋裝置隔離圖案302及第三主動區段ACT3的頂部表面。襯墊隔離圖案38可插入於相鄰第一儲存節點襯墊XP1與第二儲存節點襯墊XP2之間。襯墊隔離圖案38可具有低於第一儲存節點襯墊XP1及第二儲存節點襯墊XP2中的各者的底部端的下部部分。根據一些實施例，襯墊隔離圖案38可具有與第一儲存節點襯墊XP1及第二儲存節點襯墊XP2的頂部表面共面的頂部表面。如圖4A中所繪示，第一位元線BL1可定位於覆蓋第一主動區段ACT1的第一雜質區域3d的位元線接觸件DC上。鄰近於第一位元線BL1的第二位元線BL2可定位於襯墊隔離圖案38上且豎直地交疊襯墊隔離圖案38。儲存節點接觸件BC可插入於相鄰位元線BL之間，例如，圖4A中所繪示的第一位元線BL1與第二位元線BL2之間。儲存節點接觸件BC可安置於相鄰位元線BL之間的儲存節點接觸件孔BCH中。
第一位元線BL1可在低於第二位元線BL2的底部表面的 水平高度LV2的水平高度LV1處具有底部表面。
第一位元線BL1可包含依序堆疊的第一位元線擴散障壁圖案331a及第一位元線導線圖案333a。第二位元線BL2可包含依序堆疊的第二位元線擴散障壁圖案331b及第二位元線導線圖案333b。
第一位元線擴散障壁圖案331a及第二位元線擴散障壁圖案331b可包含相同第一金屬材料，且第一位元線導線圖案333a及第二位元線導線圖案333b可包含相同第二金屬材料。第二位元線擴散障壁圖案331b可與層間介電層420的最上部分接觸。舉例而言，第二位元線擴散障壁圖案331b可與第二層間介電層409接觸。
第一位元線擴散障壁圖案331a可在低於第二位元線擴散障壁圖案331b的底部表面的水平高度的水平高度處具有底部表面。第一位元線擴散障壁圖案331a及第二位元線擴散障壁圖案331b可具有實質上相同的厚度。第一位元線導線圖案333a及第二位元線導線圖案333b可具有實質上相同的厚度。第一位元線BL1可在低於第二位元線BL2的頂部表面的水平高度的水平高度處具有頂部表面。
由於第一位元線BL1及第二位元線BL2安置於不同高度(或水平高度)處，因此儲存節點接觸件BC可具有沿第二方向X2與第一位元線BL1及第二位元線BL2兩者交疊的減小的部分。因此，第一位元線BL1與第二位元線BL2之間的寄生電容可減小。
圖4B示出繪示圖3A的區段bb的放大視圖。參考圖3A及圖4B，介面區域IR上的儲存節點襯墊XP可具有傾斜的頂部表 面。第一擴散障壁層112及第二擴散障壁層114可定位於儲存節點襯墊XP下方。儲存節點襯墊XP的厚度可大於鄰近儲存節點襯墊XP的厚度。介面區域IR上的位元線擴散障壁圖案331可與第二層間介電層409接觸。圖5示出對應於圖3A的區段aa的放大視圖。
參考圖5，第一位元線BL1可更包含位於第一位元線擴散障壁圖案331a下方的摻雜有雜質的第一位元線多晶矽圖案335a。第二位元線BL2可更包含位於第二位元線擴散障壁圖案331b下方的摻雜有雜質的第二位元線多晶矽圖案335b。可觀察到第一位元線多晶矽圖案335a及位元線接觸件DC整體形成為單一整體件。第二位元線多晶矽圖案335b可插入於第二擴散障壁圖案331b與第二層間介電層409之間。如上文所論述，第一位元線BL1的底部表面可位於比第二位元線BL2的底部表面的水平高度低的水平高度處。第一位元線擴散障壁圖案331a的底部表面可位於低於第二位元線擴散障壁圖案331b的底部表面的水平高度LV2的水平高度LV1處。
圖6A至圖6K及圖6M至圖6Q示出繪示根據本發明概念的一些實施例的製造圖3A的半導體記憶體裝置的方法的橫截面視圖。圖6L示出繪示圖6K的區段cc的放大視圖。
參考圖6A，裝置隔離圖案302及區域性隔離圖案303可形成於包含單元陣列區域CR、周邊電路區域PR以及介面區域IR的基底301中。因此，主動區段ACT可經界定於單元陣列區域CR上。舉例而言，裝置隔離溝渠及區域性隔離溝渠可形成於基底301中，裝置隔離溝渠可填充有裝置隔離圖案302，且區域性隔離溝渠 可填充有區域性隔離圖案303。
主動區段ACT及裝置隔離圖案302可經圖案化以形成溝槽。字元線WL可形成於對應溝槽中(參見圖3B)。一對字元線WL可橫越主動區段ACT中的各者行進。在形成字元線WL之前，閘極介電層(參加圖3B的閘極介電層307)可形成於溝槽中的各者的內部表面上。字元線WL可為凹陷的以使其頂部表面低於主動區段ACT的頂部表面。諸如氮化矽層的介電層可形成於基底301上以便填充溝槽，且接著介電層可經蝕刻以在對應字元線WL上形成字元線罩蓋圖案310。字元線罩蓋圖案310及裝置隔離圖案302可用作蝕刻遮罩以為主動區段ACT植入雜質，以形成第一雜質區域3d及第二雜質區域3b。儘管未繪示，但當形成第一雜質區域3d及第二雜質區域3b時，至少周邊電路區域PR可經遮罩圖案(未繪示)覆蓋。因此，沒有雜質可摻雜至周邊電路區域PR中。
可依序形成第一擴散障壁層112及第二擴散障壁層114以覆蓋介面區域IR。隨後，導電層可形成於基底301的單元陣列區域CR及周邊電路區域PR上。導電層可為例如摻雜雜質的多晶矽層。導電層可經蝕刻以形成導電圖案20p及導電圖案20p之間的間隙區域。間隙區域可部分地曝露裝置隔離圖案302、區域性隔離圖案303、主動區段ACT以及閘極介電層307。可形成襯墊隔離層以填充間隙區域，且襯墊隔離層可經回蝕以在間隙區域中形成襯墊隔離圖案38。當以平面形式查看時，襯墊隔離圖案38可具有柵格形狀。
參考圖6B，層間介電層420可形成於導電圖案20p及襯墊隔離圖案38上。層間介電層420可包含依序堆疊的第一層間介 電層407、第二層間介電層409以及第三層間介電層411。舉例而言，第一層間介電層407可包含氧化矽，第二層間介電層409可包含氮化矽，且第三層間介電層411可包含氧化矽。此後，厚氮化矽層430a可形成於第三層間介電層411上。氮化矽層430a的厚度可大於層間介電層420的厚度。
參考圖6C，開口可形成於氮化矽層430a中以形成氮化矽遮罩圖案430。氮化矽遮罩圖案430可用作蝕刻遮罩以蝕刻第一雜質區域3d上的襯墊隔離圖案38及層間介電層420，以形成曝露第一雜質區域3d的接觸孔DCH。在此步驟中，鄰近於襯墊隔離圖案38的導電圖案20p亦可經部分地蝕刻以形成儲存節點襯墊XP。
參考圖6D，第一接觸介電層及犧牲層可保形地及依序地形成於基底301的整個表面上，且可接著進行異向性蝕刻製程以形成依序覆蓋接觸孔DCH的內壁的第一接觸介電圖案403及犧牲圖案405。第一接觸介電圖案403及犧牲圖案405可由相對於彼此具有蝕刻選擇性的材料形成。舉例而言，第一接觸介電圖案403可包含氮化矽，且犧牲圖案405可包含氧化矽。此後，多晶矽間隔件334a可形成於犧牲圖案405上。舉例而言，可形成多晶矽襯裡，且接著可執行蝕刻製程以形成多晶矽間隔件334a。
參考圖6E，多晶矽層333L可形成於基底301的整個表面上。多晶矽層333L可摻雜有雜質。多晶矽層333L可填充接觸孔DCH。
參考圖6F，回蝕製程可用以移除多晶矽層333L的至少一部分。可執行蝕刻製程直至周邊電路區域PR上的氮化矽遮罩圖案430在第一位置中曝露且單元陣列區域CR上的氮化矽遮罩圖 案430在第二位置中曝露。端點偵測(end point detection；EPD)製程可用以確定氮化矽遮罩圖案430是否曝露。即使在單元陣列區域CR上的氮化矽遮罩圖案430曝露時，多晶矽層333L中的一些仍可保留在介面區域IR上。可執行蝕刻製程，使得多晶矽層333L可形成為填充接觸孔DCH且不延伸至氮化矽遮罩圖案430上的多晶矽圖案333P。蝕刻製程可為選擇地蝕刻多晶矽材料的選擇性蝕刻製程。
參考圖6G，可對多晶矽圖案333P執行額外蝕刻製程。在此額外蝕刻製程中，可完全地移除介面區域IR上的多晶矽層333L。蝕刻製程可為選擇地蝕刻多晶矽材料的選擇性蝕刻製程。根據一些實施例，在此蝕刻製程中，氮化矽遮罩圖案430亦可經部分地經蝕刻以具有減小至一定程度的厚度。多晶矽圖案333P可具有頂部表面，該頂部表面的水平高度由於調整蝕刻持續時間而受控制。多晶矽圖案333P的頂部表面可位於低於氮化矽遮罩圖案430的頂部表面的水平高度的水平高度處。
參考圖6H，多晶矽圖案333P可經氧化以形成氧化物層412。
參考圖6I，可對氮化矽遮罩圖案430執行選擇性蝕刻製程。磷酸(H3PO4)可用以執行選擇性蝕刻製程。可在此程序中部分地移除第一接觸介電圖案403的上部部分。根據一些實施例，第一接觸介電圖案403可具有與多晶矽圖案333P的頂部表面共面的頂部表面。
參考圖6J，清潔溶液或濕式蝕刻可用以移除第三層間介電層411及犧牲圖案405的突出部分。
參考圖6K，可依序地形成位元線擴散障壁層331L、位元線導線層332L以及位元線罩蓋層337L。共同參考圖6L，可執行諸如上文參考圖6G所論述的選擇性蝕刻製程以使得多晶矽圖案333P的頂部表面的水平高度低於層間介電層420的頂部表面的水平高度。因此，豎直地交疊多晶矽圖案333P的位元線擴散障壁層331L的底部表面的水平高度LV3可低於豎直地交疊層間介電層420的位元線擴散障壁層331L的底部表面的水平高度LV4。
參考圖6M，位元線罩蓋層337L、位元線導線層332L以及位元線擴散障壁層331L可依序地經蝕刻以曝露第二層間介電層409的頂部表面，且同時形成位元線罩蓋圖案337及位元線BL。位元線BL可在其下設置有填充接觸孔DCH的多晶矽圖案333P。在此描述中，多晶矽圖案333P可稱為初步位元線接觸件333P。第一保護間隔件413及第二保護間隔件415可經形成以依序覆蓋位元線罩蓋圖案337的側壁及位元線BL的側壁。第一保護間隔件413及第二保護間隔件415可包含相對於彼此具有蝕刻選擇性的材料。第二保護間隔件415可包含與犧牲圖案405的材料相同的材料。第一保護間隔件413可包含亦相對於位元線罩蓋圖案337及第二層間介電層409具有蝕刻選擇性的材料。第一保護間隔件413可包含例如SiOC。
參考圖6N，可移除犧牲圖案405以在初步位元線接觸件333P與第一接觸介電圖案403之間形成空隙區域VD。在此步驟中，亦可移除第二保護間隔件415，所述第二保護間隔件由與犧牲圖案405的材料相同的材料形成。因此，可曝露第一保護間隔件413的側壁。第一保護間隔件413可保護位元線罩蓋圖案337及位 元線BL。
參考圖6N及圖6O，可移除第一保護間隔件413。位元線罩蓋圖案337可用作蝕刻遮罩以蝕刻初步位元線接觸件333P以形成位元線接觸件DC。可經由空隙區域VD將蝕刻初步位元線接觸件333P的蝕刻劑容易地引入至接觸孔DCH中，且因此，位元線接觸件DC可經形成為具有無關於高度為均勻的寬度。第一接觸介電圖案403可保護儲存節點襯墊XP免受蝕刻。蝕刻製程可移除覆蓋儲存節點襯墊XP的側表面的第一接觸介電圖案403。在蝕刻製程中，第二層間介電層409可經蝕刻以曝露第一層間介電層407的頂部表面。
參考圖6P，間隔件襯裡321可保形地形成於基底301的整個表面上。內埋介電層(未繪示)可形成於間隔件襯裡321上以填充接觸孔DCH。內埋介電層可進行回蝕製程以在接觸孔DCH中形成內埋介電圖案341。第一間隔件層可保形地形成於基底301的整個表面上，且第一間隔件層可經回蝕以形成覆蓋間隔件襯裡321的側壁的第一間隔件323。在此步驟中，第一層間介電層407亦可經蝕刻以曝露儲存節點襯墊XP的頂部表面。另外，亦可部分地曝露內埋介電圖案341及間隔件襯裡321。第二間隔件層可保形地形成於基底301的整個表面上，且第二間隔件層可經回蝕以形成覆蓋第一間隔件323的側壁的第二間隔件325。因此，可形成位元線間隔件SP。犧牲內埋層可經形成以填充基底301的整個表面上的位元線BL之間的空間，且因此犧牲內埋圖案42可形成於位元線BL之間且形成於位元線BL與閘極圖案之間。犧牲內埋圖案42可由例如氧化矽、正矽酸四乙酯(TEOS)或東燃矽氮烷 (tonensilazene；TOSZ)形成。單元陣列區域CR上的犧牲內埋圖案42可交疊儲存節點襯墊XP。節點隔離層可形成於基底301的整個表面上以填充節點隔離孔，且節點隔離層可經回蝕以形成節點隔離圖案。節點隔離圖案可包含例如氧化矽。
參考圖6Q，可移除插入於位元線BL之間的犧牲內埋圖案42以曝露內埋介電圖案341及儲存節點襯墊XP。可執行蝕刻製程以部分地蝕刻在位元線BL之間曝露的內埋介電圖案341及儲存節點襯墊XP，藉此形成曝露儲存節點襯墊XP的儲存節點接觸件孔BCH。
返回參考圖3A，接觸擴散障壁層(未繪示)可保形地形成於基底301的整個表面上，且接觸金屬層(未繪示)可形成於接觸擴散障壁層上以填充儲存節點接觸件孔BCH。接觸擴散障壁層及接觸金屬層皆可包含金屬，且可藉由在較退火製程的溫度(例如，約1000℃)低的溫度(例如，數百℃或約300℃至約400℃)下執行的製程(例如，沈積製程)形成。
可隨後執行化學機械拋光(chemical mechanical polishing；CMP)製程以曝露位元線罩蓋圖案337的頂部表面且同步形成接觸擴散障壁圖案311及接觸金屬圖案313。接觸擴散障壁層的一部分可形成為接觸擴散障壁圖案311。接觸金屬層的一部分可形成為接觸金屬圖案313。接觸擴散障壁圖案311及接觸金屬圖案313可構成儲存節點接觸件BC。隨後，導電層可形成於儲存節點接觸件BC及位元線罩蓋圖案337上，且接著導電層可經蝕刻以形成著陸襯墊LP且在著陸襯墊LP之間形成溝渠。溝渠可用介電層填充，且接著可執行回蝕製程或化學機械拋光(CMP)製程以 形成著陸襯墊隔離圖案LPS。資料儲存圖案DSP可形成於著陸襯墊LP上。
圖7示出繪示根據本發明概念的一些實施例的製造半導體記憶體裝置的方法的橫截面視圖。
參考圖6J及圖7，在形成位元線擴散障壁層331L之前，摻雜雜質的額外多晶矽層333M可形成於基底301的整個表面上。隨後，可執行與圖6K、圖6M至圖6Q以及圖3A的製程相同的製程。摻雜雜質的額外多晶矽層333M可安置於位元線擴散障壁圖案331下方以藉此構成位元線BL，藉此具有如圖5中所繪示的結構。
圖8A至圖8C示出繪示根據本發明概念的一些實施例的製造半導體記憶體裝置的方法的橫截面視圖。
參考圖8A，層間介電層420可形成於導電圖案20p及襯墊隔離圖案38上，且層間介電層420可包含第一層間介電層407及第二層間介電層409。厚氮化矽層430a可直接形成於第二層間介電層409上。
隨後，可執行與圖6C及圖6D的製程實質上相同的製程。參考圖8B，多晶矽層333L可形成於基底301的整個表面上。
參考圖8C，選擇性蝕刻製程(例如，回蝕製程)可用以移除多晶矽層333L的一部分。可執行蝕刻製程直至周邊電路區域PR上的氮化矽遮罩圖案430在第一位置中曝露且單元陣列區域CR上的氮化矽遮罩圖案430在第二位置中曝露，藉此形成多晶矽圖案333P。可執行多晶矽圖案333P的蝕刻製程直至多晶矽材料不保留在氮化矽遮罩圖案430上，且在此程序中，多晶矽圖案333P 可在低於層間介電層420的頂部表面的水平高度的水平高度處具有頂部表面。隨後，可移除氮化矽遮罩圖案430。在此步驟中，氮化矽遮罩圖案430的一部分可保留在介面區域IR上。隨後，可執行與圖6K、圖6M至圖6Q以及圖3A的製程相同的製程。
圖9A至圖9C示出繪示根據比較例的製造半導體記憶體裝置的方法的橫截面視圖。
參考圖9A，不同於本發明概念的一些實施例，多晶矽遮罩圖案530可代替氮化矽遮罩圖案430用作蝕刻遮罩。
參考圖9B，在多晶矽層333L的蝕刻製程中，多晶矽遮罩圖案530與多晶矽層333L可包含相同材料。多晶矽遮罩圖案530可用作蝕刻遮罩以蝕刻多晶矽層333L以形成多晶矽圖案333P。即使在形成多晶矽圖案333P之後，多晶矽遮罩圖案530及第三層間介電層仍可保留在介面區域IR上。舉例而言，殘餘多晶矽遮罩圖案530Q及殘餘層間介電層411Q可存在於介面區域IR上。當進一步執行蝕刻製程以移除殘餘多晶矽遮罩圖案530Q時，層間介電層420可有被損壞的危險。
當如圖9C中所繪示，在未移除介面區域IR上的殘餘多晶矽遮罩圖案530Q的狀態下形成位元線BL時，殘餘多晶矽遮罩圖案530Q與位元線BL可電性連接以產生電短路。
在根據本發明概念的實施例的製造半導體記憶體裝置的方法中，氮化矽遮罩圖案430可用作蝕刻遮罩以形成曝露第一雜質區域3d的接觸孔DCH。在蝕刻製程之後，即使在氮化矽遮罩圖案430的殘餘物存在於介面區域IR上時，殘餘物可展現非導電性以增加半導體記憶體裝置的可靠性。另外，可限制及/或阻止過度 蝕刻以保護層間介電層420。
根據本發明概念的實施例，由於相鄰第一位元線及第二位元線位於不同高度處，因此插入於第一位元線與第二位元線之間的儲存節點接觸件可具有與第一位元線及第二位元線兩者重疊的減小的部分。因此，在第一位元線與第二位元線之間的寄生電容中可存在減小。
在根據本發明概念的實施例的製造半導體記憶體裝置的方法中，氮化矽遮罩圖案可用作蝕刻遮罩以形成曝露雜質區域的接觸孔。在蝕刻製程之後，即使在氮化矽遮罩圖案的殘餘物存在於介面區域上之後，殘餘物可展現非導電性以增加半導體記憶體裝置的可靠性。另外，可限制及/或阻止過度蝕刻以保護層間介電層。
上述描述提供一些實施例以用於解釋本發明概念。因此，本發明概念不限於上文所描述的實施例，且所屬領域中具有通常知識者將理解，在不脫離本發明概念的精神及基本特徵的情況下，可在所述實施例中作出形式及細節上的變化。
3b:第二雜質區域 3d:第一雜質區域 38:襯墊隔離圖案 42:犧牲內埋圖案 112:第一擴散障壁層 114:第二擴散障壁層 301:基底 302:裝置隔離圖案 303:區域性隔離圖案 309:接觸歐姆層 311: 位元線擴散障壁圖案/接觸擴散障壁圖案 313: 位元線導線圖案/接觸金屬圖案 321:間隔件襯裡 323:第一間隔件 325:第二間隔件 331:位元線擴散障壁圖案 333:位元線導線圖案 341:內埋介電圖案 407:第一層間介電層 aa、bb:區段 A-A':線 BC:儲存節點接觸件 BL:位元線 CR:單元陣列區域 DC:位元線接觸件 DSP:資料儲存圖案 IR:介面區域 LP:著陸襯墊 LPS:著陸襯墊隔離圖案 PR:周邊電路區域 SP:位元線間隔件 XP:儲存節點襯墊

Claims (10)

  1. 一種半導體記憶體裝置，包括： 基底； 裝置隔離圖案，位於所述基底中，所述裝置隔離圖案界定彼此間隔開的所述基底的第一主動區段及所述基底的第二主動區段，所述第一主動區段的中心鄰近於所述第二主動區段的端； 第一位元線，橫越所述第一主動區段的所述中心； 第二位元線，橫越所述第二主動區段的中心； 位元線接觸件，位於所述第一位元線與所述第一主動區段的所述中心之間；以及 儲存節點襯墊，位於所述第二主動區段的所述端上， 其中所述第一位元線的底部表面的水平高度低於所述第二位元線的底部表面的水平高度。
  2. 如請求項1所述的半導體記憶體裝置，其中 所述第一位元線包含依序堆疊的第一擴散障壁圖案及第一位元線導線圖案，且 所述第二位元線包含依序堆疊的第二擴散障壁圖案及第二位元線導線圖案。
  3. 如請求項2所述的半導體記憶體裝置，其中所述第一擴散障壁圖案的底部表面的水平高度低於所述第二擴散障壁圖案的底部表面的水平高度。
  4. 如請求項2所述的半導體記憶體裝置，其中所述第一擴散障壁圖案的厚度等於所述第二擴散障壁圖案的厚度。
  5. 如請求項2所述的半導體記憶體裝置，其中 所述第一擴散障壁圖案及所述第二擴散障壁圖案包含第一金屬材料，且 所述第一位元線導線圖案及所述第二位元線導線圖案包含第二金屬材料。
  6. 如請求項2所述的半導體記憶體裝置，更包括： 層間介電層，位於所述基底與所述第二位元線之間， 其中所述第一擴散障壁圖案與所述位元線接觸件接觸，且 其中所述第二擴散障壁圖案與所述層間介電層接觸。
  7. 如請求項6所述的半導體記憶體裝置，其中 所述層間介電層包含依序堆疊的第一層間介電層及第二層間介電層， 所述第一層間介電層包含氧化矽， 所述第二層間介電層包含氮化矽，且 所述第二擴散障壁圖案與所述第二層間介電層接觸。
  8. 如請求項1所述的半導體記憶體裝置，更包括： 襯墊隔離圖案，其中 所述位元線接觸件位於所述儲存節點襯墊的一側上， 所述襯墊隔離圖案位於所述儲存節點襯墊的另一側上，且 所述襯墊隔離圖案的底部端位於所述儲存節點襯墊的底部端下方。
  9. 一種半導體記憶體裝置，包括： 基底； 裝置隔離圖案，位於所述基底中，所述裝置隔離圖案界定彼此間隔開的所述基底的第一主動區段及所述基底的第二主動區段，所述第一主動區段的中心鄰近於所述第二主動區段的端； 第一位元線，橫越所述第一主動區段的所述中心； 第二位元線，橫越所述第二主動區段的中心； 位元線接觸件，位於所述第一位元線與所述第一主動區段的所述中心之間；以及 儲存節點襯墊，位於所述第二主動區段的所述端上， 其中所述第一位元線自所述基底的頂部表面的高度不同於所述第二位元線自所述基底的所述頂部表面的高度。
  10. 一種半導體記憶體裝置，包括： 基底，包含單元陣列區域及介面區域； 裝置隔離圖案，位於所述單元陣列區域上，所述裝置隔離圖案界定所述基底的第一主動區段、所述基底的第二主動區段以及所述基底的第三主動區段，所述第一主動區段、所述第二主動區段以及所述第三主動區段彼此間隔開， 所述第一主動區段的中心鄰近於所述第二主動區段的端，且所述第三主動區段鄰近於所述介面區域； 第一位元線，橫越所述第一主動區段的所述中心； 第二位元線，橫越所述第二主動區段的中心； 第三位元線，橫越所述第三主動區段的中心； 位元線接觸件，位於所述第一位元線與所述第一主動區段的所述中心之間； 第一儲存節點襯墊，位於所述第二主動區段的所述端上；以及 第二儲存節點襯墊，位於所述第三主動區段的端上， 其中所述第二儲存節點襯墊的厚度大於所述第一儲存節點襯墊的厚度；以及 其中所述第一位元線的底部表面的水平高度低於所述第二位元線的底部表面的水平高度。
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