KR20070052653A - 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법 - Google Patents

수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법 Download PDF

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Abstract

두 개의 트랜지스터의 채널이 하나의 활성영역의 대향하는 두 측면의 일부에 수직으로 형성되며 활성영역의 채널에 접하는 소자분리막에 게이트 전극이 수직으로 형성된다. 반도체 기판에 드러난 활성영역의 상면엔 중앙의 공통 비트라인 콘택플러그와 상기 비트라인 콘택플러그 양쪽으로 두 개의 스토리지노드 콘택플러그가 형성되며 비트라인 콘택플러그 측면에는 절연 스페이서가 형성된다. 워드라인과 비트라인 및 커패시터는 종래의 일반적인 반도체 메모리장치와 같이 반도체 기판 위에 순서대로 적층되어 형성된다. 따라서 메모리 셀의 효율적인 공간배치가 가능하여 4F2 구조를 이룰 수 있으면서도 종래의 라인 및 콘택 형성 공정을 적용할 수 있어 고집적의 반도체 메모리장치를 용이하게 형성할 수 있다.

Description

수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그 제조 방법{Semiconductor memory device having vertical channel transistor and method for fabricating the same device}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리장치의 활성영역의 사시도이다.
도 2a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 메모리장치를 제조하는 공정을 순서대로 설명하기 위한 레이아웃도들이다.
도 2b 내지 도 10b는 도 2a 내지 도 10a를 X1, X2 방향으로 자른 단면도들이다.
도 2c 내지 도 10c는 도 2a 내지 도 10a를 Y1, Y2 방향으로 자른 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 110 : 활성영역
110a : 제1 채널영역 110b : 제2 채널영역
110a : 제1 측면 110b : 제2 측면
110c : 제1 소스영역 110d : 제2 소스영역
110e : 공통 드레인영역 112 : 패드산화막
111a : 제1 부분 활성영역 111b : 제2 부분 활성영역
114 : 하드마스크막 116 : 게이트 유전막
120 : 소자분리막 130 : 워드라인
131: 게이트 리세스 132a : 게이트 전극
132b : 워드라인 도전막 134 : 워드라인 하드마스크막
136 : 워드라인 스페이서 140 : 제1 절연막
150 : 비트라인 콘택 151 : 비트라인 콘택홀
152 : 콘택 스페이서 160 : 비트라인
162 : 비트라인 도전막 164 : 비트라인 하드마스크막
166: 비트라인 스페이서 170 : 제2 절연막
180 : 스토리지노드 콘택 181 : 스토리지노드 콘택홀
190 : 스토리지노드 전극
본 발명은 반도체 메모리장치에 관한 것으로서, 더욱 구체적으로는 수직채널 트랜지스터를 구비한 4F2 용 반도체 메모리장치에 관한 것이다.
반도체 메모리장치의 집적도가 증가함에 따라 단위 셀이 차지할 수 있는 면적이 감소하게 되었다. 셀의 최소선폭(minimum feature size)을 줄임으로써 단위 셀의 면적의 감소에 대응할 수 있다. 그런데 최소선폭이 감소하게 되면 소자의 채 널의 길이 및 넓이가 감소하게 되고, 이에 따라 소자의 전류구동능력이 저하되고 단채널효과로 인하여 소자의 특성이 열화된다.
따라서 최소선폭을 줄이지 않으면서 단위 셀의 면적을 줄이기 위하여 여러가지 노력이 기울여지고 있다. 이러한 노력의 하나로서 소스 및 드레인을 활성 영역 내에 상하로 배치시켜서 수직채널을 갖도록 하여 단위 셀의 면적이 감소하여도 채널 길이에 구애받지 않는 수직채널 트랜지스터가 제안되었다. 수직채널 트랜지스터는 높은 전류구동능력을 가지면서 드레인 유기 장벽 저하(DIBL, drain induced barrier lowering), 펀치 스루(punch through) 등에 기인하는 누설전류가 작은 장점을 갖는다.
이와 같은 수직채널 반도체 소자를 구현하는 데 있어서, 일반적으로 비트라인이 셀의 소자분리 영역에 매립되는 매몰 비트라인 구조와 게이트 라인이 수직채널이 형성되는 필라 주변에 형성되는 구조를 사용한다. 그런데 이와 같은 구조는 반도체 기판 내에 형성되므로 반도체 기판 위에서 순서대로 적층해가는 일반적인 구조보다 복잡하여 공정이 매우 까다로운 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀의 효율적인 공간 배치를 통하여 최소선폭을 줄이지 않으면서도 고집적이 가능한 반도체 메모리장치를 제공하는 데 있다. 또한, 수직채널 트랜지스터를 사용하면서도 워드라인과 비트라인을 용이하게 형성할 수 있는 반도체 메모리장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 메모리 셀의 효율적인 공간 배 치를 통하여 최소선폭을 줄이지 않으면서도 고집적이 가능한 반도체 메모리장치를 제조하는 방법을 제공하는데 있다. 또한, 수직 트랜지스터를 사용하면서도 워드라인과 비트라인을 용이하게 형성할 수 있는 반도체 메모리장치를 제조하는 방법을 제공하는데 있다.
발명의 목적을 달성하기 위한 일 형태에 따른 본 발명의 반도체 메모리장치는 반도체기판의 표면으로부터 일정한 깊이의 제1 측면을 가지며 소자분리막에 의해 한정되되 일정 폭과 길이를 갖는 활성영역, 상기 활성영역의 상부에 형성된 제1 불순물주입영역, 상기 활성영역의 하부에 형성된 제2 불순물주입영역, 상기 활성영역의 제1 측면을 따라 상기 제1 불순물주입영역과 상기 제2 불순물주입영역 사이에 형성된 제1 채널영역, 상기 제1 측면을 따라 상기 제1 채널영역 상에 형성된 게이트절연층, 상기 제1 측면을 따라 상기 소자분리막 내에서 상기 게이트절연층상에 수직 형성된 제1 게이트전극, 상기 제1 게이트전극의 상부와 연결되며, 상기 반도체기판의 표면 위에서 제1 방향으로 수평 연장된 제1 워드라인, 상기 활성영역의 일부를 수직으로 통과하면서 상기 제2 불순물주입영역과 접촉하도록 형성된 제1 콘택플러그, 상기 제1 콘택플러그의 상부와 연결되며, 상기 반도체기판의 표면 위에서 제2 방향으로 수평 연장된 비트라인, 및 상기 제1 불순물주입영역의 상부면과 접촉하면서 수직으로 연장된 제2 콘택플러그를 포함한다.
여기서, 상기 제1 불순물주입영역과 상기 제2 불순물주입영역은 n형 불순물주입 영역이거나 p형 불순물주입 영역일 수 있다.
상기 제1 워드라인은 상기 활성영역의 길이 방향으로 신장하여 상기 활성영역 사이의 상기 소자분리막 위로 형성된다.
한편, 본 발명의 반도체 메모리장치는 제 1콘택플러그의 콘택의 측면을 둘러싸며 절연물질로 이루어진 콘택 스페이서를 더 포함할 수 있다.
또한, 본 발명의 반도체 메모리장치는 상기 제 2 콘택플러그와 접촉하는 스토리지 커패시터를 더 포함할 수 있다.
더 나아가 상기 일 형태에 따른 본 발명의 반도체 메모리장치는 상기 소자분리막에 의해 한정되며 상기 반도체 기판의 제1 표면으로부터 일정한 깊이로 상기 활성영역의 상기 제1 측면과 대향하는 제2 측면, 상기 활성영역의 상부에 형성된 제1 불순물주입영역과 이격되어 형성된 제3 불순물주입영역, 상기 활성영역의 제2 측면을 따라 상기 제3 불순물주입영역과 상기 제2 불순물주입영역 사이에 형성된 제2 채널영역, 상기 제2 측면을 따라 상기 제2 채널영역 상에 형성된 게이트절연층, 상기 제2 측면을 따라 상기 소자분리막 내에서 상기 게이트절연층 상에 수직 형성된 제2 게이트전극, 상기 제1 게이트전극의 상부와 연결되며, 상기 반도체기판의 제1 표면 위에서 상기 제1 방향으로 수평 연장된 제2 워드라인, 상기 제3 불순물주입영역의 상부면과 접촉하면서 수직으로 연장된 제3 콘택플러그를 더 포함할 수 있다.
상기 제2 워드라인은 상기 활성영역의 길이 방향으로 신장하여 상기 활성영역 사이의 상기 소자분리막 위로 형성된다.
본 발명의 목적을 달성하기 위한 다른 형태에 따른 반도체 메모리장치는 반 도체기판 상에 제1 방향 및 제2 방향을 따라 일정한 간격으로 배치된 복수개 활성영역을 포함한다. 이때 상기 각 활성영역은 상기 활성영역의 일단부에 형성된 상기 반도체기판의 제1 표면으로부터 일정한 높이의 제1 측면을 갖는 제1 부분 활성영역, 상기 활성영역의 타단부에 형성된 상기 제1 부분 활성영역과 대응하는 형태로 제2 측면을 갖는 제2 부분 활성영역, 각기 상기 제1 및 제2 부분 활성영역의 상부에 형성된 제1 소오스영역 및 제2 소오스영역, 상기 제1 및 제2 부분 활성영역의 하부에서 서로 연결되며 형성된 공통 드레인영역, 상기 제1 부분 활성영역의 제1 측면을 따라 상기 제1 소오스영역과 상기 공통 드레인영역 사이에 형성된 제1 채널영역, 상기 제2 부분 활성영역의 제2 측면을 따라 상기 제2 소오스영역과 상기 공통 드레인영역 사이에 형성된 제2 채널영역, 상기 제1 측면을 따라 상기 제1 채널영역 상에 형성된 제1 게이트절연층, 상기 제2 측면을 따라 상기 제2 채널영역 상에 형성된 제2 게이트절연층, 상기 제1 측면을 따라 상기 제1 게이트절연층 상에 수직연장된 제1 게이트전극, 상기 제2 측면을 따라 상기 제2 게이트절연층상에 수직연장된 제2 게이트전극, 각기 상기 제1 및 제2 게이트전극의 상부와 연결되며, 상기 반도체기판의 표면 위에서 제1 방향으로 수평연장된 제1 및 제2 워드라인, 상기 제1 및 제2 부분 활성영역 사이에서 상기 공통 드레인영역과 접촉하도록 형성된 비트라인 콘택플러그, 상기 비트라인 콘택플러그의 상부와 연결되며, 상기 반도체기판의 표면 위에서 제2 방향으로 수평 연장된 비트라인, 및 각기 상기 제1 및 제2 소오스영역의 상부면과 접촉하면서 수직으로 연장된 제1 및 제2 스토리지노드 콘택플러그를 포함한다. 여기서, 상기 제1 부분 활성영역의 제1 측면은 인접하여 형성 된 활성영역의 제2 부분 활성영역의 제2 측면과 마주보며, 상기 제1 게이트전극이 이들 사이에 형성되어 인접한 활성영역과의 사이에서 공통의 게이트전극이 되며, 상기 제2 부분 활성영역의 제2 측면은 인접하여 형성된 다른 활성영역의 제1 부분 활성영역의 제1 측면과 마주보며, 상기 제2 게이트전극이 이들 사이에 형성되어 인접한 활성영역과의 사이에서 공통의 게이트전극이 된다.
상기 제1 및 상기 제2 워드라인은 상기 활성영역의 길이 방향으로 신장하여 상기 활성영역 사이의 상기 소자분리막 위로 형성된다.
한편, 본 발명의 반도체 메모리장치는 제1 콘택플러그의 측면을 둘러싸며 절연물질로 이루어진 콘택 스페이서를 더 포함할 수 있다. 이때, 상기 콘택 스페이서는 상기 제1 부분 활성영역과 상기 제2 부분 활성영역을 완전히 분리한다.
또한, 본 발명의 반도체 메모리장치는 상기 제2 콘택플러그와 접촉하는 스토리지 커패시터를 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위한 반도체 메모리장치의 제조방법은 반도체기판 상에 소자분리막에 의하여 한정되며 양 단부에 제1 부분 활성영역 및 상기 제1 부분 활성영역과 대응하는 형태로 제2 부분 활성영역을 갖는 복수개의 활성영역을 형성하는 단계, 각각 상기 제1 및 제2 부분 활성영역의 상부에 제1 및 제2 소오스영역을 형성하기 위한 소스 이온주입 및 상기 제1 및 제2 부분 활성영역의 하부에 서로 연결되는 공통 드레인영역을 형성하기 위한 드레인 이온주입을 수행하는 단계, 상기 소오스 이온주입 및 상기 드레인 이온주입 후 상기 반도체기판의 표면으로부터 일정한 높이를 갖는 상기 제1 부분 활성영역의 제1 측면을 노출시키는 제 1 게이트 리세스와 상기 제2 부분 활성영역의 상기 제1 측면에 대응하는 형태의 제2 측면을 노출시키는 제2 게이트 리세스를 상기 소자분리막 내에 형성하는 단계, 상기 제1 측면을 따라 상기 제1 소스영역과 상기 공통 드레인영역 사이에 제1 채널영역을 형성하고, 상기 제2 측면을 따라 상기 제2 소스영역과 상기 공통 드레인영역 사이에 제2 채널영역을 형성하도록 채널 이온주입을 수행하는 단계, 상기 채널 이온주입 후 상기 반도체기판 상에 상기 제1 및 제2 게이트 리세스를 매립하는 제1 및 제2 게이트전극 및 상기 제1 및 제2 게이트전극의 상부와 연결되며 상기 반도체기판의 표면 위에서 제1 방향으로 수평연장된 제1 및 제2 워드라인을 형성하는 단계, 상기 워드라인들이 형성된 반도체기판에 제1 절연막을 형성하는 단계, 상기 제1 절연막 및 상기 제1 부분 활성영역과 상기 제2 부분 활성영역 사이를 관통하여 상기 공통 드레인영역에 이르는 비트라인 콘택프러그를 형성하는 단계, 상기 비트라인 콘택플러그의 상부와 연결되며 상기 제1 절연막 위에서 제2 방향으로 수평 연장된 비트라인을 형성하는 단계, 상기 비트라인이 형성된 반도체기판 상에 제2 절연막을 형성하는 단계, 및 상기 제1 및 제2 절연막을 관통하여 각각 상기 제1 및 제2 소오스영역의 상부면과 접촉하는 제1 및 제2 스토리지노드 콘택플러그를 형성하는 단계를 포함한다.
상기 제1 및 제2 게이트 리세스는 상기 공통 드레인영역의 깊이와 같거나 그보다 더 깊도록 형성할 수 있다. 또한, 상기 제1 게이트 리세스는 상기 활성영역의 상기 제1 측면과 마주보는 제2 측면을 갖는 다른 활성영역의 상기 제2 측면을 함께 노출시키며, 상기 제2 게이트 리세스는 상기 활성영역의 상기 제2 측면과 마주보는 제1 측면을 갖는 다른 활성영역의 상기 제1 측면을 함께 노출시킬 수 있다.
상기 게이트 전극 및 상기 워드라인을 형성하는 단계는, 상기 게이트 전극과 상기 워드라인을 위한 도전막을 한번에 형성하는 방법으로써, 상기 제1 및 제2 게이트 리세스가 형성된 기판에 게이트 유전막을 형성하는 단계, 상기 제1 및 제2 게이트 리세스를 매립하고 상기 반도체기판 위로 소정의 두께가 되도록 상기 게이트 유전막이 형성된 반도체기판에 게이트 도전막을 형성하는 단계, 상기 게이트 도전막 위에 워드라인 하드마스크막을 형성하는 단계, 상기 워드라인 하드마스크막 및 상기 게이트 도전막을 패터닝하는 단계, 및 상기 워드라인 하드마스크막 및 상기 워드라인 도전막 패턴의 측면으로 워드라인 스페이서를 형성하여 상기 게이트 전극의 상면과 연결되는 워드라인을 형성하는 단계를 포함할 수 있다.
다른 방법으로 상기 게이트 전극 및 상기 워드라인을 형성하는 단계는, 상기 게이트 전극과 상기 워드라인을 위한 도전막을 각각 형성하는 방법으로써, 상기 제1 및 제2 게이트 리세스가 형성된 기판에 게이트 유전막을 형성하는 단계, 상기 게이트 유전막이 형성된 상기 반도체 기판의 상기 제1 및 제2 게이트 리세스를 도전막으로 충전하는 단계, 상기 게이트 전극이 형성된 상기 반도체기판 상에 워드라인 도전막을 형성하는 단계, 상기 워드라인 도전막 위로 워드라인 하드마스크막을 형성하는 단계, 상기 워드라인 하드마스크막 및 상기 워드라인 도전막을 패터닝하는 단계, 및 상기 워드라인 하드마스크막 및 상기 워드라인 도전막 패턴의 측면으로 워드라인 스페이서를 형성하여 상기 게이트 전극의 상면과 연결되는 워드라인을 형성하는 단계를 포함할 수 있다.
상기 비트라인 콘택플러그를 형성하는 단계는 상기 제1 절연막을 관통하고 상기 제1 부분 활성영역과 상기 제2 부분 활성영역의 사이에서 상기 공통 드레인영역에 이르는 비트라인 콘택홀을 형성하는 단계, 상기 비트라인 콘택홀 측벽에 절연물질로 콘택 스페이서를 형성하는 단계, 상기 콘택 스페이서가 형성된 상기 비트라인 콘택홀에 의해 노출된 활성영역에 딥 소스 드레인 이온 주입을 하는 단계, 상기 딥 소스 드레인 이온 주입 후 상기 비트라인 콘택홀을 매립하도록 도전막을 형성하는 단계 및 상기 제1 절연막이 노출되도록 상기 도전막을 에치백 또는 CMP하는 단계를 포함할 수 있다.
상기 비트라인을 형성하는 단계는 상기 비트라인 콘택플러그가 형성된 상기 반도체기판 위에 비트라인 도전막을 형성하는 단계, 상기 비트라인 도전막 위에 비트라인 하드마스크막을 형성하는 단계, 상기 비트라인 도전막과 상기 비트라인 하드마스크막을 패터닝하는 단계 및 상기 비트라인 도전막과 상기 비트라인 하드마스크막을 패턴의 측벽에 비트라인 스페이서를 형성하는 단계를 포함할 수 있다.
상기 제1 및 제2 스토리지노드 콘택플러그를 형성하는 단계는, 상기 제1 및 제2 절연막을 관통하여 각각 상기 제1 및 제2 소오스영역과 접촉하는 제1 및 제2 스토리지노드 콘택홀을 형성하는 단계; 상기 제1 및 제2 스토리지노드 콘택홀을 매립하도록 도전막을 형성하는 단계; 및 상기 제2 절연막이 노출되도록 상기 도전막을 에치백 또는 CMP하는 단계를 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리장치의 4F2 구조를 설명하기 위한 활성영역의 사시도다. 활성영역(110)의 구성을 나타내기 위하여 소자분리막의 도시를 생략하였다. 도 1을 참조하면, 소자분리막에 의해 한정되며 일정 폭(W)와 길이(L)을 갖는 기둥 형태의 활성영역(110)은, 반도체기판의 표면으로부터 일정한 깊이를 가지며 서로 대향하는 측면을 구비한다. 그리고 각 측면에 대응하는 일부에 각각 제1 채널영역(110a)과 제2 채널영역(110b)이 수직으로 형성되어 있다. 제1 채널영역(110a) 상부의 활성영역(110)에는 제1 소스영역(110c)이 형성되어 있고, 제2 채널영역(110b) 상부의 활성영역(110)에는 제2 소스영역(110d)이 형성되어 있다. 제1 채널영역(110a)과 제2 채널영역(110b)의 하부에는 공통 드레인영역(110e)이 서로 연결되어 형성되어 있다. 기둥 형태의 활성영역(110)에서 제1 채널영역(110a)과 제1 소스영역(110c)을 포함하는 기둥의 일단은 제1 부분 활성영역을 이루고, 제2 채널영역(110b)과 제2 소스영역(110d)을 포함하는 다른 일단은 제2 부분 활성영역을 이룬다. 도 1에는 도시되지 않았으나, 공통 드레인영역에는 활성영역(110)을 관통하여 비트라인 콘택플러그(미도시)가 연결되고, 제1 및 제2 소스영역에는 각각 스토리지노드 콘택플러그(미도시)가 연결된다. 제1 및 제2 채널영역에는 게이트 절연막(미도시)을 사이에 두고 게이트 전극(미도시)이 수직으로 형성 된다. 상기 게이트 전극(미도시)은 워드라인(미도시)에 연결된다.
즉, 소자분리막에 의해 분리되는 하나의 활성영역(110)에 수직채널(110a, 110b)을 갖는 트랜지스터가 두 개 형성되며, 이때 드레인영역(110e)을 공통으로 갖는다. 각 트랜지스터의 소스영역(110c, 110d) 및 채널영역(110a, 110b)은 활성영역(110)을 관통하여 공통 드레인영역(110e)에 연결되는 비트라인 콘택 플러그(미도시)에 형성되는 절연스페이서(미도시)에 의하여 절연된다. 상기 비트라인 콘택플러그는 비트라인(미도시)과 연결되며, 상기 스토리지노드 콘택플러그는 스토리지 노드와 연결된다.
단위 메모리셀은 하나의 트랜지스터와 하나의 스토리지 커패시터로 이루어진다. 도 1에 나타낸 바에 의하면, 본 발명에 따른 반도체 메모리장치의 단위 메모리셀의 면적은 소스영역(110c)에 1F×1F=F2, 드레인영역(110d)에 1F×1F=F2, 게이트 전극(미도시)에 1F×1F=F2, 소자분리영역(미도시)에 1F×1F=F2가 대응되어 총 4F2가 된다. 워드라인, 비트라인 및 스토리지 커패시터 등은 반도체 기판 위에 형성되므로 메모리 셀의 수평 면적에 영향을 끼치지 않는다.
도 2a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 메모리장치를 제조하는 공정을 순서대로 설명하기 위한 레이아웃도들이다. 도 2b 내지 도 10b은 도 2a 내지 도 10a를 X축 방향으로 자른 단면도들로서 X1 부분은 활성영역을 지나는 X1-X1선에 따른 단면도들이고, X2 부분은 소자분리영역을 지나는 X2-X2 선에 따른 단면도들이다. 도 2c 내지 도 10c는 도 2a 내지 도 10a를 Y축 방향으로 자른 단면도들로서 Y1 부분은 Y1-Y1 선에 따른 단면도들이고, Y2 부분은 Y2-Y2 선에 따른 단 면도들이다.
먼저, 도 10a, 도 10b 및 도 10c를 참조하여 본 발명의 일 실시예에 따른 반도체 메모리장치에 대하여 설명한다. 도 10a를 참조하면, 반도체기판 상에 X, Y방향에서 일정한 간격으로 복수개의 활성영역(110)들이 일정 폭(W)과 길이(L)를 갖고 배치되어 있다. 도 10c에 보이는 바와 같이 소자분리막(120)에 의해 한정되되 일정 폭(W)과 길이(L)를 갖는 기둥 형태의 활성영역(110)은 반도체 기판의 표면으로부터 일정한 깊이를 가지며 상기 활성영역의 길이 방향으로 서로 대향하는 제1 측면(110a)과 제2 측면(110b)을 구비한다.
게이트전극(132a)은 소자분리막(120) 내에서 상기 활성영역(110)의 제1 측면 상에 수직으로 형성된다. 이때 게이트전극(132a)은 상기 활성영역의 폭 방향으로 인접한 다른 활성영역(110)의 제2 측면에도 접한다. 따라서 게이트 전극(132a)은 도 1에서 설명한 바와 같은 활성영역(110)의 제1 부분 활성영역의 제1 측면과 상기 활성영역(110)의 폭 방향으로 인접한 다른 활성영역의 제2 부분 활성영역의 제2 측면 사이에 형성되어 공통의 게이트 전극이 된다.
워드라인(130)은 게이트전극(132a)의 상부와 연결되어 상기 활성영역의 길이(L) 방향으로 신장하며 소자분리막(120) 위로 형성되어 있다. 게이트전극(132a)과 접하는 활성영역(110)의 제1 측면에는 게이트 절연막(116)이 형성되어 있고, 활성영역(110)의 상부와 하부에는 소스영역(110c)과 드레인영역(110e)이 형성되며 그들 사이에서 채널(미도시)이 반도체 기판에 대하여 수직으로 형성된다. 이때 상기 채널(미도시)은 상기 활성영역(110)의 측면에 대응하여 형성된다고 할 수 있다.
도 10b에 보이는 바와 같이 비트라인 콘택플러그(150)는 활성영역(110)의 중간에 형성되어 공통 드레인영역(110e)과 연결되고, 스토리지노드 콘택플러그(180)는 비트라인 콘택플러그(150)의 양쪽으로 형성되어 소스영역(110c)과 연결된다. 한편, 비트라인 콘택플러그(150) 측면의 콘택 스페이서(152)에 의하여 비트라인 콘택플러그(150)와 스토리지노드 콘택플러그(180)들이 서로 절연된다. 또한 콘택 스페이서(152)에 의하여 비트라인 콘택플러그(150)의 측면이 활성영역(110)으로부터 절연된다.
비트라인(160)은 워드라인(130) 위에서 비트라인 콘택플러그(150)와 연결되어 상기 활성영역의 폭 방향으로 상기 활성영역의 상부를 가로지르면서 워드라인(130)에 수직하여 형성되며, 비트라인(160) 위에서 스토리지노드 전극(190)이 스토리지노드 콘택플러그(180)과 연결되어 세워져 있다.
본 발명의 반도체 메모리장치는 게이트 전극(132a)이 활성영역(110)의 양 측면에 각각 수직으로 형성되어 있다. 그리고 공유되는 비트라인 콘택플러그(150)가 활성영역(110)을 관통하여 형성되고 비트라인 콘택플러그(150)에 의해 격리되는 두 개의 스토리지노드 콘택플러그(180)가 하나의 활성영역(110) 상에 형성되어 있다. 그리고 워드라인(130), 비트라인(160) 및 스토리지노드 전극(190)을 포함한 구성요소들이 통상의 반도체 메모리장치와 마찬가지로 반도체기판(100) 위에 적층하여 형성되어 있다. 이에 의하여 하나의 활성영역(110)에 두 개의 메모리 셀이 형성됨으로써 4F2 구조를 형성하여 고집적 소자를 만들 수 있다.
도 2a 내지 도 10a, 도 2b 내지 도 10b 및 도 2c 내지 도 10c를 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리장치의 제조방법을 설명한다. 도 5a 내지 도 10a에서 도면의 복잡함을 피하고 이해를 돕기 위하여 적층되는 하부의 레이아웃들 중에서 활성영역(110)과 게이트전극(132b)의 레이아웃만을 도시하였다.
도 2a, 도 2b 및 도 2c를 참조하면, 상기 반도체 기판(100) 상에 패드 산화막(112)과 하드마스크막(114)을 형성하고 활성영역을 정의하는 하드마스크 패턴(114)을 형성한다. 그 후 하드 마스크 패턴(114)을 마스크로 삼고 패드 산화막(112)과 반도체 기판(100)을 식각하여 기둥 형태의 활성영역(110)을 형성한다. 일정 폭(W)과 길이(L)를 갖는 기둥 형태의 활성영역(110)은 반도체 기판의 표면으로부터 일정한 깊이를 가지며 상기 활성영역의 길이 방향으로 서로 대향하는 제1 측면(110a)과 제2 측면(110b)을 구비한다. 이때 패드산화막(112)은 열산화 공정으로 형성할 수 있으며, 하드마스크막(114)은 실리콘 질화막으로 형성할 수 있다. 한편, 패드산화막(112) 형성 후 하드마스크막(114)을 형성하기 전에 웰 형성을 위한 이온주입 공정을 수행할 수 있다. 웰 형성을 위한 이온 주입 공정은 또한 소자분리막 형성 후에 수행할 수도 있다. 또한, 패드산화막(112) 형성 후 하드마스크막(114)을 형성하기 전에 소스영역, 드레인영역 및 채널영역의 형성을 위한 벌크 이온주입을 각각 수행할 수 있다. 소스영역, 드레인영역 및 채널영역의 형성을 위한 이온주입은 여러 단계에 걸쳐 수행될 수 있는데, 일 단계로서 반도체기판에 구조가 형성되지 않은 벌크 상태에서 수행될 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 활성영역(110)이 형성된 반도체 기판(100)에 매립 산화막을 증착하고, 하드마스크 패턴(114)을 연마방지막으로 삼고 화학적 기계적 연마(CMP) 공정을 수행하여 활성영역(110) 사이에 소자분리막(120)을 형성한다. 이때 소자분리막(120)에 사용되는 매립 산화막은 고밀도 플라즈마(HDP) 산화막으로 형성할 수 있다. 그 후 하드마스크 패턴(114)을 제거한다. 하드마스크 패턴(114)은 인산(H3PO4) 용액에 의하여 습식각으로 제거할 수 있다. 하드마스크 패턴(114)의 제거 후 소자분리막(120)의 상면이 활성영역(110)의 상면과 같은 높이가 되도록 한다. 하드마스크 패턴(114)이 제거될 때 소자분리막(120)의 매립 산화막의 상면도 어느 정도 제거된다. 이후 활성영역에 열산화막을 형성한 후 산화막 습식각을 하면 소자분리막(120)의 매립 산화막이 열산화막보다 더 빨리 제거됨으로써 하드마스크 패턴(114)의 제거 후 반도체 기판(100) 위로 형성된 소자분리막(120)의 상면이 활성영역(110)의 상면과 같은 높이가 될 수 있다.
이어서 소스영역 및 드레인영역의 형성을 위한 이온주입 공정을 수행한다. 이온주입 에너지를 조절함으로써 활성영역(110) 상부의 소스영역(110c)과 하부의 드레인영역(110e)을 구분하여 형성할 수 있다. 이때 소스영역(110c)의 이온주입은 하나의 활성영역 내에서 각기 다른 트랜지스터를 구성하는 제1 부분 활성영역(111a)의 제1 소스영역과 제2 부분 활성영역(111b)의 제2 소스영역을 구분하지 않고 진행된다. 제1 부분 활성영역(111a)과 제2 부분 활성영역(111b)은 두 개의 채널이 수직으로 형성되는 활성영역 기둥에서 각 채널 및 각 채널이 연결되는 각 소스영역을 포함하는 부분을 구분하여 지칭하기 위하여 임의로 활성영역을 구분하여 붙인 명칭이다. 도 3a에서 제1 및 제2 부분 활성영역(111a, 111b)은 참조번호가 가리키는 부분의 수직으로 아래부분까지 포함된다. 소스영역 및 드레인영역의 형성을 위한 이온주입 공정은 게이트 전극 형성 후에도 수행될 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 소자분리막(120)에 수직의 게이트 전극이 형성될 게이트 리세스(131)를 형성한다. 게이트 리세스(131)는 게이트 리세스(131)를 사이에 두고 마주보는 활성영역(110) 모두에 접하도록 활성영역(110) 하부의 드레인영역의 깊이까지 또는 그보다 깊게 소자분리막(120)을 식각하여 형성한다. 게이트 리세스(131)에 의하여 제1 부분의 활성영역의 제1 측면과 상기 제1 부분 활성영역의 제1 측면과 마주보는 다른 활성영역의 제2 부분의 활성영역의 제2 측면이 동시에 노출된다. 이어서 활성영역(110)의 노출된 측면들에 수직채널을 형성하기 위한 이온주입 공정을 수행한다. 이때 일반적인 이온주입 공정을 이용할 수도 있으나, 플라즈마도핑(PLAD) 공정을 이용함으로써 게이트 리세스(131)에 의해 드러난 활성영역(110)의 측면들에 더욱 용이하게 채널 이온주입 공정을 수행할 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 게이트 리세스(131)가 형성된 반도체 기판(100) 상에 게이트 유전막(116)과 게이트 도전막(132)을 형성한다. 게이트 유전막(116)은 반도체 기판(100) 상에 열산화법 등을 이용하여 유전막을 성장시키거나 화학 기상 증착법(CVD) 등으로 유전막을 증착하여 형성한다. 게이트 도전막(132)은 게이트 리세스(131)를 완전히 매립하여 게이트 전극을 형성하고 게이트 전극 위로 워드라인을 형성할 수 있도록 반도체 기판(110) 위로 일정 두께를 덮도록 형성한다. 즉, 게이트 도전막은(132)는 게이트전극(132a) 부분과 워드라인 도전막(132b) 부분을 형성한다. 게이트 도전막(132)은 도핑된 폴리실리콘, 텅스텐실리사이드 또 는 텅스텐 등으로 형성할 수 있으며, 게이트 리세스(131)가 매립되면서 생긴 게이트 도전막(132)의 굴곡을 제거하기 위하여 CMP 공정을 수행할 수 있다. 워드라인 도전막(132b) 위에는 워드라인 하드마스크막(134)을 형성한다. 워드라인 하드마스크막(134)은 실리콘 질화막으로 형성할 수 있다. 이어서, 사진식각 공정을 통하여 워드라인 하드마스크막(134)과 워드라인 도전막(132b)을 패터닝하여 반도체 기판(100) 위의 워드라인 도전막(132b)을 형성한다. 다른 방법으로는, 도전막으로 게이트 리세스(131)를 매립하고 CMP 공정을 수행하여 게이트 전극(132a)을 먼저 형성한 후 게이트전극(132a) 위에 워드라인 도전막(132b)을 형성할 수도 있다. 이때 게이트전극 물질로 도핑된 폴리실리콘, W, Ta, TiN, TaN, TaCN, TaSiN 또는 TiSiN 를 사용할 수 있다.
결과로서, 게이트 전극(132a)이 소자분리막(120) 안에 수직으로 형성되며, 워드라인 도전막(132b)이 워드라인 하드마스크막(134)과 함께 게이트 전극(132a)의 상면과 접촉하면서 상기 활성영역의 길이(L) 방향으로 신장하며 소자분리막(120) 위에 형성된다. 이어서 워드라인 도전막(132b)과 워드라인 하드마스크막(134)의 양 측면으로 워드라인 스페이서(136)을 형성한다. 워드라인 스페이서(136)는 워드라인 하드마스크막(134)과 마찬가지로 실리콘 질화막으로 형성할 수 있다. 워드라인 도전막(132b), 워드라인 하드마스크(134), 워드라인 스페이서(136)는 워드라인(130)을 구성한다.
도 6a, 도 6b 및 도 6c를 참조하면, 워드라인 구조(130)가 형성된 반도체 기판(100)에 제1 절연막(140)을 형성한다. 제1 절연막(140)은 TEOS(tetraethly orthosilicate), USG(undoped silicate glass), BPSG (Boro-Phospho Silicate Glass), 고밀도 플라즈마(HDP) 산화막, 폴리실라잔(polysilazane)계 무기 SOG막(TOSZ) 등과 같은 실리콘 산화막으로 형성할 수 있다. CMP 공정에 의하여 제1 절연막(140)을 평탄화할 수 있다. 이어서 제1 절연막(140)과 활성영역(110)의 일부를 관통하여 드레인영역(110e)에 이르는 비트라인 콘택홀(151)을 형성한다. 비트라인 콘택홀(151)은 활성영역(110)의 가운데에 형성되어 활성영역(110)의 좌우를 완전히 분리시킨다. 비트라인 콘택홀(151)은 워드라인(130) 사이에 형성되며, 비트라인 콘택홀(151) 식각시 워드라인 스페이서(136)에 의하여 워드라인 도전막(132b)이 보호된다.
도 7a, 도 7b 및 도 7c를 참조하면, 먼저 비트라인 콘택홀(151)의 내부에 콘택 스페이서(152)를 형성하고, 딥 소스/드레인 이온주입을 수행한다. 비트라인 콘택홀(151)이 형성된 반도체기판(100) 위에 적절한 두께의 절연막을 형성하고 에치백하여 비트라인 콘택홀(151) 내부에 콘택 스페이서(152)를 형성할 수 있으며, 이때 절연막으로 실리콘 산화막을 사용할 수 있다. 한편, 딥 소스/드레인 이온주입에 의하여 비트라인 콘택플러그의 활성영역(110)과의 접촉저항을 줄일 수 있다. 이어서 비트라인 콘택홀(151)을 도전막으로 충전하여 비트라인 콘택플러그(150)를 형성한다. 이때 도전막으로 폴리실리콘 또는 텅스텐을 사용할 수 있으며 베리어 금속막과 함께 이중막으로 형성할 수도 있다. 비트라인 콘택플러그(150) 내부의 콘택 스페이서(152)는 드레인영역에서의 연결을 제외하고 활성영역(110)과 비트라인 콘택플러그(150)의 전기적 연결을 막고, 또한 비트라인 콘택플러그(150) 양쪽의 활성영 역(110)이 서로 전기적으로 분리될 수 있도록 한다.
도 8a, 도 8b 및 도 8c를 참조하면, 제1 절연막(140) 위에 비트라인 콘택플러그(150)와 접촉하고 워드라인(130)과 수직방향으로 신장되는 비트라인(160)을 형성한다. 비트라인(160)은 워드라인(130)과 마찬가지로 비트라인 도전막(162), 비트라인 하드마스크막(164) 및 비트라인 스페이서(166)로 구성되며, 비트라인 하드마스크막(164) 및 비트라인 스페이서(166)에 의하여 이후 스토리지노드 콘택플러그와 절연될 수 있도록 한다. 비트라인 도전막(162)은 도핑된 폴리실리콘, 텅스텐 실리사이드, 텅스텐 또는 알루미늄으로 형성할 수 있고, 또는 다른 도전막을 사용할 수도 있다. 비트라인 하드마스크막(164) 및 비트라인 스페이서(166)는 제1 절연막(140)과 식각선택비가 있는 물질로 형성하는 것이 바람직하며, 실리콘 질화막으로 형성할 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 비트라인(160)이 형성된 반도체 기판(100) 위에 제2 절연막(170)을 형성하고 평탄화한다. 제2 절연막(170)은 제1 절연막(140)과 마찬가지로 TEOS(tetraethly orthosilicate), USG(undoped silicate glass), BPSG (Boro-Phospho Silicate Glass), 고밀도 플라즈마(HDP) 산화막, 폴리실라잔(polysilazane)계 무기 SOG막(TOSZ) 등과 같은 실리콘 산화막으로 형성할 수 있다. CMP 공정에 의하여 제2 절연막(170)을 평탄화할 수 있다. 이어서, 제2 절연막(170) 및 제1 절연막(140)을 관통하여 비트라인 콘택플러그(150) 양쪽으로 활성영역(110)의 소스영역에 이르는 스토리지노드 콘택홀(181)을 형성한다. 스토리지노드 콘택홀(181)은 자기정렬콘택(Self Aligned Contact, 이하, SAC이라 함)방식으로 형성될 수 있다. 즉, 제2 절연막(170)의 식각시에는 제2 절연막(170)에 대하여 식각선택비가 있는 비트라인 하드마스크(164) 및 비트라인 스페이서(166)에 의하여 비트라인(160) 사이의 제2 절연막(170)만 식각되고, 마찬가지로 제1 절연막(140)에서는 워드라인(130) 사이의 제1 절연막(140)만 식각된다. 따라서 스토리지노드 콘택홀(181)이 제2 절연막(170)과 제1 절연막(140)의 높이를 통과하더라도 워드라인(130)과 비트라인(160) 사이의 활성영역(110)의 소스영역(110c)에 바르게 형성될 수 있다.
이어서 스토리지노드 콘택홀(181)에 의해 오픈된 활성영역(110)의 소스영역(110c)에 스토리지노드 콘택 이온 주입 공정을 수행한다. 이후 스토리지노드 콘택홀(181)을 매립하도록 도전막을 형성하고 CMP 공정을 수행하여 스토리지노드 콘택플러그(180)를 형성한다. 스토리지노드 콘택플러그(180)의 도전막은 도핑된 폴리실리콘을 사용할 수 있으며, 또는 티타늄 나이트라이드 등의 금속 물질도 가능하다. 앞에서 설명한 바와 같이 스토리지노드 콘택플러그(180)는 워드라인(130)과 비트라인(160)이 지나지 않는 모든 부분에 형성된다.
도 10a, 도 10b 및 도 10c를 참조하면, 상기 스토리지노드 콘택플러그(180)에 연결되는 스토리지노드 전극들(190)을 형성한다. 식각저지막(미도시)과 몰드 절연막(미도시)을 형성하여 실린더형 커패시터의 스토리지노드 전극들(190)을 형성할 수 있다. 도면에 도시하지 않았으나 이후 통상의 공정을 통하여 스토리지 커패시터(미도시)를 완성하고 이어서 금속 배선(미도시)을 형성을 할 수 있다.
본 발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제 공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면, 하나의 활성영역을 두 개의 메모리셀이 공유하며, 하나의 메모리셀은 4F2 면적을 갖는다. 단위 메모리셀의 면적이 4F2 로 줄어듦으로써 최소선폭을 줄이지 않고 고집적 메모리셀을 형성할 수 있다.
한편, 채널영역이 활성영역의 측면에 수직으로 형성되지만 워드라인, 비트라인 및 커패시터가 모두 반도체 기판 위에 일반적인 적층 방식으로 형성되므로 종래의 공정을 이용하여 반도체 메모리장치를 용이하게 제조할 수 있다.
따라서 메모리 셀의 효율적인 공간배치가 가능하여 최소선폭을 줄이지 않고 고집적 메모리셀을 형성할 수 있으면서, 종래의 라인 및 콘택 형성 공정을 적용할 수 있어 고집적의 반도체 메모리장치를 용이하게 형성할 수 있다.

Claims (23)

  1. 반도체기판의 제1 표면으로부터 일정한 깊이의 제1 측면을 가지며 소자분리막에 의해 한정되되 일정 폭과 길이를 갖는 활성영역;
    상기 활성영역의 상부에 형성된 제1 불순물주입영역;
    상기 활성영역의 하부에 형성된 제2 불순물주입영역;
    상기 활성영역의 제1 측면을 따라 상기 제1 불순물주입영역과 상기 제2 불순물주입영역 사이에 형성된 제1 채널영역;
    상기 제1 측면을 따라 상기 제1 채널영역 상에 형성된 제1 게이트절연층;
    상기 제1 측면을 따라 상기 소자분리막 내에서 상기 제1 게이트절연층상에 수직 형성된 제1 게이트전극;
    상기 제1 게이트전극의 상부와 연결되며, 상기 반도체기판의 제1 표면 위에서 제1 방향으로 수평 연장된 제1 워드라인;
    상기 활성영역의 일부를 수직으로 통과하면서 상기 제2 불순물주입영역과 접촉하도록 형성된 제1 콘택플러그;
    상기 제1 콘택플러그와 연결되며, 상기 활성영역을 가로지르며 제2 방향으로 수평 연장하는 비트라인; 및
    상기 제1 불순물주입영역의 상부면과 접촉하면서 수직으로 연장된 제2 콘택플러그를 포함하는 반도체 메모리장치.
  2. 제1 항에 있어서, 상기 제1 불순물주입 영역과 상기 제2 불순물주입 영역은 n형 불순물주입 영역인 반도체 메모리장치.
  3. 제1 항에 있어서, 상기 제1 불순물주입 영역과 상기 제2 불순물주입 영역은 p형 불순물주입 영역인 반도체 메모리장치.
  4. 제1 항에 있어서, 상기 제1 워드라인은 상기 활성영역의 길이 방향으로 신장하여 형성된 반도체 메모리장치.
  5. 제4 항에 있어서, 상기 제1 워드라인은 상기 활성영역 사이의 상기 소자분리막 위로 형성된 반도체 메모리장치.
  6. 제1 항에 있어서, 제1 콘택플러그의 측면을 둘러싸며 절연물질로 이루어진 콘택 스페이서를 더 포함하는 반도체 메모리장치.
  7. 제1 항에 있어서, 상기 제2 콘택플러그와 접촉하는 스토리지 커패시터를 더 포함하는 반도체 메모리장치.
  8. 제1 항에 있어서, 상기 반도체 기판의 제1 표면으로부터 일정한 깊이로 상기 활성영역의 상기 제1 측면과 대향하는 제2 측면;
    상기 활성영역의 상부에 형성된 제1 불순물주입영역과 이격되어 형성된 제3 불순물주입영역;
    상기 활성영역의 제2 측면을 따라 상기 제3 불순물주입영역과 상기 제2 불순물주입영역 사이에 형성된 제2 채널영역;
    상기 제2 측면을 따라 상기 제2 채널영역 상에 형성된 제2 게이트절연층;
    상기 제2 측면을 따라 상기 소자분리막 내에서 상기 제2 게이트절연층 상에 수직 형성된 제2 게이트전극;
    상기 제1 게이트전극의 상부와 연결되며, 상기 반도체기판의 제1 표면 위에서 상기 제1 방향으로 수평 연장된 제2 워드라인;
    상기 제3 불순물주입영역의 상부면과 접촉하면서 수직으로 연장된 제3 콘택플러그를 더 포함하는 반도체 메모리장치.
  9. 제8 항에 있어서, 상기 제2 워드라인은 상기 활성영역의 길이 방향으로 신장되며, 상기 활성영역 사이의 상기 소자분리막 위로 형성된 반도체 메모리장치.
  10. 제8 항에 있어서, 상기 제3 콘택플러그와 상기 스토리지노드 콘택에접촉하는 스토리지 커패시터를 더 포함하는 반도체 메모리장치.
  11. 반도체기판 상에 제1 방향 및 제2 방향을 따라 일정한 간격으로 배치된 복수개 활성영역을 포함하는 반도체 메모리장치에 있어서,
    상기 각 활성영역은,
    상기 활성영역의 일단부에 형성된 상기 반도체기판의 제1 표면으로부터 일정한 깊이의 제1 측면을 갖는 제1 부분 활성영역;
    상기 활성영역의 타단부에 형성된 상기 제1 부분 활성영역과 대응하는 형태로 제2 측면을 갖는 제2 부분 활성영역;
    각기 상기 제1 및 제2 부분 활성영역의 상부에 형성된 제1 소오스영역 및 제2 소오스영역;
    상기 제1 및 제2 부분 활성영역의 하부에서 서로 연결되며 형성된 공통 드레인영역;
    상기 제1 부분 활성영역의 제1 측면을 따라 상기 제1 소오스영역과 상기 공통 드레인영역 사이에 형성된 제1 채널영역;
    상기 제2 부분 활성영역의 제2 측면을 따라 상기 제2 소오스영역과 상기 공통 드레인영역 사이에 형성된 제2 채널영역;
    상기 제1 측면을 따라 상기 제1 채널영역 상에 형성된 제1 게이트절연층;
    상기 제2 측면을 따라 상기 제2 채널영역 상에 형성된 제2 게이트절연층;
    상기 제1 측면을 따라 상기 제1 게이트절연층 상에 수직연장된 제1 게이트전극;
    상기 제2 측면을 따라 상기 제2 게이트절연층상에 수직연장된 제2 게이트전극;
    각기 상기 제1 및 제2 게이트전극의 상부와 연결되며, 상기 반도체기판의 표 면 위에서 제1 방향으로 수평연장된 제1 및 제2 워드라인;
    상기 제1 및 제2 부분 활성영역 사이에서 상기 공통 드레인영역과 접촉하도록 형성된 비트라인 콘택플러그;
    상기 비트라인 콘택플러그의 상부와 연결되며, 상기 반도체기판의 표면 위에서 제2 방향으로 수평 연장된 비트라인; 및
    각기 상기 제1 및 제2 소오스영역의 상부면과 접촉하면서 수직으로 연장된 제1 및 제2 스토리지노드 콘택플러그;를 포함하며,
    상기 제1 부분 활성영역의 제1 측면은 인접하여 형성된 활성영역의 제2 부분 활성영역의 제2 측면과 마주보며, 상기 제1 게이트전극이 이들 사이에 형성되어 인접한 활성영역과의 사이에서 공통의 게이트전극이 되며,
    상기 제2 부분 활성영역의 제2 측면은 인접하여 형성된 다른 활성영역의 제1 부분 활성영역의 제1 측면과 마주보며, 상기 제2 게이트전극이 이들 사이에 형성되어 인접한 활성영역과의 사이에서 공통의 게이트전극이 되는 것을 특징으로 하는 반도체 메모리장치.
  12. 제11 항에 있어서, 상기 제1 및 제2 워드라인은 상기 활성영역의 길이 방향으로 신장되며, 상기 활성영역 사이의 상기 소자분리막 위로 형성된 반도체 메모리장치.
  13. 제11 항에 있어서, 제1 콘택플러그의 측면을 둘러싸며 절연물질로 이루어진 콘택 스페이서를 더 포함하는 반도체 메모리장치.
  14. 제13 항 또는 제13 항에 있어서, 상기 콘택 스페이서는 상기 제1 부분 활성영역과 상기 제2 부분 활성영역을 완전히 분리하는 반도체 메모리장치.
  15. 제11 항에 있어서, 상기 제1 및 제2 스토리지노드 콘택플러그에 접촉하는 스토리지 커패시터를 더 포함하는 반도체 메모리장치.
  16. 반도체기판 상에 소자분리막에 의하여 한정되며 양 단부에 제1 부분 활성영역 및 상기 제1 부분 활성영역과 대응하는 형태로 제2 부분 활성영역을 갖는 복수개의 활성영역을 형성하는 단계;
    각각 상기 제1 및 제2 부분 활성영역의 상부에 제1 및 제2 소오스영역을 형성하기 위한 소스 이온주입 및 상기 제1 및 제2 부분 활성영역의 하부에 서로 연결되는 공통 드레인영역을 형성하기 위한 드레인 이온주입을 수행하는 단계;
    상기 소오스 이온주입 및 상기 드레인 이온주입 후 상기 반도체기판의 표면으로부터 일정한 깊이를 갖는 상기 제1 부분 활성영역의 제1 측면을 노출시키는 제1 게이트 리세스와 상기 제2 부분 활성영역의 상기 제1 측면에 대응하는 형태의 제2 측면을 노출시키는 제2 게이트 리세스를 상기 소자분리막 내에 형성하는 단계;
    상기 제1 측면을 따라 상기 제1 소스영역과 상기 공통 드레인영역 사이에 제1 채널영역을 형성하고, 상기 제2 측면을 따라 상기 제2 소스영역과 상기 공통 드 레인영역 사이에 제2 채널영역을 형성하도록 채널 이온주입을 수행하는 단계;
    상기 채널 이온주입 후 상기 반도체기판 상에 상기 제1 및 제2 게이트 리세스를 매립하는 제1 및 제2 게이트전극 및 상기 제1 및 제2 게이트전극의 상부와 연결되며 상기 반도체기판의 표면 위에서 제1 방향으로 수평연장된 제1 및 제2 워드라인을 형성하는 단계;
    상기 워드라인들이 형성된 반도체기판에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 및 상기 제1 부분 활성영역과 상기 제2 부분 활성영역 사이를 관통하여 상기 공통 드레인영역에 이르는 비트라인 콘택플러그를 형성하는 단계;
    상기 비트라인 콘택플러그의 상부와 연결되며 상기 제1 절연막 위에서 제2 방향으로 수평 연장된 비트라인을 형성하는 단계;
    상기 비트라인이 형성된 반도체기판 상에 제2 절연막을 형성하는 단계; 및
    상기 제1 및 제2 절연막을 관통하여 각각 상기 제1 및 제2 소오스영역의 상부면과 접촉하는 제1 및 제2 스토리지노드 콘택플러그를 형성하는 단계;를 포함하는 반도체 메모리장치를 제조하는 방법.
  17. 제16 항에 있어서, 상기 제1 및 제2 게이트 리세스는 상기 공통 드레인영역의 깊이와 같거나 그보다 더 깊도록 형성하는 반도체 메모리장치를 제조하는 방법.
  18. 제16 항에 있어서, 상기 제1 게이트 리세스는 상기 활성영역의 상기 제1 측 면과 마주보는 제2 측면을 갖는 다른 활성영역의 상기 제2 측면을 함께 노출시키며, 상기 제2 게이트 리세스는 상기 활성영역의 상기 제2 측면과 마주보는 제1 측면을 갖는 다른 활성영역의 상기 제1 측면을 함께 노출시키는 반도체 메모리장치를 제조하는 방법.
  19. 제16 항에 있어서, 상기 게이트 전극 및 상기 워드라인을 형성하는 단계는,
    상기 제1 및 제2 게이트 리세스가 형성된 기판에 게이트 유전막을 형성하는 단계;
    상기 제1 및 제2 게이트 리세스를 매립하고 상기 반도체기판 위로 소정의 두께가 되도록 상기 게이트 유전막이 형성된 반도체기판에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 위에 워드라인 하드마스크막을 형성하는 단계;
    상기 워드라인 하드마스크막 및 상기 게이트 도전막을 패터닝하는 단계; 및
    상기 워드라인 하드마스크막 및 상기 워드라인 도전막 패턴의 측면으로 워드라인 스페이서를 형성하여 상기 게이트 전극의 상면과 연결되는 워드라인을 형성하는 단계;를 포함하는 반도체 메모리장치를 제조하는 방법.
  20. 제16 항에 있어서, 상기 게이트 전극 및 상기 워드라인을 형성하는 단계는,
    상기 제1 및 제2 게이트 리세스가 형성된 기판에 게이트 유전막을 형성하는 단계;
    상기 게이트 유전막이 형성된 상기 반도체 기판의 상기 제1 및 제2 게이트 리세스를 도전막으로 충전하는 단계;
    상기 게이트 전극이 형성된 상기 반도체기판 상에 워드라인 도전막을 형성하는 단계;
    상기 워드라인 도전막 위로 워드라인 하드마스크막을 형성하는 단계;
    상기 워드라인 하드마스크막 및 상기 워드라인 도전막을 패터닝하는 단계; 및
    상기 워드라인 하드마스크막 및 상기 워드라인 도전막 패턴의 측면으로 워드라인 스페이서를 형성하여 상기 게이트 전극의 상면과 연결되는 워드라인을 형성하는 단계;를 포함하는 반도체 메모리장치를 제조하는 방법.
  21. 제16 항에 있어서, 상기 비트라인 콘택플러그를 형성하는 단계는,
    상기 제1 절연막을 관통하고 상기 제1 부분 활성영역과 상기 제2 부분 활성영역의 사이에서 상기 공통 드레인영역에 이르는 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀 측벽에 절연물질로 콘택 스페이서를 형성하는 단계;
    상기 콘택 스페이서가 형성된 상기 비트라인 콘택홀에 의해 노출된 활성영역에 딥 소스 드레인 이온 주입을 하는 단계;
    상기 딥 소스 드레인 이온 주입 후 상기 비트라인 콘택홀을 매립하도록 도전막을 형성하는 단계; 및
    상기 제1 절연막이 노출되도록 상기 도전막을 에치백 또는 CMP하는 단계를 포함하는 반도체 메모리장치를 제조하는 방법.
  22. 제16 항에 있어서, 상기 비트라인을 형성하는 단계는
    상기 비트라인 콘택플러그가 형성된 상기 반도체기판 위에 비트라인 도전막을 형성하는 단계;
    상기 비트라인 도전막 위에 비트라인 하드마스크막을 형성하는 단계:
    상기 비트라인 도전막과 상기 비트라인 하드마스크막을 패터닝하는 단계; 및
    상기 비트라인 도전막과 상기 비트라인 하드마스크막을 패턴의 측벽에 비트라인 스페이서를 형성하는 단계;를 포함하는 반도체 메모리장치를 제조하는 방법.
  23. 제16 항에 있어서, 상기 제1 및 제2 스토리지노드 콘택플러그을 형성하는 단계는,
    상기 제1 및 제2 절연막을 관통하여 각각 상기 제1 및 제2 소오스영역과 접촉하는 제1 및 제2 스토리지노드 콘택홀을 형성하는 단계;
    상기 제1 및 제2 스토리지노드 콘택홀을 매립하도록 도전막을 형성하는 단계; 및
    상기 제2 절연막이 노출되도록 상기 도전막을 에치백 또는 CMP하는 단계를 포함하는 반도체 메모리장치를 제조하는 방법.
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100960445B1 (ko) * 2008-03-27 2010-05-28 주식회사 하이닉스반도체 수직형 반도체 소자 및 그 형성방법
KR100985883B1 (ko) * 2008-06-20 2010-10-08 주식회사 하이닉스반도체 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법
KR20110049628A (ko) * 2009-11-03 2011-05-12 삼성전자주식회사 매립 배선을 구비하는 기판 구조체, 이의 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법
KR101036927B1 (ko) * 2008-12-31 2011-05-25 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 및 그 제조 방법
KR101110557B1 (ko) * 2009-09-08 2012-01-31 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101145313B1 (ko) * 2010-12-31 2012-05-14 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US8467220B2 (en) 2010-01-14 2013-06-18 Jai Hoon Sim DRAM device and manufacturing method thereof
KR101303180B1 (ko) * 2007-11-09 2013-09-09 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리 소자 및 그제조 방법
KR20170005231A (ko) * 2015-07-01 2017-01-12 삼성전자주식회사 반도체 소자의 제조방법
WO2018085022A1 (en) * 2016-11-01 2018-05-11 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US10157913B2 (en) 2016-11-01 2018-12-18 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10192873B2 (en) 2017-01-12 2019-01-29 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US10202583B2 (en) 2017-01-10 2019-02-12 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
KR20210157294A (ko) * 2020-06-18 2021-12-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 메모리 디바이스 및 그 제조 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100833182B1 (ko) 2005-11-17 2008-05-28 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
US20080160740A1 (en) * 2006-12-28 2008-07-03 Hyun Ahn Method For Manufacturing Semiconductor Device
KR101095772B1 (ko) * 2007-10-17 2011-12-21 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100985412B1 (ko) * 2008-03-21 2010-10-06 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법
KR20100057986A (ko) * 2008-11-24 2010-06-03 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법
KR101565797B1 (ko) * 2009-02-16 2015-11-05 삼성전자주식회사 콘택 플러그를 포함하는 반도체 장치
KR101119774B1 (ko) * 2009-08-11 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US8786009B2 (en) * 2009-11-03 2014-07-22 Samsung Electronics Co., Ltd. Substrate structures including buried wiring, semiconductor devices including substrate structures, and method of fabricating the same
KR100956476B1 (ko) 2010-01-14 2010-05-07 심재훈 Ｄｒａｍ 소자의 구조 및 제조 방법
KR101610831B1 (ko) 2010-02-09 2016-04-12 삼성전자주식회사 비트 라인 배선이 비트 라인 콘택 상에서 그 폭이 확장되고 그 레벨이 낮아지는 반도체 소자 및 그 제조방법
KR101720721B1 (ko) * 2010-07-02 2017-03-28 삼성전자주식회사 셀 비트 라인과 주변 게이트가 동일한 레벨에서 형성되나, 상이한 스페이서 두께를 가지는 반도체 소자와 그 제조방법, 및 그것을 포함하는 반도체 모듈 및 전자 시스템
KR101087951B1 (ko) * 2010-07-06 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
KR101129922B1 (ko) * 2010-07-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR20120065113A (ko) 2010-12-10 2012-06-20 삼성전자주식회사 수직 채널 트랜지스터들을 구비한 반도체 장치 및 그 제조방법.
KR20130134813A (ko) * 2012-05-31 2013-12-10 에스케이하이닉스 주식회사 자기정렬된 게이트전극을 구비한 수직채널트랜지스터 및 그 제조 방법
KR20130139599A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 소자, 이를 포함하는 전자 시스템 및 제조 방법
KR101991943B1 (ko) * 2012-11-13 2019-06-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140148070A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 제조 방법
KR20150055470A (ko) * 2013-11-13 2015-05-21 삼성전자주식회사 반도체 소자의 제조 방법
TWI550831B (zh) * 2015-03-20 2016-09-21 華邦電子股份有限公司 半導體裝置
WO2021248072A1 (en) * 2020-06-04 2021-12-09 Cerium Laboratories Llc System and method for forming radiation hardened circuitry

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0141218B1 (ko) * 1993-11-24 1998-07-15 윤종용 고집적 반도체장치의 제조방법
KR0147584B1 (ko) * 1994-03-17 1998-08-01 윤종용 매몰 비트라인 셀의 제조방법
JP3350241B2 (ja) * 1994-09-16 2002-11-25 株式会社東芝 半導体記憶装置
JPH098290A (ja) 1995-06-20 1997-01-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100431709B1 (ko) 1996-10-10 2004-11-03 주식회사 하이닉스반도체 수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법
US6093614A (en) * 1998-03-04 2000-07-25 Siemens Aktiengesellschaft Memory cell structure and fabrication
DE19811882A1 (de) * 1998-03-18 1999-09-23 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
JP2000307084A (ja) 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6355520B1 (en) * 1999-08-16 2002-03-12 Infineon Technologies Ag Method for fabricating 4F2 memory cells with improved gate conductor structure
DE19954867C1 (de) * 1999-11-15 2000-12-07 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6282115B1 (en) * 1999-12-22 2001-08-28 International Business Machines Corporation Multi-level DRAM trench store utilizing two capacitors and two plates
JP4246929B2 (ja) * 2001-06-29 2009-04-02 株式会社東芝 半導体記憶装置およびその製造方法
DE10255203B3 (de) * 2002-11-27 2004-04-22 Infineon Technologies Ag Dynamische Speicherzelle mit zwei vertikalen Auswahltransistoren
US6956256B2 (en) * 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
KR100485162B1 (ko) 2003-08-12 2005-04-22 동부아남반도체 주식회사 모스 트랜지스터 및 그 제조 방법
KR100539244B1 (ko) * 2003-10-10 2005-12-27 삼성전자주식회사 리세스 채널 트렌치 패턴의 형성 방법, 리세스 채널트랜지스터의 제조 방법 및 리세스 채널 트랜지스터
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US7326611B2 (en) * 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
KR100675889B1 (ko) * 2005-04-26 2007-02-02 주식회사 하이닉스반도체 리세스 채널을 가지는 반도체 소자 및 그 제조방법
KR100833182B1 (ko) * 2005-11-17 2008-05-28 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
KR100724561B1 (ko) * 2005-12-20 2007-06-04 삼성전자주식회사 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101303180B1 (ko) * 2007-11-09 2013-09-09 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리 소자 및 그제조 방법
KR100960445B1 (ko) * 2008-03-27 2010-05-28 주식회사 하이닉스반도체 수직형 반도체 소자 및 그 형성방법
KR100985883B1 (ko) * 2008-06-20 2010-10-08 주식회사 하이닉스반도체 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법
KR101036927B1 (ko) * 2008-12-31 2011-05-25 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 및 그 제조 방법
US7998816B2 (en) 2008-12-31 2011-08-16 Hynix Semiconductor Inc. Method for fabricating semiconductor device having vertical gate
KR101110557B1 (ko) * 2009-09-08 2012-01-31 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR20110049628A (ko) * 2009-11-03 2011-05-12 삼성전자주식회사 매립 배선을 구비하는 기판 구조체, 이의 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법
US8467220B2 (en) 2010-01-14 2013-06-18 Jai Hoon Sim DRAM device and manufacturing method thereof
KR101145313B1 (ko) * 2010-12-31 2012-05-14 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US11393827B2 (en) 2015-07-01 2022-07-19 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor device
KR20170005231A (ko) * 2015-07-01 2017-01-12 삼성전자주식회사 반도체 소자의 제조방법
US11882691B2 (en) 2015-07-01 2024-01-23 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor device
WO2018085022A1 (en) * 2016-11-01 2018-05-11 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10157913B2 (en) 2016-11-01 2018-12-18 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10014305B2 (en) 2016-11-01 2018-07-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US10202583B2 (en) 2017-01-10 2019-02-12 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US10192873B2 (en) 2017-01-12 2019-01-29 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
KR20210157294A (ko) * 2020-06-18 2021-12-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 메모리 디바이스 및 그 제조 방법

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