KR101110557B1 - 반도체 소자 및 그의 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는 활성영역 상에 구비되는 다수개의 도전플러그와 상기 다수개의 도전플러그 중 가운데에 위치하는 도전플러그에 접속되며 상기 활성영역 상부를 지나는 비트라인 및 상기 다수개의 도전플러그 중 양단부에 위치하는 도전플러그와 접속되는 저장전극을 포함함으로써, 비트라인이 활성영역 상부에 형성됨으로써 활성영역과 비트라인을 전기적으로 연결시키는 비트라인 콘택을 따로 형성하지 않아도 되며, 저장전극은 랜딩플러그와 직접 접속되기 때문에 저장전극 콘택을 따로 형성하지 않아도 된다.
저장전극, 비트라인

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for forming using the same}
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 비트라인을 관통하는 저장전극을 포함하는 반도체 소자 및 그의 형성 방법에 관한 것이다.
반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
이러한 셀 영역 면적 감소는 셀 캐피시터의 면적 감소를 수반하며, 센싱 마진과 센싱 속도를 떨어뜨리고, 입자에 의한 소프트 에러(Soft Error)에 대한 내구 성이 저하되는 문제를 유발하게 된다. 따라서, 제한된 셀 영역에서 충분한 정전용량을 확보할 수 있는 방안에 요구되고 있다.
한편, 패턴의 선폭이 미세화 되면서 상하의 도전배선을 연결하는 콘택은 라인/스페이스 패턴에 비해 디자인룰에 큰 영향을 받게 되었다. 따라서 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소함에 따라 콘택의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가하게 되므로 그 형성이 어려워 콘택을 형성하는 공정은 점차 고집적화되는 반도체 소자의 형성 방법에서 중요해지고 있다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되거나, 여유없이 공정을 진행하여야하는 어려움이 있다.
특히, 데이터를 저장하는 저장전극과 연결되는 저장전극 콘택은 상술한 바와 같은 이유로 형성에 많은 어려움이 있다. 저장전극 콘택의 형성의 어려움에 대하여 구체적으로 살펴보면 다음과 같다.
첫째, 저장전극 콘택홀의 하부는 고집적화로 인해 좁은 CD(critical dimension)을 갖는다. 따라서, 저장전극 콘택홀을 정의하기 위한 식각 공정에서는 활성영역이 노출되도록 저장전극 콘택홀이 형성되어야 하지만, 저장전극 콘택홀의 하부는 좁기 때문에 활성영역이 노출되도록 식각공정을 수행하기 어려운 실정이다.
둘째, 저장전극 콘택과 비트라인 콘택의 쇼트가 빈번히 유발된다. 상술한 바와 같이 저장전극 콘택홀의 하부가 노출되지 않는 문제를 해결하기 위하여 저장전극 콘택홀을 정의하기 위한 식각 공정 시 과도 식각을 수행하게 되는데 이는 저장 전극 콘택 하부의 CD를 확보할 수 있지만, 식각 공정 과정에서 비트라인 스페이서와 같은 절연막을 손상시키게 되어 저장전극 콘택과 비트라인 간의 전기적 쇼트 현상이 유발되는 한계가 있다.
셋째, 저장전극 콘택과 활성영역의 오버랩 마진의 부족하다. 상술한 문제점이 해결된다 하더라도 반도체 소자의 고집적화로 인해 저장전극 콘택과 활성영역이 접속되는 면적은 점차 감소하고 있는 추세이다. 따라서, 전기적 접촉 면적이 낮아져 저장전극과 활성영역 간의 접촉저항(contact resistance,Rc)이 커져 반도체 소자의 소자의 성능을 저하시키는 한계가 있다.
본 발명은 저장전극 콘택을 형성하는 경우 비트라인 측벽에 형성된 스페이서를 배리어로 일반적인 자기 정렬 콘택 방법을 이용하여 형성되기 때문에 비트라인의 폭에 따라 공정 변수가 발생하여 저장전극의 형성을 어렵게 하는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 활성영역 상에 구비되는 다수개의 도전플러그와 상기 다수개의 도전플러그 중 가운데에 위치하는 도전플러그에 접속되며 상기 활성영역 상부를 지나는 비트라인 및 상기 다수개의 도전플러그 중 양단부에 위치하는 도전플러그와 접속되는 저장전극을 포함하는 것을 특징으로 한다.
이때, 상기 저장전극은 상기 비트라인을 관통하는 것을 특징으로 한다.
또한, 상기 저장전극의 바닥부는 상기 비트라인의 장축방향으로 긴 슬릿 형상인 것을 특징으로 한다.
그리고, 상기 저장전극의 측벽하부에 구비된 절연막을 더 포함하는 것을 특징으로 한다.
이때, 상기 절연막은 상기 비트라인 측벽에 구비된 것을 특징으로 한다.
그리고, 상기 절연막은 산화막 또는 질화막을 포함하는 것을 특징으로 한다.
또한, 상기 절연막은 50Å 내지 100Å의 두께를 갖는 것을 특징으로 한다.
그리고, 상기 다수개의 도전플러그의 양측에 구비된 리세스 게이트를 더 포 함하는 것을 특징으로 한다.
그리고, 상기 비트라인의 측벽에 형성된 비트라인 스페이서를 더 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극의 상부는 실린더(cylinder) 형상을 갖고, 상기 저장전극의 하부는 콘 캐이브(concave) 형상을 갖는 것을 특징으로 한다.
그리고, 상기 저장전극의 표면에 구비된 유전체막 및 상기 유전체막 표면에 구비된 상부전극을 더 포함하는 것을 특징으로 한다.
그리고, 상기 유전체막은 Z/A/Z(ZrO2/Al2O3/ZrO2)인 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 활성영역 상에 구비되는 다수개의 도전플러그를 형성하는 단계와 상기 활성영역 상부를 지나는 비트라인을 형성하는 단계 및 상기 도전플러그 중 양단부에 위치하는 도전플러그와 접속되는 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 다수개의 도전플러그를 형성하는 단계 이전 리세스 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계는 상기 다수개의 도전플러그를 포함하는 전체 상부에 제 1 층간절연막을 형성하는 단계와 상기 제 1 층간절연막 상부에 상기 다수개의 도전플러그 중 중앙부에 위치한 도전플러그를 노출시키는 제 1 감광막 패턴을 형성하는 단계와 상기 제 1 감광막 패턴을 식각마스크로 상기 제 1 층간절연막을 형성하는 단계와 상기 식각된 제 1 층간절연막이 매립되도록 전체 상부에 비트라인 도전층을 형성하는 단계와 상기 비트라인 도전층 상부에 상기 활성 영역을 덮는 제 2 감광막 패턴을 형성하는 단계 및 상기 제 2 감광막 패턴을 식각마스크로 상기 비트라인 도전층을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 비트라인 측벽에 비트라인 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 제 2 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 하부전극을 형성하는 단계는 상기 도전플러그 중 양단부의 도전플러그를 노출시키는 홀을 형성하는 단계와 상기 홀의 측벽에 절연막을 형성하는 단계와 상기 노출된 도전플러그 및 상기 절연막 측벽 상에 저장전극 물질을 형성하는 단계 및 상기 절연막 및 상기 제 2 층간절연막을 제거하여 제 1 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 홀을 형성하는 단계는 상기 제 2 층간절연막, 상기 비트라인 및 상기 제 1 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 절연막을 형성하는 단계는 상기 홀을 포함하는 전체 상부에 절연물질을 형성하는 단계 및 상기 절연물질에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 저장전극을 형성하는 단계 이후, 전체 상부에 제 3, 제 4 및 제 5 층간절연막을 형성하는 단계와 상기 제 3 층간절연막이 노출되도록 상기 제 5, 제 4 및 제 3 층간절연막을 식각하여 상부 홀을 형성하는 단계와 상기 상부 홀을 포함하는 전체 상부에 상기 저장전극 물질을 형성하는 단계와 상기 저장전극 물질에 에치백을 수행하는 단계 및 상기 제 3 층간절연막이 노출되도록 상기 제 5 및 제 4 층간절연막을 제거하고, 상기 도전플러그가 노출되도록 상기 제 3 층간절연막을 제거하여 제 2 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이때, 상기 제 2 저장전극을 형성하는 단계는 HF를 이용한 풀 딥 아웃으로 수행되는 것을 특징으로 한다.
그리고, 상기 하부전극의 표면에 유전체막을 형성하는 단계 및 상기 전체 상부에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 종래 기술에 따라 비트라인 피치에 따라 저장전극 콘택의 하부가 오픈되지 않거나, 비트라인과의 전기적으로 접속되어 쇼트되는 불량을 근본적으로 해결할 수 있으며, 비트라인의 폭도 증가시킬 수 있어 비트라인 저항이 증가하는 문제 또한 해결할 수 있는 효과를 제공한다. 또한, 실린더 형상 및 콘 캐이브 형상을 갖는 저장전극을 개시함으로써 저장전극의 쓰러짐을 방지하면서 정전용량을 증가시킬 수 있는 효과를 제공한다.
이하에서는 본 발명에 따른 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 것으로 (ⅰ)은 평면도이고, (ⅱ)는 x-x1을 자른 단면도이며, 도 2a 내지 도 2h는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 x-x1을 자른 단면도이고, 도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 x-x1을 자른 단면도이다. 도 3g 내지 도 3m 또한 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, 여기에는 단면도만을 도시한다.
도 1에 도시된 본 발명에 따른 반도체 소자는 활성영역(104) 상에 구비되는 다수개의 도전플러그(116)와 다수개의 도전플러그 중 가운데 위치하는 도전플러그(116)에 접속되며 상기 활성영역 상부를 지나는 비트라인(123)과 다수개의 도전플러그중 양단부에 위치하는 도전플러그(116)와 접속되는 저장전극(130)을 포함한다. 이때, 도전플러그(116)는 랜딩플러그인 것이 바람직하다. 또한, 저장전극(130)은 비트라인(123)을 관통하여 형성되는 것이 바람직하다. 하지만, 저장전극(130)이 비트라인(123)을 반드시 관통하여 형성되어야 하는 것은 아니며, 다만 본 발명의 반도체 소자를 구체화하기 위한 실시예로서의 설명인 것이다. 따라서, 비트라인(123)이 활성영역(104)의 상부에 형성되고, 활성영역 상에 저장전극이 형성되는 구조라면 어느 구조로도 변경가능하다.
그리고, 저장전극(130)의 측벽하부에 절연막(128)이 구비되는 것이 바람직하며, 절연막(128)은 비트라인 측벽에 형성된 것이 바람직하다. 여기서, 절연막(128)은 산화막 또는 질화막인 것이 바람직하다. 상술한 바와 같이 구비된 절연막(128)은 저장전극(130)과 비트라인(123)이 전기적으로 접속되지 않도록 절연하는 역할을 한다. 이때, 절연막(128)의 두께는 50Å 내지 100Å의 두께를 갖는 것이 바람직하 다. 또한, 저장전극(130)의 상부는 실린더 형상이고 하부는 콘 캐이브 형상인 것이 바람직하다. 이는 저장전극(130)이 쉽게 쓰러지지 않도록 하면서, 정전용량을 최대화할 수 있다. 그리고, 도전플러그(116)의 양측으로 구비된 리세스 게이트(113)를 더 포함하고, 도시되지는 않았지만 비트라인(120)의 측벽에 형성된 비트라인 스페이서(미도시)를 더 포함하며, 저장전극(130) 상부에 구비된 유전체막(132) 및 상부전극(137)을 더 포함한다. 여기서 유전체막(132)은 Z/A/Z(ZrO2/Al2O3/ZrO2)인 것이 바람직하다.
상술한 내용을 살펴본 바와 같이 본 발명에 따른 반도체 소자는 비트라인(120)이 활성영역(104) 상부에 형성되고, 저장전극(130)이 도전플러그(116)에 접속되므로 비트라인 콘택 및 저장전극 콘택을 따로 형성할 필요가 없다. 즉, 비트라인(123)이 활성영역(104) 상부에 형성됨으로써 종래기술의 구조에서 활성영역(104)과 비트라인(123)을 전기적으로 연결시키기 위하여 비트라인 콘택을 따로 형성하지 않아도 되며, 저장전극(130)은 도전플러그(116)와 직접 접속되는 구조이기 때문에 저장전극 콘택을 따로 형성하지 않아도 되는 것이다. 결국, 비트라인의 폭이 종래와 같이 저장전극 콘택에 의해 결정되지 않기 때문에 비트라인 폭의 마진을 확보할 수 있어 비트라인 저항이 증가되는 문제를 해결할 수 있다.
도 2a에 도시된 바와 같이, 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100)을 식각하여 소정 깊이의 리세스(미도시)를 형성한다. 그 다음, 리세스(미도시)를 매립하도록 전체 상부에 게이트 폴리실리콘 층(106), 게이트 금속층(108), 하드마스크층(110) 및 실리콘 질화막층(112)을 순차적으로 적층한 후, 실리콘 질화막층(112) 상부에 게이트를 정의하는 감광막 패턴(미도시)을 형성하고 이를 식각마스크로 실리콘 질화막층(112), 하드마스크층(110), 게이트 금속층(108) 및 게이트 폴리실리콘층(106)을 식각하여 게이트(113)를 형성한다. 그 다음, 게이트(113)를 포함한 전체 표면에 스페이서 물질을 형성한 후 에치백을 통하여 게이트(113) 측벽에 게이트 스페이서(114)를 형성한다. 그 다음, 전체 상부에 층간절연막(미도시)를 형성한 후, 활성영역(104) 상부의 게이트 전극(113) 사이를 노출시키는 콘택홀(미도시)를 형성하고, 콘택홀(미도시)을 매립하도록 전체 상부에 도전물질을 형성한 후, 도전물질에 평탄화 식각 공정을 수행하여 도전플러그(116)를 형성한다. 이때, 도전플러그(116)는 랜딩플러그인 것이 바람직하다. 그 다음, 전체 상부에 층간절연막(118)을 형성한다.
도 2b에 도시된 바와 같이, 층간절연막(118) 상부에 활성영역(104)의 중앙부에 구비되는 도전플러그(116)를 노출시키는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 도전플러그(116)가 노출되도록 층간절연막(118)을 식각한다. 그 다음, 전체 상부에 비트라인 도전층(120) 및 하드마스크층(122)을 형성한 후, 상기 활성영역(104)의 상부를 덮는 감광막 패턴(미도시)을 형성하고 이를 식각마스크로 하드마스층(122) 및 비트라인 도전층(120)을 식각하여 비트라인(123)을 정의한다. 본 발명에 따른 비트라인은 종래와 같이 활성영역(104)과 이웃하는 소자분리막 상부에 형성되지 않고 활성영역 상부에 바로 형성된다. 따라서, 활성영역과 비트라인이 전기적으로 연결되도록 하는 비트라인 콘택 공정을 비트라인 공정과 따로 수행 할 필요가 없다. 비트라인(120)의 폭은 저장전극 콘택과 접속되지 않도록 하기 위해 좁은 폭을 갖도록 한정되지 않아 넓게 형성되어 비트라인 저항이 증가되는 불량도 방지할 수 있다. 여기서, 비트라인 도전층(120)은 텅스텐인 것이 바람직하다. 그 다음, 도시되지는 않았지만 비트라인(123) 측벽에 비트라인 스페이서를 형성한다. 또한, 도시되지는 않았지만 비트라인(123)을 포함하는 전체 상부에 층간절연막(미도시)을 형성한 후, 비트라인(123)의 상부가 노출되도록 층간절연막에 평탄화 공정을 수행하여 비트라인(123) 사이가 층간절연막에 의해 매립되도록 하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 비트라인(123) 상에 층간절연막(124)을 형성한 후, 층간절연막(124) 상에 활성영역(104)의 양 단부에 구비되는 도전플러그(116)를 노출시키는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 도전플러그(116)가 노출되도록 층간절연막(124), 비트라인(123) 및 층간절연막(118)을 식각하여 홀(126)을 형성한다. 이때, 홀(126)은 비트라인(123)의 폭을 고려하여 형성되는 것이 바람직하다. 즉, 홀(126)은 비트라인(123)의 폭 보다 크지 않는 폭을 갖지 않도록 하여 비트라인(123) 내에 형성되도록 하는 것이 바람직하다. 따라서, 홀(126)의 바닥부는 비트라인(123)의 장축방향으로 긴 슬릿 형태인 것이 바람직하다.
도 2d에 도시된 바와 같이, 홀(126)의 내측벽에 절연막(128)을 형성한다. 보다 구체적으로, 전체 상부에 절연막(128)을 형성한 후, 에치백을 수행하여 층간절연막(124) 상부와 도전플러그(116) 상부에 남아있는 절연막을 제거하여 홀(126)의 측벽에만 절연막(128)이 남아있도록 한다. 여기서, 절연막(128)은 질화막 또는 산 화막을 포함한다. 그리고, 50Å 내지 100Å의 두께를 갖는 것이 바람직하다. 절연막(128)은 비트라인(123)과 후속 공정에서 형성될 저장전극과 전기적으로 접속되지 않도록 하는 역할을 한다.
도 2e에 도시된 바와 같이, 전체 상부에 저장전극물질을 형성한 후, 저장전극 물질에 에치백을 수행하여 층간절연막(124) 상부에 남아있는 저장전극 물질을 제거하여 절연막(128)의 측벽 및 도전플러그(116) 상부에 저장전극(130)을 형성한다. 여기서, 저장전극(130)은 Ti,TiN 및 이들의 조합으로 이루어진 적층구조 중 어느하나인 것이 바람직하다. 이와 같이 저장전극(130)은 직접 도전플러그(116)와 접속되는 구조로 형성되기 때문에 종래에 형성되는 저장전극 콘택 형성 공정을 별도로 수행하지 않아도되기 때문에 소요되는 공정 시간 및 비용을 절감할 수 있다.
도 2f에 도시된 바와 같이, 층간절연막(124) 및 층간절연막(124)의 두께만큼의 저장전극(130) 외측벽에 형성된 절연막(128)을 제거하여, 저장전극(130)이 비트라인(123)의 상부로 돌출되도록 한다. 이와 같이 층간절연막(124) 및 저장전극(130)의 외측벽에 형성된 절연막(128)을 제거함으로써 상부는 실린더(cylinder) 형상을 갖고, 하부는 콘 캐이브(concave) 형상을 갖는 저장전극이 된다. 즉, 저장전극의 상부는 실린더 형상을 하여 정전용량을 확보할 수 있도록 하고, 하부는 콘캐이브 형상을 하여 저장전극(130)이 쓰러지는 것을 근본적으로 방지할 수 있도록 한다.
도 2g에 도시된 바와 같이, 저장전극(130) 상부에 유전체막(132)을 형성한 다. 이때, 유전체막(132)은 Z/A/Z(ZrO2/Al2O3/ZrO2)인 것이 바람직하다.
도 2h에 도시된 바와 같이, 전체 상부에 상부전극(137)을 형성한다. 여기서, 상부전극(137)은 TiN(134) 및 폴리(136)의 적층구조인 것이 바람직하다.
상술한 바와 같이 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법은 활성영역(104) 상부에 비트라인(123)을 형성하고 도전플러그(116)에 직접 접속되도록 저장전극(130)을 형성함으로써, 비트라인(123)과 활성영역(104)을 전기적으로 연결되도록 하는 비트라인 콘택 형성 공정을 생략하고, 저장전극(130)이 도전플러그(116)와 바로 접속되도록 함으로써 저장전극 콘택 형성 공정을 생략함으로써 반도체 소자를 형성하는데 소요되는 시간 및 비용을 절감할 수 있는 효과를 제공한다.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 x-x1을 자른 단면도이며, 도 3g 내지 도 3m은 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도로서, 도 2a 내지 도 2h에 도시된 제 1 실시예에 따른 반도체 소자의 형성 방법에서 저장전극 상부로 확장된 저장전극을 형성하는 방법을 개시한다. 따라서, 저장전극 상부로 확장된 저장전극을 형성하는 단계 이전의 공정을 개시한 도 3a 내지 도 3f의 설명은 도 2a 내지 도 2f의 설명으로 대체한다. 참고로, 도 3a 내지 3f는 도 2a 내지 도 2f의 도면부호와 혼동을 주지않기 위해 도면부호를 변경하였다. 따라서, 도 2a 내지 도 2f의 설명에 기재된 명칭 및 도면부호는 반도체 기판(200), 소자분리막(202), 활성영역(204), 게이트 폴리실리콘층(206), 게이트 금속층(208), 하드마스크층(210), 실리콘 질화막층(212), 층간절연막(218), 비트라인 도전층(220), 하드마스크층(222), 비트라인(223), 층간절연막(224), 홀(226), 절연막(228), 저장전극(230)으로 이해하는 것이 바람직하다.
도 3g에 도시된 바와 같이, 비트라인(223) 상부로 돌출된 저장전극(230)을 포함하는 전체 상부에 식각정지막(232), 층간절연막(234,236)을 형성한다. 여기서 식각정지막(232)은 질화막이고, 층간절연막(234)는 PSG(PhosphoSilicate Glass)이고, 층간절연막(236)은 TEOS(Tetra Ethyl Ortho Silicate)인 것이 바람직하다.
도 3h에 도시된 바와 같이, 저장전극(230)이 노출되도록 층간절연막(236,234) 및 식각정지막(232)의 일부를 식각하여 홀(238)을 형성한다. 여기서, 저장전극(230) 사이에 식각정지막(232)이 매립된다. 이는 후속 공정에서 형성되는 저장전극(240)이 저장전극(230)과 정확하게 접속되도록 하기 위함이다.
도 3i에 도시된 바와 같이, 홀(238)의 전체 표면에 저장전극(240)을 형성한다. 여기서, 저장전극(240)은 Ti,TiN 및 이들의 조합으로 이루어진 적층구조 중 어느 하나인 것이 바람직하다.
도 3j에 도시된 바와 같이, 저장전극(240)에 에치백 공정을 수행하여 층간절연막(236) 상부 및 식각정지막(232) 상부에 구비된 저장전극(240)을 제거한다. 이때, 식각정지막(232)의 상부에 형성된 저장전극(240)이 제거되는 과정에서 식각정지막(232) 상부도 일부 제거된다. 여기서, 식각정지막(232)는 비트라인(223)의 높이보다 높게 제거되는 것이 바람직하다.
도 3k에 도시된 바와 같이, 비트라인(223) 상부에 구비된 층간절연막(236,234) 및 식각정지막(232)을 제거하고, 저장전극(230)의 하부 표면이 노출되도록 저장전극(230)내 매립된 식각정지막(232)을 제거하여 저장전극(230) 상부에 저장전극(240)을 형성한다. 이때, 층간절연막(236,234) 및 식각정지막(232)은 풀 딥아웃(full dip out)공정으로 제거되는 것이 바람직하고, 이때의 식각액은 HF를 이용하는 것이 바람직하다. 여기서, 저장전극(240)은 실린더 형상이되고, 저장전극(230)의 상부는 비트라인(223) 상부로 돌출되어 실린더 형상을 갖으며 저장전극(230)의 하부는 콘 캐이브 형상을 갖는다. 결국, 저장전극(230) 상부에 형성된 저장전극(240)에 의해 더 많은 정전용량을 확보할 수 있게 된다. 이는 점차 반도체 소자가 고집적화됨에 따라 저장전극이 차지하는 면적이 줄어들어도 정전용량을 용이하게 확보할 수 있는 구조이다.
도 3l에 도시된 바와 같이, 저장전극(230,240)을 포함하는 전체 상부에 상부에 유전체막(242)을 형성한다. 이때, 유전체막(242)은 Z/A/Z(ZrO2/Al2O3/ZrO2)인 것이 바람직하다.
도 3m에 도시된 바와 같이, 전체 상부에 TiN(244) 및 폴리(246)의 적층구조로 이루어진 상부전극을 형성한다.
상술한 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법은 활성영역 상부에 비트라인을 형성하고, 도전플러그와 접속되도록 저장전극을 형성한 후, 그 상부에 저장전극을 추가로 형성하는 구성을 개시함으로써 반도체 소자 를 형성하는데 저장전극 콘택 형성 공정을 생략함으로써 반도체 소자를 형성하는데 소요되는 시간 및 비용을 절감하면서 정전용량을 용이하게 확보할 수 있는 효과를 제공한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 것으로 (ⅰ)은 평면도이고, (ⅱ)는 x-x1을 자른 단면도.
도 2a 내지 도 2h는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 x-x1을 자른 단면도.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 x-x1을 자른 단면도.
도 3g 내지 도 3m은 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

Claims (23)

  1. 활성영역 상에 구비되는 다수개의 도전플러그;
    상기 다수개의 도전플러그 중 가운데에 위치하는 도전플러그에 접속되며 상기 활성영역 상부를 지나는 비트라인; 및
    상기 다수개의 도전플러그 중 양단부에 위치하는 도전플러그와 접속되는 저장전극을 포함하되,
    상기 저장전극은 상기 비트라인을 관통하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 저장전극의 바닥부는 상기 비트라인의 장축방향으로 긴 슬릿 형상인 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 저장전극의 측벽하부에 구비된 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 절연막은 상기 비트라인 측벽에 구비된 것을 특징으로 하는 반도체 소자.
  6. 청구항 4에 있어서,
    상기 절연막은 산화막 또는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 4에 있어서,
    상기 절연막은 50Å 내지 100Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 다수개의 도전플러그의 양측에 구비된 리세스 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 비트라인의 측벽에 형성된 비트라인 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 1에 있어서,
    상기 저장전극의 상부는 실린더(cylinder) 형상을 갖고, 상기 저장전극의 하부는 콘 캐이브(concave) 형상을 갖는 것을 특징으로 하는 반도체 소자.
  11. 청구항 1에 있어서,
    상기 저장전극의 표면에 구비된 유전체막; 및
    상기 유전체막 표면에 구비된 상부전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 청구항 11에 있어서,
    상기 유전체막은 Z/A/Z(ZrO2/Al2O3/ZrO2)인 것을 특징으로 하는 반도체 소자.
  13. 활성영역 상에 구비되는 다수개의 도전플러그를 형성하는 단계;
    상기 활성영역 상부를 지나는 비트라인을 형성하는 단계; 및
    상기 도전플러그 중 양단부에 위치하는 도전플러그와 접속되는 하부전극을 형성하는 단계를 포함하되,
    상기 하부전극을 형성하는 단계는 상기 비트라인을 관통하도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 다수개의 도전플러그를 형성하는 단계 이전
    리세스 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 13에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 다수개의 도전플러그를 포함하는 전체 상부에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막 상부에 상기 다수개의 도전플러그 중 중앙부에 위치한 도전플러그를 노출시키는 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴을 식각마스크로 상기 제 1 층간절연막을 식각하는 단계;
    상기 식각된 제 1 층간절연막이 매립되도록 전체 상부에 비트라인 도전층을 형성하는 단계;
    상기 비트라인 도전층 상부에 상기 활성영역을 덮는 제 2 감광막 패턴을 형성하는 단계; 및
    상기 제 2 감광막 패턴을 식각마스크로 상기 비트라인 도전층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 13에 있어서,
    상기 비트라인을 형성하는 단계 이후
    상기 비트라인 측벽에 비트라인 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 13에 있어서,
    상기 비트라인을 형성하는 단계 이후
    제 2 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 17에 있어서,
    상기 하부전극을 형성하는 단계는
    상기 도전플러그 중 양단부의 도전플러그를 노출시키는 홀을 형성하는 단계;
    상기 홀의 측벽에 절연막을 형성하는 단계;
    상기 노출된 도전플러그 및 상기 절연막 측벽 상에 저장전극 물질을 형성하는 단계; 및
    상기 절연막 및 상기 제 2 층간절연막을 제거하여 제 1 저장전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 18에 있어서,
    상기 홀을 형성하는 단계는
    상기 제 2 층간절연막, 상기 비트라인 및 상기 제 1 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 청구항 18에 있어서,
    상기 절연막을 형성하는 단계는
    상기 홀을 포함하는 전체 상부에 절연물질을 형성하는 단계; 및
    상기 절연물질에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 청구항 18있어서,
    상기 제 1 저장전극을 형성하는 단계 이후,
    전체 상부에 제 3, 제 4 및 제 5 층간절연막을 형성하는 단계;
    상기 제 3 층간절연막이 노출되도록 상기 제 5, 제 4 및 제 3 층간절연막을 식각하여 상부 홀을 형성하는 단계;
    상기 상부 홀을 포함하는 전체 상부에 상기 저장전극 물질을 형성하는 단계;
    상기 저장전극 물질에 에치백을 수행하는 단계; 및
    상기 제 3 층간절연막이 노출되도록 상기 제 5 및 제 4 층간절연막을 제거하고, 상기 도전플러그가 노출되도록 상기 제 3 층간절연막을 제거하여 제 2 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  22. 청구항 21에 있어서,
    상기 제 2 저장전극을 형성하는 단계는
    HF를 이용한 풀 딥 아웃으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  23. 청구항 18에 있어서,
    상기 하부전극의 표면에 유전체막을 형성하는 단계; 및
    상기 전체 상부에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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